JP4421241B2

JP4421241B2 - 半導体装置の製造方法

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Publication number: JP4421241B2
Application number: JP2003302623A
Authority: JP
Inventors: 浩二米村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-08-27
Filing date: 2003-08-27
Publication date: 2010-02-24
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Also published as: JP2005072438A

Description

本発明は、半導体装置の製造方法、詳しくはバイポーラトランジスタとＣＭＯＳトランジスタとが共通の半導体基板に形成されるＢｉＣＭＯＳと称される半導体装置の製造方法に関する。

従来、共通のシリコン基板上にＣＭＯＳとバイポーラトランジスタとを形成してなるＢｉＣＭＯＳは、１チップ上に多機能なシステムを構築できるデバイスとしてアナログ・デジタル混在ＬＳＩに広く使用されている。

近年、ＢｉＣＭＯＳにおいては、多機能化に伴い、低消費電力性能および高機能化の要求が高まっており、高性能なバイポーラトランジスタと微細ＣＭＯＳを低コストで共通のシリコン基板上に形成する必要がある。

特に、バイポーラトランジスタにおいては、高速低消費電流性能の要求が高く、セルフアライン技術や微細加工技術の進歩により高速低消費電流化が図られているが、より一層の高速低消費電流化のために選択的気相エピタキシャル成長により形成したＳｉＧｅ層をベースに用いたヘテロ接合バイポーラトランジスタ（以下、ＳｉＧｅＨＢＴという）が注目を集めている。このＳｉＧｅＨＢＴは、薄いベース層の形成、傾斜型のＧｅプロファイルによる電界加速効果及び狭バンドギャップ効果により、高周波特性に優れ、且つベース抵抗を低減することができ、ＢｉＣＭＯＳに広く応用されてきている。

しかしながら、選択的気相エピタキシャル成長法によるベース形成技術は、イオン注入法によるベース形成技術に比べて、特性の均一性で劣っている。すなわち、選択的気相エピタキシャル成長法によりベースを形成したＳｉＧｅＨＢＴとイオン注入法によりベースを形成した通常のバイポーラトランジスタ（以下、ＢＪＴという）と比較すると、選択的気相エピタキシャル成長法によりベースを形成したＳｉＧｅＨＢＴは、トランジスタ特性のウェーハ面内ばらつき及びウェーハ間相対ばらつきが大きく、製造歩留まりの悪化が懸念される。このばらつきの問題は、特に製造ウェーハの大口径化及び近年のシステムの高精度化に伴い、顕著な問題としてクローズアップされてきている。

一方、高速低消費電流性能に優れたＳｉＧｅＨＢＴとＣＭＯＳから形成されるＢｉＣＭＯＳに、イオン注入ベースを有するＢＪＴを組み込むには、そのベース形成方法の違いから工程が複雑になり、製造コストの増大の招く問題がある。

この問題を解決するＢｉＣＭＯＳの製造方法が提案されている（例えば、特許文献１参照。）。この特許文献１に開示のＢｉＣＭＯＳの製造方法では、シリコン基板表面のｎチャンネル型及びｐチャンネル型ＭＯＳＦＥＴ（以下、ＭＯＳという）の形成部にゲート絶縁膜を介してゲート電極をそれぞれ形成し、このゲート電極をマスクにして、ｐ型及びｎ型ソース／ドレイン領域をそれぞれ形成する。

次に、シリコン基板上に全面的に第１の絶縁膜を形成し、ＨＢＴの形成部の第１の絶縁膜に開口を形成した後、シリコン基板上に全面的にＨＢＴベース層を構成するｐ型の高不純物濃度のＳｉＧｅ膜による第１半導体層とエミッタ層を構成するｎ型の低不純物濃度のシリコン膜による第２半導体層とを順次エピタキシャル成長して積層構造の半導体層を形成する。

続いて、この積層構造の半導体層をパターンニングして、第１の絶縁膜の開口上の単結晶部分による動作領域と、これより第１の絶縁膜上に跨る多結晶部分のベース引出し領域とを残して他部をエッチング除去する。

次に、シリコン基板上面に全面的に第２の絶縁膜を形成し、パターニングして、第２半導体層上の、ＨＢＴの動作領域のエミッタ形成部上とＢＪＴのリンクベース領域の一部上とにそれぞれ開口を形成し、このＢＪＴ上の開口を通じて、ＢＪＴの真性ベース領域を形成した後、シリコン基板上に全面的にｎ型不純物を含む多結晶シリコン層を形成する。

次に、多結晶シリコン層中のｎ型不純物を第２半導体層と真性ベース領域上とに、開口を通じて注入してそれぞれエミッタ領域を形成した後、多結晶シリコン層をパターニングして、それぞれエミッタ引出し電極を形成する。

その後、各エミッタ引出し電極をマスクとして、第２の絶縁膜及び第１の絶縁膜に対して異方性エッチングを行って、各ゲート電極の側面にサイドウォールを形成した後、そのゲート電極とサイドウォールとをマスクとしてｎ型の高濃度ソース／ドレイン領域を形成する。

最後に、例えば全面的にリフロー膜を形成し、ＨＢＴのエミッタ引出し電極及びベース引出し電極上と、コレクタ電極取出し領域上と、ＢＪＴのエミッタ引出し電極上と、ベース領域上と、コレクタ電極取出し領域上と、更に各ｐＭＯＳ及びｎＭＯＳの各ゲート電極上と、高濃度ソース／ドレイン領域上とにそれぞれコンタクト窓を形成し、これらのコンタクト窓を通じて各部にコンタクトし、層間絶縁層を形成して多層配線層の形成、保護絶縁膜等の形成を行いＢｉＣＭＯＳを形成している。
特開２０００−３４０６４８号公報（第５頁―第７頁、図１−図１０）

ところで、従来のＢｉＣＭＯＳの製造方法は、非選択的気相エピタキシャル成長法を利用しＳｉＧｅＨＢＴの製造を簡易化し、製造工程数低減と信頼性向上を図るようにしたものであるが、以下のような問題がある。

まず、ベース層及びエミッタ層を非選択的エピタキシャル成長法により積層形成しており、また、ＣＭＯＳのゲート電極を先に形成し、その後ＢＪＴ及びＳｉＧｅＨＢＴのエミッタ電極を形成しているため、製造工程が長くて複雑であるという問題がある。

さらに、コレクタ電極をシリコン基板に直接コンタクトさせているので、コンタクト形成工程の段差が大きくコンタクトの信頼性低下が懸念される。

本発明は、上記問題を解決するためになされたもので、ＢＪＴ、ＳｉＧｅＨＢＴ及びＣＭＯＳを共通の半導体基板上に、簡便な工程で製造することができ、且つコンタクトの信頼性向上が可能な半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、共通の半導体基板にイオン注入ベース型の第１のバイポーラトランジスタとＳｉＧｅベースヘテロ接合型の第２のバイポーラトランジスタと、Ｐチャネル及びＮチャネル型絶縁ゲート型電界効果トランジスタから構成される相補型絶縁ゲート型電界効果トランジスタとを有する半導体装置の製造方法にあって、前記半導体基板上全面に第１の絶縁膜を形成する第１工程と、前記第１工程の次に、前記第１の絶縁膜上全面に第１の多結晶半導体膜を形成する第２工程と、前記第２工程の次に、前記第１のバイポーラトランジスタ形成部分にイオン注入法によりベース層を形成する第３工程と、前記第３工程の次に、前記第１の多結晶半導体膜及び前記第１の絶縁膜をパターニングして、前記第２のバイポーラトランジスタのベース形成部分に第１の開口を形成する第４工程と、前記第４工程の次に、前記第１の開口を通じて露出した前記半導体基板表面を含む前記第１の多結晶半導体膜上全面に非選択的気相エピタキシャル成長法によりＳｉＧｅ層を形成する第５工程と、前記第５工程の次に、前記ＳｉＧｅ層、前記第１の多結晶半導体膜及び前記第１の絶縁膜をパターニングして、前記第１のバイポーラトランジスタ形成部分と前記第２のバイポーラトランジスタのコレクタ層表面部を露出させる第６工程と、前記第６工程の次に、前記半導体基板上全面に第２の絶縁膜を形成した後、この第２の絶縁膜をパターニングして、前記イオン注入ベース層及び前記第２のバイポーラトランジスタのベース形成予定部分における前記ＳｉＧｅ層を覆い、その部分以外の前記第２の絶縁膜を除去する第７工程と、前記第７工程の次に、前記イオン注入ベース層及び前記第２のバイポーラトランジスタのベース形成予定部分における前記ＳｉＧｅ層部分上の前記第２の絶縁膜に第２の開口を形成する第８工程と、前記第８工程の次に、前記第２の開口を含む前記半導体基板上全面に不純物含有の第２の多結晶半導体膜を形成する第９工程と、前記第９工程の次に、前記第２の開口を通じて前記イオン注入ベース層及び前記第２のバイポーラトランジスタのベース形成予定部分における前記ＳｉＧｅ層にエミッタ層をそれぞれ形成する第１０工程と、前記第１０工程の次に、前記第２の多結晶半導体膜をパターニングして、前記コレクタ層表面部にコレクタ引出し電極、前記エミッタ層にエミッタ電極及び前記絶縁ゲート型電界効果トランジスタのゲート電極形成予定部にゲート電極部をそれぞれ形成する第１１工程と、前記第１１工程の次に、前記ゲート電極部をマスクに前記相補型絶縁ゲート型電界効果トランジスタ形成部分上の前記ＳｉＧｅ膜、前記第１の多結晶半導体膜及び第１の絶縁膜をパターニングする第１２工程と、前記第１２工程の次に、前記ゲート電極部により自己整合的にＰチャネル及びＮチャネル型絶縁ゲート型電界効果トランジスタ形成部分に、低濃度ソース／ドレイン領域をそれぞれ形成する第１３工程と、前記第１３工程の次に、前記半導体基板上全面に第３の絶縁膜を形成した後、前記エミッタ電極、前記コレクタ引出し電極及び前記ゲート電極部の側壁に、サイドウォールスペーサをそれぞれ形成する第１４工程と、前記第１５工程の次に、前記サイドウォールスペーサを有するエミッタ電極をマスクにして前記第２の絶縁膜部分をパターニングして前記第１のバイポーラトランジスタにおける前記イオン注入ベース層及び前記第２のバイポーラトランジスタにおける前記ＳｉＧｅ層表面部を露出する第１６工程と、前記第１６工程の次に、前記イオン注入ベース層表面部、前記ＳｉＧｅ層表面部及び前記ソース／ドレイン領域にベース電極及びソース／ドレイン電極をそれぞれ形成する第１７工程と、を具備することを特徴とする。

本発明によれば、ＢＪＴ，ＳｉＧｅＨＢＴ及びＣＭＯＳを共通の半導体基板上に簡便な工程で製造することができ、且つコンタクトの信頼性を向上できる

以下、本発明の実施例に係るＢｉＣＭＯＳの製造方法について、図１乃至図１１を参照して説明する。

本実施例においては、共通の半導体基板に半導体素子として、通常の構成によるＢＪＴと、ＳｉＧｅによるＳｉＧｅＨＢＴと、Ｎチャンネル型ＭＯＳ及びＰチャンネル型ＭＯＳによるＣＭＯＳとが形成されたＢｉＣＭＯＳを製造する場合である。図１乃至図１１は本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図である。

図１に示すように、Ｐ型シリコン基体１１上にＮ⁻型エピタキシャル層１２が形成されたシリコン基板１０が用意される。

このシリコン基板１０には、高耐圧用ＢＪＴ形成部分Ｂと高速用ＳｉＧｅＨＢＴ形成部分Ｈとに跨って、高不純物濃度のＮ^＋型埋め込み領域１３が形成されている。これらのＮ^＋型埋め込み領域１３は、例えば、通常のＰＥＰ技術とイオン注入技術によりシリコン基板１０中に選択的にＮ型不純物をイオン注入することにより形成する。また、Ｐ型シリコン基板１１上にＮ⁻型エピタキシャル層１２をエピタキシャル成長する前に、Ｐ型シリコン基板１１の表面にＮ型不純物を拡散しておくことにより形成する。

次に、このシリコン基板１０の表面全面に第１の酸化膜、窒化シリコン膜及びＴＥＯＳ膜（図示せず）を順次積層形成した後、通常のＰＥＰ技術とエッチング技術を用いてシリコン基板１０上の、ＢＪＴ形成部分Ｂ、ＳｉＧｅＨＢＴ形成部分Ｈ、ＣＭＯＳ形成部分Ｃを各々取り囲むように、ディープトレンチ１４ａを形成し、ディープトレンチ１４ａ内に絶縁材料１４ｂを埋め込むことによりディープトレンチ素子分離層（以下、単にディープ分離層という）１４を形成する。このディープ分離層１４によりＮ^＋型埋め込み層１３は、ＢＪＴ用のＮ型埋め込み層１３ａとＨＢＴ用のＮ^＋型埋め込み層１３ｂとに分離される。

さらに、通常のＰＥＰ技術とエッチング技術によりディープ分離層１４上の、ＢＪＴ形成部分Ｂ及びＳｉＧｅＨＢＴ形成部分Ｈにおける後述の電極引出し層形成部分を素子分離するために必要な部分、並びにＣＭＯＳ形成部分ＣのＰチャンネル型ＭＯＳＦＥＴ（以下、単にｐＭＯＳという）形成部分ＰとＮチャンネル型ＭＯＳＦＥＴ（以下、単にｎＭＯＳという）形成部分Ｎとを素子分離するために、シャロートレンチ１５ａを形成し、このシャロートレンチ１５ａ内に絶縁膜材料１５ｂを埋め込むことによりシャロートレンチ素子分離層（以下、単にシャロー分離層という）１５を形成する。

なお、このシャロー分離層１５の形成には、通常のＰＮ接合分離技術またはＬＯＣＯＳ技術を用いても構わない。

次に、ＢＪＴ形成部分Ｂ及びＳｉＧｅＨＢＴ形成部分Ｈに通常のイオン注入技術を用いてＮ^＋型コレクタ引出し層１６ａ及び１６ｂをＮ^＋型埋め込み層１３ａ及び１３ｂにそれぞれ到達するように形成する。

次に、通常のＰＥＰ技術及びイオン注入技術を用いて、ＣＭＯＳ形成部分ＣのｎＭＯＳ形成領域ＮにＰ型不純物をイオン注入してＰウエル層１７を形成する。また、ｐＭＯＳ形成領域ＰにＮ型不純物をイオン注入してＮウエル層１８を形成する。

次に、図２に示すように、このように形成されたシリコン基板１０の表面全面に、例えば、通常の熱酸化技術により第１の絶縁膜としてのゲート絶縁膜２０を厚さ９ｎｍ成膜し、連続して通常のＣＶＤ技術によりＣＭＯＳ形成部分Ｃのゲート絶縁膜２０を保護するために第１の多結晶シリコン膜２１を厚さ１００ｎｍ成膜する。

さらに、通常のＰＥＰ技術により第１のフォトレジスト２２ａをパターニングして、ＢＪＴ形成部分Ｂのベース領域を形成する部分に開口を形成した後、この第１のフォトレジスト２２ａをマスクとして、通常のイオン注入技術によりＮ⁻型エピタキシャル層１２の表面に、Ｐ型不純物のボロン（Ｂ）を、例えば加速電圧３０ＫｅＶ、注入量６×１０^１３／ｃｍ^２で注入し、ＢＪＴのＰ型ベース拡散層３０を形成する。その後、ＰＥＰ技術で用いた第１のフォトレジスト２２ａをアッシング処理により剥離する。

次に、図３に示すように、通常のＰＥＰ技術により新たな第２のフォトレジスト２２ｂをパターニングして、ＳｉＧｅＨＢＴ形成部分Ｈのベース領域を形成する部分に開口を形成した後、この第２のフォトレジスト２２ｂをマスクとして、通常のエッチング技術によりＳｉＧｅＨＢＴ形成部分Ｈのベース領域の多結晶シリコン膜２０及びゲート酸化膜２１をエッチング除去し、第１の開口Ｗ１を形成する。

次に、図４に示すように、ＰＥＰ技術で用いた第２のフォトレジスト２２ｂをアッシング処理により剥離した後、気相エピタキシャル成長法により、非選択的に８×１０^１８／ｃｍ^３のボロンＢ濃度のＰ型ＳｉＧｅベースエピタキシャル層３１を形成する。このベースエピタキシャル層３１は、気相エピタキシャル成長が横（水平）方向にも行われるため、第１の開口Ｗ１内のベース領域以外の多結晶シリコン膜２０部分上にも形成される。

次に、図５に示すように、通常のＰＥＰ技術により第３のフォトレジスト２２ｃを用いて、ＳｉＧｅＨＢＴ形成部分Ｈのコレクタ引き出し層１６ｂ及びＢＪＴ形成部分Ｂのみを開口した後、この第３のフォトレジスト２２ｃをマスクとして通常のエッチング技術によりベースエピタキシャル層３１及び多結晶シリコン膜２１をエッチング除去する。連続して、バッファードフッ酸処理により、ゲート酸化膜２０をエッチング除去する。その後、ＰＥＰ技術で用いた第３のフォトレジスト２２ｃを剥離する。

次に、図６に示すように、ＣＶＤ技術により、シリコン基板１０の表面全面に、第２の絶縁膜としての酸化シリコン膜２３を厚さ５０ｎｍ成膜する。更に、通常のＰＥＰ技術により第４のフォトレジスト２２ｄをパターニングして、ＢＪＴ形成部分Ｂのエミッタ領域及びＳｉＧｅＨＢＴ形成部分Ｈのエミッタ領域を形成する部分にそれぞれ第２の開口Ｗ２を形成する。この時、バイポーラトランジスタのベース押し出し効果（カーク効果）を抑制するためのＳＩＣ（ＳｅｌｅｃｔｉｖｅＩｍｐｌａｎｔｅｄＣｏｌｌｅｃｔｏｒ）２４をイオン種リンＰを加速電圧１５０ＫｅＶ、注入量２×１０^１２／ｃｍ^２で注入しても構わない。

さらに、反応性異方エッチング（以下、ＲＩＥという）技術によりＢＪＴ形成部分Ｂのエミッタ領域及びＳｉＧｅＨＢＴ形成部分Ｈのエミッタ領域の酸化シリコン膜２３をエッチング除去する。この時、ベース領域へのＲＩＥダメージを回避するため、２０ｎｍ程度の酸化シリコン膜２３の残膜が残るように制御する。その後、ＰＥＰ技術で用いた第４のフォトレジスト２２ｄを剥離する。

次に、図７に示すように、通常のＰＥＰ技術により、第５のフォトレジスト２２ｅをパターニングして、ＢＪＴ形成部分Ｂのベース領域及びエミッタ領域とＳｉＧｅＨＢＴ形成部分Ｈのベース領域及びエミッタ領域を第５のフォトレジスト２２ｅで覆い、この第５のフォトレジスト２２ｅをマスクとして、それ以外の酸化シリコン膜２３を通常のエッチング技術によりエッチング除去する。その後、ＰＥＰ技術で用いた第５のフォトレジスト２２ｅをアッシング処理にて除去する。

次に、図８に示すように、ベース領域にダメージが入らないようバッファードフッ酸処理をシリコン基板１０全面に施して、ＢＪＴ形成部分Ｂ及びＳｉＧｅＨＢＴ形成部分Ｈのエミッタ領域の酸化シリコン膜２３の残膜を完全に除去する。

更に、通常のＣＶＤ技術により第２の多結晶シリコン膜３３をシリコン基板１０全面に厚さ２００ｎｍ成膜し、通常のイオン注入技術により砒素（Ａｓ）を加速電圧４０ＫｅＶ、注入量１×１０^１６／ｃｍ^２で、砒素（Ａｓ）濃度が１×１０^２０／ｃｍ^３程度になるように注入する。更に、通常のＲＴＡ技術により９９０℃，２０ｓｅｃの熱処理を行い、ＢＪＴ形成部分Ｂ上の酸化シリコン膜２３の第２の開口Ｗ２及びＳｉＧｅＨＢＴ形成部分Ｈ上の酸化シリコン膜２３の第２の開口Ｗ２を通じて砒素（Ａｓ）を注入し、ＢＪＴ形成部分Ｂのエミッタ領域２５及びＳｉＧｅＨＢＴ形成部分Ｈのエミッタ領域２６をそれぞれ形成すると共にエミッタ不純物を活性化する。

次に、図９に示すように、通常のＰＥＰ技術により、第６のフォトレジスト２２ｆがＢＪＴ形成部分ＢとＳｉＧｅＨＢＴ形成部分Ｈのコレクタ電極引出し部とエミッタ電極引出し部及びＣＭＯＳ形成部分Ｃのゲート電極部の形成予定領域上のみ覆うようにパターニングする。

次に、このフォトレジスト２２ｆをマスクとして通常のＲＩＥ技術により、多結晶シリコン膜３３をエッチングし、ＢＪＴ形成部分Ｂ及びＳｉＧｅＨＢＴ形成部分Ｈに各々コレクタ電極引出し部３４及びエミッタ電極引出し部３５を形成すると同時に、更に、ＣＭＯＳ形成部分Ｃにおける第１の多結晶シリコン膜２１及びＳｉＧｅベースエピタキシャル層３１をエッチングしてＣＭＯＳ形成部分Ｃにゲート電極部３６を形成する。また、これによりＳｉＧｅＨＢＴ形成部分Ｈ上にのみＳｉＧｅエピタキシャル層３１が残され、最終的にＳｉＧｅＨＢＴのＳｉＧｅベース層となる。その後、ＰＥＰ技術で用いた第６のフォトレジスト２２ｆをアッシング処理にて除去する。

次に、図１０に示すように、通常のＰＥＰ技術により、フォトレジスト（図示せず）がＢＪＴ形成部分ＢとＳｉＧｅＨＢＴ形成部分Ｈ及びｎＭＯＳ形成部分Ｎを覆うようにパターニングし、ｐＭＯＳ形成部分ＰにはボロンＢを通常のイオン注入法により適切な条件で注入し、Ｐ型低濃度ソース／ドレイン領域（以下Ｐ型ＬＤＤ部という）３７を形成する。同様にフォトレジスト（図示せず）がＢＪＴ形成部分ＢとＳｉＧｅＨＢＴ形成部分Ｈ及びｐＭＯＳ形成部分Ｐを覆うようにパターニングし、ｎＭＯＳ形成部分Ｎにはリン（Ｐ）を通常のイオン注入法により適切な条件で注入し、Ｎ型低濃度ソース／ドレイン領域（以下Ｎ型ＬＤＤ部という）３８を形成する。

なお、言うまでもなく、Ｎ型ＬＤＤ部３８を先に形成し、Ｐ型ＬＤＤ部３７をその後に形成することもできる。

次に、図１１に示すように、Ｐ型シリコン基板１０全面に酸化シリコン膜（図示せず）を成膜し、通常のＲＩＥ技術により、コレクタ電極引出し部３４とエミッタ電極引出し部３５及びゲート電極部３６の側面にサイドウォールスペーサ３９を形成する。このサイドウォールスペーサ３９の形成時にＢＪＴ形成部分Ｂにおけるベース層３０、及びＳｉＧｅＨＢＴ形成部分ＨにおけるＳｉＧｅエピタキシャル層(ベース層)３１上の所定部分の酸化シリコン膜２３をエッチングしてベース引出し部２７を露出する。また、ＣＭＯＳ形成部分ＣにおけるＬＤＤ部３７、３８上のゲート酸化膜２０を除去する。

さらに、通常のＰＥＰ技術によりフォトレジスト（図示せず）がＢＪＴ形成部分ＢとＳｉＧｅＨＢＴ形成部分Ｈ及びｎＭＯＳ形成部分Ｎを覆うようにパターニングし、ｐＭＯＳ形成部分Ｐに、通常のイオン注入技術により、ＢＦ２を加速電圧４０ＫｅＶ、注入量５×１０^１５／ｃｍ^２の条件で注入し、Ｐ型高濃度ソース／ドレイン領域４０を形成する。同様にして、通常のＰＥＰ技術によりフォトレジスト（図示せず）がＢＪＴ形成部分ＢとＳｉＧｅＨＢＴ形成部分Ｈ及びｐＭＯＳ形成部分Ｐを覆うようにパターニングし、ｎＭＯＳ形成部分Ｎに、通常のイオン注入技術により、砒素（Ａｓ）を加速電圧４０ＫｅＶ、注入量５×１５^１０／ｃｍ^２の条件で注入し、Ｎ型高濃度ソース／ドレイン領域４１を形成する。

なお、言うまでもなく、Ｎ型ソース／ドレイン領域４１を先に形成し、Ｐ型ソース／ドレイン領域４０をその後に形成することもできる。

次に、図１２に示すように、通常のスパッタ技術により、シリコン基板１０全面に、チタン（図示せず）を厚さ１００ｎｍ成膜し、さらに、ＲＴＡ技術により、６５０℃、３０ｓｅｃの条件で、コレクタ電極引出し部３４上面とＰ型ベース拡散層３０上面とエミッタ電極引出し部３５上面とＳｉＧｅエピタキシャル層３１上面とゲート電極３６上面とＰ型高濃度ソース／ドレイン領域４０及びＮ型高濃度ソース／ドレイン領域４１表面上に自己整合的にシリサイデーション反応を行う。

次に、通常の酸によるエッチングにより、未反応のチタン（図示せず）を除去した後、再度ＲＴＡ法により８００℃、３０ｓｅｃの条件で相転移反応を行い低抵抗化することでサリサイド工程を終了し、ＢＪＴ形成部分Ｂ及びＳｉＧｅＨＢＴ形成部分Ｈのコレクタ電極引出し部３４上面とエミッタ電極引出し部３５上面とベース引出し部２７上面とＣＭＯＳ形成部分Ｃのゲート電極部３６上面とソース／ドレイン領域４０、４１上面に自己整合的にチタンシリサイド層４２が形成される。

次に、図示はしないが、周知の方法で、シリコン基板１０全面に表面保護のための絶縁膜を成膜し、電極のためのコンタクトホールを形成し、アルミ電極配線形成することで、ＢｉＣＭＯＳが完成する。

この実施例のＢｉＣＭＯＳの製造方法によれば、ＳｉＧｅＨＢＴ形成部分Ｈのエミッタは、図８に示すように、多結晶シリコン膜３３に砒素（Ａｓ）をイオン注入し、熱処理を行うことによりエミッタ不純物を活性化し形成しているので、従来技術のように、Ｐ型ＳｉＧｅベースエピタキシャル層上にエミッタ形成のためのエピタキシャル成長させる連続のエピタキシャル成長の工程が不要となり工程を簡便にすることができる。

また、図１０に示すように、ＢＪＴ形成部分Ｂ及びＳｉＧｅＨＢＴ形成部分Ｈのコレクタ電極引出し部３４とエミッタ電極引出し部３５とＣＭＯＳ形成部分Ｃのゲート電極部３６を同時に形成することができるので、製造工程を簡便にすることができる。

さらに、従来技術のように、コレクタ電極をシリコン基板１０に直接コンタクトさせるのではなく、図１０に示すように、コレクタ電極は多結晶ポリシリコン３３を利用したコレクタ電極引出し部３４を介してコンタクトさせているので、コンタクト形成工程の段差が緩和され、コンタクトの信頼性を向上できる。

なお、本発明は、上述した一実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変形して実施できることは勿論である。

本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。本発明のＢｉＣＭＯＳの製造工程を示す概略工程断面図。

符号の説明

１０シリコン基板
１１Ｐ型シリコン基板
１２Ｎ⁻エピタキシャル層
１３Ｎ^＋型埋め込み領域
１４ディープトレンチ素子分離層
１４ａディープトレンチ
１４ｂ、１５ｂ絶縁材料
１５シャロートレンチ素子分離層
１５ａシャロートレンチ
１６Ｎ^＋型コレクタ引出し層
１７Ｐウェル層
１８Ｎウェル層
２０ゲート絶縁膜
２１、３３多結晶シリコン膜
２２フォトレジスト
２３酸化シリコン膜
２５、２６エミッタ領域
２７ベース引出し部
２８ソース・ドレイン引出し部
３０Ｐ型ベース拡散層
３１Ｐ型ＳｉＧｅベースエピタキシャル層
３４コレクタ電極引出し部
３５エミッタ電極引出し部
３６ゲート電極部
３７Ｐ型低濃度ソース／ドレイン領域
３８Ｎ型低濃度ソース／ドレイン領域
３９サイドウォールスペーサ
４０Ｐ型高濃度ソース／ドレイン領域
４１Ｎ型高濃度ソース／ドレイン領域
４２シリサイド層
ＢＢＪＴ形成部分
ＨＳｉＧｅＨＢＴ形成部分
ＰｐＭＯＳ形成部分
ＮｎＭＯＳ形成部分
ＣＣＭＯＳ形成部分

Claims

共通の半導体基板にイオン注入ベース型の第１のバイポーラトランジスタとＳｉＧｅベースヘテロ接合型の第２のバイポーラトランジスタと、Ｐチャネル及びＮチャネル型絶縁ゲート型電界効果トランジスタから構成される相補型絶縁ゲート型電界効果トランジスタとを有する半導体装置の製造方法にあって、
前記半導体基板上全面に第１の絶縁膜を形成する第１工程と、
前記第１工程の次に、前記第１の絶縁膜上全面に第１の多結晶半導体膜を形成する第２工程と、
前記第２工程の次に、前記第１のバイポーラトランジスタ形成部分にイオン注入法によりベース層を形成する第３工程と、
前記第３工程の次に、前記第１の多結晶半導体膜及び前記第１の絶縁膜をパターニングして、前記第２のバイポーラトランジスタのベース形成部分に第１の開口を形成する第４工程と、
前記第４工程の次に、前記第１の開口を通じて露出した前記半導体基板表面を含む前記第１の多結晶半導体膜上全面に非選択的気相エピタキシャル成長法によりＳｉＧｅ層を形成する第５工程と、
前記第５工程の次に、前記ＳｉＧｅ層、前記第１の多結晶半導体膜及び前記第１の絶縁膜をパターニングして、前記第１のバイポーラトランジスタ形成部分と前記第２のバイポーラトランジスタのコレクタ層表面部を露出させる第６工程と、
前記第６工程の次に、前記半導体基板上全面に第２の絶縁膜を形成した後、この第２の絶縁膜をパターニングして、前記イオン注入ベース層及び前記第２のバイポーラトランジスタのベース形成予定部分における前記ＳｉＧｅ層を覆い、その部分以外の前記第２の絶縁膜を除去する第７工程と、
前記第７工程の次に、前記イオン注入ベース層及び前記第２のバイポーラトランジスタのベース形成予定部分における前記ＳｉＧｅ層部分上の前記第２の絶縁膜に第２の開口を形成する第８工程と、
前記第８工程の次に、前記第２の開口を含む前記半導体基板上全面に不純物含有の第２の多結晶半導体膜を形成する第９工程と、
前記第９工程の次に、前記第２の開口を通じて前記イオン注入ベース層及び前記第２のバイポーラトランジスタのベース形成予定部分における前記ＳｉＧｅ層にエミッタ層をそれぞれ形成する第１０工程と、
前記第１０工程の次に、前記第２の多結晶半導体膜をパターニングして、前記コレクタ層表面部にコレクタ引出し電極、前記エミッタ層にエミッタ電極及び前記絶縁ゲート型電界効果トランジスタのゲート電極形成予定部にゲート電極部をそれぞれ形成する第１１工程と、
前記第１１工程の次に、前記ゲート電極部をマスクに前記相補型絶縁ゲート型電界効果トランジスタ形成部分上の前記ＳｉＧｅ膜、前記第１の多結晶半導体膜及び第１の絶縁膜をパターニングする第１２工程と、
前記第１２工程の次に、前記ゲート電極部により自己整合的にＰチャネル及びＮチャネル型絶縁ゲート型電界効果トランジスタ形成部分に、低濃度ソース／ドレイン領域をそれぞれ形成する第１３工程と、
前記第１３工程の次に、前記半導体基板上全面に第３の絶縁膜を形成した後、前記エミッタ電極、前記コレクタ引出し電極及び前記ゲート電極部の側壁に、サイドウォールスペーサをそれぞれ形成する第１４工程と、
前記第１５工程の次に、前記サイドウォールスペーサを有するエミッタ電極をマスクにして前記第２の絶縁膜部分をパターニングして前記第１のバイポーラトランジスタにおける前記イオン注入ベース層及び前記第２のバイポーラトランジスタにおける前記ＳｉＧｅ層表面部を露出する第１６工程と、
前記第１６工程の次に、前記イオン注入ベース層表面部、前記ＳｉＧｅ層表面部及び前記ソース／ドレイン領域にベース電極及びソース／ドレイン電極をそれぞれ形成する第１７工程と、
を具備することを特徴とする半導体装置の製造方法。
前記ゲート電極部及び前記第２の絶縁膜をマスクとして前記ＳｉＧｅ層及び第１の多結晶半導体膜を除去することにより、前記第２のバイポーラトランジスタの形成部分上にベース層となる前記ＳｉＧｅ層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２の開口を通じて前記第２の多結晶半導体膜から前記イオン注入ベース層及び前記ＳｉＧｅ層に対して前記エミッタ層を形成する不純物注入と、前記コレクタ層表面部に対する不純物注入とを同時に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
前記エミッタ層の形成は、前記第２の多結晶半導体膜にエミッタ不純物をイオン注入した後、熱処理してエミッタ不純物を活性化することにより行うことを特徴とする請求項１に記載の半導体装置の製造方法。
前記エミッタ電極、前記コレクタ引出し電極及び前記ゲート電極部は、前記第２の多結晶半導体膜のパターニングにより同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。