JP2004134666A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【課題】トレンチ横型パワーＭＯＳＦＥＴとプレーナ型デバイスとを同一半導体基板上に集積すること。
【解決手段】トレンチ３７、Ｐ型ボディ領域３４、Ｎ型拡張ドレイン領域３５および厚い酸化膜４０を順次形成し、ＴＬＰＭ１０１とＮＭＯＳ２０１とＰＭＯＳ３０１の各ゲート酸化膜３８，５４，６４を同時に形成し、それらのゲート電極３９，５５，６５を同時に形成する。ＴＬＰＭ１０１とＮＰＮバイポーラトランジスタ４０１の各Ｐ型ベース領域３２，７２を同時に形成し、ＴＬＰＭ１０１のＮ型のソース・ドレイン領域３３，３６と、ＮＭＯＳ２０１とバイポーラトランジスタ４０１の各Ｎ型拡散領域５２，５３，７３，７４を同時に形成し、ＰＭＯＳ３０１とバイポーラトランジスタ４０１の各Ｐ型拡散領域６２，６３，７５を同時に形成する。層間酸化膜４１およびコンタクト電極４２を形成し、各電極を形成する。
【選択図】 図１
【解決手段】トレンチ３７、Ｐ型ボディ領域３４、Ｎ型拡張ドレイン領域３５および厚い酸化膜４０を順次形成し、ＴＬＰＭ１０１とＮＭＯＳ２０１とＰＭＯＳ３０１の各ゲート酸化膜３８，５４，６４を同時に形成し、それらのゲート電極３９，５５，６５を同時に形成する。ＴＬＰＭ１０１とＮＰＮバイポーラトランジスタ４０１の各Ｐ型ベース領域３２，７２を同時に形成し、ＴＬＰＭ１０１のＮ型のソース・ドレイン領域３３，３６と、ＮＭＯＳ２０１とバイポーラトランジスタ４０１の各Ｎ型拡散領域５２，５３，７３，７４を同時に形成し、ＰＭＯＳ３０１とバイポーラトランジスタ４０１の各Ｐ型拡散領域６２，６３，７５を同時に形成する。層間酸化膜４１およびコンタクト電極４２を形成し、各電極を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣを構成する半導体集積回路装置およびその製造方法に関し、特にトレンチ横型パワーＭＯＳＦＥＴをプレーナ型ＭＯＳＦＥＴやバイポーラトランジスタ等のプレーナ型デバイスとともに同一半導体基板上に集積した構成の半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そのため、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
【０００３】
一般に、プレーナ型パワーＭＯＳＦＥＴは、ＢｉＣＭＯＳ等のプレーナ型デバイスとほぼ同様のプロセスで製造される。そのため、ＣＭＯＳプロセスによりプレーナ型パワーＭＯＳＦＥＴをプレーナ型デバイスと一緒に同一の半導体基板上に作製して１チップパワーＩＣを得ることは容易である。しかし、プレーナ型パワーＭＯＳＦＥＴでは、拡張ドレイン領域が基板表面に沿って設けられるため、素子集積度があまり高くなく、チャネル密度の向上すなわちオン抵抗の低減に限界がある。つまり、パワーＭＯＳＦＥＴのオン状態での損失が比較的大きい。したがって、パワーＩＣとして極低オン抵抗を実現する必要がある場合、電源などの効率低下を招いたり、放熱フィンや熱抵抗の小さい大型パッケージの使用が必要であるなどの不都合がある。
【０００４】
そこで、高集積化が可能で、プレーナ型パワーＭＯＳＦＥＴと比べて単位面積当たりのオン抵抗が小さいという利点を有するトレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）が提案されている。本発明者らも、このＴＬＰＭに関して、以下のように報告をしている（たとえば、非特許文献１および特許文献１参照。）。
【０００５】
【非特許文献１】
“Ａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ，Ｌｏｗ Ｏｎ−ｒｅｓｉｓｔａｎｃｅ，Ｔｒｅｎｃｈ Ｌａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ ｗｉｔｈ ａ Ｔｒｅｎｃｈ Ｂｏｔｔｏｍ Ｓｏｕｒｃｅ Ｃｏｎｔａｃｔ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ（ＩＳＰＳＤ）Ｐｒｏｃｅｅｄｉｎｇｓ，ｐｐ．１４３−１４６，２００１
【０００６】
【特許文献１】
米国特許第６３１６８０７号明細書
【０００７】
図１４および図１５は、ＴＬＰＭの異なる断面における構造を示す縦断面図であり、図１４はＭＯＳＦＥＴとして電流を駆動する活性領域、図１５は基板表面にゲート電極を引き出すゲート領域をそれぞれ示す。図１４および図１５において、符号１１はＰ型半導体基板、符号１２はＰ型ベース領域、符号１３はＮ型ソース領域、符号１４はＰ型ボディ領域、符号１５はＮ型拡張ドレイン領域、符号１６はＮ型ドレイン領域、符号１７はトレンチ、符号１８はゲート酸化膜、符号１９はゲート電極、符号２０は厚い酸化膜、符号２１は層間酸化膜、符号２２はコンタクト電極、符号２３は酸化膜、符号２４、２５および２６はそれぞれソース、ドレインおよびゲートの金属電極である。
【０００８】
ここで、上述した構成のＴＬＰＭは単体のデバイスである。つまり、ＴＬＰＭと、制御回路や保護回路などを構成するＢｉＣＭＯＳデバイスとを同一半導体基板上に集積したパワーＩＣは未だ実現されていないし、またその製造プロセスも実現していない。そのため、ＴＬＰＭを用いる場合、従来は、単体のＴＬＰＭと、制御回路や保護回路用のＩＣを用意し、それらを配線基板上に実装し、ワイヤなどを介して相互に電気的に接続している。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＴＬＰＭと制御、保護回路用のＩＣを別々に用意し、それらを組み合わせた複合システムでは、部品点数増および組立て工程数増によるコストの増加、システムサイズの増大および信頼性の低下などの問題点がある。また、ゲート信号のワイヤが長くなるため、ノイズが発生するという問題点がある。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、ＴＬＰＭとプレーナ型デバイスとが同一半導体基板上に集積された半導体集積回路装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体基板のＴＬＰＭ形成領域にトレンチを形成し、その外側にボディ領域および拡張ドレイン領域を形成し、トレンチ側壁にのみ厚い酸化膜を形成し、２回目のトレンチエッチングをおこない、ＴＬＰＭのゲート酸化膜およびプレーナ型ＭＯＳＦＥＴのゲート酸化膜を同時に形成し、ＴＬＰＭのゲート電極およびプレーナ型ＭＯＳＦＥＴのゲート電極を同時に形成し、ＴＬＰＭのベース領域およびプレーナ型バイポーラトランジスタのベース領域を同時に形成し、一方の導電型の、ＴＬＰＭのソース・ドレイン領域、プレーナ型ＭＯＳＦＥＴのソース・ドレイン領域、およびプレーナ型バイポーラトランジスタのエミッタ・コレクタ領域を同時に形成し、他方の導電型の、プレーナ型ＭＯＳＦＥＴのソース・ドレイン領域およびプレーナ型バイポーラトランジスタのベースとなる領域を同時に形成し、層間絶縁膜を介してトレンチ内部をコンタクト電極で埋め込み、各電極を形成することを特徴とする。
【００１２】
この発明によれば、ＢｉＣＭＯＳプロセスにトレンチ形成のためのプロセスを追加するだけで、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積した半導体集積回路装置が得られる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下においては第１導電体をＰ型とし、第２導電体をＮ型として説明するが、本発明はその逆の場合にも適用可能である。
【００１４】
図１は、本発明の実施の形態１にかかる半導体集積回路装置の活性領域における要部を示す縦断面図である。図１に示すように、同一のＰ型半導体基板３１上に、ＴＬＰＭ１０１、ＮＭＯＳＦＥＴ２０１、ＰＭＯＳＦＥＴ３０１およびＮＰＮバイポーラトランジスタ４０１が形成されている。ＮＭＯＳＦＥＴ２０１とＰＭＯＳＦＥＴ３０１はＣＭＯＳデバイスを構成する。なお、Ｐ型半導体基板３１上にはその他の素子も形成されているが、それらについては図示省略する。Ｐ型半導体基板３１上に形成された各素子は選択酸化膜であるＬＯＣＯＳ酸化膜３０により互いに分離されている。
【００１５】
まず、ＴＬＰＭ１０１の構成について説明する。Ｐ型半導体基板３１の主面側にＮウェル領域が設けられており、これを貫通するトレンチが形成されている。このトレンチ３７の側壁に沿ってゲート電極３９が形成されている。トレンチ３７の側壁とゲート電極３９との間には、トレンチの上半部においては厚い酸化膜４０が設けられており、トレンチの下半部では薄いゲート酸化膜３８が設けられている。ゲート電極３９の内側には層間絶縁膜である層間酸化膜４１を介してコンタクト電極４２が埋め込まれている。ゲート電極３９、コンタクト電極４２は、たとえばポリシリコンからなる。
【００１６】
コンタクト電極４２は、トレンチ３７の底に設けられたＮ型ソース領域３３に接続されている。Ｎ型ソース領域３３は、トレンチ３７の底に設けられたＰ型ベース領域３２により囲まれている。Ｎ型ドレイン領域３６はトレンチ３７の上端の外側に設けられている。Ｎ型拡張ドレイン領域３５は、Ｎ型ドレイン領域３６に接続し、かつトレンチ側壁に沿ってゲート酸化膜３８の近傍に至るまで下方へ伸びている。Ｐ型ボディ領域３４はＮ型拡張ドレイン領域３５を囲むように設けられている。
【００１７】
層間酸化膜４１上には絶縁膜である酸化膜４３が積層されている。ソース金属電極４４およびドレイン金属電極４５は、酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、それぞれコンタクト電極４２およびＮ型ドレイン領域３６に接続されている。また、特に図示しないが、ゲート電極３９はゲート領域において基板表面に引き出されている。そして、ゲート金属電極は、酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、ゲート電極３９の、基板表面に引き出された箇所に接続されている（図１５参照）。
【００１８】
つぎに、ＮＭＯＳＦＥＴ２０１の構成について説明する。ＮＭＯＳＦＥＴ２０１は、Ｐ型半導体基板３１の主面側に設けられたＰ型ウェル領域５１内に形成されている。Ｐ型ウェル領域５１の表面層には、ソースまたはドレインとなる２つのＮ型拡散領域５２，５３が選択的に設けられている。これら２つのＮ型拡散領域５２，５３の間のチャネル形成領域上にはゲート酸化膜５４を介してゲート電極５５が形成されている。
【００１９】
ソースおよびドレインの金属電極５６，５７は、基板表面の酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、それぞれＮ型拡散領域５２，５３に接続されている。また、特に図示しないが、ゲート電極５５には図には現われていないゲート金属電極が接続されている。
【００２０】
つぎに、ＰＭＯＳＦＥＴ３０１の構成について説明する。ＰＭＯＳＦＥＴ３０１は、Ｐ型半導体基板３１の主面側に設けられたＮ型ウェル領域６１内に形成されている。Ｎ型ウェル領域６１の表面層には、ソースまたはドレインとなる２つのＰ型拡散領域６２，６３が選択的に設けられている。これら２つのＰ型拡散領域６２，６３の間のチャネル形成領域上にはゲート酸化膜６４を介してゲート電極６５が形成されている。
【００２１】
ソースおよびドレインの金属電極６６，６７は、基板表面の酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、それぞれＰ型拡散領域６２，６３に接続されている。また、ゲート電極６５には図には現われていないゲート金属電極が接続されている。
【００２２】
つぎに、ＮＰＮバイポーラトランジスタ４０１の構成について説明する。ＮＰＮバイポーラトランジスタ４０１は、Ｐ型半導体基板３１の主面側に設けられたＮ型ウェル領域７１内に形成されている。Ｎ型ウェル領域７１の表面層には、Ｐ型ベース領域７２、およびエミッタまたはコレクタとなるＮ型拡散領域７３が選択的に設けられている。また、Ｐ型ベース領域７２の表面層には、コレクタまたはエミッタとなるＮ型拡散領域７４、および高濃度のＰ型拡散領域７５が選択的に設けられている。
【００２３】
基板表面の酸化膜４３および層間酸化膜４１には、これらを貫通するコンタクトホールが選択的に設けられている。そして、エミッタおよびコレクタの金属電極７６，７７はコンタクトホールを介してそれぞれＮ型拡散領域７３，７４に接続されている。また、ベース金属電極７８はコンタクトホールを介してＰ型拡散領域７５に接続されている。
【００２４】
一例として、ＮＰＮバイポーラトランジスタ４０１の耐圧は３０Ｖであり、電流増幅率は３０である。また、ＮＭＯＳＦＥＴ２０１およびＰＭＯＳＦＥＴ３０１のしきい値電圧は０．８Ｖであり、耐圧は１０Ｖである。ＴＬＰＭ１０１のしきい値電圧は０．８Ｖである。ＴＬＰＭ１０１の耐圧は８０Ｖであり、この高耐圧特性は、側壁上半部のたとえば０．６μｍ厚の厚い酸化膜４０による電界緩和により実現される。
【００２５】
また、ＴＬＰＭ１０１、ＮＭＯＳＦＥＴ２０１およびＰＭＯＳＦＥＴ３０１の各ゲート酸化膜３８，５４，６４の厚さは０．０２μｍであり、Ｐベース濃度の最適化によりしきい値電圧を１Ｖ以下にすることができる。したがって、ＣＭＯＳデバイスによりＴＬＰＭ１０１のゲート駆動をおこなうことができる。
【００２６】
通常、ＴＬＰＭ１０１はパワーＭＯＳスイッチとして同期整流回路や昇圧型のスイッチング電源回路に使用されるため、数アンペアのＩＣとしては大きな電流を駆動することになる。そのため、ＴＬＰＭ１０１のソースおよびドレインの金属電極４４，４５はともに平面形状が櫛歯状で、かつそれぞれの櫛歯が相手に向かって互い違いに伸びるように配置されており、それによって電流密度を高めるようにしている。
【００２７】
また、ＮＰＮバイポーラトランジスタ４０１等のバイポーラ素子は、高精度基準電圧回路などのアナログ回路に使用される。したがって、用途によってアナログ回路が不要である場合には、バイポーラ素子が不要となり、同一の半導体基板上にＣＭＯＳデバイスとＴＬＰＭが形成されることになる。
【００２８】
また、Ｐ型半導体基板３１上に形成されるその他の素子として、拡散抵抗や、ウェルとゲート電極を形成する際に成膜されあたポリシリコンで構成される容量などがあり、これらは必要に応じて形成される。また、回路部の高集積化や、電源配線やＴＬＰＭの配線の低抵抗化を図るために２層配線構造を採用した構成としてもよいし、印加電圧に依存しない高精度ポリシリコン容量を形成するために２層ポリシリコン構造を採用した構成とすることもできる。
【００２９】
つぎに、図１に示す構成の半導体集積回路装置の製造プロセスについて図２〜図１３を参照しながら説明する。まず、たとえば比抵抗が１２ΩｃｍのＰ型半導体基板３１の表面に酸化膜を形成し、さらにその上に窒化膜を形成する。その上にフォトレジストを塗布し、Ｎ型ウェル領域６１，７１，８１の形成パターンを有するマスク８２を用いて露光、現像をおこない、エッチングにより酸化膜および窒化膜の、Ｎ型ウェル領域６１，７１，８１に相当する部分を除去する。なお、図においてマスクの遮光部分にはハッチングを付した。
【００３０】
残留するレジストを除去した後、残った窒化膜をマスクとしてイオン注入法によりリンをドープする。その後、酸化とドライブをおこない、Ｎ型ウェル領域６１，７１，８１を形成する。つづいて、残留する窒化膜を除去し、Ｎ型ウェル領域６１，７１，８１の表面に形成された酸化膜をマスクとしてボロンのイオン注入をおこない、ドライブをおこなってＰ型ウェル領域５１を形成する。その後、基板表面に酸化膜８３を形成する（図２）。
【００３１】
ついで、トレンチ３７の形成パターンを有するマスク８４を用いて、基板表面の酸化膜８３を選択的に除去し、トレンチ領域を開口する。そして、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりトレンチ８５を形成する。このトレンチ８５の側壁に対して斜め方向からイオン注入法によりボロンをドープし、ドライブをおこなってＰ型ボディ領域３４を形成する。同様にして斜めイオン注入法によりトレンチ８５の側壁および底面にリンをドープし、ドライブをおこなってＮ型拡張ドレイン領域３５を形成する（図３）。
【００３２】
ついで、トレンチ８５の内面および基板表面に酸化膜８６を形成する（図４）。そして、異方性エッチングにより基板表面およびトレンチ内面の酸化膜８６の、基板表面部分およびトレンチ底面部分を除去する。トレンチ８５の側壁には厚い酸化膜４０が残る（図５）。この厚い酸化膜４０をマスクとして、２回目のトレンチエッチングによりトレンチ底面をさらに約２μｍほど掘り、最終的なトレンチ３７を形成する。そして、基板表面の酸化膜８３を異方性エッチングにより除去する（図６）。
【００３３】
ついで、基板表面とトレンチ底面を犠牲酸化により清浄化した後、たとえば厚さが３５ｎｍの酸化膜を形成する。つづいて、基板表面およびトレンチ内面にたとえば厚さが１５ｎｍの窒化膜８７を形成する。そして、ＬＯＣＯＳ形成パターンを有するマスク８８を用いて、窒化膜８７の表面上にレジストマスク（図示せず）を形成し、ケミカルドライエッチング（ＣＤＥ：ドライプロセス）により選択的に窒化膜８７を除去する（図７）。
【００３４】
ついで、窒化膜８７を除去した部分にＢＦ２をイオン注入し、フィールド寄生ＭＯＳが動作しないようにＰウェルの表面の濃度を高めておく。その後、選択酸化によりたとえば厚さが０．６μｍのＬＯＣＯＳ酸化膜３０を形成する。そして、窒化膜８７を除去し、犠牲酸化膜の形成および除去をおこなって活性領域の表面を清浄化した後、ＴＬＰＭ１０１のゲート酸化膜３８、およびＣＭＯＳデバイスのゲート酸化膜５４，６４を形成する（図８）。
【００３５】
ついで、基板表面およびトレンチ内面にポリシリコン８９を堆積する（図９）。そして、ＣＭＯＳデバイスのゲート電極形成パターンを有するマスク９０を用いて、レジストマスク９４を形成し、ポリシリコン８９を選択的に除去してＮＭＯＳＦＥＴ２０１のゲート電極５５およびＰＭＯＳＦＥＴ３０１のゲート電極６５を形成する。このとき、活性領域では、ＴＬＰＭ１０１のゲート電極３９はトレンチ３７の側壁にのみ残る。図示しないが、ゲート領域ではＴＬＰＭ１０１のゲート電極３９は基板表面に引き出される。
【００３６】
ついで、ベース領域形成パターンを有するマスク９１を用いて、ＴＬＰＭ１０１のＰ型ベース領域３２およびＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域７２を形成する。ついで、Ｎ型拡散領域形成パターンを有するマスク９２を用いて、ＴＬＰＭ１０１のＮ型ソース領域３３およびＮ型ドレイン領域３６、ＮＭＯＳＦＥＴ２０１のソースまたはドレインとなるＮ型拡散領域５２，５３、ならびにＮＰＮバイポーラトランジスタ４０１のエミッタまたはコレクタとなるＮ型拡散領域７３，７４を形成する。
【００３７】
ついで、Ｐ型拡散領域形成パターンを有するマスク９３を用いて、ＰＭＯＳＦＥＴ３０１のソースまたはドレインとなるＰ型拡散領域６２，６３、およびＮＰＮバイポーラトランジスタ４０１のＰ型拡散領域７５を形成する（図１０）。ついで、ＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間酸化膜４１を基板表面での厚さｔ１がたとえば１．２μｍとなるように堆積する。このときのトレンチ内部での酸化膜成長速度は基板表面のおおよそ５０％程度であるため、層間酸化膜４１の、トレンチ内部での厚さｔ２はたとえば０．６μｍとなる（図１１）。
【００３８】
ついで、異方性エッチングにより層間酸化膜４１を０．６μｍの厚さ分だけエッチバックする。それにより、トレンチ底面にコンタクトホールが形成され、トレンチ３７の底面に基板３１が露出し、かつその他の素子部分は層間酸化膜４１により被覆された状態となる（図１２）。この状態でポリシリコンを堆積し、さらにそのポリシリコンをエッチバックすることによって、トレンチ内部をポリシリコンで充填し、ＴＬＰＭ１０１のポリシリコンからなるコンタクト電極４２を形成する。
【００３９】
ついで、層間酸化膜４１およびコンタクト電極４２上に酸化膜４３を形成し、コンタクトホール形成パターンを有するマスク９５を用いて、電極用のコンタクトホールを形成する。そして、金属膜を積層した後、電極形成パターンを有するマスク９６を用いて、ＴＬＰＭ１０１のソースおよびドレインの金属電極４４，４５、ＴＬＰＭ１０１の図には現われていないゲート金属電極、ＮＭＯＳＦＥＴ２０１のソースおよびドレインの金属電極５６，５７、ＰＭＯＳＦＥＴ３０１のソースおよびドレインの金属電極６６，６７、ＮＰＮバイポーラトランジスタ４０１のエミッタ、コレクタおよびベースの金属電極７６，７７，７８を形成する。最後にパシベーション膜（図示省略）を形成し、パッド領域形成パターンを有するマスク９７を用いて、パッド領域（図には現われていない）を開口する（図１３）。以上のようにして図１に示す構成の半導体集積回路装置が完成する。
【００４０】
上述した実施の形態によれば、トレンチ３７を形成し、Ｐ型ボディ領域３４およびＮ型拡張ドレイン領域３５を形成し、トレンチ側壁にのみ厚い酸化膜４０を形成し、２回目のトレンチエッチングをおこない、ＴＬＰＭ１０１のゲート酸化膜３８、ＮＭＯＳＦＥＴ２０１のゲート酸化膜５４およびＰＭＯＳＦＥＴ３０１のゲート酸化膜６４を同時に形成し、ＴＬＰＭ１０１のゲート電極３９、ＮＭＯＳＦＥＴ２０１のゲート電極５５およびＰＭＯＳＦＥＴ３０１のゲート電極６５を同時に形成し、ＴＬＰＭ１０１のＰ型ベース領域３２およびＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域７２を同時に形成し、ＴＬＰＭ１０１のＮ型のソース・ドレイン領域３３，３６、ＮＭＯＳＦＥＴ２０１のソース・ドレイン領域となるＮ型拡散領域５２，５３、ＮＰＮバイポーラトランジスタ４０１のエミッタ・コレクタ領域となるＮ型拡散領域７３，７４を同時に形成し、ＰＭＯＳＦＥＴ３０１のソース・ドレイン領域となるＰ型拡散領域６２，６３およびＮＰＮバイポーラトランジスタ４０１のベースとなるＰ型拡散領域７５を同時に形成し、層間酸化膜４１を介してトレンチ内部をコンタクト電極４２で埋め込み、各電極４４，４５，５６，５７，６６，６７，７６，７７，７８を形成するようにしたため、ＢｉＣＭＯＳプロセスにトレンチ形成のためのプロセスを追加するだけで、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積した半導体集積回路装置が得られる。
【００４１】
したがって、実施の形態によれば、プレーナ型パワーＭＯＳＦＥＴとＢｉＣＭＯＳとを集積した半導体集積回路装置に比べて、電源システムの効率を向上させることができる、パッケージの小型化およびシステム全体の小型化を図ることができる、熱設計を簡単化させることができるなどの効果が得られる。また、ＴＬＰＭ単体とＢｉＣＭＯＳでできたＩＣとからなる複合システムに比べて、部品点数および組立て工程数の低減によりコストを低減させることができる、システムサイズの小型化を図ることができる、ノイズを低減させることができる、信頼性を向上させることができるなどの効果が得られる。
【００４２】
また、上述した実施の形態によれば、トレンチ側壁にＭＯＳトランジスタが自己整合的に形成されるため、マスク合わせ精度が不要となり、デバイスピッチを最小限にすることができる。また、高耐圧化のために距離をとる必要のあるドリフト領域とチャネル領域とがトレンチ側壁に沿って垂直方向に形成されるため、デバイスピッチを低減することができる。さらに、デバイスピッチに必要な領域はソースとドレインのコンタクト領域に限られるため、微細化が進むにつれて従来のプレーナ型パワーＭＯＳＦＥＴを集積した構造に対するメリットが大きくなる。
【００４３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、同一半導体基板上に拡散抵抗や容量が集積されていてもよいし、ＮＭＯＳＦＥＴのない構成、ＰＭＯＳＦＥＴのない構成、あるいはバイポーラトランジスタのない構成であってもよい。また、絶縁膜は酸化膜に限らない。
【００４４】
また、２回目のトレンチエッチング後に基板表面の酸化膜８３を除去する際に、１％程度の薄い弗化水素などの溶液を用いたウエットエッチングにより除去する構成としてもよい。この場合には、シリコン表面をドライエッチング時のプラズマにさらさずに済むため、酸化膜除去のダメージを最小に抑えることができる。したがって、後に形成するゲート酸化膜の信頼性が向上する。
【００４５】
また、ＬＯＣＯＳ酸化膜３０を形成するために、窒化膜８７よりなるマスクを形成する際に、リン酸系のエッチャントを用いた湿式エッチングにより窒化膜８７の一部を選択的に除去する構成としてもよい。この場合には、ケミカルドライエッチングにより窒化膜８７を除去するのに比べてダメージを低減することができる。
【００４６】
また、フォトマスクを用いて、ＴＬＰＭ１０１のＰ型ベース領域３２のイオン注入濃度とＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域７２のイオン注入濃度とを異ならせる構成としてもよい。このようにすれば、ＴＬＰＭ１０１のしきい値電圧を０．８Ｖとし、ＴＬＰＭ１０１のＰ型ベース領域３２の表面濃度を１×１０１７／ｃｍ２とし、拡散深さを１μｍとすることによってパンチスルーを回避し、一方、ＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域の表面濃度を５×１０１６／ｃｍ２とし、拡散深さを１μｍとすることによって、ＮＰＮバイポーラトランジスタの電流増幅率を６０に向上させることができる。したがって、アナログ回路（ＯＰアンプなど）の性能を向上させることができる。
【００４７】
【発明の効果】
本発明によれば、ＢｉＣＭＯＳプロセスにトレンチ形成のためのプロセスを追加するだけで、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積することができる。したがって、製造工程数の増大を最小に抑えて、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積した半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置の要部を示す縦断面図である。
【図２】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図３】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図４】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図５】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図６】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図７】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図８】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図９】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１０】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１１】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１２】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１３】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１４】従来のＴＬＰＭの活性領域における構造を示す縦断面図である。
【図１５】従来のＴＬＰＭのゲート領域における構造を示す縦断面図である。
【符号の説明】
３０ 選択酸化膜（ＬＯＣＯＳ酸化膜）
３１ Ｐ型半導体基板
３２，７２ Ｐ型ベース領域
３３ Ｎ型ソース領域
３４ Ｐ型ボディ領域
３５ Ｎ型拡張ドレイン領域
３６ Ｎ型ドレイン領域
３７，８５ トレンチ
３８，５４，６４ ゲート酸化膜
３９，５５，６５ ゲート電極
４０ 厚い酸化膜
４１ 層間絶縁膜（層間酸化膜）
４２ コンタクト電極
４４，４５，５６，５７，６６，６７，７６，７７，７８ 金属電極
５１ Ｐ型ウェル領域
５２，５３，７３，７４ Ｎ型拡散領域
６１，７１，８１ Ｎ型ウェル領域
６２，６３，７５ Ｐ型拡散領域
８３ 酸化膜
８７ 窒化膜
１０１ トレンチ横型ＭＯＳＦＥＴ（ＴＬＰＭ）
２０１ ＮＭＯＳＦＥＴ
３０１ ＰＭＯＳＦＥＴ
４０１ ＮＰＮバイポーラトランジスタ
【発明の属する技術分野】
本発明は、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣを構成する半導体集積回路装置およびその製造方法に関し、特にトレンチ横型パワーＭＯＳＦＥＴをプレーナ型ＭＯＳＦＥＴやバイポーラトランジスタ等のプレーナ型デバイスとともに同一半導体基板上に集積した構成の半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そのため、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
【０００３】
一般に、プレーナ型パワーＭＯＳＦＥＴは、ＢｉＣＭＯＳ等のプレーナ型デバイスとほぼ同様のプロセスで製造される。そのため、ＣＭＯＳプロセスによりプレーナ型パワーＭＯＳＦＥＴをプレーナ型デバイスと一緒に同一の半導体基板上に作製して１チップパワーＩＣを得ることは容易である。しかし、プレーナ型パワーＭＯＳＦＥＴでは、拡張ドレイン領域が基板表面に沿って設けられるため、素子集積度があまり高くなく、チャネル密度の向上すなわちオン抵抗の低減に限界がある。つまり、パワーＭＯＳＦＥＴのオン状態での損失が比較的大きい。したがって、パワーＩＣとして極低オン抵抗を実現する必要がある場合、電源などの効率低下を招いたり、放熱フィンや熱抵抗の小さい大型パッケージの使用が必要であるなどの不都合がある。
【０００４】
そこで、高集積化が可能で、プレーナ型パワーＭＯＳＦＥＴと比べて単位面積当たりのオン抵抗が小さいという利点を有するトレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）が提案されている。本発明者らも、このＴＬＰＭに関して、以下のように報告をしている（たとえば、非特許文献１および特許文献１参照。）。
【０００５】
【非特許文献１】
“Ａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ，Ｌｏｗ Ｏｎ−ｒｅｓｉｓｔａｎｃｅ，Ｔｒｅｎｃｈ Ｌａｔｅｒａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ ｗｉｔｈ ａ Ｔｒｅｎｃｈ Ｂｏｔｔｏｍ Ｓｏｕｒｃｅ Ｃｏｎｔａｃｔ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ（ＩＳＰＳＤ）Ｐｒｏｃｅｅｄｉｎｇｓ，ｐｐ．１４３−１４６，２００１
【０００６】
【特許文献１】
米国特許第６３１６８０７号明細書
【０００７】
図１４および図１５は、ＴＬＰＭの異なる断面における構造を示す縦断面図であり、図１４はＭＯＳＦＥＴとして電流を駆動する活性領域、図１５は基板表面にゲート電極を引き出すゲート領域をそれぞれ示す。図１４および図１５において、符号１１はＰ型半導体基板、符号１２はＰ型ベース領域、符号１３はＮ型ソース領域、符号１４はＰ型ボディ領域、符号１５はＮ型拡張ドレイン領域、符号１６はＮ型ドレイン領域、符号１７はトレンチ、符号１８はゲート酸化膜、符号１９はゲート電極、符号２０は厚い酸化膜、符号２１は層間酸化膜、符号２２はコンタクト電極、符号２３は酸化膜、符号２４、２５および２６はそれぞれソース、ドレインおよびゲートの金属電極である。
【０００８】
ここで、上述した構成のＴＬＰＭは単体のデバイスである。つまり、ＴＬＰＭと、制御回路や保護回路などを構成するＢｉＣＭＯＳデバイスとを同一半導体基板上に集積したパワーＩＣは未だ実現されていないし、またその製造プロセスも実現していない。そのため、ＴＬＰＭを用いる場合、従来は、単体のＴＬＰＭと、制御回路や保護回路用のＩＣを用意し、それらを配線基板上に実装し、ワイヤなどを介して相互に電気的に接続している。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＴＬＰＭと制御、保護回路用のＩＣを別々に用意し、それらを組み合わせた複合システムでは、部品点数増および組立て工程数増によるコストの増加、システムサイズの増大および信頼性の低下などの問題点がある。また、ゲート信号のワイヤが長くなるため、ノイズが発生するという問題点がある。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、ＴＬＰＭとプレーナ型デバイスとが同一半導体基板上に集積された半導体集積回路装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体基板のＴＬＰＭ形成領域にトレンチを形成し、その外側にボディ領域および拡張ドレイン領域を形成し、トレンチ側壁にのみ厚い酸化膜を形成し、２回目のトレンチエッチングをおこない、ＴＬＰＭのゲート酸化膜およびプレーナ型ＭＯＳＦＥＴのゲート酸化膜を同時に形成し、ＴＬＰＭのゲート電極およびプレーナ型ＭＯＳＦＥＴのゲート電極を同時に形成し、ＴＬＰＭのベース領域およびプレーナ型バイポーラトランジスタのベース領域を同時に形成し、一方の導電型の、ＴＬＰＭのソース・ドレイン領域、プレーナ型ＭＯＳＦＥＴのソース・ドレイン領域、およびプレーナ型バイポーラトランジスタのエミッタ・コレクタ領域を同時に形成し、他方の導電型の、プレーナ型ＭＯＳＦＥＴのソース・ドレイン領域およびプレーナ型バイポーラトランジスタのベースとなる領域を同時に形成し、層間絶縁膜を介してトレンチ内部をコンタクト電極で埋め込み、各電極を形成することを特徴とする。
【００１２】
この発明によれば、ＢｉＣＭＯＳプロセスにトレンチ形成のためのプロセスを追加するだけで、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積した半導体集積回路装置が得られる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下においては第１導電体をＰ型とし、第２導電体をＮ型として説明するが、本発明はその逆の場合にも適用可能である。
【００１４】
図１は、本発明の実施の形態１にかかる半導体集積回路装置の活性領域における要部を示す縦断面図である。図１に示すように、同一のＰ型半導体基板３１上に、ＴＬＰＭ１０１、ＮＭＯＳＦＥＴ２０１、ＰＭＯＳＦＥＴ３０１およびＮＰＮバイポーラトランジスタ４０１が形成されている。ＮＭＯＳＦＥＴ２０１とＰＭＯＳＦＥＴ３０１はＣＭＯＳデバイスを構成する。なお、Ｐ型半導体基板３１上にはその他の素子も形成されているが、それらについては図示省略する。Ｐ型半導体基板３１上に形成された各素子は選択酸化膜であるＬＯＣＯＳ酸化膜３０により互いに分離されている。
【００１５】
まず、ＴＬＰＭ１０１の構成について説明する。Ｐ型半導体基板３１の主面側にＮウェル領域が設けられており、これを貫通するトレンチが形成されている。このトレンチ３７の側壁に沿ってゲート電極３９が形成されている。トレンチ３７の側壁とゲート電極３９との間には、トレンチの上半部においては厚い酸化膜４０が設けられており、トレンチの下半部では薄いゲート酸化膜３８が設けられている。ゲート電極３９の内側には層間絶縁膜である層間酸化膜４１を介してコンタクト電極４２が埋め込まれている。ゲート電極３９、コンタクト電極４２は、たとえばポリシリコンからなる。
【００１６】
コンタクト電極４２は、トレンチ３７の底に設けられたＮ型ソース領域３３に接続されている。Ｎ型ソース領域３３は、トレンチ３７の底に設けられたＰ型ベース領域３２により囲まれている。Ｎ型ドレイン領域３６はトレンチ３７の上端の外側に設けられている。Ｎ型拡張ドレイン領域３５は、Ｎ型ドレイン領域３６に接続し、かつトレンチ側壁に沿ってゲート酸化膜３８の近傍に至るまで下方へ伸びている。Ｐ型ボディ領域３４はＮ型拡張ドレイン領域３５を囲むように設けられている。
【００１７】
層間酸化膜４１上には絶縁膜である酸化膜４３が積層されている。ソース金属電極４４およびドレイン金属電極４５は、酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、それぞれコンタクト電極４２およびＮ型ドレイン領域３６に接続されている。また、特に図示しないが、ゲート電極３９はゲート領域において基板表面に引き出されている。そして、ゲート金属電極は、酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、ゲート電極３９の、基板表面に引き出された箇所に接続されている（図１５参照）。
【００１８】
つぎに、ＮＭＯＳＦＥＴ２０１の構成について説明する。ＮＭＯＳＦＥＴ２０１は、Ｐ型半導体基板３１の主面側に設けられたＰ型ウェル領域５１内に形成されている。Ｐ型ウェル領域５１の表面層には、ソースまたはドレインとなる２つのＮ型拡散領域５２，５３が選択的に設けられている。これら２つのＮ型拡散領域５２，５３の間のチャネル形成領域上にはゲート酸化膜５４を介してゲート電極５５が形成されている。
【００１９】
ソースおよびドレインの金属電極５６，５７は、基板表面の酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、それぞれＮ型拡散領域５２，５３に接続されている。また、特に図示しないが、ゲート電極５５には図には現われていないゲート金属電極が接続されている。
【００２０】
つぎに、ＰＭＯＳＦＥＴ３０１の構成について説明する。ＰＭＯＳＦＥＴ３０１は、Ｐ型半導体基板３１の主面側に設けられたＮ型ウェル領域６１内に形成されている。Ｎ型ウェル領域６１の表面層には、ソースまたはドレインとなる２つのＰ型拡散領域６２，６３が選択的に設けられている。これら２つのＰ型拡散領域６２，６３の間のチャネル形成領域上にはゲート酸化膜６４を介してゲート電極６５が形成されている。
【００２１】
ソースおよびドレインの金属電極６６，６７は、基板表面の酸化膜４３および層間酸化膜４１を貫通するコンタクトホールを介して、それぞれＰ型拡散領域６２，６３に接続されている。また、ゲート電極６５には図には現われていないゲート金属電極が接続されている。
【００２２】
つぎに、ＮＰＮバイポーラトランジスタ４０１の構成について説明する。ＮＰＮバイポーラトランジスタ４０１は、Ｐ型半導体基板３１の主面側に設けられたＮ型ウェル領域７１内に形成されている。Ｎ型ウェル領域７１の表面層には、Ｐ型ベース領域７２、およびエミッタまたはコレクタとなるＮ型拡散領域７３が選択的に設けられている。また、Ｐ型ベース領域７２の表面層には、コレクタまたはエミッタとなるＮ型拡散領域７４、および高濃度のＰ型拡散領域７５が選択的に設けられている。
【００２３】
基板表面の酸化膜４３および層間酸化膜４１には、これらを貫通するコンタクトホールが選択的に設けられている。そして、エミッタおよびコレクタの金属電極７６，７７はコンタクトホールを介してそれぞれＮ型拡散領域７３，７４に接続されている。また、ベース金属電極７８はコンタクトホールを介してＰ型拡散領域７５に接続されている。
【００２４】
一例として、ＮＰＮバイポーラトランジスタ４０１の耐圧は３０Ｖであり、電流増幅率は３０である。また、ＮＭＯＳＦＥＴ２０１およびＰＭＯＳＦＥＴ３０１のしきい値電圧は０．８Ｖであり、耐圧は１０Ｖである。ＴＬＰＭ１０１のしきい値電圧は０．８Ｖである。ＴＬＰＭ１０１の耐圧は８０Ｖであり、この高耐圧特性は、側壁上半部のたとえば０．６μｍ厚の厚い酸化膜４０による電界緩和により実現される。
【００２５】
また、ＴＬＰＭ１０１、ＮＭＯＳＦＥＴ２０１およびＰＭＯＳＦＥＴ３０１の各ゲート酸化膜３８，５４，６４の厚さは０．０２μｍであり、Ｐベース濃度の最適化によりしきい値電圧を１Ｖ以下にすることができる。したがって、ＣＭＯＳデバイスによりＴＬＰＭ１０１のゲート駆動をおこなうことができる。
【００２６】
通常、ＴＬＰＭ１０１はパワーＭＯＳスイッチとして同期整流回路や昇圧型のスイッチング電源回路に使用されるため、数アンペアのＩＣとしては大きな電流を駆動することになる。そのため、ＴＬＰＭ１０１のソースおよびドレインの金属電極４４，４５はともに平面形状が櫛歯状で、かつそれぞれの櫛歯が相手に向かって互い違いに伸びるように配置されており、それによって電流密度を高めるようにしている。
【００２７】
また、ＮＰＮバイポーラトランジスタ４０１等のバイポーラ素子は、高精度基準電圧回路などのアナログ回路に使用される。したがって、用途によってアナログ回路が不要である場合には、バイポーラ素子が不要となり、同一の半導体基板上にＣＭＯＳデバイスとＴＬＰＭが形成されることになる。
【００２８】
また、Ｐ型半導体基板３１上に形成されるその他の素子として、拡散抵抗や、ウェルとゲート電極を形成する際に成膜されあたポリシリコンで構成される容量などがあり、これらは必要に応じて形成される。また、回路部の高集積化や、電源配線やＴＬＰＭの配線の低抵抗化を図るために２層配線構造を採用した構成としてもよいし、印加電圧に依存しない高精度ポリシリコン容量を形成するために２層ポリシリコン構造を採用した構成とすることもできる。
【００２９】
つぎに、図１に示す構成の半導体集積回路装置の製造プロセスについて図２〜図１３を参照しながら説明する。まず、たとえば比抵抗が１２ΩｃｍのＰ型半導体基板３１の表面に酸化膜を形成し、さらにその上に窒化膜を形成する。その上にフォトレジストを塗布し、Ｎ型ウェル領域６１，７１，８１の形成パターンを有するマスク８２を用いて露光、現像をおこない、エッチングにより酸化膜および窒化膜の、Ｎ型ウェル領域６１，７１，８１に相当する部分を除去する。なお、図においてマスクの遮光部分にはハッチングを付した。
【００３０】
残留するレジストを除去した後、残った窒化膜をマスクとしてイオン注入法によりリンをドープする。その後、酸化とドライブをおこない、Ｎ型ウェル領域６１，７１，８１を形成する。つづいて、残留する窒化膜を除去し、Ｎ型ウェル領域６１，７１，８１の表面に形成された酸化膜をマスクとしてボロンのイオン注入をおこない、ドライブをおこなってＰ型ウェル領域５１を形成する。その後、基板表面に酸化膜８３を形成する（図２）。
【００３１】
ついで、トレンチ３７の形成パターンを有するマスク８４を用いて、基板表面の酸化膜８３を選択的に除去し、トレンチ領域を開口する。そして、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングによりトレンチ８５を形成する。このトレンチ８５の側壁に対して斜め方向からイオン注入法によりボロンをドープし、ドライブをおこなってＰ型ボディ領域３４を形成する。同様にして斜めイオン注入法によりトレンチ８５の側壁および底面にリンをドープし、ドライブをおこなってＮ型拡張ドレイン領域３５を形成する（図３）。
【００３２】
ついで、トレンチ８５の内面および基板表面に酸化膜８６を形成する（図４）。そして、異方性エッチングにより基板表面およびトレンチ内面の酸化膜８６の、基板表面部分およびトレンチ底面部分を除去する。トレンチ８５の側壁には厚い酸化膜４０が残る（図５）。この厚い酸化膜４０をマスクとして、２回目のトレンチエッチングによりトレンチ底面をさらに約２μｍほど掘り、最終的なトレンチ３７を形成する。そして、基板表面の酸化膜８３を異方性エッチングにより除去する（図６）。
【００３３】
ついで、基板表面とトレンチ底面を犠牲酸化により清浄化した後、たとえば厚さが３５ｎｍの酸化膜を形成する。つづいて、基板表面およびトレンチ内面にたとえば厚さが１５ｎｍの窒化膜８７を形成する。そして、ＬＯＣＯＳ形成パターンを有するマスク８８を用いて、窒化膜８７の表面上にレジストマスク（図示せず）を形成し、ケミカルドライエッチング（ＣＤＥ：ドライプロセス）により選択的に窒化膜８７を除去する（図７）。
【００３４】
ついで、窒化膜８７を除去した部分にＢＦ２をイオン注入し、フィールド寄生ＭＯＳが動作しないようにＰウェルの表面の濃度を高めておく。その後、選択酸化によりたとえば厚さが０．６μｍのＬＯＣＯＳ酸化膜３０を形成する。そして、窒化膜８７を除去し、犠牲酸化膜の形成および除去をおこなって活性領域の表面を清浄化した後、ＴＬＰＭ１０１のゲート酸化膜３８、およびＣＭＯＳデバイスのゲート酸化膜５４，６４を形成する（図８）。
【００３５】
ついで、基板表面およびトレンチ内面にポリシリコン８９を堆積する（図９）。そして、ＣＭＯＳデバイスのゲート電極形成パターンを有するマスク９０を用いて、レジストマスク９４を形成し、ポリシリコン８９を選択的に除去してＮＭＯＳＦＥＴ２０１のゲート電極５５およびＰＭＯＳＦＥＴ３０１のゲート電極６５を形成する。このとき、活性領域では、ＴＬＰＭ１０１のゲート電極３９はトレンチ３７の側壁にのみ残る。図示しないが、ゲート領域ではＴＬＰＭ１０１のゲート電極３９は基板表面に引き出される。
【００３６】
ついで、ベース領域形成パターンを有するマスク９１を用いて、ＴＬＰＭ１０１のＰ型ベース領域３２およびＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域７２を形成する。ついで、Ｎ型拡散領域形成パターンを有するマスク９２を用いて、ＴＬＰＭ１０１のＮ型ソース領域３３およびＮ型ドレイン領域３６、ＮＭＯＳＦＥＴ２０１のソースまたはドレインとなるＮ型拡散領域５２，５３、ならびにＮＰＮバイポーラトランジスタ４０１のエミッタまたはコレクタとなるＮ型拡散領域７３，７４を形成する。
【００３７】
ついで、Ｐ型拡散領域形成パターンを有するマスク９３を用いて、ＰＭＯＳＦＥＴ３０１のソースまたはドレインとなるＰ型拡散領域６２，６３、およびＮＰＮバイポーラトランジスタ４０１のＰ型拡散領域７５を形成する（図１０）。ついで、ＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により層間酸化膜４１を基板表面での厚さｔ１がたとえば１．２μｍとなるように堆積する。このときのトレンチ内部での酸化膜成長速度は基板表面のおおよそ５０％程度であるため、層間酸化膜４１の、トレンチ内部での厚さｔ２はたとえば０．６μｍとなる（図１１）。
【００３８】
ついで、異方性エッチングにより層間酸化膜４１を０．６μｍの厚さ分だけエッチバックする。それにより、トレンチ底面にコンタクトホールが形成され、トレンチ３７の底面に基板３１が露出し、かつその他の素子部分は層間酸化膜４１により被覆された状態となる（図１２）。この状態でポリシリコンを堆積し、さらにそのポリシリコンをエッチバックすることによって、トレンチ内部をポリシリコンで充填し、ＴＬＰＭ１０１のポリシリコンからなるコンタクト電極４２を形成する。
【００３９】
ついで、層間酸化膜４１およびコンタクト電極４２上に酸化膜４３を形成し、コンタクトホール形成パターンを有するマスク９５を用いて、電極用のコンタクトホールを形成する。そして、金属膜を積層した後、電極形成パターンを有するマスク９６を用いて、ＴＬＰＭ１０１のソースおよびドレインの金属電極４４，４５、ＴＬＰＭ１０１の図には現われていないゲート金属電極、ＮＭＯＳＦＥＴ２０１のソースおよびドレインの金属電極５６，５７、ＰＭＯＳＦＥＴ３０１のソースおよびドレインの金属電極６６，６７、ＮＰＮバイポーラトランジスタ４０１のエミッタ、コレクタおよびベースの金属電極７６，７７，７８を形成する。最後にパシベーション膜（図示省略）を形成し、パッド領域形成パターンを有するマスク９７を用いて、パッド領域（図には現われていない）を開口する（図１３）。以上のようにして図１に示す構成の半導体集積回路装置が完成する。
【００４０】
上述した実施の形態によれば、トレンチ３７を形成し、Ｐ型ボディ領域３４およびＮ型拡張ドレイン領域３５を形成し、トレンチ側壁にのみ厚い酸化膜４０を形成し、２回目のトレンチエッチングをおこない、ＴＬＰＭ１０１のゲート酸化膜３８、ＮＭＯＳＦＥＴ２０１のゲート酸化膜５４およびＰＭＯＳＦＥＴ３０１のゲート酸化膜６４を同時に形成し、ＴＬＰＭ１０１のゲート電極３９、ＮＭＯＳＦＥＴ２０１のゲート電極５５およびＰＭＯＳＦＥＴ３０１のゲート電極６５を同時に形成し、ＴＬＰＭ１０１のＰ型ベース領域３２およびＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域７２を同時に形成し、ＴＬＰＭ１０１のＮ型のソース・ドレイン領域３３，３６、ＮＭＯＳＦＥＴ２０１のソース・ドレイン領域となるＮ型拡散領域５２，５３、ＮＰＮバイポーラトランジスタ４０１のエミッタ・コレクタ領域となるＮ型拡散領域７３，７４を同時に形成し、ＰＭＯＳＦＥＴ３０１のソース・ドレイン領域となるＰ型拡散領域６２，６３およびＮＰＮバイポーラトランジスタ４０１のベースとなるＰ型拡散領域７５を同時に形成し、層間酸化膜４１を介してトレンチ内部をコンタクト電極４２で埋め込み、各電極４４，４５，５６，５７，６６，６７，７６，７７，７８を形成するようにしたため、ＢｉＣＭＯＳプロセスにトレンチ形成のためのプロセスを追加するだけで、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積した半導体集積回路装置が得られる。
【００４１】
したがって、実施の形態によれば、プレーナ型パワーＭＯＳＦＥＴとＢｉＣＭＯＳとを集積した半導体集積回路装置に比べて、電源システムの効率を向上させることができる、パッケージの小型化およびシステム全体の小型化を図ることができる、熱設計を簡単化させることができるなどの効果が得られる。また、ＴＬＰＭ単体とＢｉＣＭＯＳでできたＩＣとからなる複合システムに比べて、部品点数および組立て工程数の低減によりコストを低減させることができる、システムサイズの小型化を図ることができる、ノイズを低減させることができる、信頼性を向上させることができるなどの効果が得られる。
【００４２】
また、上述した実施の形態によれば、トレンチ側壁にＭＯＳトランジスタが自己整合的に形成されるため、マスク合わせ精度が不要となり、デバイスピッチを最小限にすることができる。また、高耐圧化のために距離をとる必要のあるドリフト領域とチャネル領域とがトレンチ側壁に沿って垂直方向に形成されるため、デバイスピッチを低減することができる。さらに、デバイスピッチに必要な領域はソースとドレインのコンタクト領域に限られるため、微細化が進むにつれて従来のプレーナ型パワーＭＯＳＦＥＴを集積した構造に対するメリットが大きくなる。
【００４３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、同一半導体基板上に拡散抵抗や容量が集積されていてもよいし、ＮＭＯＳＦＥＴのない構成、ＰＭＯＳＦＥＴのない構成、あるいはバイポーラトランジスタのない構成であってもよい。また、絶縁膜は酸化膜に限らない。
【００４４】
また、２回目のトレンチエッチング後に基板表面の酸化膜８３を除去する際に、１％程度の薄い弗化水素などの溶液を用いたウエットエッチングにより除去する構成としてもよい。この場合には、シリコン表面をドライエッチング時のプラズマにさらさずに済むため、酸化膜除去のダメージを最小に抑えることができる。したがって、後に形成するゲート酸化膜の信頼性が向上する。
【００４５】
また、ＬＯＣＯＳ酸化膜３０を形成するために、窒化膜８７よりなるマスクを形成する際に、リン酸系のエッチャントを用いた湿式エッチングにより窒化膜８７の一部を選択的に除去する構成としてもよい。この場合には、ケミカルドライエッチングにより窒化膜８７を除去するのに比べてダメージを低減することができる。
【００４６】
また、フォトマスクを用いて、ＴＬＰＭ１０１のＰ型ベース領域３２のイオン注入濃度とＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域７２のイオン注入濃度とを異ならせる構成としてもよい。このようにすれば、ＴＬＰＭ１０１のしきい値電圧を０．８Ｖとし、ＴＬＰＭ１０１のＰ型ベース領域３２の表面濃度を１×１０１７／ｃｍ２とし、拡散深さを１μｍとすることによってパンチスルーを回避し、一方、ＮＰＮバイポーラトランジスタ４０１のＰ型ベース領域の表面濃度を５×１０１６／ｃｍ２とし、拡散深さを１μｍとすることによって、ＮＰＮバイポーラトランジスタの電流増幅率を６０に向上させることができる。したがって、アナログ回路（ＯＰアンプなど）の性能を向上させることができる。
【００４７】
【発明の効果】
本発明によれば、ＢｉＣＭＯＳプロセスにトレンチ形成のためのプロセスを追加するだけで、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積することができる。したがって、製造工程数の増大を最小に抑えて、ＴＬＰＭとＢｉＣＭＯＳとを同一半導体基板上に集積した半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路装置の要部を示す縦断面図である。
【図２】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図３】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図４】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図５】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図６】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図７】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図８】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図９】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１０】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１１】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１２】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１３】図１に示す構成の半導体集積回路装置の製造途中における要部を示す縦断面図である。
【図１４】従来のＴＬＰＭの活性領域における構造を示す縦断面図である。
【図１５】従来のＴＬＰＭのゲート領域における構造を示す縦断面図である。
【符号の説明】
３０ 選択酸化膜（ＬＯＣＯＳ酸化膜）
３１ Ｐ型半導体基板
３２，７２ Ｐ型ベース領域
３３ Ｎ型ソース領域
３４ Ｐ型ボディ領域
３５ Ｎ型拡張ドレイン領域
３６ Ｎ型ドレイン領域
３７，８５ トレンチ
３８，５４，６４ ゲート酸化膜
３９，５５，６５ ゲート電極
４０ 厚い酸化膜
４１ 層間絶縁膜（層間酸化膜）
４２ コンタクト電極
４４，４５，５６，５７，６６，６７，７６，７７，７８ 金属電極
５１ Ｐ型ウェル領域
５２，５３，７３，７４ Ｎ型拡散領域
６１，７１，８１ Ｎ型ウェル領域
６２，６３，７５ Ｐ型拡散領域
８３ 酸化膜
８７ 窒化膜
１０１ トレンチ横型ＭＯＳＦＥＴ（ＴＬＰＭ）
２０１ ＮＭＯＳＦＥＴ
３０１ ＰＭＯＳＦＥＴ
４０１ ＮＰＮバイポーラトランジスタ
Claims (14)
- 半導体基板上に作製された低耐圧プレーナ型ＭＯＳＦＥＴと、
前記半導体基板に形成されたトレンチの内側の上半部に厚い酸化膜を有し、前記トレンチの内側の下半部にゲート酸化膜を有し、トレンチ側壁に沿って前記厚い酸化膜および前記ゲート酸化膜の内側にゲート電極を有し、前記ゲート電極の内側に層間絶縁膜を介してコンタクト電極を有し、前記トレンチの底には前記コンタクト電極が接続する第２導電型のソース領域を有し、さらにその外側には前記ソース領域を囲む第１導電型のベース領域を有し、前記厚い酸化膜の外側には第２導電型の拡張ドレイン領域を有し、基板表面の前記トレンチの外側には第２導電型のドレイン領域を有し、前記コンタクト電極に接続する金属電極および前記ドレイン領域に接続する金属電極を有する高耐圧トレンチ横型ＭＯＳＦＥＴと、
を具備することを特徴とする半導体集積回路装置。 - 半導体基板上に作製された低耐圧プレーナ型バイポーラトランジスタと、
前記半導体基板に形成されたトレンチの内側の上半部に厚い酸化膜を有し、前記トレンチの内側の下半部にゲート酸化膜を有し、トレンチ側壁に沿って前記厚い酸化膜および前記ゲート酸化膜の内側にゲート電極を有し、前記ゲート電極の内側に層間絶縁膜を介してコンタクト電極を有し、前記トレンチの底には前記コンタクト電極が接続する第２導電型のソース領域を有し、さらにその外側には前記ソース領域を囲む第１導電型のベース領域を有し、前記厚い酸化膜の外側には第２導電型の拡張ドレイン領域を有し、基板表面の前記トレンチの外側には第２導電型のドレイン領域を有し、前記コンタクト電極に接続する金属電極および前記ドレイン領域に接続する金属電極を有する高耐圧トレンチ横型ＭＯＳＦＥＴと、
を具備することを特徴とする半導体集積回路装置。 - 半導体基板上に作製された低耐圧プレーナ型ＭＯＳＦＥＴと、
前記半導体基板上に作製された低耐圧プレーナ型バイポーラトランジスタと、
前記半導体基板に形成されたトレンチの内側の上半部に厚い酸化膜を有し、前記トレンチの内側の下半部にゲート酸化膜を有し、トレンチ側壁に沿って前記厚い酸化膜および前記ゲート酸化膜の内側にゲート電極を有し、前記ゲート電極の内側に層間絶縁膜を介してコンタクト電極を有し、前記トレンチの底には前記コンタクト電極が接続する第２導電型のソース領域を有し、さらにその外側には前記ソース領域を囲む第１導電型のベース領域を有し、前記厚い酸化膜の外側には第２導電型の拡張ドレイン領域を有し、基板表面の前記トレンチの外側には第２導電型のドレイン領域を有し、前記コンタクト電極に接続する金属電極および前記ドレイン領域に接続する金属電極を有する高耐圧トレンチ横型ＭＯＳＦＥＴと、
を具備することを特徴とする半導体集積回路装置。 - 前記ゲート電極は、ＭＯＳＦＥＴとして電流を駆動する活性領域以外の領域で基板表面に引き出され、その引き出された箇所で金属電極に接続されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
- 半導体基板上に低耐圧プレーナ型ＭＯＳＦＥＴと高耐圧トレンチ横型ＭＯＳＦＥＴとが形成された半導体集積回路装置を製造するにあたり、
前記半導体基板に１以上の第１導電型のウェル領域と１以上の第２導電型のウェル領域を形成する工程と、
基板表面に酸化膜よりなるマスクを形成し、該マスクを用いて、高耐圧トレンチ横型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域にトレンチを形成する工程と、
前記トレンチの外側に第２導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁にのみ厚い酸化膜を形成する工程と、
前記厚い酸化膜をマスクとして前記拡張ドレイン領域よりも深くまで前記トレンチの底をエッチングする工程と、
基板表面の前記酸化膜を除去する工程と、
基板表面およびトレンチ内面に一部を選択的に除去した窒化膜よりなるマスクを形成し、該マスクを用いて選択酸化膜を形成する工程と、
前記トレンチの内側、および低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第１導電型の前記ウェル領域の表面上に、それぞれゲート酸化膜を形成する工程と、
前記トレンチの内側に形成された前記ゲート酸化膜の内側、および低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第１導電型の前記ウェル領域上に形成された前記ゲート酸化膜の上に、それぞれゲート電極を形成する工程と、
前記トレンチの底に第１導電型のベース領域を形成する工程と、
前記トレンチの底に前記ベース領域よりも浅い第２導電型のソース領域を、また前記トレンチの上部の外側に第２導電型のドレイン領域を、さらに低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第１導電型の前記ウェル領域内に選択的にソースまたはドレインとなる第２導電型の拡散領域を、それぞれ形成する工程と、
基板表面および前記トレンチの内側に層間絶縁膜を形成し、該層間絶縁膜のトレンチ底面部分を除去して前記ソース領域を露出させ、トレンチ内部をコンタクト電極により埋め込む工程と、
前記コンタクト電極、前記ゲート電極、前記ドレイン領域および第２導電型の前記拡散領域にそれぞれ接続する電極を形成する工程と、
を順次おこなうことを特徴とする半導体集積回路装置の製造方法。 - 半導体基板上に低耐圧プレーナ型ＭＯＳＦＥＴと高耐圧トレンチ横型ＭＯＳＦＥＴとが形成された半導体集積回路装置を製造するにあたり、
前記半導体基板に２以上の第２導電型のウェル領域を形成する工程と、
基板表面に酸化膜よりなるマスクを形成し、該マスクを用いて、高耐圧トレンチ横型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域にトレンチを形成する工程と、
前記トレンチの外側に第２導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁にのみ厚い酸化膜を形成する工程と、
前記厚い酸化膜をマスクとして前記拡張ドレイン領域よりも深くまで前記トレンチの底をエッチングする工程と、
基板表面の前記酸化膜を除去する工程と、
基板表面およびトレンチ内面に一部を選択的に除去した窒化膜よりなるマスクを形成し、該マスクを用いて選択酸化膜を形成する工程と、
前記トレンチの内側、および低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域の表面上に、それぞれゲート酸化膜を形成する工程と、
前記トレンチの内側に形成された前記ゲート酸化膜の内側、および低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域上に形成された前記ゲート酸化膜の上に、それぞれゲート電極を形成する工程と、
前記トレンチの底に第１導電型のベース領域を形成する工程と、
前記トレンチの底に前記ベース領域よりも浅い第２導電型のソース領域を、また前記トレンチの上部の外側に第２導電型のドレイン領域を、それぞれ形成する工程と、
低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域内にソースまたはドレインとなる第１導電型の拡散領域を選択的に形成する工程と、
基板表面および前記トレンチの内側に層間絶縁膜を形成し、該層間絶縁膜のトレンチ底面部分を除去して前記ソース領域を露出させ、トレンチ内部をコンタクト電極により埋め込む工程と、
前記コンタクト電極、前記ゲート電極、前記ドレイン領域および第１導電型の前記拡散領域にそれぞれ接続する電極を形成する工程と、
を順次おこなうことを特徴とする半導体集積回路装置の製造方法。 - 半導体基板上に低耐圧プレーナ型バイポーラトランジスタと高耐圧トレンチ横型ＭＯＳＦＥＴとが形成された半導体集積回路装置を製造するにあたり、
前記半導体基板に２以上の第２導電型のウェル領域を形成する工程と、
基板表面に酸化膜よりなるマスクを形成し、該マスクを用いて、高耐圧トレンチ横型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域にトレンチを形成する工程と、
前記トレンチの外側に第２導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁にのみ厚い酸化膜を形成する工程と、
前記厚い酸化膜をマスクとして前記拡張ドレイン領域よりも深くまで前記トレンチの底をエッチングする工程と、
基板表面の前記酸化膜を除去する工程と、
基板表面およびトレンチ内面に一部を選択的に除去した窒化膜よりなるマスクを形成し、該マスクを用いて選択酸化膜を形成する工程と、
前記トレンチの内側にゲート酸化膜を形成する工程と、
前記ゲート酸化膜の内側にゲート電極を形成する工程と、
前記トレンチの底に、また低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に選択的に、それぞれ第１導電型のベース領域を形成する工程と、
前記トレンチの底に、該底に形成された第１導電型の前記ベース領域よりも浅い第２導電型のソース領域を、また前記トレンチの上部の外側に第２導電型のドレイン領域を、さらに低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に選択的にエミッタまたはコレクタとなる第２導電型の拡散領域を、さらにまた低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に形成された第１導電型の前記ベース領域内に選択的にコレクタまたはエミッタとなる第２導電型の拡散領域を、それぞれ形成する工程と、
低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に形成された第１導電型の前記ベース領域内にベースとなる第１導電型の拡散領域を選択的に形成する工程と、
基板表面および前記トレンチの内側に層間絶縁膜を形成し、該層間絶縁膜のトレンチ底面部分を除去して前記ソース領域を露出させ、トレンチ内部をコンタクト電極により埋め込む工程と、
前記コンタクト電極、前記ゲート電極、前記ドレイン領域、第１導電型の前記拡散領域および第２導電型の前記拡散領域にそれぞれ接続する電極を形成する工程と、
を順次おこなうことを特徴とする半導体集積回路装置の製造方法。 - 半導体基板上に低耐圧プレーナ型ＭＯＳＦＥＴと低耐圧プレーナ型バイポーラトランジスタと高耐圧トレンチ横型ＭＯＳＦＥＴとが形成された半導体集積回路装置を製造するにあたり、
前記半導体基板に１以上の第１導電型のウェル領域と３以上の第２導電型のウェル領域を形成する工程と、
基板表面に酸化膜よりなるマスクを形成し、該マスクを用いて、高耐圧トレンチ横型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域にトレンチを形成する工程と、
前記トレンチの外側に第２導電型の拡張ドレイン領域を形成する工程と、
前記トレンチの側壁にのみ厚い酸化膜を形成する工程と、
前記厚い酸化膜をマスクとして前記拡張ドレイン領域よりも深くまで前記トレンチの底をエッチングする工程と、
基板表面の前記酸化膜を除去する工程と、
基板表面およびトレンチ内面に一部を選択的に除去した窒化膜よりなるマスクを形成し、該マスクを用いて選択酸化膜を形成する工程と、
前記トレンチの内側、および低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第１導電型の前記ウェル領域および第２導電型の前記ウェル領域の表面上に、それぞれゲート酸化膜を形成する工程と、
前記トレンチの内側に形成された前記ゲート酸化膜の内側、ならびに低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第１導電型の前記ウェル領域および第２導電型の前記ウェル領域上に形成された前記ゲート酸化膜の上に、それぞれゲート電極を形成する工程と、
前記トレンチの底に、また低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に選択的に、それぞれ第１導電型のベース領域を形成する工程と、
前記トレンチの底に前記ベース領域よりも浅い第２導電型のソース領域を、また前記トレンチの上部の外側に第２導電型のドレイン領域を、さらに低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第１導電型の前記ウェル領域内に選択的にソースまたはドレインとなる第２導電型の拡散領域を、さらにまた低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に選択的にエミッタまたはコレクタとなる第２導電型の拡散領域を、さらにまた低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に形成された第１導電型の前記ベース領域内に選択的にコレクタまたはエミッタとなる第２導電型の拡散領域を、それぞれ形成する工程と、
低耐圧プレーナ型ＭＯＳＦＥＴを作製するための第２導電型の前記ウェル領域内に選択的にソースまたはドレインとなる第１導電型の拡散領域を、また低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に形成された第１導電型の前記ベース領域内に選択的にベースとなる第１導電型の拡散領域を、それぞれ形成する工程と、
基板表面および前記トレンチの内側に層間絶縁膜を形成し、該層間絶縁膜のトレンチ底面部分を除去して前記ソース領域を露出させ、トレンチ内部をコンタクト電極により埋め込む工程と、
前記コンタクト電極、前記ゲート電極、前記ドレイン領域、第１導電型の前記拡散領域および第２導電型の前記拡散領域にそれぞれ接続する電極を形成する工程と、
を順次おこなうことを特徴とする半導体集積回路装置の製造方法。 - 前記トレンチの底をエッチングした後に基板表面の前記酸化膜を除去する際に、ドライエッチングにより前記酸化膜を除去することを特徴とする請求項５〜８のいずれか一つに記載の半導体集積回路装置の製造方法。
- 前記トレンチの底をエッチングした後に基板表面の前記酸化膜を除去する際に、湿式エッチングにより前記酸化膜を除去することを特徴とする請求項５〜８のいずれか一つに記載の半導体集積回路装置の製造方法。
- 選択酸化膜を形成するための窒化膜よりなるマスクを形成する際に、ドライエッチングにより窒化膜の一部を選択的に除去することを特徴とする請求項５〜８のいずれか一つに記載の半導体集積回路装置の製造方法。
- 選択酸化膜を形成するための窒化膜よりなるマスクを形成する際に、リン酸系のエッチャントを用いた湿式エッチングにより窒化膜の一部を選択的に除去することを特徴とする請求項５〜８のいずれか一つに記載の半導体集積回路装置の製造方法。
- 前記トレンチの底に形成する第１導電型の前記ベース領域と、低耐圧プレーナ型バイポーラトランジスタを作製するための第２導電型の前記ウェル領域内に選択的に形成する第１導電型の前記ベース領域とを、異なる不純物濃度で別々に形成することを特徴とする請求項５〜８のいずれか一つに記載の半導体集積回路装置の製造方法。
- 前記層間絶縁膜を形成し、該層間絶縁膜のトレンチ底面部分を除去する際に、基板表面における絶縁膜の厚さがトレンチ内部における絶縁膜の厚さよりも厚くなるように絶縁膜を成膜し、その成膜した絶縁膜を、トレンチ内部における絶縁膜の厚さ分だけ異方性エッチングすることにより、絶縁膜のトレンチ底面部分を除去することを特徴とする請求項５〜８のいずれか一つに記載の半導体集積回路装置の製造方法。
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