CN1574353A - 半导体器件及其制造方法 - Google Patents

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bipolar transistor
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Abstract

半导体器件具备p－硅衬底、p－硅衬底上的n－外延生长层、n－外延生长层表面上的场绝缘膜、在n－外延生长层上形成的npn晶体管、在n－外延生长层上形成的pnp晶体管、n－外延生长层上的DMOS晶体管和电阻。DMOS晶体管包含构成源的n+扩散层、构成背栅区的p型扩散层、构成漏的低浓度n型扩散层和高浓度n+扩散层。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及安装了DMOS(双扩散金属-氧化物-半导体)和双极晶体管的半导体器件及其制造方法。
背景技术
迄今已知有将双极晶体管用于输出电路的半导体器件。例如，在特开平5-3293号公报中公开了构成将纵型PNP晶体管和DMOSFET组合起来的输出级倒相电路的半导体集成电路。
另外，作为相关技术在特开平8-227945号公报中公开了基于BiCDMOS工艺的集成电路形成方法，在特开2002-198448号公报中公开了依赖于BiCMOS工艺的半导体器件的制造方法。
在上述特开平5-3293号公报中公开的半导体集成电路中，在半导体衬底上形成第1和第2外延层，在该第2外延层内形成了npn晶体管的n+型集电电阻区、p型基区和n+型发射区。另外，DMOSFET也在第2外延层上形成。
然而，在上述特开平5-3293号公报中公开的半导体集成电路中，为了降低DMOSFET的饱和电压，需要降低第2外延层的浓度。但是，第2外延层的浓度一降低，就产生了npn晶体管的集电极-基极间的耐压降低的问题。
发明内容
于是，本发明的目的在于：对安装了双极晶体管和MOS晶体管的半导体器件，提供能够不降低双极晶体管的各要素间的耐压而降低MOS晶体管的饱和电压的结构和该半导体器件的制造方法。
本发明的半导体器件具备：第1导电类型的半导体衬底；在半导体衬底上形成的第2导电类型的半导体层；在半导体层表面上有选择地形成的场绝缘膜；从半导体层表面抵达半导体衬底，将各元件进行隔离的第1导电类型的元件隔离区；在半导体层上隔着栅绝缘膜形成的DMOS(双扩散金属-氧化物-半导体)晶体管的栅电极；在半导体层的表面形成的、从DMOS晶体管的源侧抵达栅电极之下的第1导电类型的阱区；在半导体层的表面形成的、具有作为第1双极晶体管的基区的功能的第1导电类型的第1杂质扩散层；在半导体层的表面形成的、具有作为电阻的功能的第1导电类型的第2杂质扩散层；在半导体层的表面形成的、具有作为第2双极晶体管的发射区和集电区的功能的第1导电类型的第3和第4杂质扩散层；在阱区的表面形成的、具有作为DMOS晶体管的背栅区的功能的第1导电类型的第5杂质扩散层；在半导体层的表面形成的、具有作为DMOS晶体管的漏的功能、具有含有浓度相对低的第2导电类型的杂质的低浓度区和含有浓度相对高的第2导电类型的杂质的第1高浓度区的第6杂质扩散层；在半导体层的表面形成的、具有作为第1双极晶体管的发射区和集电区功能的第2导电类型的第7和第8杂质扩散层；在半导体层的表面形成的、具有作为第2双极晶体管的基区的功能的第2导电类型的第9杂质扩散层；在阱区的表面形成的、具有作为DMOS晶体管的源的功能、用含有与第1高浓度区相同程度的浓度的第2导电类型的杂质的第2高浓度区构成的第10杂质扩散层。
按照本发明，由于对MOS晶体管的漏设置了低浓度区，所以可以独立于双极晶体管的各要素来决定该低浓度区的浓度。因此，能够不降低双极晶体管的各要素间的耐压而降低MOS晶体管的饱和电压。
本发明的上述和其它的目的、特征、形态和优点，从联系附图得到理解的本发明的下面的详细说明中变得明白。
附图说明
图1是本发明的实施例1的半导体器件的等效电路图。
图2～图24是示出本发明实施例1中的半导体器件的制造工序中的第1～第23道工序的剖面图。
图25是图24的状态的半导体器件的斜视图。
图26是图24的状态的半导体器件的平面图。
图27～图31是示出本发明实施例1中的半导体器件的制造工序中的第24～第28道工序的剖面图。
图32是本发明实施例1的半导体器件的剖面图。
图33是示出本发明实施例1的半导体器件的电阻部的结构例的剖面图。
图34～图36是示出本发明实施例2中的半导体器件的制造工序中的特征性的第1～第3道工序的剖面图。
图37是示出本发明实施例2中的半导体器件的特征性的结构的剖面图。
图38～图50是示出本发明实施例3中的半导体器件的制造工序中的特征性的第1～第13道工序的剖面图。
图51是示出本发明实施例3中的半导体器件的特征性的结构的剖面图。
图52～图78是示出本发明实施例4中的半导体器件的制造工序中的第1～第27道工序的剖面图。
图79是示出本发明实施例4中的半导体器件的特征性的结构的剖面图。
图80～图101是示出本发明实施例5中的半导体器件的制造工序中的第1～第22道工序的剖面图。
图102是图101的状态的半导体器件的平面图。
图103和图104是示出本发明实施例5中的半导体器件的制造工序中的第23和24道工序的剖面图。
图105是示出本发明实施例5中的半导体器件的特征性的结构的剖面图。
图106～图124是示出本发明实施例6中的半导体器件的制造工序中的第1～第19道工序的剖面图。
图125是示出本发明实施例6中的半导体器件的特征性的结构的剖面图。
图126～图141是示出本发明实施例7中的半导体器件的制造工序中的第1～第16道工序的剖面图。
图142是图141所示的半导体器件的平面图。
图143A和143B是图141所示的半导体器件中的npn双极晶体管的平面图。
图144和图145是示出本发明实施例7中的半导体器件的制造工序中的第17和第18道工序的剖面图。
图146是示出本发明实施例7中的半导体器件的特征性的结构的剖面图。
图147～图165是示出本发明实施例8中的半导体器件的制造工序中的第1～第19道工序的剖面图。
图166是示出本发明实施例8中的半导体器件的特征性的结构的剖面图。
具体实施方式
以下利用图1～图166说明本发明的实施例。
实施例1
在图1中示出了本实施例1中的半导体器件(半导体集成电路)的等效电路图。如图1所示，在半导体器件的输出电路中应用了双极晶体管。
假定在输出终点存在大的等效电感L。电源Vcc侧(前级)的输出晶体管是将pnp晶体管与npn晶体管进行达林顿连接而形成。更详细地说，将pnp晶体管的发射极与电源端子连接，将npn晶体管的集电极经电阻(R)与电源端子连接，将pnp晶体管的集电极与npn晶体管的基极连接，用pnp晶体管的集电极电流直接驱动npn晶体管的基极。借助于采用这样的达林顿连接，有效地成为电流放大系数hFE高的晶体管。另外，如图1的例子那样，通过在电源Vcc与npn晶体管的集电极之间设置电阻R，可以将集电极电流转换为电阻R的两端的电压来进行读出。
另外，pnp晶体管的基极与输入端子30连接，npn晶体管的发射极与输出端子31连接。在接地(GND)侧(后级)配置了nMOS晶体管。npn晶体管的发射极与nMOS晶体管的漏连接，nMOS晶体管的源和背栅接地。nMOS晶体管的栅与反转输入端子32连接。
当电源Vcc侧的输出pnp晶体管处于开态时，电流向负载侧流动。在图1中用虚线示出了电流的方向。这时，接地侧的输出nMOS晶体管处于关态。相反，当输出pnp晶体管处于关态时，输出nMOS晶体管处于开态，电流从输出侧流向接地侧。在图1中用实线示出了电流的方向。这样，输出电路与外部的电感器相互地进行电流传送。
在本实施例中，由于采用nMOS晶体管作为接地侧的晶体管，所以与使用双极晶体管的情形相比，可以降低功耗。另外，由于输出电路对高电压进行处理，所以要求晶体管耐高压。因此，通过采用横型DMOS晶体管作为nMOS晶体管既可以确保耐压又能够降低开态的电阻。因此，可以减小输出电路的后级中的横型DMOS晶体管的专用面积，也能够求得输出电路小型化。
下面说明本实施例1中的半导体器件的剖面结构例。在图32中示出了本实施例1中的半导体器件的剖面图。
如图32所示，在p-型硅衬底(半导体衬底)1内形成n+掩埋扩散层(高浓度杂质扩散层)6a、6b、6c，在该硅衬底1的主表面上形成n-外延生长层(半导体层)7a、7b、7c。在n-外延生长层7a的两侧形成p+隔离扩散层(高浓度杂质扩散层)10a、10b，在n-外延生长层7b的两侧形成p+隔离扩散层10b、10c，在n-外延生长层7c的两侧形成p+隔离扩散层10c、10d。p+隔离扩散层(元件隔离区)10a～10d以抵达硅衬底1的方式形成。
在n-外延生长层7a内形成纵型npn双极晶体管(NPN)，在n-外延生长层7b内形成横型pnp双极晶体管(L-PNP)，在n-外延生长层7c上形成n沟道横型DMOS晶体管(Nch-LDOMS)。
在n-外延生长层7a的表面形成p型扩散层(杂质扩散层)17a。该p型扩散层17a构成纵型npn双极晶体管的基区(基区引出层)。在p型扩散层17a的表面形成n+扩散层(高浓度杂质扩散层)21a。该n+扩散层21a构成纵型npn双极晶体管的发射区(发射区引出层)。在n-外延生长层7a的表面与p型扩散层17a隔开地形成n+扩散层21b。该n+扩散层21b构成纵型npn双极晶体管的集电区(集电区引出层)。在n+扩散层21b下形成n+扩散层12。该扩散层构成集电区引出用扩散层。
在n-外延生长层7b的表面隔开一定间隔形成p型扩散层17b、17c、17d。p型扩散层17b、17d构成横型pnp双极晶体管的集电区，p型扩散层17c构成横型pnp双极晶体管的发射区。在外延生长层7b的表面与p型扩散层17d隔开地形成n+扩散层21c。该n+扩散层21c构成横型pnp双极晶体管的基区。
在n-外延生长层7c表面上的相邻位置上形成p型扩散层(p阱)62、n型扩散层67和n+扩散层21e。在p型扩散层62的表面形成p型扩散层17e和n+扩散层21d。p型扩散层17e具有作为横型DMOS晶体管的背栅区的功能，n+扩散层21d构成横型DMOS晶体管的源。
n型扩散层67构成横型DMOS晶体管的n-漏。该n型扩散层67中所含的n型杂质浓度为1×1016cm-3～1×1018cm-3左右，低于n+扩散层21d、21e中所含的n型杂质浓度。n型扩散层67以与p型扩散层62相接的方式形成，在该n型扩散层67的表面形成n+扩散层21e。
上述n型扩散层67中所含的n型杂质浓度可以独立于双极晶体管的各要素来决定。因此，通过将n型扩散层67中所含的n型杂质浓度设定在上述范围内，可以不降低纵型npn双极晶体管的集电极-基极间的耐压，而降低横型DMOS晶体管的饱和电压。即，能够降低横型DMOS晶体管的饱和电阻。
在外延生长层7a～7c上有选择地形成场氧化膜(绝缘膜)54a～54h。场氧化膜54a、54c、54d、54f、54g、54h与作为元件隔离区的p+隔离扩散层10a～10d邻接地形成。另外，在纵型npn双极晶体管和横型pnp双极晶体管的基极与集电极之间也形成场氧化膜54b、54e。
借助于如此形成场氧化膜54a～54h，可以用场氧化膜54a～54h形成用掩模决定双极晶体管的各扩散层形成用扩散窗。因此，无需在双极晶体管的各扩散层的每次形成时确保各扩散层之间的裕量，因而能够减小各扩散层之间的间隔，求得元件集成度提高。另外，对于双极晶体管的各扩散层形成工序的掩模对准装置，无需使用重合精度好的装置，因而也可以降低制造成本。
在位于上述场氧化膜54a～54h之间的外延生长层7a～7c上形成热氧化膜(绝缘膜)13a、13b、13b1、13b2、13c、13c1、13d、13e、13e1、13e2、13f、13f1、13g、13h、13h1、13h2、13h3、13i。
在氧化膜13h1的一部分上形成栅电极57。以局部地覆盖该栅电极57的方式形成氧化膜(绝缘膜)63。以覆盖场氧化膜54a～54h、氧化膜13a～13i、栅电极57和氧化膜63的方式形成第1层间绝缘膜22a～22i。例如可以使用不掺入杂质的CVD(化学气相淀积)氧化膜作为该第1层间绝缘膜22a～22i。
在第1层间绝缘膜22a～22i上形成第2层间绝缘膜23a～23i。可以使用掺入硼或磷等杂质的CVD氧化膜作为第2层间绝缘膜23a～23i。
形成贯通第1层间绝缘膜22a～22i和第2层间绝缘膜23a～23i、抵达n-外延生长层7a～7c的多个接触孔。具体而言，形成抵达p型扩散层17a的接触孔、抵达n+扩散层21a的接触孔、抵达n+扩散层21b的接触孔、抵达p型扩散层17c的接触孔、抵达p型扩散层17d的接触孔、抵达n+扩散层21c的接触孔、抵达p型扩散层17e和n+扩散层21d的接触孔、抵达n+扩散层21e的接触孔。
在上述接触孔内分别形成第1布线25a～25h。该第1布线25a～25h例如可以用Al、AlSi、AlCu等金属材料形成。
第1布线25a具有作为纵型npn双极晶体管的基极电极的功能，第1布线25b具有作为纵型npn双极晶体管的发射极电极的功能，第1布线25c具有作为纵型npn双极晶体管的集电极电极的功能。
第1布线25d具有作为横型pnp双极晶体管的发射极电极的功能，第1布线25e具有作为横型pnp双极晶体管的集电极电极的功能，第1布线25f具有作为横型pnp双极晶体管的基极电极的功能。
第1布线25g具有作为横型DMOS晶体管的源电极的功能，第1布线25h具有作为横型DMOS晶体管的漏电极的功能。
以覆盖第2层间绝缘膜23a～23i和第1布线25a～25h的方式形成第3层间绝缘膜26a、26b。可以用CVD氧化膜作为该第3层间绝缘膜26a、26b。在第3层间绝缘膜26a、26b中形成抵达第1布线25的通孔，在该通孔内形成第2布线28。以覆盖第2布线28的方式形成保护膜29。可以使用氮化膜作为保护膜29。
图33示出了本实施例1中的半导体器件的电阻部的结构例。如图33所示，在p-型硅衬底1内形成n+掩埋扩散层6d，在该硅衬底1的主表面上形成n-外延生长层7d。在n外延生长层7d的两侧形成p+隔离扩散层10e、10f，在n-外延生长层7d的表面形成p型扩散层17i。
该p型扩散层17i中所含的p型杂质浓度例如为1×1018cm-3～1×1019cm-3左右。该p型扩散层17i在被场氧化膜54i、54j包围的区域内形成。p型扩散层17i可以用与p型扩散层17a～17e相同的工序形成，这时，p型扩散层17i中所含的p型杂质浓度与p型扩散层17a～17e中所含的p型杂质浓度相同。
在p+隔离扩散层10e、10f上形成热氧化膜13j～131，在p型扩散层17i的表面上形成热氧化膜13k～13k2。以覆盖热氧化膜13j～131的方式形成第1层间绝缘膜22j～221，在该第1层间绝缘膜22j～221上形成第2层间绝缘膜23j～231。以贯通第1层间绝缘膜22j～221和第2层间绝缘膜23j～231、抵达n-外延生长层7d的方式形成接触孔，在该接触孔内形成第1布线25i、25j。
下面利用图2～图31说明具有上述结构的半导体器件的制造方法。
如图2所示，利用热氧化法在p-型硅衬底1的主表面上形成约1μm厚的热氧化膜(绝缘膜)2。在该热氧化膜2上涂敷光致抗蚀剂，用光刻法对该光致抗蚀剂构制成规定形状的图形。由此形成具有开口部4a～4c的光致抗蚀剂图形(掩模)3a～3d。
接着，以光致抗蚀剂图形3a～3d作为掩模对热氧化膜2进行刻蚀。例如，通过浸渍在氢氟酸(HF)的水溶液中进行刻蚀。由此形成如图3所示的、具有开口部4a～4c的热氧化膜2a～2d。
除掉光致抗蚀剂图形3a～3d后，以热氧化膜2a～2d作为掩模，利用离子注入法等将锑(Sb)、砷(As)等n型杂质离子5引入硅衬底1。进行热处理，使引入的锑等n型杂质扩散，形成n+掩埋扩散层6a～6c，如图4所示。这时，在图33所示的电阻部中形成n+掩埋扩散层6d。其后，除掉热氧化膜2a～2d。
接着，如图5所示，利用外延生长法形成例如约4～6μm厚的n-外延生长层7。如图6所示，在n-外延生长层7上形成例如约0.05μm厚的热氧化膜8，用减压CVD法在热氧化膜8上淀积约0.1μm厚的氮化膜(绝缘膜)51。
如图7所示，用与上述相同的方法，在氮化膜51上形成在规定位置上具有开口部的光致抗蚀剂图形52a～52i。以该光致抗蚀剂图形52a～52i作为掩模对氮化膜51进行刻蚀，形成具有开口部53a～53h的氮化膜51a～51i。
如图8所示，以氮化膜51a～51i作为掩模，用热氧化法形成例如约0.6μm厚的场氧化膜54a～54h。这时，被氮化膜51a～51i覆盖的区域不被氧化。另外，在图8中，8a～8i是位于场氧化膜54a～54h周围的热氧化膜。
接着，用热磷酸等除掉氮化膜51a～51i。然后，如图9所示，用减压CVD法等以覆盖场氧化膜54a～54h和热氧化膜8a～8i的方式淀积例如约0.1μm厚的氮化膜55。
将在形成隔离扩散层的位置上具有开口部的光致抗蚀剂图形(未图示)在上述氮化膜55上形成。以该光致抗蚀剂图形作为掩模对氮化膜55和热氧化膜8a、8d、8g、8i进行刻蚀。由此，如图10所示，形成隔离扩散层形成用的开口部9a～9d，保留氮化膜55a～55c。其后，除掉光致抗蚀剂图形。
接着，如图11所示，用硼的气体扩散法形成抵达硅衬底1的p+隔离扩散层10a～10d。由此，将n-外延生长层7实质上分割成n-外延生长层7a～7c。
在进行上述硼的气体扩散时首先淀积硼玻璃。例如在扩散炉中，在约1000℃下，使一边流过少量(～1升/分钟)的B2H6气体、少量(～1升/分钟)的O2气体和大量(～50升/分钟)的N2气体，一边对晶片进行规定时间(例如10～30分钟)的热处理。接着，通过将晶片浸渍在稀HF液中，除掉淀积在晶片上的硼玻璃。其后，进行使硼扩散的热处理。这时，在p+隔离扩散层10a～10d上形成例如约0.1μm厚的热氧化膜8a、8d、8g、8i。
另外，在形成p+隔离扩散层10a～10d的同时，在图33所示的电阻部形成p+隔离扩散层10e、10f，由此规定n-外延生长层7d。
在除掉氮化膜55a～55c后，如图12所示，形成例如约0.1μm厚的氮化膜56。将在形成n+扩散层12的区域上具有开口部的光致抗蚀剂图形(未图示)在氮化膜56上形成。以该光致抗蚀剂图形作为掩模对氮化膜56和热氧化膜8c进行刻蚀，形成开口部11，如图13所示。这时，在开口部11的周围保留了氮化膜56a、56b。然后，除掉光致抗蚀剂图形。
接着，如图14所示，用磷的气体扩散法形成抵达n+掩埋扩散层6a的n+扩散层12。在进行该磷的气体扩散时首先淀积磷玻璃。例如在扩散炉中，在约1000℃下，使一边流过少量(～1升/分钟)的PH3气体、少量(～1升/分钟)的O2气体和大量(～50升/分钟)的N2气体，一边对晶片进行规定时间(例如10～30分钟)的热处理。然后，通过将晶片浸渍在稀HF液中，除掉淀积在晶片上的磷玻璃。然后，在n+扩散层12上形成例如约0.1μm厚的热氧化膜8c。
接着，除掉氮化膜56a、56b和热氧化膜8a～8i，形成例如约0.01～0.02μm厚的热氧化膜13a～13i，如图15所示。该热氧化膜的一部分构成横型DMOS晶体管的栅氧化膜。这时，在图33所示的电阻部形成热氧化膜13j～131。
接着，用减压CVD法淀积例如约0.2μm厚的由不掺杂的多晶硅或无定形硅构成的硅膜(半导体膜)57。在该硅膜57上形成光致抗蚀剂图形58。
如图16所示，以光致抗蚀剂图形58作为掩模对硅膜57进行刻蚀，形成栅电极57。如图17所示，在形成p型扩散层62的区域上形成具有开口部60的光致抗蚀剂图形59a、59b。以该光致抗蚀剂图形59a、59b作为掩模，用离子注入法将硼离子引入n-外延生长层7c。
如图17所示，鉴于掩模的重合偏移等，光致抗蚀剂图形59b不一定要完全覆盖栅电极57。因此，以将光致抗蚀剂图形58原样保留在栅电极57上的状态形成光致抗蚀剂图形59a、59b。通过这样将光致抗蚀剂图形58保留在栅电极57上，可以防止硼离子61穿透未被光致抗蚀剂图形59b覆盖的栅电极57的一部分而注入n-外延生长层7c中。
除掉光致抗蚀剂图形58、59a、59b后进行热处理。由此形成p型扩散层62。另外，如图18所示，由于该热处理，栅电极57的表面被氧化，形成氧化膜63。
接着，如图19所示，在形成构成纵型npn双极晶体管的基区的p型扩散层17a的区域上形成具有开口部15a的光致抗蚀剂图形14a～14b、在形成构成横型pnp双极晶体管的集电区和发射区的p型扩散层17b～17d的区域上形成具有开口部15b～15d的光致抗蚀剂图形14b～14e、在形成构成横型DMOS晶体管的背栅的p型扩散层17e的区域上形成具有开口部15e的光致抗蚀剂图形14e～14f。以该光致抗蚀剂图形14a～14f作为掩模，用离子注入法将硼离子16引入n-外延生长层7a～7c中。
除掉光致抗蚀剂图形14a～14f后进行热处理。由此形成p型扩散层17a～17e，如图20所示。即，同时形成纵型npn双极晶体管的基区、横型pnp双极晶体管的集电区和发射区以及横型DMOS晶体管的背栅。
另外，在形成p型扩散层17a～17e的同时，在图33所示的电阻部形成p型扩散层17i。
接着，如图21所示，在形成横型DMOS晶体管的漏的区域上形成具有开口部65的光致抗蚀剂图形64a、64b。以该光致抗蚀剂图形64a、64b作为掩模，用离子注入法将磷离子66引入n-外延生长层7c中。除掉光致抗蚀剂图形64a、64b后进行热处理。由此形成n型扩散层67，如图22所示。
接着，如图23所示，在纵型npn双极晶体管的p型扩散层17a上和n+扩散层12上、在形成横型pnp双极晶体管的基区的区域上、在形成横型DMOS晶体管的源和漏的区域上分别形成具有开口部的光致抗蚀剂图形18a～18f。以该光致抗蚀剂图形18a～18f作为掩模对热氧化膜13b、13c、13f、13h、13h1进行刻蚀，形成开口部19a～19e。通过该刻蚀，在与开口部19a～19e邻接的位置上保留热氧化膜13b1、13c1、13f1、13h2。
其后，以光致抗蚀剂图形18a～18f作为掩模，用离子注入法将砷、磷等n型杂质离子20引入n-外延生长层7a～7c中。
除掉光致抗蚀剂图形18a～18f后进行热处理。由此形成n+扩散层21a～21e，如图24所示。即，同时形成纵型npn双极晶体管的发射区和集电区、横型pnp双极晶体管的基区以及横型DMOS晶体管的源和漏。另外，通过该热处理在注入用开口部19a～19e上形成氧化膜。
图25和图26示出了图24的状态的半导体器件的斜视图和平面图。如图25和图26所示，p型扩散层17b、17d相连接，构成横型pnp双极晶体管的集电极。构成横型DMOS晶体管的背栅的p型扩散层17e与构成横型DMOS晶体管的源的n+扩散层21d相接。关于p型扩散层17e和n+扩散层21d的端部形状，为了确保耐压，将角部做成圆形(例如圆弧形)。另外，横型DMOS晶体管的源仅由高浓度杂质扩散层构成，而横型DMOS晶体管的漏却由高浓度杂质扩散层和低浓度杂质扩散层构成。
接着，如图27所示，用CVD法淀积例如由未掺杂的、约0.2μm厚的CVD氧化膜构成的第1层间绝缘膜22。另外，用CVD法淀积例如由掺硼和磷的、约0.6μm厚的CVD氧化膜构成的第2层间绝缘膜23。其后，通过进行适当的热处理，使第2层间绝缘膜23具有流动性，从而使晶片表面平坦。
接着，在第2层间绝缘膜23上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模利用反应性离子进行干法刻蚀(RIE：反应性离子刻蚀)。由此，形成接触孔24a～24h，如图28所示。
在接触孔24a～24h的周围保留了第1层间绝缘膜22a～22i和第2层间绝缘膜23a～23i，另外，还保留了热氧化膜13b1、13b2、13c1、13e1、13e2、13f1、13h1、13h2、13h3。
另外，虽未图示，但同时也形成了栅电极57用的接触孔。还有，在图33所示的电阻部依次形成了第1层间绝缘膜22j和第2层间绝缘膜23。另外，还形成了抵达p型扩散层17i的接触孔。
接着，用溅射法等在整个面上形成例如约0.6μm厚的AlSi、AlCu等金属膜(导电膜)。通过对该金属膜构制图形，形成第1布线25a～25h，如图29所示。这时，也在图33所示的电阻部形成第1布线25i、25j。
接着，用等离子体CVD法等淀积由例如约0.8μm厚的CVD氧化膜构成的第3层间绝缘膜。利用光刻和刻蚀在第3层间绝缘膜中形成抵达第1布线25c的通孔27，如图30所示。其结果是在通孔27的周围保留了第3层间绝缘膜26a、26b。
接着，用溅射法等在整个面上形成例如约1μm厚的AlSi、AlCu等金属膜(导电膜)。通过对该金属膜构制图形，形成第2布线28，如图31所示。其后，用等离子体CVD法等淀积由例如约0.8μm厚的CVD氮化膜构成的保护膜(绝缘膜)29。经以上的工序可以得到图32所示的半导体器件。
实施例2
下面利用图34～图37说明本发明的实施例2。
在上述实施例1中，担心在将各元件微细化时接触电阻增大。于是，在本实施例2中，对可以抑制接触电阻增大的措施进行说明。
图37示出了本实施例2中的半导体器件的特征性的结构的例子。如图37所示，在p型扩散层17a、17c、17d、17e的表面形成p+扩散层(高浓度杂质扩散层)71a～71d。p+扩散层71a～71d含有其浓度比各p型扩散层17a、17c、17d、17e的高的p型杂质。p+扩散层71a～71d中所含的p型杂质的浓度例如为1×1019cm-3～1×1021cm-3左右。
在p+扩散层71a～71d和n+扩散层21a～21e的表面上分别形成硅化物层74a～74h。作为硅化物层74a～74h，例如可以举出硅化钛(TiSi2)层。以从该硅化物层74a～74h连续地在各接触孔的侧壁上延伸的方式形成氮化钛(TiN)层73a～73h。然后，在该氮化钛层73a～73h和硅化物层74a～74h上形成第1布线25a～25h。上述以外的结构与实施例1的情形相同。
通过如上所述在接触孔底部形成硅化物层74a～74h，可以减小第1布线25a～25h与杂质扩散层之间的接触电阻。另外，通过在p型杂质扩散层的表面上形成p+扩散层71a～71d等高浓度的杂质扩散层，可以抑制硅化物层与硅层之间的接触电阻增加。
下面利用图34～图37说明具有上述结构的本实施例2中的半导体器件的制造方法。
如图34所示，经与实施例1相同的工序，直至形成图28所示的接触孔24a～24h。然后，在第2层间绝缘膜23a～23i上形成具有与p型扩散层17a、17c、17d、17e上的接触孔连通的开口部69a～69d的光致抗蚀剂图形68a～68e。以该光致抗蚀剂图形68a～68e作为掩模将硼等p型杂质70引入p型扩散层17a、17c、17d、17e中。这时，虽然也对横型DMOS晶体管的源引入了p型杂质，但由于对源引入了高浓度的n型杂质，所以横型DMOS晶体管的特性没有问题。
如上述那样将p型杂质引入p型扩散层17a、17c、17d、17e基于如下的理由。在借助于引入硼(p型杂质)而形成的p型扩散层17a、17c、17d、17e的表面上形成硅化钛层时，会发生硅侧的硼向硅化物侧移动的现象。当硅侧的硼这样向硅化物侧移动时，硅层与硅化物层之间的接触电阻增大。
例如，虽然p型扩散层17a是构成纵型npn双极晶体管的的本征基区的区域，但该p型扩散层17a的表面的p型杂质浓度为1×1018cm-3～1×1019cm-3左右。因此，当上述那样的杂质移动现象发生时，担心接触电阻要增大。
于是，借助于预先在p型扩散层17a、17c、17d、17e的表面补充硼(p型杂质)，即使在p型杂质从硅侧向硅化物侧移动的情形下，也能够抑制硅层与硅化物层之间的接触电阻增大。
另一方面，由于对n+扩散层21a～21e掺杂了浓度为p型扩散层17a、17c、17d、17e的10倍以上的n型杂质，所以即使在n+扩散层21a～21e的表面上直接形成硅化物层，也是在可以忽略接触电阻的增大的水平上。因此，无需对n+扩散层21a～21e补充n型杂质。
在如上所述那样将p型杂质引入p型扩散层17a、17c、17d、17e后，除掉光致抗蚀剂图形68a～68e，在N2气氛中，在较低的温度(例如850℃左右)下进行热处理。由此在p型扩散层17a、17c、17d、17e的表面上形成p+扩散层71a～71d，如图35所示。
接着，如图36所示，用溅射法等淀积约0.06μm厚的钛膜72。在N2气氛中，在较低的温度(例如800℃左右)下对该钛膜72进行约数十秒的热处理。由此在p+扩散层71a～71d和n+扩散层21a～21e的表面上形成硅化物层(硅化钛层)74a～74h，在接触孔的侧壁上形成氮化钛层73a～73h，如图37所示。
其后，用与实施例1相同的方法在整个面上形成约0.6μm厚的AlSi、AlCu等金属膜。然后，对该金属膜和氮化钛层73a～73h构制图形。此后，经与实施例1相同的工序形成本实施例2的半导体器件。
实施例3
下面利用图38～图51说明本发明的实施例3。
作为在下一代超高速通信系统(10Gb/s以上的光通信系统、无线LAN、移动通信系统等)中用的高频双极晶体管，有SiGe基区的异质结双极晶体管(HBT)。
为了制作高频npn晶体管，必须减薄基区的厚度。但是，当减薄基区的厚度时难以确保集电极-发射极间的耐压。另一方面，为了确保集电极-发射极间的耐压可以提高基区所含杂质的浓度。可是，这时难以确保基极-发射极间的耐压。
于是，若用带隙比硅窄的SiGe外延生长层(例如混入10～30％左右的Ge)制作npn晶体管的基区，即使使基区为高浓度，也能够确保基极-发射极间的耐压。因此，可以使用厚度薄、浓度高的基区。
另外，还存在对SiGe(基区)掺碳(C)的称之为SiGe：C技术的技术。通过在SiGe(基区)中掺碳(C)(例如约1％以下)可以抑制在热处理中硼的向外扩散，可以减少SiGe层的晶格畸变。换言之，还能够实现高性能和高可靠性。
但是，半导体器件加工尺寸的微细化使从同一硅晶片上取得的集成电路芯片的数目增多，从而带来低成本和高性能这些大的优点，因此它正在蓬勃发展。为了使半导体器件微细化，例如在MOS晶体管中与缩短栅极长度相联系。
上述npn晶体管中的基区问题与nMOS晶体管中的沟道区问题相类似。即，为了缩短栅极长度，必须提高沟道浓度以确保漏-源间的穿通耐压，但这样一来，难以确保漏-沟道区之间的耐压。
于是，在本实施例3中对横型DMOS晶体管的沟道区利用SiGe或SiGe：C外延生长层，制作了栅极长度更短的横型DMOS晶体管。
下面利用图51说明本实施例3中的半导体器件的具体结构例。
如图51所示，在本实施例3中，在p型扩散层104的表面上形成SiGe或SiGe：C外延生长层(化合物半导体层)105，用该外延生长层105形成横型DMOS晶体管的沟道区。
外延生长层105的厚度例如为0.1μm～0.3μm左右，外延生长层105中所含的p型杂质浓度例如为1×1017cm-3～1×1019cm-3左右。
如上所述，通过用外延生长层105形成横型DMOS晶体管的沟道区，可以在沟道区引入高浓度的杂质，可以缩短沟道长度和栅极长度。据此，可以制作栅极长度更短的横型DMOS晶体管。除此以外的结构与实施例1的情形大致相同。
下面利用图38～图51说明具有上述结构的本实施例3中的半导体器件的制造方法。
如图38所示，经与上述实施例1相同的工序，直至形成热氧化膜8c，其后，除掉图14所示的氮化膜56a、56b。接着，在热氧化膜8a～8i上，在形成p型扩散层(p阱)104的区域上，形成有开口部102的光致抗蚀剂图形101a、101b。以该光致抗蚀剂图形101a、101b作为掩模，用离子注入法将硼离子等p型杂质离子103引入n-外延生长层7c，如图39所示。
另外，以光致抗蚀剂图形101a、101b作为掩模刻蚀热氧化膜8h。然后，除掉光致抗蚀剂图形101a、101b，进行热处理。由此，形成p型扩散层104，如图40所示。
接着，如图41所示，用选择外延生长法在露出的p型扩散层104的表面上形成含硼等p型杂质的SiGe或SiGe：C外延生长层105。外延生长层105的厚度为0.1μm～0.3μm左右，外延生长层105中所含的p型杂质浓度为1×1017cm-3～1×1019cm-3左右。
其后，除掉热氧化膜8a～8i，形成例如约0.01～0.02μm厚的热氧化膜13a～13i。该热氧化膜13a～13i的一部分构成横型DMOS晶体管的栅氧化膜。
接着，用减压CVD法淀积例如约0.2μm厚的由掺磷的多晶硅或无定形硅构成的硅膜57。在该硅膜57上形成横型DMOS晶体管的栅电极的位置上形成光致抗蚀剂图形58。
以该光致抗蚀剂图形58作为掩模对硅膜57进行刻蚀。由此形成栅电极57，如图42所示。对栅电极57进行热氧化，形成氧化膜63。
接着，如图43所示，在形成构成纵型npn双极晶体管的基区的p型扩散层17a的区域上形成具有开口部15a的光致抗蚀剂图形14a～14b、在形成构成横型pnp双极晶体管的集电区和发射区的p型扩散层17b～17d的区域上形成具有开口部15b～15d的光致抗蚀剂图形14b～14e、在形成构成横型DMOS晶体管的背栅的p型扩散层17e的区域上形成具有开口部1e的光致抗蚀剂图形14e～14f。以该光致抗蚀剂图形14a～14f作为掩模，用离子注入法将硼离子16引入n-外延生长层7a～7c中。
除掉光致抗蚀剂图形14a～14f后进行热处理。由此形成p型扩散层17a～17e，如图44所示。即，同时形成纵型npn双极晶体管的基区、横型pnp双极晶体管的集电区和发射区以及横型DMOS晶体管的背栅。
如图45所示，在形成横型DMOS晶体管的漏的区域上形成具有开口部65的光致抗蚀剂图形64a、64b。以该光致抗蚀剂图形64a、64b作为掩模，用离子注入法将磷离子66引入n-外延生长层7c中。除掉光致抗蚀剂图形64a、64b后进行热处理。由此形成n型扩散层(n-漏)67，如图46所示。
接着，如图47所示，在纵型npn双极晶体管的p型扩散层17a上和n+扩散层12上、在形成横型pnp双极晶体管的基区的区域上、在形成横型DMOS晶体管的源和漏的区域上，分别形成具有开口部的光致抗蚀剂图形18a～18f。以该光致抗蚀剂图形18a～18f作为掩模对热氧化膜13b、13c、13f、13h、13h1进行刻蚀，形成开口部19a～19e。通过该刻蚀，在与开口部19a～19e邻接的位置上保留了热氧化膜13b1、13c1、13f1、13h2。
其后，以光致抗蚀剂图形18a～18f作为掩模，用离子注入法将砷、磷等n型杂质离子引入n-外延生长层7a～7c。除掉光致抗蚀剂图形18a～18f后进行热处理。由此形成n+扩散层21a～21e，如图48所示。即，同时形成纵型npn双极晶体管的发射区和集电区、横型pnp双极晶体管的基区以及横型DMOS晶体管的源和漏。另外，通过该热处理在注入用开口部19a～19e上形成氧化膜。
接着，如图49所示，用CVD法淀积例如由不掺杂的、约0.2μm厚的CVD氧化膜构成的第1层间绝缘膜22。另外，用CVD法淀积例如由掺硼和磷的、约0.6μm厚的CVD氧化膜构成的第2层间绝缘膜23。其后，进行适当的热处理，使第2层间绝缘膜2 3具有流动性，从而使晶片表面平坦。
接着，在第2层间绝缘膜23上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模利用反应性离子进行干法刻蚀。由此，形成接触孔24a～24h，如图50所示。
在接触孔24a～24h的周围保留了第1层间绝缘膜22a～22i和第2层间绝缘膜23a～23i，另外，还保留了热氧化膜13b2、13e1、13e2。还有，虽未图示，但同时也形成了栅电极57用的接触孔。
接着，用溅射法等在整个面上形成例如约0.6μm厚的AlSi、AlCu等金属膜。通过对该金属膜构制图形，形成第1布线25a～25h，如图51所示。此后，经与实施例1相同的工序形成本实施例3中的半导体器件。
实施例4
下面利用图52～图79说明本发明的实施例4。
为了减小集电区-p型硅衬底1之间的电容，提高高频特性，可以采用SOI(绝缘体上的硅)结构及沟槽隔离结构。在本实施例4中，对安装了双极晶体管和用SiGe或SiGe：C外延生长层制作的横型DMOS晶体管的半导体器件采用了SOI结构和沟槽隔离结构。
图79是示出本实施例4中的半导体器件的特征性的结构的例子。如图79所示，在本实施例4中，在p-硅衬底1上隔着热氧化膜(绝缘膜)112形成n-硅衬底(半导体层)111a、111a1、111a2、111b和外延生长层(p+外延生长层：半导体层)105。该n-硅衬底111a、111a1、111a2、111b和外延生长层105相当于SOI结构中的半导体层，热氧化膜112构成SOI结构中的掩埋绝缘膜。
上述外延生长层105由以抵达热氧化膜112的方式在n-硅衬底内形成的、由含硼等p型杂质的SiGe或SiGe：C构成。这样，借助于以贯通硅衬底(半导体层)抵达掩埋绝缘膜的方式形成外延生长层，可以自对准地形成p阱。
用外延生长层105形成横型DMOS晶体管的沟道区。该外延生长层105中所含的p型杂质浓度例如为1×1017cm-3～1×1019cm-3左右。
另外，在n-硅衬底上形成抵达热氧化膜112的沟槽，在该沟槽内埋入氧化膜126a～126d作为隔离绝缘膜。另外，在n-硅衬底111a、111a1的底部形成抵达热氧化膜112的n+掩埋扩散层119a、119b。除此以外的结构与实施例1的基本相同。
下面利用图52～图79说明本实施例4中的半导体器件的制造方法。
如图52所示，在n-硅衬底111上形成例如约0.1μm厚的热氧化膜，用减压CVD法在该热氧化膜上形成例如约0.1μm厚的氮化膜。用减压CVD法在该氮化膜上形成例如约1μm厚的氧化膜114a、114b，在该氧化膜上形成光致抗蚀剂图形115a、115b。
以上述光致抗蚀剂图形115a、115b作为掩模进行刻蚀，形成开口部116。其结果是在开口部116的周围形成了热氧化膜112a、112b，氮化膜113a、113b以及氧化膜114a、114b。
除掉上述光致抗蚀剂图形115a、115b，以氧化膜114a、114b作为掩模，用RIE法刻蚀n-硅衬底111。由此形成沟槽117，如图53所示。由于该沟槽117是形成横型DMOS晶体管的阱的区域，所以其深度必须符合对横型DMOS晶体管的性能要求。例如，深度必须是0.5μm～2μm左右。另外，由于它是外延生长的区域，所以为了使生长的层的面方向与n-硅衬底111的一致，与深度相比，该区域的宽度必须足够地大。例如使沟槽117的宽度为深度的约1倍以上。
在除掉上述氧化膜114a、114b后进行热氧化。由此在沟槽117的表面形成约0.1μm厚的热氧化膜172，如图54所示。该热氧化是所谓的牺牲氧化，用于除掉沟槽117表面的刻蚀损伤。其后，以氮化膜113a、113b作为掩模，除掉沟槽117上的热氧化膜172。
接着，如图55所示，用选择外延生长法形成含硼等p型杂质的SiGe或SiGe：C外延生长层(p+外延生长层：半导体层)105。其后，除掉氮化膜113a、113b和热氧化膜112a、112b。
接着，如图56所示，将在表面上形成了约0.1μm厚的热氧化膜112的p-硅衬底1与n-硅衬底111贴合在一起。然后，如图57所示，用CMP(化学机械抛光)法研磨n-硅衬底111的表面，使外延生长层105露出。其结果是在外延生长层105的周围保留了n-硅衬底(半导体层)111a、111b。
接着，如图58所示，用CVD法在外延生长层105和n-硅衬底111a、111b上形成约1μm厚的氧化膜170。在该氧化膜170上形成在规定位置具有开口部的光致抗蚀剂图形3a～3c。
将晶片浸渍在氢氟酸(HF)的水溶液中，以上述光致抗蚀剂图形3a～3c作为掩模进行刻蚀。由此，在氧化膜170上形成开口部4a、4b，如图59所示。其结果是在开口部4a、4b的周围保留了氧化膜170a～170c。在除掉光致抗蚀剂图形3a～3c后，以1～2MeV左右的高加速电压将磷、砷等n型杂质离子一直注入到n-硅衬底111a的底部。
接着，在除掉氧化膜170a～170c后进行热处理，使n型杂质扩散。由此，在n-硅衬底111a的底部形成n+掩埋扩散层119a、119b，如图60所示。
接着，如图61所示，在n-硅衬底111a、111b上形成约0.1μm厚的热氧化膜120a～120c，用减压CVD法形成约0.1μm厚的氮化膜121a～121c，用减压CVD法形成约1μm厚的氧化膜122a～122c。在该氧化膜上形成具有开口部的光致抗蚀剂图形123a～123c。以该光致抗蚀剂图形123a～123c作为掩模对氧化膜和氮化膜进行刻蚀。由此形成沟槽隔离的开口部124a～124d。另外，开口部124a～124d的宽度例如为0.5μm左右。
如上所述，借助于形成开口部124a～124d，在该开口部124a～124d的周围保留了热氧化膜120a～120c、氮化膜121a～121c、氧化膜122a～122c。
除掉光致抗蚀剂图形123a～123c，以氧化膜122a～122c作为掩模，用RIE法对n-硅衬底111a、111b进行刻蚀。由此形成抵达热氧化膜112的沟槽125a～125d，如图62所示。借助于该沟槽125a～125d的形成，在沟槽125a～125d的周围保留了n-硅衬底111a1、111a2。
在除掉上述氧化膜122a～122c后，进行厚度约0.1μm的热氧化。由此在沟槽125a～125d的表面形成氧化膜171a～171f，如图63所示。
接着，如图64所示，用CVD法以覆盖n-硅衬底111a、111a1、111a2、111b的方式形成约1μm厚的氧化膜126。另外，也可以使用多晶硅或无定形硅等半导体膜代替氧化膜126。
用CMP法研磨氧化膜126的表面，在氮化膜121a～121c露出时停止研磨。由此将氧化膜126a～126d埋入沟槽内，如图65所示。其后，除掉氮化膜121a～121c和热氧化膜120a～120c。
进行热氧化，形成例如约0.05μm厚的热氧化膜8。该热氧化膜8以不仅在n-硅衬底111a、111a1、111a2、111b上，而且还在氧化膜126a～126d上延伸的方式形成。用CVD法在热氧化膜8上淀积例如约0.1μm厚的氮化膜。
在上述氮化膜上形成在规定位置具有开口部的光致抗蚀剂图形52a～52i。以该光致抗蚀剂图形52a～52i作为掩模对位于形成场氧化膜的区域上的氮化膜进行刻蚀。由此在上述氮化膜上形成开口部53a～53h。这时，在开口部53a～53h的周围保留了氮化膜51a～51i。其后，除掉光致抗蚀剂图形52a～52i。
接着，以氮化膜51a～51i作为掩模进行热氧化。由此形成例如约0.2μm厚的场氧化膜54a～54h，如图66所示。这时，在场氧化膜54a～54h的周围保留了热氧化膜8a～8i。
在用热磷酸等除掉氮化膜51a～51i后，如图67所示，用CVD法在热氧化膜8a～8i上淀积例如约0.1μm厚的氮化膜56。在氮化膜56上形成光致抗蚀剂图形(未图示)，以该光致抗蚀剂图形作为掩模对氮化膜56和热氧化膜8c进行刻蚀。由此形成用于形成纵型npn双极晶体管的集电区引出用扩散层的扩散窗。如图68所示，在该扩散窗的周围保留了氮化膜56a、56b。其后，除掉上述光致抗蚀剂图形。
接着，用磷的气体扩散法通过上述扩散窗将磷引入n-硅衬底111a，形成集电区引出用n+扩散层12，在应用该气体扩散法时除掉了淀积在晶片上的磷玻璃。接着，在n+扩散层12的表面上形成例如约0.1μm厚的薄热氧化膜8c。
接着，除掉氮化膜56a、56b和热氧化膜8a～8i，形成例如约0.01～0.02μm厚的热氧化膜13a～13i，如图69所示。该热氧化膜13a～13i的一部分构成横型DMOS晶体管的栅氧化膜。
接着，用减压CVD法淀积例如约0.2μm厚的由掺磷的多晶硅或无定形硅构成的硅膜(半导体膜)。在该硅膜上，在形成横型DMOS晶体管的栅电极的位置上，形成光致抗蚀剂图形。以该光致抗蚀剂图形作为掩模对硅膜进行刻蚀。由此形成栅电极57，如图70所示。对该栅电极57的表面进行热氧化，形成氧化膜63。
接着，如图71所示，在形成构成纵型npn双极晶体管的基区的p型扩散层17a的区域上形成具有开口部15a的光致抗蚀剂图形14a～14b、在形成构成横型pnp双极晶体管的集电区和发射区的p型扩散层17b～17d的区域上形成具有开口部15b～15d的光致抗蚀剂图形14b～14e、在形成构成横型DMOS晶体管的背栅的p型扩散层17e的区域上形成具有开口部15e的光致抗蚀剂图形14e～14f。以该光致抗蚀剂图形14a～14f作为掩模，用离子注入法将硼离子引入n-硅衬底111a、111a1和外延生长层105中。
除掉光致抗蚀剂图形14a～14f后进行热处理。由此形成p型扩散层17a～17e，如图72所示。即，同时形成纵型npn双极晶体管的基区、横型pnp双极晶体管的集电区和发射区以及横型DMOS晶体管的背栅。
如图73所示，在形成横型DMOS晶体管的漏的区域上形成具有开口部65的光致抗蚀剂图形64a、64b。以该光致抗蚀剂图形64a、64b作为掩模，用离子注入法将磷离子66引入n-硅衬底111b。除掉光致抗蚀剂图形64a、64b后进行热处理。由此形成n型扩散层(n-漏)67，如图74所示。
接着，如图75所示，在纵型npn双极晶体管的p型扩散层17a上和n+扩散层12上、在形成横型pnp双极晶体管的基区的区域上、在形成横型DMOS晶体管的源和漏的区域上分别形成具有开口部的光致抗蚀剂图形18a～18f。以该光致抗蚀剂图形18a～18f作为掩模对热氧化膜13b、13c、13f、13h、13h1进行刻蚀，形成开口部19a～19e。通过该刻蚀，在与开口部19a～19e邻接的位置上保留了热氧化膜13b1、13c1、13f1、13h2。
其后，以光致抗蚀剂图形18a～18f作为掩模，用离子注入法将砷、磷等n型杂质离子20引入n-硅衬底111a、111a1、111b和外延生长层105。除掉光致抗蚀剂图形18a～18f后进行热处理。由此形成n+扩散层21a～21e，如图76所示。即，同时形成纵型npn双极晶体管的发射区和集电区、横型pnp双极晶体管的基区以及横型DMOS晶体管的源和漏。另外，通过该热处理在注入用开口部19a～19e上形成氧化膜。
接着，如图77所示，用CVD法淀积例如由未掺杂的、约0.2μm厚的CVD氧化膜构成的第1层间绝缘膜22。另外，用CVD法淀积例如由掺硼和磷的、约0.6μm厚的CVD氧化膜构成的第2层间绝缘膜23。其后，通过进行适当的热处理，使第2层间绝缘膜23具有流动性，从而使晶片表面平坦。
接着，在第2层间绝缘膜23上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模，用RIE法进行干法刻蚀。由此，形成接触孔24a～24h，如图78所示。
在接触孔24a～24h的周围保留了第1层间绝缘膜22a～22i和第2层间绝缘膜23a～23i，另外，还保留了热氧化膜13b1、13b2、13c1、13e1、13e2、13f1、13h0、13h2。另外，虽未图示，但同时也形成了栅电极57用的接触孔。
接着，用溅射法等在整个面上形成例如约0.6μm厚的AlSi、AlCu等金属膜。通过对该金属膜构制图形，形成第1布线25a～25h，如图79所示。此后经与实施例1相同的工序形成本实施例4中的半导体器件。
实施例5
下面利用图80～图105说明本发明的实施例5。
在本实施例5中，采用横型npn双极晶体管，将SiGe或SiGe：C的选择外延生长技术应用于横型npn双极晶体管和横型pnp双极晶体管。
通过对横型npn双极晶体管的基区采用SiGe或SiGe：C外延生长层，可以大幅度减小集电区-基区间的电容，可以得到与纵型相比能在更高频率下工作的横型npn双极晶体管。
另外，通过对横型pnp双极晶体管的发射区和集电区使用SiGe或SiGe：C外延生长层，可以采用其浓度比用硅层时为高的p型浓度的层，可以得到大的电流驱动能力。
另外，与实施例4的情形相同，由于采用了SOI结构和沟槽隔离结构，所以也能得到与实施例4的情形相同的效果。
图105示出了本实施例5的半导体器件的特征性的结构例。如图105所示，在本实施例5中，在p-硅衬底1上隔着热氧化膜112形成n硅衬底(半导体层)111a、111b、111b1、111c、111d、111e、111e1、111f和外延生长层(p+外延生长层：半导体层)105a～105e。该n-硅衬底111a、111b、111b1、111c、111d、111e、111e1、111f和外延生长层105a～105e相当于SOI结构的半导体层，热氧化膜112构成SOI结构的掩埋绝缘膜。
上述外延生长层105a～105e是以抵达热氧化膜112的方式在n-硅衬底内形成的、含硼等p型杂质的、由SiGe或SiGe：C构成的化合物半导体层。
在外延生长层105a的表面形成横型npn双极晶体管的基区，在外延生长层105b、105d的表面形成横型pnp双极晶体管的集电区，在外延生长层105c的表面形成横型pnp双极晶体管的发射区，用外延生长层105e形成横型DMOS晶体管的沟道区。该外延生长层105a～105e中所含的p型杂质浓度例如为1×1017cm-3～1×1019cm-3左右。
另外，在n-硅衬底上形成抵达热氧化膜112的沟槽，在该沟槽内埋入氧化膜126a～126d作为隔离绝缘膜。另外，在n-硅衬底111a、111b内形成抵达热氧化膜112的n+扩散层12a～12c。在该n+扩散层12a～12c的表面分别形成n+扩散层21a～21c。
n+扩散层21a、21c是横型npn双极晶体管的集电区，n+扩散层21b是横型npn双极晶体管的发射区。另外，在n-硅衬底111e的表面形成n+扩散层21d，在外延生长层105e的表面形成n+扩散层21e，在n-硅衬底111f的表面形成n+扩散层21f。n+扩散层21e、21f分别构成横型DMOS晶体管的源和漏。上述以外的结构与实施例4的基本相同。
下面利用图80～图105说明本实施例5中的半导体器件的制造方法。
如图80所示，在n硅衬底111上形成例如约0.1μm厚的热氧化膜，用减压CVD法在该热氧化膜上形成例如约0.1μm厚的氮化膜。用减压CVD法在该氮化膜上形成例如约1μm厚的氧化膜，在该氧化膜上形成光致抗蚀剂图形115a～115f。
通过以上述光致抗蚀剂图形115a～115f作为掩模进行刻蚀，形成开口部116a～116e。其结果是在开口部116a～116e的周围形成了热氧化膜112a～112f，氮化膜113a～113f和氧化膜114a～114f。
除掉上述光致抗蚀剂图形115a～115f，以氧化膜114a～114f作为掩模，用RIE法刻蚀n-硅衬底111。由此形成沟槽117a～117e，如图81所示。由于该沟槽117a～117e是形成横型DMOS晶体管的阱和双极晶体管的基区、发射区和集电区的区域，所以其深度必须符合对它们的性能要求。例如，深度必须是0.5μm～2μm左右。
在除掉上述氧化膜114a～114f后进行热氧化。由此在沟槽117a～117e的表面形成约0.1μm厚的热氧化膜172a～172e，如图82所示。据此，可以除掉沟槽117a～117e表面的刻蚀损伤。然后，以氮化膜113a～113f作为掩模刻蚀除掉沟槽117a～117e上的热氧化膜172a～172e。
接着，如图83所示，用选择外延生长法形成含硼等p型杂质的SiGe或SiGe：C外延生长层(p+外延生长层)105a～105e。外延生长层105a～105e中所含的p型杂质的浓度例如为1×1017cm-3～1×1019cm-3左右。
外延生长层105a是形成横型npn双极晶体管的基区的区域，外延生长层105b、105d是形成横型pnp双极晶体管的集电区的区域，外延生长层105c是形成横型pnp双极晶体管的发射区的区域，外延生长层105e是构成横型DMOS晶体管的p阱的区域。
接着，除掉氮化膜113a～113f和热氧化膜112a～1112f。其后，如图84所示，将在表面上形成了约0.1μm厚的热氧化膜112的p-硅衬底1与n-硅衬底111贴合在一起。
然后，如图85所示，用CMP法研磨n-硅衬底111的表面，外延生长层105a～105e在成为所希望的厚度的时刻停止研磨。在外延生长层105a～105e的厚度例如为0.5μm～2μm左右时停止研磨。其结果是外延生长层105a～105e露出，在该外延生长层105a～105e的周围保留了n-硅衬底(半导体层)111a～111f。
接着，如图86所示，在外延生长层105a～105e和n-硅衬底111a～111f上形成约0.1μm厚的热氧化膜120a～120c，用减压CVD法形成约0.1μm厚的氮化膜121a～121c，用减压CVD法形成约1μm厚的氧化膜122a～122c。在该氧化膜上形成具有开口部的光致抗蚀剂图形123a～123c。以该光致抗蚀剂图形123a～123c作为掩模对氧化膜和氮化膜进行刻蚀。由此形成沟槽隔离的开口部124a～124d。另外，开口部124a～124d的宽度例如为0.5μm左右。
借助于如上所述形成开口部124a～124d，在该开口部124a～124d的周围保留了热氧化膜120a～120c、氮化膜121a～121c、氧化膜122a～122c。
除掉光致抗蚀剂图形123a～123c，以氧化膜122a～122c作为掩模，用RIE法对n-硅衬底111a、111b、111e、111f进行刻蚀。由此形成抵达热氧化膜112的沟槽125a～125d，如图87所示。借助于形成该沟槽125a～125d，在沟槽125a～125d的周围保留了n-硅衬底111b1、111e1。
在除掉上述氧化膜122a～122c后，进行厚度约0.1μm的热氧化。由此在沟槽125a～125d的表面形成氧化膜171a～171f，如图88所示。
接着，如图89所示，用减压CVD法以覆盖n-硅衬底111a～111f的方式形成约1μm厚的氧化膜126。另外，也可以使用多晶硅或无定形硅等半导体膜代替氧化膜126。
用CMP法研磨氧化膜126的表面，在氮化膜121a～121c露出时停止研磨。由此将氧化膜126a～126d埋入沟槽内，如图90所示。其后，除掉氮化膜121a～121c和热氧化膜120a～120c。
进而进行热氧化，形成例如约0.05μm厚的热氧化膜8。该热氧化膜8不仅在n-硅衬底111a～111f上，而且还在氧化膜126a～126d上形成。用CVD法在热氧化膜8上淀积例如约0.1μm厚的氮化膜。
在上述氮化膜上形成在规定位置具有开口部的光致抗蚀剂图形52a～52j。以该光致抗蚀剂图形52a～52j作为掩模对位于形成场氧化膜的区域上的氮化膜进行刻蚀。由此在上述氮化膜上形成开口部53a～53i。这时，在开口部53a～53i的周围保留了氮化膜51a～51j。其后，除掉光致抗蚀剂图形52a～52j。
接着，以氮化膜51a～51j作为掩模进行热氧化。由此形成例如约0.2μm厚的场氧化膜54a～54i，如图91所示。这时，在场氧化膜54a～54i的周围保留了热氧化膜8a～8j。
在用热磷酸等除掉氮化膜51a～51j后，如图92所示，用CVD法在热氧化膜8a～8j上淀积例如约0.1μm厚的氮化膜56。在该氮化膜56上形成光致抗蚀剂图形(未图示)，以该光致抗蚀剂图形作为掩模对氮化膜56和热氧化膜8b～8d进行刻蚀。由此形成用于形成横型npn双极晶体管的发射区和集电区引出用扩散层的扩散窗127a～127c。如图93所示，在该扩散窗的周围保留了氮化膜56a～56d。其后，除掉上述光致抗蚀剂图形。
接着，用磷的气体扩散法通过上述扩散窗127a～127c将磷引入n-硅衬底111a、111b和外延生长层105a，形成发射区引出用n+扩散层12b和集电区引出用n+扩散层12a～12c，如图94所示。然后，在应用该气体扩散法时除掉淀积在晶片上的磷玻璃。接着，在n+扩散层12a～12c的表面上形成例如约0.1μm厚的薄热氧化膜。
接着，除掉氮化膜56a～56d和热氧化膜8a～8j，形成例如约0.01～0.02μm厚的热氧化膜13a～13j，如图94所示。该热氧化膜13a～13j的一部分构成横型DMOS晶体管的栅氧化膜。
接着，用减压CVD法淀积例如约0.2μm厚的由掺磷的多晶硅或无定形硅构成的硅膜(半导体膜)。在该硅膜上，在形成横型DMOS晶体管的栅电极的位置上，形成光致抗蚀剂图形。以该光致抗蚀剂图形作为掩模对硅膜进行刻蚀。由此形成栅电极57，如图95所示。对该栅电极57的表面进行热氧化，形成氧化膜63。
接着，如图96所示，在形成横型npn双极晶体管的基区引出层(17a、17b)的区域上形成具有开口部15a、15b的光致抗蚀剂图形14a～14c，在形成构成横型pnp双极晶体管的集电区和发射区的p型扩散层17c～17e的区域上形成具有开口部15c～15e的光致抗蚀剂图形14c～14f，在形成构成横型DMOS晶体管的背栅的p型扩散层17f的区域上形成具有开口部15f的光致抗蚀剂图形14f～14g。以该光致抗蚀剂图形14a～14g作为掩模，用离子注入法将硼离子引入n-硅衬底111a、111b和外延生长层105b、105c、105d、105e。
除掉光致抗蚀剂图形14a～14g后进行热处理。由此形成p型扩散层17a～17f，如图97所示。即，同时形成横型npn双极晶体管的基区、横型pnp双极晶体管的集电区和发射区以及横型DMOS晶体管的背栅。
如图98所示，在形成横型DMOS晶体管的漏的区域上形成具有开口部65的光致抗蚀剂图形64a、64b。以该光致抗蚀剂图形64a、64b作为掩模，用离子注入法将磷离子引入n-硅衬底111f。除掉光致抗蚀剂图形64a、64b后进行热处理。由此形成n型扩散层(n-漏)67，如图99所示。
接着，如图100所示，在横型npn双极晶体管的n+扩散层12a～12c上、在形成横型pnp双极晶体管的基区的区域上、在形成横型DMOS晶体管的源和漏的区域上分别形成具有开口部的光致抗蚀剂图形18a～18g。通过以该光致抗蚀剂图形18a～18g作为掩模对热氧化膜13b、13c、13d、13g、13i、13i1进行刻蚀，形成开口部19a～19f。
其后，以光致抗蚀剂图形18a～18g作为掩模，用离子注入法将砷、磷等n型杂质离子引入n-硅衬底111a、111b、111e、111f和外延生长层105a、105e。除掉光致抗蚀剂图形18a～18g后进行热处理。由此形成n+扩散层21a～21f，如图101所示。即，同时形成横型npn双极晶体管的发射区和集电区、横型pnp双极晶体管的基区以及横型DMOS晶体管的源和漏。另外，通过该热处理在注入用开口部19a～19f上形成氧化膜。
图102示出了图101的状态的半导体器件的平面图。如图101和图102所示，n+扩散层12a、12c是横型npn双极晶体管的集电区，p型扩散层17a、17b是横型npn双极晶体管的基区。
外延生长层105b、105d相互隔离，都是横型pnp双极晶体管的集电区，需要对它们的每一个设置引出用电极。另外，集电区的形状也可以制作成如图142那样。
接着，如图103所示，用CVD法淀积例如由未掺杂的、约0.2μm厚的CVD氧化膜构成的第1层间绝缘膜22。另外，用CVD法淀积例如由掺硼和磷的、约0.6μm厚的CVD氧化膜构成的第2层间绝缘膜23。其后，通过进行适当的热处理，使第2层间绝缘膜23具有流动性，从而使晶片表面平坦。
接着，在第2层间绝缘膜23上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模，用RIE法进行干法刻蚀。由此形成接触孔24a～24i，如图104所示。
在接触孔24a～24i的周围保留了第1层间绝缘膜22a～22j和第2层间绝缘膜23a～23j，另外，还保留了热氧化膜13c2、13f1、13f2、13f3。另外，虽未图示，但同时也形成了栅电极57用的接触孔。
接着，用溅射法等在整个面上形成例如约0.6μm厚的AlSi、AlCu等金属膜。通过对该金属膜构制图形，形成第1布线25a～25i，如图105所示。此后经与实施例1相同的工序形成本实施例5中的半导体器件。
实施例6
下面利用图106～图125说明本发明的实施例6。
在对应于高频的纵型双极晶体管中，最好用多晶硅或无定形硅构成发射极电极、基极电极的一部分，采用自对准地决定发射区开口位置的DPSA(双多晶硅自对准)技术。
于是，在本实施例6中，用多晶硅或无定形硅等硅膜(半导体膜)形成横型npn双极晶体管的发射极电极、基极电极的一部分。对于微细的接触尺寸而言，晶粒直径小、易于加工的多晶硅或无定形硅比金属材料有利。
图125示出了本实施例6中的半导体器件的特征性的结构例。如图125所示，在本实施例6中，用第1布线25b和发射区引出用焊区层163构成横型npn双极晶体管的发射极电极，用第1布线25a和基区引出用焊区层(152a、152b)构成基极电极。另外，在发射区引出用焊区层163下形成n+扩散层(高浓度杂质扩散层)162。
发射区引出用焊区层163隔着氧化膜156a、156b和氧化膜160在基区引出用焊区层(152a、152b)上延伸，借助于这些氧化膜，发射区引出用焊区层163与基区引出用焊区层在电学上被绝缘隔离。
另外，通过层叠硅膜，形成横型DMOS晶体管的栅电极。然后，通过对同一硅膜构制图形，形成该栅电极的上层的硅膜和基区引出用焊区层。上述以外的结构与实施例5的基本相同。
下面利用图106～图125说明本实施例6中的半导体器件的制造方法。
如图106所示，经与实施例5相同的工序，直至形成热氧化膜13a～13j。其后，用减压CVD法淀积例如约0.1μm厚的由掺磷的多晶硅或无定形硅构成的硅膜(半导体膜)151。在该硅膜151上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模对硅膜151进行刻蚀。由此，如图107所示，在沟槽隔离区上、在横型npn双极晶体管的集电区上、在横型pnp双极晶体管上和在横型DMOS晶体管上，保留了硅膜151a～151i。
接着，如图108所示，淀积例如约0.1μm厚的、由未掺杂的多晶硅或无定形硅构成的硅膜(半导体膜)152。
如图109所示，将在形成横型npn双极晶体管的基区和发射区的区域上有开口部154的光致抗蚀剂图形153a、153b在硅膜152上形成。以该光致抗蚀剂图形153a、153b作为掩模，用离子注入法将BF2离子等p型杂质离子55引入硅膜152。这时，调整加速电压，使注入的离子不至穿透硅膜152。
另外，也可以不使用掩模而将p型杂质离子引入硅膜152。这时，可以省去掩模对准工序等，能够简化工序。
但是，由于硅膜152是横型DMOS晶体管的栅电极的一部分，所以在向硅膜152内扩散被引入到下层的硅膜151h中的磷(n型杂质)使其具有作为n型栅电极的功能时，必须设定各自的浓度，使得p型杂质浓度比磷(n型杂质)的浓度充分地低。
接着，如图110所示，用减压CVD法淀积例如约0.1μm厚的氧化膜156。如图111所示，将在形成横型npn双极晶体管的发射区的区域(外延生长层105a)上有开口部158光致抗蚀剂图形157a、157b在该氧化膜156上形成。
以光致抗蚀剂图形157a、157b作为掩模对氧化膜156和硅膜152进行刻蚀。由此设置使外延生长层105a的表面露出的开口部。这时，如图112所示，在该开口部的周围保留了氧化膜156a、156b和硅膜152a、152b。
除掉上述光致抗蚀剂图形157a、157b后，如图112所示，在外延生长层105a的表面上形成例如约0.01μm厚的热氧化膜159。其后，如图113所示，用减压CVD法淀积例如约0.1μm厚的氧化膜160。
接着，如图114所示，用RIE法对氧化膜160和热氧化膜159进行刻蚀，设置使外延生长层105a的表面露出的开口部。由此，在规定该开口部的氧化膜156a、156b的侧壁上形成由氧化膜160构成的侧壁绝缘膜。
以氧化膜156a、156b作为掩模，向外延生长层105a的表面引入砷离子。其后，通过进行热处理，如图115所示，在外延生长层105a的表面(n+扩散层12b的表面)形成构成横型npn双极晶体管的发射极的n+扩散层162。
接着，用减压CVD法淀积由例如约0.1μm厚的多晶硅或无定形硅构成的硅膜(半导体膜)163。其后，对硅膜163注入砷离子。在硅膜163上形成规定形状的光致抗蚀剂图形，以该光致抗蚀剂图形作为掩模，用RIE法对硅膜163和氧化膜156a、156b进行刻蚀。由此，如图116所示，对硅膜163和氧化膜156a、156b构制图形，形成发射区引出用焊区层163。在该发射区引出用焊区层163之下保留了氧化膜156a、156b。
接着，在硅膜152a、152b上形成规定形状的光致抗蚀剂图形，以该光致抗蚀剂图形作为掩模，用RIE法对硅膜152a、152b进行刻蚀。由此，如图117所示，对硅膜152a、152b构制图形，形成基区引出用焊区层(152a、152b)。这时，在外延生长层105e上保留了硅膜151h和硅膜152b1的叠层结构。它们构成了横型DMOS晶体管的栅电极。其后，除掉光致抗蚀剂图形。
接着，如图118所示，在形成横型npn双极晶体管的基区引出层(17a、17b)的区域上形成具有开口部15a、15b的光致抗蚀剂图形14a～14c，在形成构成横型pnp双极晶体管的集电区和发射区的p型扩散层17c～17e的区域上形成具有开口部15c～15e的光致抗蚀剂图形14c～14f，在形成构成横型DMOS晶体管的背栅的p型扩散层17f的区域上形成具有开口部15f的光致抗蚀剂图形14f～14g。以该光致抗蚀剂图形14a～14g作为掩模，用离子注入法将硼离子引入n硅衬底111a、111b和外延生长层105b、105c、105d、105e。
除掉光致抗蚀剂图形14a～14g后进行热处理。由此形成p型扩散层17a～17f，如图119所示。即，同时形成横型npn双极晶体管的基区、横型pnp双极晶体管的集电区和发射区以及横型DMOS晶体管的背栅。
另外。借助于这时的热处理，形成覆盖发射区引出用焊区层163和基区引出用焊区层(152a、152b)的热氧化膜63a以及覆盖横型DMOS晶体管的栅电极(151h、152b1)的热氧化膜63b。
如图120所示，在形成横型DMOS晶体管的漏的区域上形成具有开口部65的光致抗蚀剂图形64a、64b。以该光致抗蚀剂图形64a、64b作为掩模，用离子注入法将磷离子66引入n-硅衬底111f。除掉光致抗蚀剂图形64a、64b后进行热处理。由此形成n型扩散层(n-漏)67，如图121所示。
接着，如图122所示，在横型npn双极晶体管的n+扩散层12a～12c上、在形成横型pnp双极晶体管的基区的区域上、在形成横型DMOS晶体管的源和漏的区域上分别形成具有开口部的光致抗蚀剂图形18a～18g。以该光致抗蚀剂图形18a～18g作为掩模对热氧化膜13b、63a、13d、13g、13i、13i1进行刻蚀，形成开口部19a～19f。
其后，以光致抗蚀剂图形18a～18g作为掩模，用离子注入法将砷、磷等n型杂质离子20引入n-硅衬底111a、111b、111e、111f、外延生长层105e和发射区引出用焊区层163。除掉光致抗蚀剂图形18a～18g后进行热处理。由此形成n+扩散层21a、21c～21f，如图123所示。即，同时形成横型npn双极晶体管的集电区、横型pnp双极晶体管的基区以及横型DMOS晶体管的源和漏。另外，通过该热处理，在注入用开口部19a～19f上形成氧化膜。
接着，用CVD法淀积例如由未掺杂的、约0.2μm厚的CVD氧化膜构成的第1层间绝缘膜22。另外，用CVD法淀积例如由掺硼和磷的、约0.6μm厚的CVD氧化膜构成的第2层间绝缘膜23。其后，通过进行适当的热处理，使第2层间绝缘膜23具有流动性，从而使晶片表面平坦。
接着，在第2层间绝缘膜23上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模，用RIE法进行干法刻蚀。由此形成接触孔24a～24i，如图124所示。
在接触孔24a～24i的周围保留了第1层间绝缘膜22a～22j和第2层间绝缘膜23a～23j，另外，还保留了热氧化膜63a、63a1、63a2、13d1、13f1、13f2、13f3、13g1、13i0、13i2。另外，虽未图示，但同时也形成了栅电极(152b1、151h)用的接触孔。
接着，用溅射法等在整个面上形成例如约0.6μm厚的AlSi、AlCu等金属膜。通过对该金属膜构制图形，形成第1布线25a～25i，如图125所示。此后，经与实施例1相同的工序形成本实施例6中的半导体器件。
实施例7
下面利用图126～图146说明本发明的实施例7。
在本实施例7中也采用了横型npn双极晶体管，将SiGe或SiGe：C的选择外延生长技术应用于横型npn双极晶体管和横型pnp双极晶体管。在本实施例7中，减薄了SiGe或SiGe：C的外延生长层的厚度，将构成双极晶体管的杂质扩散层和电极作成平面形状。
如图146所示，在本实施例7中，将SiGe或SiGe：C的外延生长层105a～105e以及n-硅衬底111a～111f的厚度减薄至0.2μm～0.4μm。据此，能够使沟槽的加工(开口、掩埋等)变得容易。另外。省略了n+扩散层12a～12c的形成。由此可以减少工序。另外，n+扩散层21a～21f和p型扩散层17a～17f以抵达作为掩埋绝缘膜的热氧化膜112的方式形成。由此可以形成横型晶体管。
另外，如图141和142所示，n+扩散层12a、12c是横型npn双极晶体管的集电区，p型扩散层17a、17b、17g、17h是横型npn双极晶体管的基区。在图142的例子中，p型扩散层17a、17b、17g、17h分别设置在外延生长层105a的4个角部。这样，借助于沿外延生长层105a的外周隔开一定间隔地形成构成基区的多个p型扩散层17a、17b、17g、17h，可以使本征基区105a与集电区21a、21c相向。由于外部基区(17a、17b、17g、17h)是本征基区105a的电极引出层，所以该部分实质上与晶体管的工作无关。
另外，如图142所示，使n+扩散层21a、21c的一部分向内侧(p+型扩散层105a侧)突出。为了确保所希望的集电极-基极耐压，集电区21a、21c与本征基区105a和外部基区(17a、17b、17g、17h)的距离不同。这样，借助于使集电区的一部分突出，可以独立地决定集电区至外部基区的距离和集电区至本征基区的距离。
外延生长层105b、105d相互隔离，都是横型pnp双极晶体管的集电区，需要对它们的每一个设置引出用电极。另外，集电区的形状也可以制作成如图102那样。
图143A、B示出了横型npn双极晶体管的布局的变例。如图143A、B所示，将构成横型npn双极晶体管的发射区的n+扩散层21b的平面形状制作成圆形，将外延生长层105a、n-硅衬底111a和n+扩散层21a、21c的平面形状制作成环形。然后，沿外延生长层105a的外周隔开一定间隔地配置p型扩散层17a、17b、17g、17h，使位于p型扩散层17a、17b、17g、17h之间的n+扩散层21a、21c向内侧突出。
借助于如此将各区域的外周制作成大致为同心圆的形态，可以抑制由掩模的重合偏离所引起的特性变化。上述以外的结构与实施例5的基本相同。
下面利用图126～图146说明本实施例7中的半导体器件的制造方法。
如图126所示，在n-硅衬底111上形成例如约0.1μm厚的热氧化膜，用减压CVD法在该热氧化膜上形成例如约0.1μm厚的氮化膜。用减压CVD法在该氮化膜上形成例如约1μm厚的氧化膜，在该氧化膜上形成光致抗蚀剂图形115a～115f。
通过以上述光致抗蚀剂图形115a～115f作为掩模进行刻蚀，形成开口部116a～116e。其结果是在开口部116a～116e的周围保留了热氧化膜112a～112f，氮化膜113a～113f和氧化膜114a～114f。
除掉上述光致抗蚀剂图形115a～115f，以氧化膜114a～114f作为掩模，用RIE法刻蚀n-硅衬底111。由此形成沟槽117a～117e，如图127所示。将该沟槽117a～117e的深度制成为在后面的工序中形成的外延生长层所必须的深度。例如，可以考虑制成约0.5μm～2μm的深度。
在除掉上述氧化膜114a～114f后进行热氧化。由此在沟槽117a～117e的表面形成约0.1μm厚的热氧化膜172a～172e，如图128所示。由此，可以除掉沟槽117a～117e表面的刻蚀损伤。其后，以氮化膜113a～113f作为掩模刻蚀除掉沟槽117a～117e上的热氧化膜172a～172e。
接着，如图129所示，用选择外延生长法形成含硼等p型杂质的SiGe或SiGe：C外延生长层(p+外延生长层)105a～105e。外延生长层105a～105e中所含的p型杂质的浓度例如为1×1017cm-3～1×1019cm-3左右。
外延生长层105a是形成横型npn双极晶体管的基区的区域，外延生长层105b、105d是形成横型pnp双极晶体管的集电区的区域，外延生长层105c是形成横型pnp双极晶体管的发射区的区域，外延生长层105e是构成横型DMOS晶体管的p阱的区域。
接着，除掉氮化膜113a～113f和热氧化膜112a～112f。其后，如图130所示，将在表面上形成了约0.1μm厚的热氧化膜112的p-硅衬底1与n-硅衬底111贴合在一起。
然后，如图131所示，用CMP法研磨n-硅衬底111的表面，在外延生长层105a～105e成为所希望的厚度的时刻停止研磨。在本实施例7中，将外延生长层105a～105e的厚度减薄至例如0.2μm～0.4μm左右。其结果是在外延生长层105a～105e的周围保留了n-硅衬底(半导体层)111a～111f。
接着，如图132所示，在外延生长层105a～105e和n-硅衬底111a～111f上形成约0.1μm厚的热氧化膜，用减压CVD法形成约0.1μm厚的氮化膜，用减压CVD法形成约1μm厚的氧化膜。在该氧化膜上形成具有开口部的光致抗蚀剂图形123a～123c。以该光致抗蚀剂图形123a～123c作为掩模对氧化膜和氮化膜进行刻蚀。由此形成沟槽隔离的开口部124a～124d。另外，开口部124a～124d的宽度例如为0.5μm左右。
如上所述，借助于形成开口部124a～124d，在该开口部124a～124d的周围保留了热氧化膜120a～120c、氮化膜121a～121c、氧化膜122a～122c。
除掉光致抗蚀剂图形123a～123c，以氧化膜122a～122c作为掩模用RIE法对n-硅衬底111a、111b、111e、111f进行刻蚀。由此形成抵达热氧化膜112的沟槽125a～125d，如图133所示。借助于形成该沟槽125a～125d，在沟槽125a～125d的周围新保留了n硅衬底111b1、111e1。
在除掉上述氧化膜122a～122c后，进行厚度约0.1μm的热氧化。由此在沟槽125a～125d的表面形成氧化膜171a～171f，如图134所示。
接着，如图135所示，用CVD法以覆盖n-硅衬底111a～111f的方式形成约1μm厚的氧化膜126。另外，也可以使用多晶硅或无定形硅等半导体膜代替氧化膜126。
用CMP法研磨氧化膜126的表面，在氮化膜121a～121c露出时停止研磨。由此将氧化膜126a～126d埋入沟槽内，如图136所示。其后，除掉氮化膜121a～121c和热氧化膜120a～120c。
进而进行热氧化，形成例如约0.01μm～0.02μm厚的热氧化膜13。该热氧化膜13不仅在n-硅衬底111a～111f上，而且也在氧化膜126a～126d上形成。该热氧化膜13的一部分构成横型DMOS晶体管的栅氧化膜。
接着，用减压CVD法淀积例如约0.2μm厚的由掺磷的多晶硅或无定形硅构成的硅膜(半导体膜)。在该硅膜上，在形成横型DMOS晶体管的栅电极的位置上形成光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模对硅膜进行刻蚀。由此形成栅电极57，如图136所示。对该栅电极57的表面进行热氧化，形成氧化膜63。
接着，在形成横型npn双极晶体管的基区引出层(17a、17b)的区域上形成具有开口部15a、15b的光致抗蚀剂图形14a～14c，在形成构成横型pnp双极晶体管的集电区和发射区的p型扩散层17c～17e的区域上形成具有开口部15c～15e的光致抗蚀剂图形14c～14f，在形成构成横型DMOS晶体管的背栅的p型扩散层17f的区域上形成具有开口部15f的光致抗蚀剂图形14f～14g。以该光致抗蚀剂图形14a～14g作为掩模，用离子注入法将硼离子引入n-硅衬底111a、111b和外延生长层105b、105c、105d、105e。
除掉光致抗蚀剂图形14a～14g后进行热处理。由此形成p型扩散层17a～17h，如图137所示。即，同时形成横型npn双极晶体管的基区、横型pnp双极晶体管的集电区和发射区以及横型DMOS晶体管的背栅。
如图138所示，在形成横型DMOS晶体管的漏的区域上形成具有开口部65的光致抗蚀剂图形64a、64b。以该光致抗蚀剂图形64a、64b作为掩模，用离子注入法将磷离子引入n-硅衬底111f。除掉光致抗蚀剂图形64a、64b后进行热处理。由此形成n型扩散层(n-漏)67，如图139所示。
接着，如图140所示，在形成横型npn双极晶体管的n+扩散层12a～12c的区域上、在形成横型pnp双极晶体管的基区的区域上、在形成横型DMOS晶体管的源和漏的区域上分别形成具有开口部的光致抗蚀剂图形18a～18g。通过以该光致抗蚀剂图形18a～18g作为掩模对热氧化膜13进行刻蚀，形成开口部19a～19f。这时，在开口部19a～19f的周围保留了热氧化膜13a、13b、13b1、13c、13d、13e、13f。
其后，以光致抗蚀剂图形18a～18g作为掩模，用离子注入法将砷、磷等n型杂质离子引入n-硅衬底111a、111b、111e、111f和外延生长层105a、105e。除掉光致抗蚀剂图形18a～18g后进行热处理。由此形成n+扩散层21a～21f，如图141所示。即，同时形成横型npn双极晶体管的发射区和集电区、横型pnp双极晶体管的基区以及横型DMOS晶体管的源和漏。另外，通过该热处理在注入用开口部19a～19f上形成氧化膜。图142示出了图141所示的半导体器件的平面图。
接着，如图144所示，用CVD法淀积例如由未掺杂的、约0.2μm厚的CVD氧化膜构成的第1层间绝缘膜22。另外，用CVD法淀积例如由掺硼和磷的、约0.6μm厚的CVD氧化膜构成的第2层间绝缘膜23。其后，进行适当的热处理，使第2层间绝缘膜23具有流动性，从而使晶片表面平坦。
接着，在第2层间绝缘膜23上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模，用RIE法进行干法刻蚀。由此，形成接触孔24a～24i，如图145所示。
在接触孔24a～24i的周围保留了第1层间绝缘膜22a～22j和第2层间绝缘膜23a～23j，另外，还保留了热氧化膜13a、13b、13c、13d、13d1、13d2、13d3、13e、13f、13f1、13g。另外，虽未图示，但同时也形成了栅电极57用的接触孔。
接着，用溅射法等在整个面上形成例如约0.6μm厚的AlSi、AlCu等金属膜。通过对该金属膜构制图形，形成第1布线25a～25i，如图146所示。此后经与实施例1相同的工序形成本实施例7中的半导体器件。
实施例8
下面利用图147～图166说明本发明的实施例8。
在本实施例8中，对上述实施例7中的横型npn双极晶体管应用了DPSA技术。更具体地说，用多晶硅或无定形硅等硅膜(半导体膜)形成横型npn双极晶体管的发射极电极、基极电极的一部分。
如图166所示，在本实施例8中，用第1布线25b和发射区引出用焊区层163构成横型npn双极晶体管的发射极电极，用第1布线25a和基区引出用焊区层(152a、152b)构成基极电极。另外，在发射区引出用焊区层163下形成n+扩散层162。
发射区引出用焊区层163经氧化膜156a、156b和氧化膜160在基区引出用焊区层(152a、152b)上延伸，借助于这些氧化膜，发射区引出用焊区层163与基区引出用焊区层在电学上被绝缘隔离。上述以外的结构与实施例7的基本相同。
下面利用图147～图166说明本实施例8中的半导体器件的制造方法。
经与实施例7相同的工序，在沟槽内埋入氧化膜126a～126d。其后，除掉氮化膜121a～121c和热氧化膜120a～120c。
再进行热氧化，形成例如约0.05μm厚的热氧化膜8，如图147所示。该热氧化膜8不仅在n-硅衬底111a～111f上，而且还在氧化膜126a～126d上形成。用CVD法在热氧化膜8上淀积例如约0.1μm厚的氮化膜，在该氮化膜上形成规定形状的光致抗蚀剂图形52a～52d。
以光致抗蚀剂图形52a～52d作为掩模对氮化膜进行刻蚀。在形成场氧化膜的区域上形成开口部53a～53c。在该开口部53a～53c的周围保留氮化膜51a～51d。其后，除掉光致抗蚀剂图形52a～52d。
以氮化膜51a～51d作为掩模进行热氧化。形成例如约0.2μm厚的场氧化膜54a～54c，如图148所示。其后，除掉氮化膜51a～51d和热氧化膜8a～8d。
接着，进行热氧化，形成例如约0.01～0.02μm厚的热氧化膜13a～13d，如图149所示。该热氧化膜13d的一部分构成横型DMOS晶体管的栅氧化膜。用减压CVD法在热氧化膜13a～13d上淀积例如约0.2μm厚的由掺磷的多晶硅或无定形硅构成的硅膜(半导体膜)151。
在该硅膜151上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模对硅膜151进行刻蚀。由此，如图150所示，在沟槽隔离区上、在横型npn双极晶体管的集电区上、在横型pnp双极晶体管上和在横型DMOS晶体管上保留了硅膜151a～151c。
接着，如图151所示，淀积例如约0.1μm厚的、由未掺杂的多晶硅或无定形硅构成的硅膜(半导体膜)152。
如图152所示，将在形成横型npn双极晶体管的基区和发射区的区域上有开口部154的光致抗蚀剂图形153a、153b在硅膜152上形成。以该光致抗蚀剂图形153a、153b作为掩模，用离子注入法将BF2离子等p型杂质离子引入硅膜152。这时，调整加速电压，使注入的离子不至穿透硅膜152。
另外，也可以不使用掩模而将p型杂质离子引入硅膜152。这时，可以省去掩模对准工序等，能够简化工序。
但是，由于硅膜152是横型DMOS晶体管的栅电极的一部分，所以在向硅膜152内扩散被引入到下层的硅膜151c中的磷(n型杂质)使其具有作为n型栅电极的功能时，必须设定各自的浓度，使得p型杂质浓度比磷(n型杂质)的浓度充分地低。
接着，如图153所示，用减压CVD法淀积例如约0.1μm厚的氧化膜156。将在形成横型npn双极晶体管的发射区的区域(外延生长层105a)上具有开口部158的光致抗蚀剂图形157a、157b在该氧化膜156上形成。
以光致抗蚀剂图形157a、157b作为掩模对氧化膜156和硅膜152进行刻蚀。由此设置使外延生长层105a的表面露出的开口部。这时，在该开口部的周围保留了氧化膜156a、156b和硅膜152a、152b，如图154所示。
除掉上述光致抗蚀剂图形157a、157b后，如图154所示，形成例如约0.01μm厚的热氧化膜159。其后，用减压CVD法淀积例如约0.1μm厚的氧化膜160。用RIE法对氧化膜160和热氧化膜159进行刻蚀，设置使外延生长层105a的表面露出的开口部。由此，如图155所示，在规定该开口部的氧化膜156a、156b的侧壁上形成用氧化膜160构成的侧壁绝缘膜。
以氧化膜156a、156b作为掩模，向外延生长层105a的表面引入砷离子。其后，进行热处理，如图156所示，在外延生长层105a的表面形成构成横型npn双极晶体管的发射极的n+扩散层162。
接着，如图156所示，用减压CVD法淀积由例如约0.1μm厚的多晶硅或无定形硅构成的硅膜(半导体膜)163。其后，对硅膜163注入砷离子。在硅膜163上形成规定形状的光致抗蚀剂图形，以该光致抗蚀剂图形作为掩模，用RIE法对硅膜163和氧化膜156a、156b进行刻蚀。
据此，对硅膜163和氧化膜156a、156b构制图形，形成发射区引出用焊区层163，如图157所示。在该发射区引出用焊区层163之下保留了氧化膜156a、156b。
接着，在硅膜152a、152b上形成规定形状的光致抗蚀剂图形，以该光致抗蚀剂图形作为掩模，用RIE法对硅膜152a、152b进行刻蚀。据此，如图158所示，对硅膜152a、152b构制图形，形成基区引出用焊区层(152a、152b)。这时，在外延生长层105e上保留了硅膜151c和硅膜152b1的叠层结构。它们构成了横型DMOS晶体管的栅电极。其后，除掉光致抗蚀剂图形。
接着，如图159所示，在形成横型npn双极晶体管的基区引出层(17a、17b)的区域上形成具有开口部15a、15b的光致抗蚀剂图形14a～14c，在形成构成横型pnp双极晶体管的集电区和发射区的p型扩散层17c～17e的区域上形成具有开口部15c～15e的光致抗蚀剂图形14c～14f，在形成构成横型DMOS晶体管的背栅的p型扩散层17f的区域上形成具有开口部15f的光致抗蚀剂图形14f～14g。以该光致抗蚀剂图形14a～14g作为掩模，用离子注入法将硼离子等p型杂质离子引入n-硅衬底111a、111b和外延生长层105b、105c、105d、105e。
除掉光致抗蚀剂图形14a～14g后进行热处理。由此形成p型扩散层17a～17f，如图160所示。即，同时形成横型npn双极晶体管的基区、横型pnp双极晶体管的集电区和发射区以及横型DMOS晶体管的背栅。
另外。借助于这时的热处理，形成覆盖发射区引出用焊区层163和基区引出用焊区层(152a、152b)的热氧化膜63a以及覆盖横型DMOS晶体管的栅电极(151h、152b1)的热氧化膜63b。
如图161所示，在形成横型DMOS晶体管的漏的区域上形成具有开口部65的光致抗蚀剂图形64a、64b。以该光致抗蚀剂图形64a、64b作为掩模，用离子注入法将磷离子等n型杂质离子引入n-硅衬底111f。除掉光致抗蚀剂图形64a、64b后进行热处理。由此形成n型扩散层(n-漏)67，如图162所示。
接着，如图163所示，在形成横型npn双极晶体管的发射区和集电区的区域上、在形成横型pnp双极晶体管的基区的区域上、在形成横型DMOS晶体管的源和漏的区域上分别形成具有开口部的光致抗蚀剂图形18a～18g。以该光致抗蚀剂图形18a～18g作为掩模对热氧化膜13a、63a、13d、13d1进行刻蚀，形成开口部19a～19f。
其后，以光致抗蚀剂图形18a～18g作为掩模，用离子注入法将砷、磷等n型杂质离子20引入n-硅衬底111a、111b、111e、111f、外延生长层105e和发射区引出用焊区层163。除掉光致抗蚀剂图形18a～18g后进行热处理。由此形成n+扩散层21a、21c～21f，如图164所示。即，同时形成横型npn双极晶体管的集电区、横型pnp双极晶体管的基区以及横型DMOS晶体管的源和漏。另外，通过该热处理在注入用开口部19a～19f上形成氧化膜。
接着，用CVD法淀积例如由未掺杂的、约0.2μm厚的CVD氧化膜构成的第1层间绝缘膜22。另外，用CVD法淀积例如由掺硼和磷的、约0.6μm厚的CVD氧化膜构成的第2层间绝缘膜23。其后，通过进行适当的热处理，使第2层间绝缘膜23具有流动性，从而使晶片表面平坦。
接着，在第2层间绝缘膜23上形成规定形状的光致抗蚀剂图形(未图示)。以该光致抗蚀剂图形作为掩模，用RIE法进行干法刻蚀。由此形成接触孔24a～24i，如图165所示。
在接触孔24a～24i的周围保留了第1层间绝缘膜22a～22j和第2层间绝缘膜23a～23j，另外，还保留了热氧化膜63a、63a1、63a2、13c、13c1、13c2、13c3、13c4、13d、13d1、13d2、63b、13d3、13d4。另外，虽未图示，但同时也形成了栅电极(152b1、151c)用的接触孔。
接着，用溅射法等在整个面上形成例如约0.6μm厚的AlSi、AlCu等金属膜。通过对该金属膜构制图形，形成第1布线25a～25i，如图166所示。此后，经与实施例1相同的工序形成本实施例8中的半导体器件。
以上对本发明的实施例进行了说明，但在最初就预先设定可以对上述各实施例的特征进行适当的组合。
现将本发明的思想概括如下。本发明的半导体器件具备：第1导电类型的半导体衬底；在半导体衬底上形成的第2导电类型的半导体层；在半导体层表面上有选择地形成的场绝缘膜；从半导体层表面抵达半导体衬底，将各元件进行隔离的第1导电类型的元件隔离区；在半导体层上隔着栅绝缘膜形成的DMOS晶体管的栅电极；在半导体层的表面形成的、从DMOS晶体管的源侧抵达栅电极之下的第1导电类型的阱区；在半导体层的表面形成的、具有作为第1双极晶体管的基区的功能的第1导电类型的第1杂质扩散层；在半导体层的表面形成的、具有作为电阻的功能的第1导电类型的第2杂质扩散层；在半导体层的表面形成的、具有作为第2双极晶体管的发射区和集电区的功能的第1导电类型的第3和第4杂质扩散层；在阱区的表面形成的、具有作为DMOS晶体管的背栅区的功能的第1导电类型的第5杂质扩散层；在半导体层的表面形成的、具有作为DMOS晶体管的漏的功能的、具有含有浓度相对低的第2导电类型的杂质的低浓度区和含有浓度相对高的第2导电类型的杂质的第1高浓度区的第6杂质扩散层；在半导体层的表面形成的、具有作为第1双极晶体管的发射区引出层和集电区引出层的功能的第2导电类型的第7和第8杂质扩散层；在半导体层的表面形成的、具有作为第2双极晶体管的基区引出层的功能的第2导电类型的第9杂质扩散层；在阱区的表面形成的、具有作为DMOS晶体管的源的功能的、由含有与第1高浓度区相同程度的浓度的第2导电类型的杂质的第2高浓度区构成的第10杂质扩散层。
上述第1双极晶体管是npn双极晶体管，第2双极晶体管是pnp双极晶体管，第2双极晶体管的发射极与电源端子连接，第2双极晶体管的基极与输入端子连接，第2双极晶体管的集电极与第1双极晶体管的基极连接，第1双极晶体管的集电极经电阻与电源端子连接，第1双极晶体管的发射极与输出端子和DMOS晶体管的漏连接，DMOS晶体管的栅与反转输入端子连接，DMOS晶体管的源和背栅区接地。
上述半导体器件最好还具备：覆盖第1双极晶体管、第2双极晶体管和DMOS晶体管、具有从第1杂质扩散层抵达第10杂质扩散层和上述DMOS晶体管的栅电极的接触孔的层间绝缘膜；在位于接触孔的正下方的第1、第2、第3、第4和第5杂质扩散层的表面形成的第1导电类型的高浓度杂质扩散层；在高浓度杂质扩散层的表面形成的硅化物层；从硅化物层的端部延伸至上述接触孔的侧壁上的氮化金属层；以及在硅化物层和氮化金属层上形成的布线。
最好用包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的化合物半导体层形成上述DMOS晶体管的沟道区。
本发明的另一方面的半导体器件具备：第1导电类型的半导体衬底；在半导体衬底上隔着绝缘膜形成的第2导电类型的半导体层；在半导体层表面上有选择地形成的场绝缘膜；从半导体层表面抵达半导体衬底，将各元件进行隔离的元件隔离区；贯通半导体层抵达绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的化合物半导体层；在化合物半导体层上隔着栅绝缘膜形成的DMOS晶体管的栅电极；在半导体层的表面形成的、具有作为第1双极晶体管的基区的功能的第1导电类型的第1杂质扩散层；在半导体层的表面形成的、具有作为电阻的功能的第1导电类型的第2杂质扩散层；在半导体层的表面形成的、具有作为第2双极晶体管的发射区和集电区的功能的第1导电类型的第3和第4杂质扩散层；在化合物半导体层的表面形成的、具有作为DMOS晶体管的背栅区的功能的第1导电类型的第5杂质扩散层；在半导体层的表面形成的、具有作为DMOS晶体管的漏的功能的、具有含有浓度相对低的第2导电类型的杂质的低浓度区和含有浓度相对高的第2导电类型的杂质的第1高浓度区的第6杂质扩散层；在半导体层的表面形成的、具有作为第1双极晶体管的发射区引出层和集电区引出层的功能的第2导电类型的第7和第8杂质扩散层；在半导体层的表面形成的、具有作为第2双极晶体管的基区引出层的功能的第2导电类型的第9杂质扩散层；在化合物半导体层的表面形成的、具有作为DMOS晶体管的源的功能的、用含有与第1高浓度区相同程度的浓度的第2导电类型的杂质的第2高浓度区构成的第10杂质扩散层。
本发明的再一方面的半导体器件具备：第1导电类型的半导体衬底；在半导体衬底上隔着绝缘膜形成的第2导电类型的半导体层；在半导体层表面上有选择地形成的场绝缘膜；从半导体层表面抵达半导体衬底，将各元件进行隔离的元件隔离区；贯通半导体层抵达绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的、形成构成第1双极晶体管的基区的区域的第1导电类型的第1化合物半导体层；贯通半导体层抵达绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的、形成构成第2双极晶体管的发射区和集电区的区域的第2和第3化合物半导体层；贯通半导体层抵达绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的、形成DMOS晶体管的沟道区及其正下方的区域的第4化合物半导体层；在第4化合物半导体层上隔着栅绝缘膜形成的DMOS晶体管的栅电极；在半导体层的表面，与第1化合物半导体层的周围相接触而形成的、具有作为第1双极晶体管的基区引出层的功能的第1导电类型的第1杂质扩散层；在半导体层的表面形成的、具有作为电阻的功能的第1导电类型的第2杂质扩散层；在第2和第3化合物半导体层的表面形成的、具有作为第2双极晶体管的发射区引出层和集电区引出层的功能的第1导电类型的第3和第4杂质扩散层；在第4化合物半导体层的表面形成的、具有作为DMOS晶体管的背栅区的功能的第1导电类型的第5杂质扩散层；在半导体层的表面形成的、具有作为DMOS晶体管的漏的功能的、具有含有浓度相对低的第2导电类型的杂质的低浓度区和含有浓度相对高的第2导电类型的杂质的第1高浓度区的第6杂质扩散层；在半导体层的表面形成的、具有作为第1双极晶体管的发射区引出层和集电区引出层的功能的第2导电类型的第7和第8杂质扩散层；在半导体层的表面形成的、具有作为第2双极晶体管的基区引出层的功能的第2导电类型的第9杂质扩散层；在第4化合物半导体层的表面形成的、具有作为DMOS晶体管的源的功能的、由含有与第1高浓度区相同程度的浓度的第2导电类型的杂质的第2高浓度区构成的第10杂质扩散层。
最好以抵达上述绝缘膜的方式形成上述第1至第10杂质扩散层。另外，最好是第1杂质扩散层具有向外部突出的多个第1突出区，第8杂质扩散层具有向第1突出区之间、向内部突出的第2突出区。另外，最好使第1、第7和第8杂质扩散层的形状为同心圆形状。
另外，上述的半导体器件最好用构成下层部的第1半导体层和构成上层部的第2半导体层的叠层结构构成DMOS晶体管的栅电极，并且还具备：在第1杂质扩散层上用第2半导体层形成的第1双极晶体管的基区引出电极；以及在第7杂质扩散层上用与基区引出电极以绝缘膜隔离的第3半导体层形成的第1双极晶体管的发射区引出电极。
另外，最好借助于从第1半导体层向栅电极的第2半导体层扩散第2导电类型的杂质，使栅电极的第2半导体层成为第2导电类型，用第2半导体层形成的第1双极晶体管的基区引出电极为第1导电类型。
本发明的半导体器件的制造方法是具备：具有第1导电类型的基区的第1双极晶体管；具有第2导电类型的基区的第2双极晶体管；以及DMOS晶体管的半导体器件的制造方法，该方法包括如下各工序。在第1导电类型的半导体衬底上形成第2导电类型的半导体层。在半导体层的表面上有选择地形成场绝缘膜。借助于在半导体层的表面有选择地引入第1导电类型的杂质，形成从半导体层的表面抵达半导体衬底，将各元件进行隔离的元件隔离区。在半导体层上隔着栅绝缘膜形成DMOS晶体管的栅电极。借助于在半导体层的表面有选择地引入第1导电类型的杂质，形成从DMOS晶体管的源侧抵达栅电极之下的阱区。借助于在半导体层的表面有选择地引入第1导电类型的杂质，形成具有作为第1双极晶体管的基区的功能的第1杂质扩散层、具有作为电阻的功能的第2杂质扩散层、具有作为第2双极晶体管的发射区和集电区的功能的第3和第4杂质扩散层、在阱区的表面形成具有作为DMOS晶体管的背栅区的功能的第5杂质扩散层。借助于对半导体层有选择地引入第2导电类型的杂质，形成DMOS晶体管的漏的低浓度区。借助于对半导体层有选择地引入第2导电类型的杂质，形成具有作为DMOS晶体管的漏的功能的第6杂质扩散层、具有作为第1双极晶体管的发射区引出层和集电区引出层的功能的第7和第8杂质扩散层、具有作为第2双极晶体管的基区引出层的功能的第9杂质扩散层、具有作为DMOS晶体管的源的功能的第10杂质扩散层。
上述半导体器件制造方法最好还包括如下各工序。形成覆盖第1和第2双极晶体管以及DMOS晶体管的层间绝缘膜。在层间绝缘膜上形成从第1杂质扩散层抵达第10杂质扩散层和DMOS晶体管的栅电极的接触孔。形成使从第1杂质扩散层抵达第5杂质扩散层的接触孔露出、覆盖从第6杂质扩散层抵达第10杂质扩散层和DMOS晶体管的栅电极的接触孔的掩模。利用掩模对第1杂质扩散层以及第3至第5杂质扩散层的表面引入第1导电类型的杂质，形成高浓度杂质扩散层。除掉掩模。在层间绝缘膜上形成金属膜，以便在接触孔内延伸。通过在氮气氛中对金属膜进行热处理，在高浓度杂质扩散层的表面形成硅化物层，同时使接触孔的侧壁上的金属膜成为氮化金属层。在硅化物层上和氮化金属层上形成布线。
上述制造方法最好还包括：在阱区形成前在半导体层的整个面上形成绝缘膜的工序；在绝缘膜上形成使阱区的表面露出的开口部的工序；在露出的阱区的表面上形成包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的化合物半导体层的工序，栅电极的形成工序最好包含隔着栅绝缘膜在化合物半导体层上形成栅电极的工序。
本发明的另一方面的半导体器件制造方法是具备：具有第1导电类型的基区的第1双极晶体管；具有第2导电类型的基区的第2双极晶体管；以及DMOS晶体管的半导体器件的制造方法，该方法包括如下各工序。在第2导电类型的第1半导体衬底上形成第1沟槽。在第1沟槽内埋入包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的化合物半导体层。将第1导电类型的第2半导体衬底隔着第1绝缘膜结合到第1半导体衬底上。通过将第1半导体衬底的厚度减薄，使化合物半导体层露出。形成贯通第1半导体衬底抵达第1绝缘膜的第2沟槽。经第2绝缘膜将第3绝缘膜或半导体膜埋入第2沟槽内。在第1半导体衬底表面上有选择地形成场绝缘膜。在化合物半导体层上经栅绝缘膜形成DMOS晶体管的栅电极。通过对第1半导体衬底和化合物半导体层有选择地引入第1导电类型的杂质，形成具有作为第1双极晶体管的基区的功能的第1杂质扩散层、具有作为电阻的功能的第2杂质扩散层、具有作为第2双极晶体管的发射区和集电区的功能的第3和第4杂质扩散层、在化合物半导体层的表面上形成具有作为DMOS晶体管的背栅区的功能的第5杂质扩散层。通过对第1半导体衬底有选择地引入第2导电类型的杂质，形成DMOS晶体管的漏的低浓度区。通过对第1半导体衬底和化合物半导体层有选择地引入第2导电类型的杂质，形成具有作为DMOS晶体管的漏的功能的第6杂质扩散层、具有作为第1双极晶体管的发射区引出层和集电区引出层的功能的第7和第8杂质扩散层、具有作为第2双极晶体管的基区引出层的功能的第9杂质扩散层、具有作为DMOS晶体管的源的功能的第10杂质扩散层。
形成DMOS晶体管的栅电极的工序最好包括：在第1半导体衬底上和化合物半导体层上依次形成栅绝缘膜和第2导电类型的第1半导体层的工序；通过对第1半导体层构制图形，除掉形成第1杂质扩散层的区域上的栅绝缘膜和第1半导体层的工序；形成未掺杂的第2半导体层，使其覆盖第1半导体层的工序；对构成第1双极晶体管的基区引出电极的第2半导体层的部分引入第1导电类型的杂质的工序；通过在第2半导体层上淀积第1层间绝缘膜，对第1层间绝缘膜和第2半导体层构制图形，在形成第7杂质扩散层的区域上形成开口部的工序；通过在第1层间绝缘膜上淀积第2层间绝缘膜，对该第2层间绝缘膜进行各向异性刻蚀，在开口部的侧壁上形成侧壁衬垫的工序；在第2层间绝缘膜上形成第3半导体层，对该第3半导体层构制图形，形成第1双极晶体管的发射区引出电极的工序；除掉第1层间绝缘膜的工序；通过对第1和第2半导体层构制图形，形成第1双极晶体管的基区引出电极和DMOS晶体管的栅电极的工序。
最好使引入第1半导体层的第2导电类型的杂质浓度高于引入第2半导体层的第1导电类型的杂质浓度，以便对第2半导体层扩散来自上述第1半导体层的第2导电类型的杂质，使第2半导体层能够转变为第2导电类型。
本发明的再一方面的半导体器件制造方法是具备：具有第1导电类型的基区的第1双极晶体管；具有第2导电类型的基区的第2双极晶体管；以及DMOS晶体管的半导体器件的制造方法，该方法包括如下各工序。在第2导电类型的第1半导体衬底上隔开一定间隔地形成第1至第4沟槽。在第1至第4沟槽内分别埋入包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的第1至第4化合物半导体层。将第1导电类型的第2半导体衬底隔着第1绝缘膜结合到第1半导体衬底上。通过将第1半导体衬底的厚度减薄，使第1至第4化合物半导体层露出。形成贯通第1半导体衬底抵达第1绝缘膜的第5沟槽。经第2绝缘膜将第3绝缘膜或半导体膜埋入第5沟槽内。在第1半导体衬底表面上有选择地形成场绝缘膜。在第4化合物半导体层上经栅绝缘膜形成DMOS晶体管的栅电极。通过在第1半导体衬底和第2至第4化合物半导体层上有选择地引入第1导电类型的杂质，形成具有作为第1双极晶体管的基区引出层的功能的第1杂质扩散层的一部分、具有作为电阻的功能的第2杂质扩散层、在第2和第3化合物半导体层的表面形成具有作为第2双极晶体管的发射区引出层和集电区引出层的功能的第3和第4杂质扩散层、在第4化合物半导体层的表面形成具有作为DMOS晶体管的背栅区的功能的第5杂质扩散层。通过对第1半导体衬底有选择地引入第2导电类型的杂质，形成DMOS晶体管的漏的低浓度区。通过对第1半导体衬底、第1和第4化合物半导体层有选择地引入第2导电类型的杂质，形成具有作为DMOS晶体管的漏的功能的第6杂质扩散层、具有作为第1双极晶体管的发射区引出层和集电区引出层的功能的第7和第8杂质扩散层、具有作为第2双极晶体管的基区引出层的功能的第9杂质扩散层、在第4化合物半导体层表面形成具有作为DMOS晶体管的源的功能的第10杂质扩散层。
上述第1至第10杂质扩散层的形成工序最好包含以抵达第1绝缘膜的方式形成第1至第10杂质扩散层的工序。
虽然详细说明并展现了本发明，但这仅仅是例示性的，而非限制性的，可以明白地理解，发明的宗旨和范围只是被所附的权利要求范围限定。

Claims (14)

1、一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上形成的第2导电类型的半导体层；
在上述半导体层表面上有选择地形成的场绝缘膜；
从上述半导体层表面抵达上述半导体衬底，将各元件进行隔离的第1导电类型的元件隔离区；
在上述半导体层上经栅绝缘膜形成的DMOS(双扩散金属-氧化物-半导体)晶体管的栅电极；
在上述半导体层的表面形成的、从DMOS晶体管的源侧抵达上述栅电极之下的第1导电类型的阱区；
在上述半导体层的表面形成的、具有作为第1双极晶体管的基区的功能的第1导电类型的第1杂质扩散层；
在上述半导体层的表面形成的、具有作为电阻的功能的第1导电类型的第2杂质扩散层；
在上述半导体层的表面形成的、具有作为第2双极晶体管的发射区和集电区的功能的第1导电类型的第3和第4杂质扩散层；
在上述阱区的表面形成的、具有作为上述DMOS晶体管的背栅区的功能的第1导电类型的第5杂质扩散层；
在上述半导体层的表面形成的、具有作为上述DMOS晶体管的漏的功能的、具有含有浓度相对低的第2导电类型的杂质的低浓度区和含有浓度相对高的第2导电类型的杂质的第1高浓度区的第6杂质扩散层；
在上述半导体层的表面形成的、具有作为上述第1双极晶体管的发射区引出层和集电区引出层的功能的第2导电类型的第7和第8杂质扩散层；
在上述半导体层的表面形成的、具有作为第2双极晶体管的基区引出层的功能的第2导电类型的第9杂质扩散层；
在上述阱区的表面形成的、具有作为上述DMOS晶体管的源的功能的、用含有与上述第1高浓度区相同程度的浓度的第2导电类型的杂质的第2高浓度区构成的第10杂质扩散层。
2、如权利要求1所述的半导体器件，其特征在于：
上述第1双极晶体管是npn双极晶体管，上述第2双极晶体管是pnp双极晶体管，
上述第2双极晶体管的发射极与电源端子连接，
上述第2双极晶体管的基极与输入端子连接，
上述第2双极晶体管的集电极与上述第1双极晶体管的基极连接，
上述第1双极晶体管的集电极经电阻与上述电源端子连接，
上述第1双极晶体管的发射极与输出端子和上述DMOS晶体管的漏连接，
上述DMOS晶体管的栅与反转输入端子连接，
上述DMOS晶体管的源和上述背栅区接地。
3、如权利要求1所述的半导体器件，其特征在于：
还具备：
覆盖上述第1双极晶体管、上述第2双极晶体管和上述DMOS晶体管，具有从上述第1杂质扩散层抵达第10杂质扩散层和上述DMOS晶体管的栅电极的接触孔的层间绝缘膜；
在位于上述接触孔正下方的上述第1、第2、第3、第4和第5杂质扩散层的表面形成的第1导电类型的高浓度杂质扩散层；
在上述高浓度杂质扩散层的表面形成的硅化物层；
从上述硅化物层的端部延伸至上述接触孔的侧壁上的氮化金属层；以及
在上述硅化物层和氮化金属层上形成的布线。
4、如权利要求1所述的半导体器件，其特征在于：
用包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的化合物半导体层形成上述DMOS晶体管的沟道区。
5、一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上隔着绝缘膜形成的第2导电类型的半导体层；
在上述半导体层表面上有选择地形成的场绝缘膜；
从上述半导体层表面抵达上述半导体衬底，将各元件进行隔离的元件隔离区；
贯通上述半导体层抵达上述绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的化合物半导体层；
在上述化合物半导体层上隔着栅绝缘膜形成的DMOS(双扩散金属-氧化物-半导体)晶体管的栅电极；
在上述半导体层的表面形成的、具有作为第1双极晶体管的基区的功能的第1导电类型的第1杂质扩散层；
在上述半导体层的表面形成的、具有作为电阻的功能的第1导电类型的第2杂质扩散层；
在上述半导体层的表面形成的、具有作为第2双极晶体管的发射区和集电区的功能的第1导电类型的第3和第4杂质扩散层；
在上述化合物半导体层的表面形成的、具有作为上述DMOS晶体管的背栅区的功能的第1导电类型的第5杂质扩散层；
在上述半导体层的表面形成的、具有作为上述DMOS晶体管的漏的功能的、具有含有浓度相对低的第2导电类型的杂质的低浓度区和含有浓度相对高的第2导电类型的杂质的第1高浓度区的第6杂质扩散层；
在上述半导体层的表面形成的、具有作为上述第1双极晶体管的发射区引出层和集电区引出层的功能的第2导电类型的第7和第8杂质扩散层；
在上述半导体层的表面形成的、具有作为第2双极晶体管的基区引出层的功能的第2导电类型的第9杂质扩散层；
在上述化合物半导体层的表面形成的、具有作为上述DMOS晶体管的源的功能的、用含有与上述第1高浓度区相同程度的浓度的第2导电类型的杂质的第2高浓度区构成的第10杂质扩散层。
6、一种半导体器件，其特征在于：
具备：
第1导电类型的半导体衬底；
在上述半导体衬底上隔着绝缘膜形成的第2导电类型的半导体层；
在上述半导体层表面上有选择地形成的场绝缘膜；
从上述半导体层表面抵达上述半导体衬底，将各元件进行隔离的元件隔离区；
贯通上述半导体层抵达上述绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的、形成构成第1双极晶体管的基区的区域的第1导电类型的第1化合物半导体层；
贯通上述半导体层抵达上述绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的、形成构成第2双极晶体管的发射区和集电区的区域的第2和第3化合物半导体层；
贯通上述半导体层抵达上述绝缘膜的、包含硅和锗(Ge)，或者硅、锗和碳的、形成DMOS(双扩散金属-氧化物-半导体)晶体管的沟道区及其正下方的区域的第4化合物半导体层；
在上述第4化合物半导体层上隔着栅绝缘膜形成的上述DMOS晶体管的栅电极；
在上述半导体层的表面，与上述第1化合物半导体层的周围相接触而形成的、具有作为上述第1双极晶体管的基区引出层的功能的第1导电类型的第1杂质扩散层；
在上述半导体层的表面形成的、具有作为电阻的功能的第1导电类型的第2杂质扩散层；
在上述第2和第3化合物半导体层的表面形成的、具有作为第2双极晶体管的发射区引出层和集电区引出层的功能的第1导电类型的第3和第4杂质扩散层；
在上述第4化合物半导体层的表面形成的、具有作为上述DMOS晶体管的背栅区的功能的第1导电类型的第5杂质扩散层；
在上述半导体层的表面形成的、具有作为上述DMOS晶体管的漏的功能的、具有含有浓度相对低的第2导电类型的杂质的低浓度区和含有浓度相对高的第2导电类型的杂质的第1高浓度区的第6杂质扩散层；
在上述半导体层的表面形成的、具有作为上述第1双极晶体管的发射区引出层和集电区引出层的功能的第2导电类型的第7和第8杂质扩散层；
在上述半导体层的表面形成的、具有作为第2双极晶体管的基区引出层的功能的第2导电类型的第9杂质扩散层；
在上述第4化合物半导体层的表面形成的、具有作为上述DMOS晶体管的源的功能的、由含有与上述第1高浓度区相同程度的浓度的第2导电类型的杂质的第2高浓度区构成的第10杂质扩散层。
7、如权利要求6所述的半导体器件，其特征在于：
以抵达上述绝缘膜的方式形成上述第1至第10杂质扩散层。
8、如权利要求7所述的半导体器件，其特征在于：
上述第1杂质扩散层具有向外部突出的多个第1突出区，
上述第8杂质扩散区具有向上述第1突出区之间、向内部突出的第2突出区。
9、如权利要求8所述的半导体器件，其特征在于：
使上述第1、第7和第8杂质扩散层的形状为同心圆形状。
10、如权利要求6所述的半导体器件，其特征在于：
由构成下层部的第1半导体层和构成上层部的第2半导体层的叠层结构构成上述DMOS晶体管的栅电极，
并且还具备：
在上述第1杂质扩散层上用上述第2半导体层形成的上述第1双极晶体管的基区引出电极；以及
在上述第7杂质扩散层上用与上述基区引出电极以绝缘膜隔离的第3半导体层形成的上述第1双极晶体管的发射区引出电极。
11、如权利要求10所述的半导体器件，其特征在于：
借助于从上述第1半导体层向上述栅电极的第2半导体层扩散第2导电类型的杂质，使上述栅电极的第2半导体层成为第2导电类型，
用上述第2半导体层形成的上述第1双极晶体管的上述基区引出电极为第1导电类型。
12、一种半导体器件的制造方法，它是具备：具有第1导电类型的基区的第1双极晶体管；具有第2导电类型的基区的第2双极晶体管；以及DMOS(双扩散金属-氧化物-半导体)晶体管的半导体器件的制造方法，其特征在于：
包括：
在第1导电类型的半导体衬底上形成的第2导电类型的半导体层的工序；
在上述半导体层表面上有选择地形成场绝缘膜的工序；
借助于在上述半导体层的表面有选择地引入第1导电类型的杂质，形成从上述半导体层表面抵达上述半导体衬底，将各元件进行隔离的元件隔离区的工序；
在上述半导体层上隔着栅绝缘膜形成上述DMOS晶体管的栅电极的工序；
借助于在上述半导体层的表面有选择地引入第1导电类型的杂质，形成从上述DMOS晶体管的源侧抵达上述栅电极之下的阱区的工序；
借助于在上述半导体层的表面有选择地引入第1导电类型的杂质，形成具有作为第1双极晶体管的基区的功能的第1杂质扩散层、具有作为电阻的功能的第2杂质扩散层、具有作为第2双极晶体管的发射区和集电区的功能的第3和第4杂质扩散层、在上述阱区的表面形成具有作为上述DMOS晶体管的背栅区的功能的第5杂质扩散层的工序；
借助于对上述半导体层有选择地引入第2导电类型的杂质，形成上述DMOS晶体管的漏的低浓度区的工序；
借助于对上述半导体层有选择地引入第2导电类型的杂质，形成具有作为上述DMOS晶体管的漏的功能的第6杂质扩散层、具有作为上述第1双极晶体管的发射区引出层和集电区引出层的功能的第7和第8杂质扩散层、具有作为上述第2双极晶体管的基区引出层的功能的第9杂质扩散层、具有作为上述DMOS晶体管的源的功能的第10杂质扩散层的工序。
13、一种半导体器件的制造方法，它是具备：具有第1导电类型的基区的第1双极晶体管；具有第2导电类型的基区的第2双极晶体管；以及DMOS(双扩散金属-氧化物-半导体)晶体管的半导体器件的制造方法，其特征在于：
包括：
在第2导电类型的第1半导体衬底上形成第1沟槽的工序；
在上述第1沟槽内埋入包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的化合物半导体层的工序；
将第1导电类型的第2半导体衬底隔着第1绝缘膜结合到上述第1半导体衬底上的工序；
借助于将上述第1半导体衬底的厚度减薄，使上述化合物半导体层露出的工序；
形成贯通上述第1半导体衬底抵达上述第1绝缘膜的第2沟槽的工序；
经第2绝缘膜将第3绝缘膜或半导体膜埋入上述第2沟槽内的工序；
在上述第1半导体衬底表面上有选择地形成场绝缘膜的工序；
在上述化合物半导体层上隔着栅绝缘膜形成上述DMOS晶体管的栅电极的工序；
借助于对上述第1半导体衬底和上述化合物半导体层有选择地引入第1导电类型的杂质，形成具有作为上述第1双极晶体管的基区的功能的第1杂质扩散层、具有作为电阻的功能的第2杂质扩散层、具有作为上述第2双极晶体管的发射区和集电区的功能的第3和第4杂质扩散层、在上述化合物半导体层的表面上形成具有作为上述DMOS晶体管的背栅区的功能的第5杂质扩散层的工序；
借助于对上述第1半导体衬底有选择地引入第2导电类型的杂质，形成上述DMOS晶体管的漏的低浓度区的工序；以及
借助于对上述第1半导体衬底和上述化合物半导体层有选择地引入第2导电类型的杂质，形成具有作为上述DMOS晶体管的漏的功能的第6杂质扩散层、具有作为上述第1双极晶体管的发射区引出层和集电区引出层的功能的第7和第8杂质扩散层、具有作为上述第2双极晶体管的基区引出层的功能的第9杂质扩散层、具有作为上述DMOS晶体管的源的功能的第10杂质扩散层的工序。
14、一种半导体器件的制造方法，它是具备：具有第1导电类型的基区的第1双极晶体管；具有第2导电类型的基区的第2双极晶体管；以及DMOS(双扩散金属-氧化物-半导体)晶体管的半导体器件的制造方法，其特征在于：
包括：
在第2导电类型的第1半导体衬底上隔开一定间隔地形成第1至第4沟槽的工序；
在上述第1至第4沟槽内分别埋入包含硅和锗(Ge)，或者硅、锗和碳的第1导电类型的第1至第4化合物半导体层的工序；
将第1导电类型的第2半导体衬底隔着第1绝缘膜结合到上述第1半导体衬底上的工序；
借助于将上述第1半导体衬底的厚度减薄，使上述第1至第4化合物半导体层露出的工序；
形成贯通上述第1半导体衬底抵达上述第1绝缘膜的第5沟槽的工序；
经第2绝缘膜将第3绝缘膜或半导体膜埋入上述第5沟槽内的工序；
在上述第1半导体衬底表面上有选择地形成场绝缘膜的工序；
在上述第4化合物半导体层上隔着栅绝缘膜形成上述DMOS晶体管的栅电极的工序；
在上述第1半导体衬底和上述第2至第4化合物半导体层上有选择地引入第1导电类型的杂质，形成具有作为上述第1双极晶体管的基区引出层的功能的第1杂质扩散层的一部分、具有作为电阻的功能的第2杂质扩散层、在上述第2和第3化合物半导体层的表面形成具有作为上述第2双极晶体管的发射区引出层和集电区引出层的功能的第3和第4杂质扩散层、在上述第4化合物半导体层的表面形成具有作为上述DMOS晶体管的背栅区的功能的第5杂质扩散层的工序；
借助于对上述第1半导体衬底有选择地引入第2导电类型的杂质，形成上述DMOS晶体管的漏的低浓度区的工序；以及
借助于对上述第1半导体衬底、上述第1和第4化合物半导体层有选择地引入第2导电类型的杂质，形成具有作为上述DMOS晶体管的漏的功能的第6杂质扩散层、具有作为上述第1双极晶体管的发射区引出层和集电区引出层的功能的第7和第8杂质扩散层、具有作为上述第2双极晶体管的基区引出层的功能的第9杂质扩散层、在上述第4化合物半导体层表面形成具有作为上述DMOS晶体管的源的功能的第10杂质扩散层的工序。
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