CN1231978C - 绝缘栅型半导体装置 - Google Patents

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Abstract

本发明提供一种高速、并且不使用外部电路就能够抑制开关噪音的绝缘栅型半导体装置。包括例如选择性地形成在n-漂移层(11)的表面的多个P基极层(12)，分别形成在各P基极层(12)的表面的n+源极层(13)，形成在n-漂移层(11)的背面侧的n+漏极层(15)，与该n+漏极层(15)连接的漏极(21)，与P基极层(12)及n+源极层(13)连接的多个源电极(22)，通过栅极绝缘膜(23)形成在源电极(22)之间的栅极电极(24)，选择性地设置在该栅极电极(24)下面的n-漂移层(11)的表面、与P基极层(12)的一个连接并具有比P基极层(12)低的不纯物浓度的p层(14)构成。

Description

绝缘栅型半导体装置
技术领域
本发明涉及一种电力控制中使用的绝缘栅型半导体装置，特别涉及一种开关用功率MOSFET(金属氧化物半导体场效应管)或IGBT(绝缘栅双极场效应晶体管)等的MOS(金属氧化物半导体)栅极(gate)元件。
背景技术
开关电源等电源电路的小型化对提高开关频率有效。即，对减小电源电路内的电感或电容等无源元件有效。但是，如果提高开关的频率，则会增加MOSFET或者IGBT等开关元件的开关损失。开关损失的增加会招致电源功率的低下。因此，电源电路的小型化必须降低开关元件的高速化所带来的损失。
现在，正在缩短作为开关元件使用的MOSFET或IGBT等的MOS栅极元件中的栅极长度。由此减小栅极与漏极相对的面积。通过这样减小栅·漏极间电容使MOS栅极元件高速化。
但是，如果为了高速化而减小栅·漏极间电容，将引起包括配线的寄生电感与开关元件电容之间的共振。这将成为引起开关时高频噪音(开关噪音)的主要因素。为了抑制这样的开关噪音，必须进行软开关。或者，无疑必须在门驱动电路上下工夫。这样，开关噪音的抑制会伴随成本的增加。
如上所述，以往通过减小栅·漏极间电容虽然可以高速化，但必须抑制开关噪音，因此，存在必须进行软开关或使用滤波电路等外部电路这样的问题。
发明内容
因此，本发明的目的就是要提供一种高速、并且不使用外部电路就能够抑制开关噪音的绝缘栅型半导体装置。
为了达到上述目的，本发明的绝缘栅型半导体装置包括：第1导电型第1半导体层，选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极，形成在所述第1导电型第1半导体层的背面侧的第4半导体层，与所述第4半导体层连接的第2主电极，通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型第1半导体层的各表面上的控制电极，至少1个设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层。
或者，本发明的绝缘栅型半导体装置包括：第1导电型第1半导体层，选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极，形成在所述第1导电型第1半导体层的背面侧的第4半导体层，与所述第4半导体层连接的第2主电极，通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型第1半导体层的各表面上的控制电极，至少1个设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；在所述第2主电极上施加电压时的所述控制电极与所述第2主电极之间的电容在低电压下减小，在高电压时一定或者增加这样构成着。
或者，本发明的绝缘栅型半导体装置包括：第1导电型第1半导体层，选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极，形成在所述第1导电型第1半导体层的背面侧的第4半导体层，与所述第4半导体层连接的第2主电极，通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型第1半导体层的各表面上的控制电极，至少1个设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；在施加到所述第2主电极上的电压为额定电压的1/3到2/3时，所述控制电极与所述第2主电极之间的电容开始增加。
或者，本发明的绝缘栅型半导体装置包括：第1导电型第1半导体层，选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极，形成在所述第1导电型第1半导体层的背面侧的第4半导体层，与所述第4半导体层连接的第2主电极，通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型第1半导体层的各表面上的控制电极，至少1个设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；在施加到所述第2主电极上的电压为额定电压的1/3到2/3时，所述至少1个第2导电型第5半导体层完全耗尽这样构成着。
或者，本发明的绝缘栅型半导体装置包括第1单元和第2单元，第1单元至少包括：选择性地形成在第1导电型第1半导体层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；第2单元至少包括：选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层，设置在相邻的所述第2导电型第2半导体层之间、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层。
或者，本发明的绝缘栅型半导体装置包括第1单元和第2单元，第1单元至少包括：选择性地形成在第1导电型第1半导体层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；第2单元至少包括：选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层，设置在相邻的所述第2导电型第2半导体层之间、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；所述第1导电型第1半导体层上设置有具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层；所述第1单元的相邻的所述第2导电型第2半导体层之间设置有具有比所述第1导电型低电阻层低的不纯物浓度的第1导电型第7半导体层。
或者，本发明的绝缘栅型半导体装置包括：第1导电型第1半导体层，设置在所述第1导电型第1半导体层上、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，选择性地形成在所述第1导电型低电阻层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极，形成在所述第1导电型第1半导体层的背面侧的第4半导体层，与所述第4半导体层连接的第2主电极，通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型低电阻层的各表面上的控制电极，多个设置在所述第1导电型低电阻层上、分别与相邻的所述第2导电型第2半导体层相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；所述多个第2导电型第5半导体层之间设置有具有比所述第1导电型低电阻层低的不纯物浓度的第1导电型第7半导体层。
或者，本发明的绝缘栅型半导体装置包括：第1导电型第1半导体层，设置在所述第1导电型第1半导体层上、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，选择性地形成在所述第1导电型低电阻层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极，形成在所述第1导电型第1半导体层的背面侧的第4半导体层，与所述第4半导体层连接的第2主电极，通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型低电阻层的各表面上的控制电极，多个设置在所述第1导电型低电阻层上、分别与相邻的所述多个第2导电型第2半导体层相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层。
如果采用本发明的绝缘栅型半导体装置，通过施加一定程度的高电压，切断时能够耗尽第2导电型第5半导体层。由此能够不损害高速性地抑制切断时的峰突电压。
发明效果
如上述详细叙述的那样，如果采用本发明，能够提供一种高速、并且不使用外部电路就能够抑制开关噪音的绝缘栅型半导体装置。
附图说明
图1将本发明的第1实施形态所涉及的纵型功率MOSFET的示例的一部分切开，表示其结构的透视图
图2将图1所示MOSFET中栅·漏极间电容对源·漏间电压的依存性与以往结构的MOSFET的相对比的特性示意图
图3将图1所示的MOSFET中切断时的漏极电压波形及漏极电流波形分别与以往结构的MOSFET相对比的特性示意图
图4将本发明的第1实施形态所涉及的纵型功率MOSFET的其他示例的一部分切开，表示其结构的透视图
图5将本发明的第1实施形态所涉及的纵型功率MOSFET的再其他的示例的一部分切开，表示其结构的透视图
图6将本发明的第1实施形态所涉及的MOSFET的切断波形与以往结构的MOSFET相对比的特性示意图
图7表示在本发明的第1实施形态所涉及的MOSFET中改变栅极下p层的面积时的切断功率损失的变化的特性图
图8表示在本发明的第1实施形态所涉及的MOSFET中改变栅极下p层的净含量时的切断功率损失的变化的特性图
图9表示本发明的第1实施形态所涉及的MOSFET中P基极层的间隔与栅极下p层的最大净含量的关系的特性图
图10表示本发明的第2实施形态所涉及的功率MOSFET的结构示例的主要部分的剖视图
图11表示本发明的第3实施形态所涉及的功率MOSFET的结构示例的主要部分的剖视图
图12表示本发明的第3实施形态所涉及的功率MOSFET的其他结构的示例的主要部分的剖视图
图13表示本发明的第4实施形态所涉及的功率MOSFET的结构示例的主要部分发剖视图
图14表示本发明的第4实施形态所涉及的功率MOSFET的其他结构示例的主要部分的剖视图
图15将本发明的第5实施形态所涉及的功率MOSFET的示例的一部分切开，表示其结构的透视图
图16将本发明的第6实施形态所涉及的功率MOSFET的示例的一部分切开，表示其结构的透视图
图17将本发明的第6实施形态所涉及的功率MOSFET的其他示例的一部分切开，表示其结构的透视图
图18将本发明的第6实施形态所涉及的功率MOSFET的再其他的示例的一部分切开，表示其结构的透视图
图19表示本发明的第6实施形态所涉及的功率MOSFET中栅极下p层的配置模式的一例的俯视图
图20表示本发明的第6实施形态所涉及的功率MOSFET中栅极下p层的配置模式的其他示例的俯视图
图21表示本发明的第6实施形态所涉及的功率MOSFET中栅极下p层的配置模式的再其他的示例的俯视图
图22表示本发明的第7实施形态所涉及的、用于IGBT时的不例的主要部分的剖视图
图23表示本发明的第7实施形态所涉及的IGBT的其他结构的示例的主要部分的剖视图
图24表示本发明的第7实施形态所涉及的IGBT的再其他的结构示例的主要部分的剖视图
图25表示本发明的第8实施形态所涉及的功率MOSFET的结构示例的主要部分的剖视图
图26表示本发明的第8实施形态所涉及的、用于IGBT时的示例的主要部分的剖视图
图27表示本发明的第9实施形态所涉及的功率MOSFET的结构示例的主要部分的剖视图
图28表示本发明的第9实施形态所涉及的功率MOSFET的其他结构的示例的主要部分的剖视图
图29表示本发明的第10实施形态所涉及的、在图1所示结构的MOSFET中栅极下p层的面积比与栅极下p层的最大净含量的关系的特性图
图30表示在图1所示结构的MOSFET中P基极层的深度与栅极下p层的最大净含量的关系的特性示意图
图31表示在图1所示结构的MOSFET中n低电阻层的剂量与栅极下p层的最大净含量的关系的特性示意图
图32表示在图1所示结构的MOSFET中栅极下p层的面积比与栅极下p层的最小净含量的关系的特性示意图
图33表示在图1所示结构的MOSFET中P基极层的间隔与栅极下p层的最小净含量的关系的特性示意图
图34表示在图1所示结构的MOSFET中P基极层的深度与栅极下p层的最小净含量的关系的特性示意图
图35表示在图1所示结构的MOSFET中n低电阻层的剂量与栅极下p层的最小净含量的关系的特性示意图
图36将栅极的一部分切开，表示本发明的第11实施形态所涉及的功率MOSFET的结构示例的俯视图
图37将栅极的一部分切开，表示本发明的第11实施形态所涉及的功率MOSFET的其他结构的示例的俯视图
图38将栅极的一部分切开，表示本发明的第11实施形态所涉及的功率MOSFET的再其他的结构的示例的俯视图
图39将栅极的一部分切开，表示本发明的第11实施形态所涉及的功率MOSFET的再其他的结构的示例的俯视图
图40表示本发明的第12实施形态所涉及的功率MOSFET的一个示例的结构图
图41表示用于说明图40所示的功率MOSFET的制造过程的工序剖面图
图42表示本发明的第12实施形态所涉及的功率MOSFET的其他示例的结构图
图43将栅极的一部分切开，表示本发明的第12实施形态所涉及的功率MOSFET的再其他的结构的示例的俯视图
图44将栅极的一部分切开，表示本发明的第12实施形态所涉及的功率MOSFET的再其他的结构的示例的俯视图
图45表示在本发明的第12实施形态所涉及的功率MOSFET中将栅极配置成带状时的其他示例的结构图
图46表示在本发明的第12实施形态所涉及的功率MOSFET中将栅极配置成格子状时的其他示例的结构图
图47表示在本发明的第12实施形态所涉及的功率MOSFET中将栅极配置成格子状时的再其他的示例的结构图
图48表示本发明的第13实施形态所涉及的功率MOSFET的结构示例的剖视图
图49将栅极的一部分切开，表示本发明的第14实施形态所涉及的功率MOSFET的结构示例的俯视图
图50将栅极的一部分切开，表示本发明的第15实施形态所涉及的功率MOSFET的结构示例的俯视图
图51将栅极的一部分切开，表示本发明的第16实施形态所涉及的功率MOSFET的结构示例的俯视图
图52将本发明的第16实施形态所涉及的功率MOSFET的其他示例的一部分切开，表示其结构的透视图
具体实施方式
下面参照图说明本发明的实施形态。并且，在各实施形态中，对第1导电型作为n型、第2导电型作为p型时进行说明。
(第1实施形态)
图1表示本发明第1实施形态所涉及的纵型功率MOSFET的构成示例。
在图1中，作为第1半导体层的n-漂移层11在其一个面(表面)上通过扩散设置了n低电阻层11a。n低电阻层11a的表面部通过扩散选择性地形成有多个作为第2半导体层的P基极层12。各P基极层12沿与元件的正面垂直的第1方向配置成带状。各P基极层12的表面部通过扩散分别选择性地形成作为第3半导体层的多个n+源极层13。
并且，在相邻的2个P基极层12之间的上述n低电阻层11a的表面部通过扩散选择性地形成有作为第5半导体层的p层14。在本实施形态的情况下，p层14呈带状地配置在沿上述P基极层12的第1方向上。并且，与相邻的2个P基极层12中的任何一个P基极层12相连。并且，该p层14具有比上述P基极层12低的不纯物浓度形成着。
上述n-漂移层11的另一面(背面)形成有作为第4半导体层的n+漏极(drain)层15。在该n+漏极层15的整个面上连接着作为第2主电极的漏极21。
另外，上述各P基极层12分别包含上述n+源极层13的一部分，形成有作为第1主电极的源电极22。各源电极22沿第1方向配置成带状。并且，所述源电极22之间通过栅极绝缘膜(例如硅氧化膜)23形成有作为控制电极的栅极电极24。即，平面型结构的栅极电极24形成在一个从上述P基极层12内的上述n+源极层13经过上述n低电阻层11a及上述p层14到达另一个上述P基极层12内的上述n+源极层13的区域内。使上述栅极绝缘膜23的膜厚为约0.1微米。
这里，作为用于形成上述n-漂移层11及上述n+漏极层15的基板，例如使用在低电阻硅基板上通过外延(エピタキシャル)生长形成n-层的基板。或者也可以使用在硅基板上通过扩散形成n+层的基板。
如上所述那样，在相邻的上述P基极层12之间的上述栅极电极24下面的上述n低电阻层11a的表面，配置p层(以下也称为栅极下p层)14。并且，以具有比上述P基极层12低的不纯物浓度形成该p层14。在施加高电压时该p层14耗尽(空泛化)。由此，在MOSFET中实现高速并且低噪音的开关特性。
即，本实施形态所涉及的结构(以下只称为本实施形态结构)的MOSFET利用根据漏极电压增加栅·漏极间电容这样的特性实现高速、低噪音的开关特性。
图2为在本实施形态结构的MOSFET中栅·漏极间电容对栅·漏极间电压的依赖关系与以往结构的MOSFET(图中没有示出)相对比的示意图。
如图2虚线所示，在以往结构的MOSFET(B)时，栅·漏极间电容与栅·漏极间电压成比例持续减少。
与此相反，如图2实线所示，本实施形态结构的MOSFET(A)的栅·漏极间电容当栅·漏极间电压为高电压时增加。
即，当栅·漏极间电压为低电压时，栅·漏极间电容慢慢地减小，而随着栅·漏极间电压变为高电压，栅·漏极间电容增加。这是由于源·漏间电压的高电压化(高漏极电压)导致栅极下p层14耗尽，由此看上去与栅极长度变长一样，相当于栅极电极24与漏极21相对的面积增加了。
这里，栅·漏极间电容越小MOSFET的开关速度越高。但是如果MOSFET完全断开时的电容小，则切断时峰突电压变大。MOSFET最好是刚开始切断时，即在漏极电压低的状态下电容小，在断开完了时，即在漏极电压高的状态下电容大。
在以往结构的MOSFET(B)的情况下，P基极层的间隔越窄栅极与漏极相对的面积越小。即，栅·漏极间电容越小。并且如果施加漏极电压，P基极层的耗尽层延伸。因此栅·漏极间电容越来越小。因此为了实现高速、低噪音的开关，需要栅极驱动电路。或者，需要使栅极电流慢慢地小下去等复杂的控制。
这样，本实施形态结构的MOSFET(A)利用栅·漏极间电容随漏极电压增加的特性。即，在MOSFET开始切断时，利用低漏极电压使栅极下p层14非耗尽，使P基极层12之间变窄。这样使栅极电极24与漏极21相对的面积变小，使栅·漏极间电容变小。由此确保开关特性的高速性。另一方面，在切断完了时，通过高漏极电压使栅极下p层14耗尽，使P基极层12之间看上去变宽。这样使栅极电极24与漏极21相对的面积变大，增大栅·漏极间电容。由此抑制漏极电压突增，减小开关噪音。这样不需外部电路或复杂的控制也能实现高速、低噪音的开关特性。
图3为本实施形态结构的MOSFET中切断时的漏电电压(Vds)波形及漏电电流(Id)波形分别与以往结构的MOSFET相对比的示意图。
在以往结构的MOSFET(B)的情况下，如先前说明的那样，通过缩短栅极长度，使开关特性高速化。并且，如图3虚线所示的那样，断开时的峰突电压(漏电电压Vds)与此成比例地增加。漏电电压Vds此后的振动也大，非常不稳定。
与此相反，本实施形态结构的MOSFET(A)减小低漏极电压时的栅·漏极间电容，并且增加高漏极电压时的栅·漏极间电容。由此保持高速性，并例如图3实线所示的那样，峰突电压为以往时的一半以下，呈抑制了漏电电压Vds的振动的开关特性。
上述本实施形态结构的MOSFET采用例如图1所示的那样，只将栅极下p层14设置在相邻的2个P基极层12之中的任何一个上的结构。但不局限于此，也可以采用例如图4所示那样的将栅极下p层14分别设置在相邻的2个P基极层12中的每个上的结构。
并且，栅极下p层14并不局限于形成比P基极层12浅。即，栅极下p层14只要在动作上用高漏极电压耗尽就可以。因此，栅极下p层14的结合深度可以与P基极层12一样，也可以比P基极层12深。但是，如果栅极下p层14形成得浅，完全耗尽时栅极电极24与漏极21有效的相对面积的增加变大。因此，对于漏极电压的增加栅·漏极间电容的变化变大，能够取得对低噪音大的效果。因此，栅极下p层14最好比P基极层12浅。
并且，在图1所示的本实施形态结构的MOSFET中，n低电阻层11a为了减低相邻的P基极层12之间的电阻而设置。即，n低电阻层11a形成比P基极层12深。因此，能够抑制电阻从被P基极层12夹着的窄的结型场效应晶体管(JFET)区域向宽的n-漂移层11扩大。在降低接通电阻的意义上，n低电阻层11a也可以比P基极层12浅。
这样，n低电阻层11a不直接影响高速、低噪音开关特性。因此，例如图5所示的那样，也可以省略形成n低电阻层(图4所示的本实施形态结构的MOSFET时也同样)。
如果不仅注意高速性、同时注意接通电阻，通常，表示高速性的栅极电容与面积成正比，接通电阻与面积成反比。因此，高速化与低接通电阻为折中关系。但是，本实施形态结构的MOSFET只稍微增加通道电阻或结型场效应晶体管区域的电阻，因此能够大大地高速化。因此，改善了高速化与低接通电阻的折中关系。因此能够容易地在维持原来的开关速度不变的情况下使接通电阻更低。
通常，开关元件的额定电压(元件耐压)选择电源电压的1.5倍到3倍。因此，对于电源电压量级的电压希望栅·漏极间电容大。即，希望开关元件具有其栅·漏极间电容在额定电压的1/3到2/3的电压下开始增加的特性。
如果栅极下p层14完全耗尽，栅极电极24与漏极21相对的面积大大增加，栅·漏极间电容增加。因此，希望栅极下p层14被额定电压的1/3到2/3的电压完全耗尽。
并且，在使栅极下p层14完全耗尽的情况下，栅·漏极间电容增加(参照图2)。但是，即使在栅·漏极间电容不增加，即电容不减小、为一定的电容的情况下，或者电容的减小被控制在很小的情况下，断开时的电容也比以往结构的MOSFET的大。因此，由于开关噪音被抑制，栅极下p层14不完全耗尽，部分地耗尽也可以。
图6为本实施形态结构的MOSFET(A)的切断(turn off)波形与以往结构的MOSFET(B)的切断波形相对比的示意图。
在低漏极电压状态下，栅·漏极间电容由于p层14变小。因此，呈高速开关特性。而在高漏极电压状态下，p层14耗尽。由此相当于栅极长度变长，栅·漏极间电容变大。因此，能够抑制峰突电压。
如从图6也能够明了的那样，栅极电极24下的P基极层12的耗尽p层14的面积越增加，开关特性越高速化。
图7为在本实施形态结构的MOSFET中，改变栅极下p层14的面积时的切断功率损失(Eoff)的变化的示意图。并且，横轴为耗尽p层14占栅极电极24下的P基极层12之间的面积的比率。纵轴为由于感应性载荷的切断功率损失。
如图7所示，当面积比在30％以上时，可以预计对高速化有效，切断功率损失也比以往结构的MOSFET(约1.35mj)小，因此，希望面积比比该值(30％)大。
图8为改变本实施形态结构的MOSFET中栅极下p层14的净含量(有效剂量)时切断功率损失的变化的示意图。
净含(ネツトド-ズ)量并不是实际离子注入的不纯物量。而是相当于存在于p层14部分的载流子数的不纯物量(浓度)，为p型不纯物量减去存在于P基极层12之间的n型不纯物量的不纯物量。
如果净含量小，则由于在低电压下p层14就被完全耗尽了，因此对高速化效果小。而当净含量达到一定程度以上时，施加高电压时p层14也不耗尽，电容不增加。此时虽然能高速化，但由于切断功率损失一定，与进行通常的高速化一样，开关噪音变大了。因此，p层14的净含量最好在1～3.2×1012cm-2左右以下。
在实际制造MOSFET时，n低电阻层11a及栅极下p层14的掺杂物分别使用磷(P)和硼(B)。此时，由于扩散常数不同，n低电阻层11a和栅极下p层14可以同时扩散形成。
由于高浓度的n低电阻层11a与p层14重叠，因此净含量与实际离子注入的不纯物量不同。如图8所示，为了使净含量为最合适的不纯物量，只要调整离子注入的不纯物量就可以了。
图9为本实施形态结构的MOSFET中相邻的P基极层12之间的距离Lj与对低噪音有效的栅极下p层14的最大净含量Np0的关系的示意图。并且，这里表示的是使P基极层12的深度为4微米时的情况。
最大净含量Np0为施加高电压时栅极下p层14耗尽的最大净含量。如果比这个量大，则栅极下p层14不耗尽，栅极电容不增加。因此，噪音增大了。所以，栅极下p层14的净含量最好控制在最大净含量Np0以下。
如图9所示，最大净含量Np0与P基极层12之间的距离大致成比例。所以，最大净含量Np0与P基极层12之间的距离Lj之比(Np0/Lj)最好在2×1015/厘米3以下。
并且，如果增加P基极层12的深度，则漏极电压难以向栅极下p层14施加，耗尽困难。因此，最大净含量Np0与P基极层12的深度Xj成反比。
如图9所示，当P基极层12的深度Xj为4微米时，最大净含量Np0与P基极层12的深度Xj与间隔Lj的乘积之比(Np0/(Lj·Xj))最好为5×1018/厘米4以下。
(第2实施形态)
图10为本发明的第2实施形态所涉及的功率MOSFET的构成例的示意图。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图10所示的以省略了n低电阻层的形成时为例。
在图10中，采用作为第5半导体层的p层14A分别被埋入n-漂移层11内的结构。即，在本实施形态的情况下，2个上述p层14A配置在上述各P基极层12的下方。并且，这2个上述p层14A分别与相邻的2个P基极层12相连。并且，各p层14A分别沿第1方向呈带状配置在上述各P基极层12上。并且，该p层14A分别具有比上述各P基极层12低的不纯物浓度形成。
本实施形态结构的MOSFET与例如图1所示结构的MOSFET同样，通过施加高漏极电压p层14A耗尽。并且，通过增加栅极电极24与漏极21的相对面积栅·漏极间电容增加。因此，能够实线高速、低噪音的开关特性。
这样，如果栅极电极24与漏极21之间存在p层14A，则能够获得与上述第1实施形态时大致相同的效果。因此，由于高漏极电压而耗尽的p层不一定形成在n-漂移层11(或者n低电阻层)的表面也可以。
本实施形态结构的MOSFET的制作工序稍微比图1所示的MOSFET要复杂一些。即，p层14A形成在n-漂移层11的内部，使制造工序变得复杂。但是，施加高电压时电场集中的点靠近P基极层12的底部。因此，耐破坏性比图1所示结构的MOSFET高。
(第3实施形态)
图11为本发明的第3实施形态所涉及的功率MOSFET的构成例的示意图。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图11所示的以省略了n低电阻层的形成时为例。
在图11中，作为控制电极的栅极电极24a通过栅极绝缘膜23a埋入n-漂移层11的表面部。即，在本实施形态的情况下，沟槽型结构的栅极(沟槽栅极)24a呈带状设置在相邻的2个P基极层12之间。并且，作为第5半导体层的p层14B形成在该沟槽栅极电极24a的周围。并且，该p层14B至少与P基极层12中的一个相连。该p层14B具有比上述各P基极层12低的不纯物浓度形成。
在具有这样的沟槽栅极电极24a的本实施形态结构的MOSFET中，p层14B在低漏极电压下残留未耗尽的部分。因此，栅·漏极间电容小、能够高速开关。而如果施加高漏极电压，则p层14B耗尽。因此相当于栅极面积增加，栅·漏极间电容增加。因此噪音低，大致与具有图1所示的平面型结构的栅极的MOSFET时效果相同，即能够实现高速、低噪音的开关特性。
并且，在本实施形态结构的MOSFET的情况下，可以改变围绕p层14B的沟槽栅极电极24a的个数的比例或p层14B的面积与沟槽栅极电极24a的面积之比。由此能够获得与图1所示结构的MOSFET中改变p层面积比相同的效果。
并且，也可以例如图12所示那样，围绕沟槽栅极电极24a的一个侧壁和底部那样地形成p层14B′。即，能够除去沟槽栅极电极24a的侧壁的一部分以外形成p层14B′。此时由于不是制作电流不完全流通的通道，因此能够降低接通电阻。
(第4实施形态)
图13为本发明的第4实施形态所涉及的功率MOSFET的构成例的示意图。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图13所示的以形成n低电阻层的情况为例。
在图13中，作为控制电极的栅极电极24b具有裂缝栅极(スプリツトゲ-ト)结构形成。在本实施形态的情况下，作为第5半导体层的2个栅极下p层14形成在n低电阻层11a的表面。这2个栅极下p层14分别与相邻的2个上述P基极层12相连。并且，该p层14具有比上述各P基极层12低的不纯物浓度形成。
通常，通过使栅极结构为裂缝栅极结构，通过减小栅极电容，能够使开关特性高速化。因此，在形成栅极下p层14的情况下，还能够实现高速开关特性。
并且，作为制造本实施形态结构的MOSFET时的过程，可以在形成栅极下p层14后形成(分割)栅极电极24b。或者在n低电阻层11a的整个面上形成栅极下p层14后形成栅极电极24b。而且，可以掩盖该栅极电极24b形成(分割p层14)n低电阻层11a。
并且，栅极结构并不局限于上述缝隙栅极结构的栅极电极24b，也可以使用例如图14所示的阶梯栅极结构的栅极(控制电极)24c。即使在这样的情况下，也能够得到与上述缝隙栅极结构大致相同的结果。
(第5实施形态)
图15为本发明的第5实施形态所涉及的功率MOSFET的结构例的示意图。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图15所示的以形成n低电阻层的情况为例。
在图15中，作为第2半导体层的多个P基极层12呈带状形成在与元件的正面垂直的第1方向上。另一方面，作为第5半导体层的多个栅极下p层14呈带状形成在与上述各P基极层12垂直的第2方向上。
如果采用这样的本实施形态结构的MOSFET，不仅能够获得与图1所示结构的MOSFET大致相同的效果，而且还能期待别的效果。例如，不受位置不一致的影响，能够形成耗尽的p层14。
(第6实施形态)
图16为本发明的第6实施形态所涉及的功率MOSFET的结构例的示意图。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图16所示的以形成n低电阻层的情况为例。
在图16中，作为第2半导体层的多个P基极层12a呈格子状(或锯齿状)配置在n低电阻层11a的表面。并且，作为第5半导体层的多个栅极下p层14分别具有矩形配置在相邻的4个P基极层12a之间。
并且，作为第3半导体层的多个n+源极层13a呈环状形成在上述各P基极层12a的表面。而且，在分别与上述P基极层12a及n+源极层13a相对应的部位设置了作为第1主电极的矩形源电极22a。并且，作为控制电极的栅极电极24d通过栅极绝缘膜23d设置在除上述各源电极22a以外的部位。
这样的本实施形态结构的MOSFET也能够取得与图1所示结构的MOSFET大致相同的效果。并且，由于各P基极层12a的角部的电场更加缓和，因此能够抑制耐压低下。
并且，例如如图16所示，使相邻的栅极下p层14的间隔Wp比相邻的P基极层12a的间隔Wj窄。这样，成为与使P基极层12a的面积变窄等价的结果。由此缓和P基极层12a与n低电阻层11a结合的电场。所以能够抑制耐压低下。这样的结果在例如图15所示的将各P基极层12形成为带状的结构中也同样能够获得。
图17表示将图16所示结构中的功率MOSFET中的上述栅极下p层14a与上述n低电阻层11a的配置反过来时的示例。即作为第2半导体层的多个P基极层12a呈格子状(或锯齿状)配置在n低电阻层11a的表面，而将作为第5半导体层的多个栅极下p层14a分别具有矩形配置在相邻的2个P基极层12a之间。
采用这样的结构时也能获得与图16所示的MOSFET大致相同的效果。
图18表示将图16所示结构的功率MOSFET中的栅极下p层配置成带状时的示例。
即，作为第2半导体层的多个P基极层12a呈格子状(或锯齿状)配置在n低电阻层11a的表面。而作为第5半导体层的多个栅极下p层14b分别具有带状配置在相邻的P基极层12a之间。
采用这样的结构也能获得与图16所示的MOSFET大致相同的效果。
图19～图21分别表示第6实施形态所涉及的功率MOSFET的其他另外的结构的示例。
图19表示将P基极层配置成格子状(或锯齿状)时的栅极下p层的配置模式的一个示例。此时能够将作为第5半导体层的多个栅极下p层14c配置成锯齿状以便围绕某几个作为第2半导体层的P基极层12a。
图20表示将P基极层配置成格子状(或锯齿状)时的栅极下p层的配置模式的其他的一个示例。此时能够将作为第5半导体层的多个栅极下p层14c配置成一方向的带状以便围绕某几个作为第2半导体层的P基极层12a。
图21表示将P基极层配置成格子状(或锯齿状)时的栅极下p层的配置模式的再其他的一个示例。此时能够将作为第5半导体层的多个栅极下p层14c配置成二方向的带状以便围绕某几个作为第2半导体层的P基极层12a。
分别如图19～图21所示，无论采取哪种结构都能容易地实现本实施形态结构的MOSFET。
(第7实施形态)
图22表示本发明的第7实施形态所涉及的、用于IGBT时的示例。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图22所示的以省略了n低电阻层的形成时为例。
在图22中，本实施形态结构的IGBT(非穿通型结构)具有与图5所示的省略形成n低电阻层时的MOSFET大致相同的结构形成。
即，作为第1半导体层的n-漂移层11通过扩散在其一个面(表面)上选择性地形成作为第2半导体层的多个P基极层12。各P基极层12呈带状配置在从图面的近前向里的第1方向上。各P基极层12的表面通过扩散分别选择性地形成有至少1个作为第3半导体层的n+源极层13。
并且，相邻的2个P基极层12之间的上述n-漂移层11的表面通过扩散选择性地形成了作为第5半导体层的p层14。在本实施形态的情况下，p层14呈带状配置在沿上述P基极层12的第1方向上。而且，与相邻的2个P基极层12中的任何一个P基极层12相连。并且，该p层14具有比上述P基极层12低的不纯物浓度形成。
上述n-漂移层11的另一面(表面)形成有作为第4半导体层的p+漏极层31。该p+漏极层31的整个面上连接着作为第2主电极的漏极21。
另一方面，上述各P基极层12上分别包含上述n+源极层13的一部分，形成有作为第1主电极的源电极22。各源电极22呈带状配置在第1方向上。并且，上述源电极22之间通过栅极绝缘膜23形成有作为控制电极的栅极电极24。即，平面型结构的栅极电极24形成在从一个P基极层12内的上述n+源极层13经过上述n-漂移层11及上述p层14到达其他的上述P基极层12内的上述n+源极层13的区域上。上述栅极绝缘膜23的厚度为约0.1微米。
这样，本实施形态结构的IGBT，MOSFET中的n+漏极层15的一部分由p+漏极层31构成。由此构成作为IGBT动作。
一般，如果是MOS栅极元件，开关特性由MOS栅极结构决定的电容大致唯一确定。因此，对于绝缘栅双极场效应晶体管(IGBT)，本实施形态结构的金属氧化物半导体(MOS)栅极结构也有效。
另外，IGBT并不局限于非穿通型结构，对于例如图23所示的穿通型结构的IGBT也同样能够使用。在穿通型结构的IGBT的情况下，n-漂移层11与p+漏极层31之间设置作为第6半导体层的n+缓冲层32。
图24表示本发明的第7实施形态所涉及的IGBT的其他结构的示例。并且，与图23所示的IGBT相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图24所示的以形成n低电阻层的情况为例。而且，它为用于穿通型结构的IGBT时的示例。
如图24所示，IGBT为具有抽取源极接点的一部分(源电极22A)的空(dummy)单元(cell)(第2单元)41的元件。通过抽取源极接点，能够增强n-漂移层11的传导性调制。
在这样的结构的IGBT中，上述空单元41形成作为第5半导体层的栅极下p层14d。此时，p层14d完全覆盖n低电阻层11a的表面那样地形成。另一方面，如通常那样，使在两侧形成了源极接点(源电极22)的正常单元(第1单元)42上，不形成栅极下p层14d。因此，低漏极电压时栅·漏极间电容变小，能够高速开关，而高漏极电压时栅·漏极间电容增加，能够使之成为低噪音开关。
并且，如图22～图24所示，本实施形态结构的IGBT不局限于平面型的MOS栅极结构，对于沟槽型MOS栅极结构也同样能够实施。
(第8实施形态)
图25为本发明的第8实施形态所涉及的功率MOSFET的结构例的示意图。并且，与图24所示的IGBT相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。并且，图25所示的以形成n低电阻层的情况为例。
如图25所示，该MOSFET采用形成了作为第5半导体层的栅极下p层14d的MOS单元(第2单元)p51与没有形成栅极下p层14d的MOS单元(第1单元)p52混合的单元结构。上述栅极下p层14d例如完全覆盖n低电阻层11a的表面那样地形成。
在本实施形态结构的MOSFET的情况下，改变拥有栅极下p层14d的MOS单元51的密度(数)。这样能够获得与改变栅极下p层14d的面积比相同的效果。即，单元51的个数占元件整体单元51、52的个数的比例相当于图7所示的栅极下p层14的面积比。
并且，与抽取上述源极接点的IGBT(参照图24)相比，能够使制造过程简单，对制造有利。
这里，使没有插入栅极下p层的MOS单元52中的栅极电极24为裂缝栅极结构，插入了栅极下p层14d的MOS单元51中的栅极电极24为普通结构。这样，低电压时由于电容由MOS单元52的栅极面积决定，因此栅·漏极间电容小，为高速。而高电压时，MOS单元51的栅极电极24的面积增大，能够为低噪音。
另外，栅极下p层14d不一定非要完全覆盖n低电阻层11a的表面那样地形成。采用栅极下p层14d部分地覆盖n低电阻层11a表面的结构时也能取得同样的效果。在这种情况下，用元件整体的栅极面积与栅极下面积(例如n低电阻层11a的表面积)的比例设计元件也是重要的。并且，对于净含量也希望为图8所示那样的值。
并且，不局限于MOSFET，同样也可例如图26所示那样用于穿通型结构的IGBT(或图中没有示出的非穿通型结构的IGBT)。
(第9实施形态)
图27为本发明的第9实施形态所涉及的功率MOSFET的结构例的示意图。并且，与图25所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，于是这里只对不同的部分进行说明。
在本实施形态结构的MOSFET的情况下，例如图27所示，分别包括作为第5半导体层的栅极下p层14d的MOS单元(第1单元)51a采用没有作为第3半导体层的n+源极层13的结构。
这样的结构的MOSFET能够提高耐破坏性。即，包括栅极下p层14d的MOS单元51a即使在栅极电极24上施加电压，由于没有电子流动的通道，因此不动作。即，MOS单元51a在高漏极电压时只起提高栅·漏极间电容的作用。因此，即使除去n+源极层13也不影响接通电阻。
并且，由于没有n+源极层13，因此MOS单元51a中不存在寄生双极型晶体管。因此即使在施加高电压时产生离子雪崩破坏，产生的孔穴也能够迅速排出。由此，不仅能够实现高速、低噪音的开关特性，而且还能提高耐雪崩性。
并且，图27所示的MOSFET使MOS单元52与MOS单元51a的栅极长度相同。与此相反，例如图28所示，使MOS单元51b的栅极电极24B的栅极长度长，MOS单元52a的栅极电极24A的栅极长度短。这样，对高速、低开关噪音的效果变强。
即，低电压时，只有MOS单元52a的栅极电容为元件整体的栅极电容。因此，通过缩短MOS单元52a的栅极长度能够高速化。而高电压时栅极下p层14d耗尽。因此MOS单元51b的栅极电容加到MOS单元52a的栅极电容上。这样，通过加长MOS单元51b的栅极长度，可以大大增加栅极的电容，其结果能够大大降低开关噪音。
(第10实施形态)
这里，再详细说明上述栅极下p层14的不纯物量。并且，这里以图1所示结构的MOSFET为例说明。
第1实施形态中的MOSFET通过栅极下p层14耗尽改变栅·漏极间电容。这对MOSFET的高速化及低噪音有效。因此，栅极下p层14需要施加高漏极电压时耗尽这样程度的不纯物量。并且，不纯物量达到一定程度以上时，栅极下p层14不耗尽，不能获得高速化及低噪音的效果。这样，栅极下p层14的不纯物量存在作为耗尽界限的最大值。
栅极下p层14的最大不纯物量由栅极下p层14的耗尽程度决定。耗尽程度受施加到栅极下p层14上的电场的大小左右。即，栅极下p层14的最大不纯物量由MOSFET各部的尺寸或各部分的浓度而定。具体取决于栅极下p层14的尺寸、P基极层12的间隔(距离)、n低电阻层11a的浓度、P基极层12的深度等。因此，栅极下p层14的不纯物量的设计考虑MOSFET各部分的尺寸及各部分的浓度很重要。并且，上述n低电阻层11a具有比n-漂移层11高的不纯物浓度形成。
在图1所示的MOSFET的情况下，栅极下p层14形成在与n低电阻层11a同一个表面上。因此，栅极下p层14的不纯物量必须用净含量来讨论。净含量为相当于空穴量的p型不纯物量减去n型不纯物量的差。
在以下的说明中，栅极下p层14的不纯物量表示栅极下p层14的净含量。并且，不纯物量的单位用将不纯物浓度沿深度方向积分的单位面积的浓度(/厘米2)。
图29为第1实施形态结构的MOSFET中栅极下p层14的尺寸(面积比Ap)与栅极下p层14的最大净含量Np0的关系示意图。但是，这里表示的为使n低电阻层11a的剂量(Nn)为4×1012/厘米2，P基极层12的间隔Lj为6微米时的情况。
栅极下p层14的面积比Ap(＝Ap1/(Ap1+Ap2))为栅极下p层14的面积(Ap1)与P基极层12之间的面积(Ap1+Ap2)之比。如图1所示，当将栅极电极24、P基极层12、n+源极层13及栅极下p层14分别形成为带状时，P基极层12之间的面积差不多与P基极层12的间隔Lj成正比。同样，栅极下p层14的面积差不多与栅极下p层14的长度Lgp成正比。因此，栅极下p层14的面积比Ap可以用P基极层12的间隔Lj与栅极下p层14的长度Lgp之比来表示。
如图29所示，栅极下p层14的最大净含量Np0差不多与栅极下p层14的面积比Ap的倒数成正比。即使栅极下p层14的面积改变，能够耗尽的栅极下p层14的全部净含量Np也不怎么变化。净含量Np为单位面积的不纯物量。因此，如果栅极下p层14的面积变大，其净含量(net dose)Np变小。
如果用一次近似式表示栅极下p层14的面积比Ap的倒数(1/Ap)与最大净含量Np0的关系，则如下式(1)：
Np0＝9×1011/Ap+1.2×1012/厘米2…………(1)
由此，最好使栅极下p层14的净含量Np比最大净含量Np0小。
栅极下p层14的净含量Np与P基极层12的间隔Lj的关系例如图9所示差不多成正比。这是因为如果P基极层12的间隔Lj变窄，从漏极的电力线被P基极层12遮断，因此栅极下p层14难以耗尽，最大净含量Np0变小的缘故。
如果根据这个比例关系将上式(1)变形，则为下式(2)：
Np0/Lj＝1.7×1015/Ap+2×1015/厘米3…………(2)
由此，最好使栅极下p层14的净含量Np比最大净含量Np0小。
图30为第1实施形态结构的MOSFET中P基极层12的深度Xj与栅极下p层14的最大净含量Np0的关系的示意图，但是，这里表示的是使n低电阻层11a的剂量(Nn)为4×1012/厘米2、栅极下p层14的面积比(Ap)为50％、P基极层12的间隔(Lj)为2微米时的情况。
如图30所示，栅极下p层14的最大净含量Np0差不多与P基极层12的深度Xj成反比。即，栅极下p层14的最大净含量Np0差不多与P基极层12的深度Xj的倒数成正比。这是因为如果P基极层12的深度变深，从漏极来的电力线被P基极层12遮断，因此栅极下p层14难以耗尽，最大净含量Np0变小的缘故。
如果根据这个反比关系将上式(1)变形，则为下式(3)：
Np0·Xj＝3.6×108/Ap+4.8×108/厘米…………(3)
由此，最好使栅极下p层14的净含量Np比最大净含量Np0小。
如图9所示，栅极下p层14的最大净含量Np0差不多与P基极层12的间隔Lj成正比。因此，如果根据这个比例关系将上式(3)变形，则为下式(4)：
Np0·Xj/Lj＝6×1011/Ap+8×1011/厘米2…………(4)
由此，最好使栅极下p层14的净含量Np比最大净含量Np0小。
图31为第1实施形态结构的MOSFET中n低电阻层11a的剂量Nn与栅极下p层14的最大净含量Np0的关系的示意图。但是，这里表示的是使栅极下p层14的面积比(Ap)为50％、P基极层12的间隔(Lj)为6微米时的情况。
如图31所示，栅极下p层14的最大净含量Np0差不多与n低电阻层11a的剂量Nn成正比。高浓度化n低电阻层11a。如果这样，由于栅极下p层14变得容易耗尽，因此其最大净含量Np0增加。
如果用一次近似式表示n低电阻层11a的剂量Nn与最大净含量Np0的关系，则为下式(5)：
Np0＝0.37Nn+1.6×1012/厘米2…………(5)
如果再将该式(5)与上式(1)合并，变换成包含栅极下p层14的面积比Ap的形式，则为下式(6)：
Np0＝8.4×1011/Ap+0.34Nn+0.015Nn/Ap-1.2×1011/厘米2…………(6)
由此，最好使栅极下p层14的净含量Np比最大净含量Np0小。
如图9所示，栅极下p层14的最大净含量Np0差不多与P基极层12的间隔成正比。如果根据这个关系将上式(6)变形，则为下式(7)：
Np/Lj＝1.4×1015/Ap+570Nn+25Nn/Ap-2×1014/厘米3…………(7)
由此，最好使栅极下p层14的净含量Np比最大净含量Np0小。
如图30所示，栅极下p层14的最大净含量Np0差不多与P基极层12的深度Xj成反比。如果根据这个关系将上式(7)变形，则为下式(8)：
Np·Xj/Lj＝5.6×1011/Ap+0.228Nn+0.01Nn/Ap-8×1010/厘米2……(8)
由此，最好使栅极下p层14的净含量Np比最大净含量Np0小。
另一方面，在栅极下p层14的净含量Np小、栅极下p层14完全被低漏极电压耗尽了的情况下，得不到插入了栅极下p层14的效果。即，如果栅极下p层14的净含量Np太小，如图8所示那样，成为与以往的MOSFET相同的开关损失。因此，必须使栅极下p层14的净含量Np为施加一定程度的高漏极电压时耗尽的不纯物量。这样，栅极下p层14的不纯物量存在适合耗尽的最小值。
在使栅极下p层14的最小净含量为与以往的MOSFET相同的开关损失的不纯物量的情况下，栅极下p层14的最小净含量为最大净含量的1/4～1/3左右(参照例如图8)。
栅极下p层14的最小净含量与最大净含量的情况一样由栅极下p层14的耗尽程度决定。即，栅极下p层14的最小净含量依MOSFET各部分的尺寸或各部分的浓度而定。根据这一点，栅极下p层14的不纯物量的设计考虑MOSFET各部分的尺寸及各部分的浓度也重要。
图32为第1实施形态结构的MOSFET中栅极下p层14的尺寸(面积比Ap)与栅极下p层14的最小净含量Np_min的关系的示意图。但是，这里表示的是使n低电阻层11a的剂量(Nn)为4×1012/厘米2，P基极层12的间隔(Lj)为6微米时的情况。
如图32所示，栅极下p层14的最小净含量Np_min差不多与栅极下p层14的面积比Ap的倒数成正比。与最大净含量Np0时一样，如果用一次近似式表示最小净含量Np_min与栅极下p层14的面积比Ap的倒数(1/Ap)的关系，则为下式(9)：
Np_min＝2.5×1011/Ap+5.3×1011/厘米2…………(9)
由此，最好使栅极下p层14的净含量Np比最小净含量Np_min大。
图33为第1实施形态结构的MOSFET中P基极层12的间隔Lj与栅极下p层14的最小净含量Np_min的关系的示意图。但是，这里表示的是使n低电阻层11a的剂量(Nn)为4×1012/厘米2、栅极下p层14的面积比Ap为50％时的情况。
与上述最大净含量Np0时一样，栅极下p层14的最小净含量Np_min差不多与P基极层12的间隔Lj成正比。如果根据这个比例关系将上式(9)变形，则为下式(10)：
Np_min/Lj＝4.2×1014/Ap+8.8×1014/厘米3…………(10)
由此，最好使栅极下p层14的净含量Np比最小净含量Np_min大。
图34为第1实施形态结构的MOSFET中P基极层12的深度Xj与栅极下p层14的最小净含量Np_min的关系的示意图。但是，这里表示的是使n低电阻层11a的剂量(Nn)为4×1012/厘米2、栅极下p层14的面积比Ap为50％、P基极层12的间隔Lj为2微米时的情况。
与上述最大净含量Np0时一样，栅极下p层14的最小净含量Np_min差不多与P基极层12的深度Xj成反比(差不多与P基极层12的深度Xj的倒数成正比)。如果根据这个反比例关系将上式(9)变形，则为下式(11)：
Np_min·Xj＝1×108/Ap+2.1×108/厘米…………(11)
由此，最好使栅极下p层14的净含量Np比最小净含量Np_min大。
如图33所示，栅极下p层14的最小净含量Np_min差不多与P基极层12的间隔Lj成正比。如果根据这个反比例关系将上式(11)变形，则为下式(12)：
Np_min·Xj/Lj＝1.7×1011/Ap+3.5×1011/厘米2…………(12)
由此，最好使栅极下p层14的净含量Np比最小净含量Np_min大。
图35为第1实施形态结构的MOSFET中n低电阻层11a的剂量Nn与栅极下p层14的最小净含量Np_min的关系的示意图。但是，这里表示的是使P基极层12的深度Xj为4微米、栅极下p层14的面积比Ap为50％、P基极层12的间隔Lj为6毫米时的情况。
如图35所示，栅极下p层14的最小净含量Np_min差不多与n低电阻层11a的剂量Nn成正比。高浓度化n低电阻层11a。如果这样，由于栅极下p层14变得容易耗尽，由此其最小净含量Np_min增加。
如果用一次近似式表示n低电阻层11a的剂量Nn与最小净含量Np_min的关系，则为下式(13)：
Np_min＝0.2Nn+3.4×1011/厘米2…………(13)
如果再将该式(13)与上式(9)合并，变形为包含栅极下p层14的面积比Ap的形式时，则为下式(14)：
Np_min＝-4×1010/Ap+0.0375Nn+0.075Nn/Ap+4×1011/厘米2……(14)
由此，最好使栅极下p层14的净含量Np比最小净含量Np_min大。
如图33所示，栅极下p层14的最小净含量Np_min差不多与P基极层12的间隔Lj成正比。如果根据这个关系将上式(14)变形，则为下式(15)：
Np/Lj＝-6.7×1013/Ap+62.5Nn+125Nn/Ap+6.7×1014/厘米3………(15)
由此，最好使栅极下p层14的净含量Np比最小净含量Np_min大。
如图34所示，栅极下p层14的最小净含量Np_min差不多与P基极层12的深度成Xj反比。如果根据这个关系将上式(15)变形，则为下式(16)：
Np·Xj/Lj＝-2.7×1010/Ap+0.025Nn+0.05Nn/Ap+2.7×1011/厘米2…(16)
由此，最好使栅极下p层14的净含量Np比最小净含量Np_min大。
(第11实施形态)
图36为本发明的第11实施形态所涉及的功率MOSFET结构示例的示意图。并且，与图18所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，这里只对不同的部分进行说明。
图36表示的为在图18所示结构的功率MOSFET中用栅极长度不同的第1栅极电极24A及第2栅极电极24B构成栅极电极24d时的示例。
即，作为第2半导体层的多个P基极层12a呈格子状(或锯齿状)配置在n低电阻层11a的表面。作为控制电极的栅极电极24d配置成格子状，具有至少1个第1栅极(第2控制电极)24A和至少1个第2栅极(第1控制电极)24B构成。第1栅极电极24A具有例如第1栅极长(第2电极长)Lg2。第2栅极电极24B具有比例如上述第1栅极电极24A的第1栅极长Lg2长的第2栅极长(第1电极长)Lg1。并且，作为第5半导体层的多个栅极下p层14b为带状，分别只配置在相邻的P基极层12a之间的与上述第2栅极电极24B相对应的部位。
施加低漏极电压时的栅·漏极间电容由栅极长度短的部分的电容决定。此时，栅·漏极间电容小，能够高速化。
与此相反，施加高漏极电压时栅·漏极间电容增大。这是由于栅极长度长的部分的栅极下p层14b耗尽的缘故，由此能降低噪音。
在图36所示结构的功率MOSFET中能够改变栅极下p层的面积形成。
如图37所示那样，在例如相邻的P基极层12a之间的与上述第2栅极电极24B相对应的部位选择性地形成若干个栅极下p层14b-1。这样，通过改变栅极下p层14b-1的面积能够容易地调整栅·漏极间电容的变化。
此时，与上述第1栅极电极24A相对应使相邻的栅极下p层14b-1的间隔Ljp为与P基极层12a的间隔Lj相同的程度(Ljp～Lj)。通过这样能够抑制由于与上述第2栅极电极24B相对应的P基极层12a的间隔Ljx变长而造成的耐压低下。
图38表示的为将图36所示结构的功率MOSFET中的栅极电极24d的一部分具有裂缝栅极结构时的示例。
即，作为控制电极的栅极电极24d中的栅极长度短的第1栅极电极24A-1采用裂缝栅极结构。由此，施加低漏极电压时的栅·漏极间电容由栅极长度短的部分的电容决定，还能再降低电容，能够更加高速化。
并且，并不局限于裂缝结构，也可以采用例如图14所示那样的阶梯栅极结构。在栅极长度短的第1栅极采用阶梯栅极结构时也能够获得与采用裂缝栅极结构时相同的效果。
图39表示的为在图36所示结构的功率MOSFET中选择性地形成n+源极层13a时的示例。
即，作为第3半导体层的n+源极层13a只在作为第2半导体层的P基极层12a的表面与栅极长度短的第1栅极电极24A相对应形成。即，不在P基极层12a的表面与作为控制电极的栅极电极24d中的栅极长度长的第2栅极电极24B相对应形成n+源极层13a。
即使在栅极电极24d上施加电压形成反向通道，栅极长度长的部分也几乎不流过电流。这是因为栅极长度长的部分的通道路径长、电阻大的缘故。因此，即使不在P基极层12a的表面与第2栅极电极24B相对应形成n+源极层13a，元件的接通电阻也不增加。
并且，能够缩小n+源极层13a的面积，通过这样，能够抑制寄生双极型晶体管的作用，能够扩大元件的安全动作区域。
并且，即使在这样的结构的MOSFET中，通过栅极长度短的第1栅极电极24A采用图38所示那样的裂缝栅极结构或图14所示那样的阶梯栅极结构，也能够高速化。
(第12实施形态)
图40为本发明的第12实施形态所涉及的功率MOSFET结构示例的示意图。图(a)为俯视图，图(b)为剖视图。并且，与图28所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，这里只对不同的部分进行说明。
图40为在图28所示结构的功率MOSFET中能够自动调准地形成具有栅极长度Lg2的第1栅极电极24A下的栅极下p层14d时的示例。这里表示将第1、第2栅极电极24A、24B形成为带状时的情况。
即作为第1单元的MOS单元52a′包括具有栅极长Lg1的第2栅极(第1控制电极)24B。并且，MOS单元52a′在作为第2半导体层的P基极层12的表面形成有作为第3半导体层的n+源极层13。并且，在P基极层12之间设置有作为第7半导体层的低浓度n层11b。该低浓度n层11b具有比n低电阻层11a低的不纯物浓度设置。
另一方面，作为第2单元的MOS单元51b包括栅极长度比上述第2栅极电极24B短、具有栅极长度Lg2的第1栅极(第2控制电极)24A。并且，该MOS单元51b在P基极层12的表面形成有n+源极层13。并且，在P基极层12之间设置有作为第5半导体层的栅极下p层14d。
这样，在分别具有栅极长度Lg2、Lg1不同的栅极电极24A、24B的两种MOS单元51b、52a′混合的MOSFET中能够通过自动调准形成栅极下p层14d。
图41为图40所示结构的MOSFET的制造过程的示意图。
首先，对具有n-漂移层11及n+漏极层15的基板(参照图41(a))进行离子注入和扩散。并在n-漂移层11的表面形成n低电阻层11a(参照图41(b))。
然后，在n低电阻层11a的表面注入硼等p型掺杂剂，退火。由此在n低电阻层11a的表面形成低浓度n层11b(参照图41(c))。
接着，通过栅极绝缘膜23在低浓度n层11b的表面图案形成第1、第2栅极电极24A、24B(参照图41(d))。此后通过离子注入和扩散形成P基极层12(参照图41(e))。
此时，在第1、第2栅极电极24A、24B的正下方存在低浓度n层11b。因此能够获得与P基极层12的掺杂剂向横方向的扩散变大时相同的效果。即P基极层12的掺杂剂只在n低电阻层11a的表面附近横向延伸。P基极层12的掺杂剂大致均匀地从各栅极电极24A、24B的两侧延伸。因此，如果栅极长度短，P基极层12之间完全被P基极层12的掺杂剂p层化。因此，能够只在栅极长度短的第1栅极电极24A的下面选择性地形成栅极下p层14d。
如果栅极长度长，则P基极层12之间不完全被p层化。即栅极下p层14d不充分形成在栅极长度长的第2栅极电极24B的下面。这样，能够只在第1栅极电极24A的下面通过自调整形成栅极下p层14d，可以削减用于形成栅极下p层14d的光蚀过程。
在通过从P基极层12向横方向扩散形成栅极下p层14d时，为了完全p层化P基极层12，MOS单元51b的P基极层12的间隔最好窄一些。相反，MOS单元52a′希望P基极层12的间隔宽一些。为了能够确实地形成这样2种结构不同的MOS单元51b、52a′，希望2倍以上变化P基极层12的间隔。
在由这样的过程形成的MOSFET的情况下，施加低漏极电压时栅·漏极间电容由具有低浓度n层11b的MOS单元52a′的电容决定。而施加高漏极电压时栅·漏极间电压为MOS单元52a′的电容加上具有栅极下p层14d的MOS单元51b的电容，电容增加。由此能够实现低噪音化。
并且，在这样的结构的MOSFET中，增大MOS单元51b占元件整体的单元数的比例或者增大栅极下p层14d的面积占元件整体的栅极下面积(例如低浓度n层11b的表面积)的比例。通过这样，能够增大施加高漏极电压时的栅·漏极间电容的增加。其结果能够进一步提高低噪音化的效果。因此，上述MOS单元51b的比例或者上述栅极下p层14d的面积之比最好在30％以上。
并且，作为设置在MOS单元51b上的栅极下p层14d不必完全覆盖栅极电极24A那样地设置。只要形成耗尽的p层，通过提高漏极电压就可以增加栅·漏极间电容。因此，能够获得与完全耗尽P基极层12之间大致相同的效果，即能够获得低噪音化的效果。
并且，对于栅极下p层14d的净含量最好也采用已经叙述过的值。
还有，在图40所示结构的功率MOSFET中，也可以选择性地形成n+源极层13。
即在图42(a)、(b)所示的功率MOSFET的情况下，作为第3半导体层的n+源极层13只在作为第2半导体层的P基极层12的表面与例如栅极长度长的第2栅极电极24B相对应地形成。即，不在P基极层12的表面与栅极长度短的第1栅极电极24A相对应形成n+源极层13。另外，图42(a)为俯视图，图42(b)为剖视图。
MOS单元51b的第1栅极电极24A的下面完全被栅极下p层14d覆盖。因此，该MOS单元51b不允许电流流过。因此，即使不在P基极层12的表面与第1栅极电极24A相对应形成n+源极层13，也不影响元件的接通电阻。
并且，能够抑制寄生双极型晶体管的动作，因此能够扩大元件的安全动作区域。
图43为本发明的第12实施形态所涉及的功率MOSFET的其他构成例的示意图。这里表示的是在能够自己调准地形成栅极下p层的MOSFET中，将栅极长度不同的第1、第2栅极电极24A、24B形成为格子状时的情况。
即，作为第2半导体层的多个P基极层12a呈格子状(或者锯齿状)地配置在n低电阻层11a的表面。并且，在P基极层12a的表面形成有作为第3半导体层的n+源极层13a。作为控制电极的栅极电极24d呈格子状配置，至少有1个第1栅极(第2控制电极)24A和至少1个第2栅极(第1控制电极)24B构成。第1栅极电极24A具有例如第1栅极长(第2电极长)Lg2。第2栅极电极24B具有例如比上述第1栅极电极24A的第1栅极长Lg2长的第2栅极长(第1电极长)Lg1。
并且，作为第5半导体层的多个栅极下p层14d分别通过自调整只形成在相邻的P基极层12a之间的与上述第1栅极电极24A相对应的部位。并且，作为第7半导体层的低浓度n层11b形成在相邻的P基极层12a之间的与上述第2栅极电极24B相对应的部位。
即使在采用这样的结构时，也能通过自调整形成栅极下p层14d。因此，能够低成本化。
图44为在图43所示结构的功率MOSFET中选择性地形成n+源极层13a时的示例的示意图。
即，作为第3半导体层的n+源极层13a只在作为第2半导体层的P基极层12a的表面与栅极长度长的第2栅极电极24B相对应形成。即，不在P基极层12a的表面与作为控制电极的栅极电极24d中的栅极长度短的第1栅极电极24A相对应形成n+源极层13a。
第1栅极电极24A的部分，P基极层12a之间完全被栅极下p层14d覆盖。因此，这部分不允许电流流过。因此，即使P基极层12a的表面没有与第1栅极电极24A相对应的n+源极层13a，也不影响元件的接通电阻。
并且，能够抑制寄生双极型晶体管的动作，因此能够增大元件的安全动作区域。
图45为第12实施形态所涉及的功率MOSFET中将栅极配置成带状时的其他示例的示意图。并且，图45(a)为栅极结构的俯视图，图45(b)为沿图45(a)的45B-45B线的剖视图，图45(c)为沿图45(a)的45C-45C线的剖视图。
在该示例的情况下，作为控制电极的多个栅极电极24e分别设置成带状，并且，多个栅极电极24e分别包括至少1个具有上述第1栅极长(第2电极长)Lg2的第1栅极部(第2控制电极部)24A′和至少1个具有比上述第1栅极长Lg2长的第2栅极长(第1电极长)Lg1的第2栅极部(第1控制电极部)24B′构成。
图46为第12实施形态所涉及的功率MOSFET中将栅极配置成格子状时的其他示例的示意图。并且，图46(a)为栅极结构的俯视图，图46(b)为沿图46(a)的46B-46B线的剖视图，图46(c)为沿图46(a)的46C-46C线的剖视图。
在该示例的情况下，作为控制电极的多个栅极电极24f分别包括至少1个具有第1栅极长(第2电极长)Lg2的第1栅极部(第2控制电极部)24A′和至少1个具有比上述第1栅极长Lg2长的第2栅极长(第1电极长)Lg1的第2栅极部(第1控制电极部)24B′。并且，多个栅极电极24f分别采用使上述第1栅极部24A′互相组成格子状的结构。
图47为第12实施形态所涉及的功率MOSFET中将栅极配置成格子状时的再其他的示例的示意图。并且，图47(a)为栅极结构的俯视图，图47(b)为沿图47(a)的47B-47B线的剖视图，图47(c)为沿图47(a)的47C-47C线的剖视图。
在该示例的情况下，作为控制电极的多个栅极电极24g分别包括至少1个具有第1栅极长(第2电极长)Lg2的第1栅极部(第2控制电极部)24A′和至少1个具有比上述第1栅极长Lg2长的第2栅极长(第1电极长)Lg1的第2栅极部(第1控制电极部)24B′。并且，多个栅极电极24g分别采用使上述第1栅极部24A′互相组成格子状的结构。
如图45～图47所示，局部改变各栅极电极24e、24f、24g的栅极长度。在这样的情况下，通过改变栅极长度短的第1栅极部24A′的栅极宽度的比例，无论在哪种情况下，都能自由地改变栅极下p层14d的面积。
并且，在图45～图47所示的各功率MOSFET中与图42及图44所示的功率MOSFET时一样，能够省略形成P基极层12表面上的与栅极长度短的第1栅极部24A′相对应的n+源极层13。
(第13实施形态)
图48为本发明的第13实施形态所涉及的功率MOSFET结构示例的示意图。并且，与图40所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，这里只对不同的部分进行说明。
图48表示在能够自动调准地形成栅极下p层的功率MOSFET中将栅极下p层14d形成在一定栅极长度的第2栅极电极24B下面时的示例。
即，作为第2半导体层的多个P基极层12选择性地配置在n低电阻层11a的表面。并且，P基极层12的表面形成有作为第3半导体层的n+源极层13。而且，在相邻的P基极层12之间的、上述n低电阻层11a的表面设置有作为第7半导体层的低浓度n层11b。
控制电极中的例如第2栅极电极24B具有一定长度的栅极长(例如Lg1)。
在该示例的情况下，作为第5半导体层的多个栅极下p层14d分别通过自调整(p型掺杂物横方向扩散)形成在相邻的P基极层12之间。各栅极下p层14d分别与各p基极层12相连。并且，各栅极下p层14d不完全覆盖相邻的P基极层12之间那样地形成。
如上所述，在能够通过自调整形成栅极下p层的MOSFET中，能够例如图48所示那样在一定栅极长度的第2栅极电极24B的下面形成不完全覆盖P基极层12之间的p层14d。结果，由于漏极电压的上升，该栅极下p层14d使栅·漏极间电容增加。因此，能够获得与使P基极层12之间完全p层化大致相同的效果，即能够获得低噪音化的效果。
如果增加P型掺杂物的剂量，则形成栅极下p层14d变得容易。但是，此时低浓度n层11b的电阻率增大，增加了接通电阻。
因此，必须最恰当地设计形成栅极下p层14d及低浓度n层11b的掺杂物的剂量和栅极电极24B的栅极长度(P基极层12之间的间隔)。即，为了抑制接通电阻的增加，使P基极层12的间隔为P基极层12的深度那么宽。并且，使栅极下p层14d的间隔最好为其一半的程度。
另外，本实施形态所示的、能够在一定栅极长度的栅极电极24B的下面形成不完全覆盖P基极层12之间那样的p层14d的MOSFET也适用于图40所示的MOSFET以外的MOSFET。例如，同样也可以适用于图42所示的、省略形成在P基极层12的表面、与栅极长度短的第1栅极电极24A相对应的n+源极层13的MOSFET。
并且，如图43或图44所示，在将p基极层12a配置成格子状的结构的MOSFET中也可以例如栅极长度短的栅极电极24A下面的p基极层12a之间完全覆盖、栅极长度长的栅极电极24B下的p基极层12a之间不完全覆盖地形成p层14d。
并且，在第12实施形态中，并不局限于各所示的、栅极长度不同的两种MOS单元混合的MOSFET，也可以用于例如只有一种一定栅极长度的MOS单元的MOSFET中。
(第14实施形态)
图49为本发明的第14实施形态所涉及的功率MOSFET结构示例的示意图。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，这里只对不同的部分进行说明。
在图49中，作为第2半导体层的多个P基极层12a呈格子状(或锯齿状)配置在n低电阻层11a的表面。并且，作为第5半导体层的多个栅极下p层14d分别配置在相邻的4个P基极层12a之间。
并且，作为第3半导体层的多个n+源极层13a呈环状形成在上述各P基极层12a的表面。并且，在分别与上述P基极层12a及上述n+源极层13a相对应的部位设置有作为第1主电极的矩形源电极22a。
作为控制电极的栅极电极24h呈格子状设置在除上述各源电极22a以外的部位。该栅极电极24h在不与上述栅极下p层14a相对应的部位，即在栅极下p层14a之间的、与n低电阻层11a相对应的部位分别设有开口24ha，具有裂缝栅极结构构成。
如果采用这样的本实施形态的MOSFET，则能够减小施加低漏极电压时的栅·漏极间电容。因此能够高速化。
另外，该结构的MOSFET并不局限于裂缝结构，通过例如图14所示的栅极采用阶梯栅极结构也能够期待同样的效果。
(第15实施形态)
图50为本发明的第15实施形态所涉及的功率MOSFET结构示例的示意图。并且，与图1所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，这里只对不同的部分进行说明。
在图50中，作为第2半导体层的多个P基极层12a呈格子状(或锯齿状)配置在n低电阻层11a的表面。并且，作为第5半导体层的多个栅极下p层14a分别配置在相邻的4个P基极层12a之间。
并且，作为第3半导体层的多个n+源极层13a选择性地形成在上述各P基极层12a的表面。例如，该n+源极层13a只设置在上述P基极层12a的表面除栅极下p层14a分别对应的部位以外的部位。即，在P基极层12a的表面的、栅极下p层14a对应的部位不形成n+源极层13a。
并且，在分别与上述P基极层12a及上述n+源极层13a相对应的部位设置有作为第1主电极的矩形源电极22a。并且，作为控制电极的栅极电极24i呈格子状设置在除上述各源电极22a以外的部位。
如果采用这样的本实施形态结构的MOSFET，则不改变接通电阻，能够抑制寄生双极型晶体管的动作。由此能够增大元件的安全动作区域。
另外，在该结构的MOSFET中，栅极电极24i能够采用如图49所示那样的裂缝栅极结构(或如图14所示那样的阶梯栅极结构)。此时能够实现高速并且元件的安全动作区域大的MOSFET。
(第16实施形态)
图51为本发明的第16实施形态所涉及的功率MOSFET结构示例的示意图。并且，与图49所示的MOSFET相同的部分使用同一附图标记，其详细说明省略，这里只对不同的部分进行说明。
图51表示的为将图49所示结构的MOSFET中的栅极下p层互相连接时的示例。
即，作为第2半导体层的多个P基极层12a呈格子状(或锯齿状)配置在n低电阻层11a的表面。并且，作为第5半导体层的多个栅极下p层14a′分别配置在相邻的4个P基极层12a之间。或者，分别配置在相邻的2个P基极层12a之间，多个栅极下p层14a′互相局部地连接。并且，作为第3半导体层的多个n+源极层13a呈环形形成在上述各P基极层12a的表面。
并且，与上述P基极层12a及上述n+源极层13a相对应的部位分别设置有作为第1主电极的矩形源电极22a。并且，作为控制电极的栅极电极24i呈格子状设置在除上述各源电极22a以外的部位。
通过采用这样的结构，本实施形态结构的MOSFET不堵塞MOS通道，能够形成栅极下p层14a′。其结果能够抑制接通电阻的增加。
另外，该结构的MOSFET同样也可以用于例如图52所示的栅极配置成带状结构的MOSFET中。
即，作为第2半导体层的多个P基极层12呈带状配置在n低电阻层11a的表面。并且，作为第5半导体层的栅极下p层14′分别配置在相邻的2个P基极层12之间。并且，分别配置在相邻的P基极层12之间的栅极下p层14′分别与相邻的2个P基极层12局部连接。并且，作为第3半导体层的至少1个n+源极层13呈带状形成在上述各P基极层12的表面。
并且，在分别与上述P基极层12及上述n+源极层13相对应的部位设置有作为第1主电极的带状源电极22。并且，作为控制电极的栅极电极24通过栅极绝缘膜23呈带状设置在除上述各源电极22以外的部位。
即使在这样的结构的MOSFET中也能够抑制与MOS通道连接的栅极下p层14′的面积的减小、能够抑制MOS通道的有效栅极宽度减小。其结果能够抑制接通电阻的增加。
另外，上述本实施形态所涉及的结构的MOSFET同样能够用于例如第11及第12各实施形态所示的分别包括栅极长度不同的栅极的结构的MOSFET。
另外，虽然在上述各实施形态中说明的是将第1导电型作为n型，第2导电型作为p型时的情况。但并不局限于此，无论在哪种实施形态下，都可以将第1导电型作为p型、第2导电型作为n型。
并且，在各实施形态中说明的都是使用硅时的情况。但并不局限于此，也可以使用例如碳化硅、氮化镓或氮化铝等化合物半导体或使用了金刚石的元件。
并且，各实施形态不局限于用于具有超连接结构的MOSFET或纵型开关元件的场合。如果是例如横型MOSFET或IGBT等，MOS或金属-绝缘体-半导体元件，同样能够实施。
另外，本发明并不局限于上述(各)实施形态，实施阶段可以在不脱离要点的范围内作种种变形。而且，上述(各)实施形态中包括种种阶段的发明，通过适当组合公开的多个主要构成部分能够抽出种种发明。例如，即使从(各)实施形态所示的全部主要构成部分中删去几个主要构成部分也能够解决发明内容栏所叙述的问题(中的至少1个)，在获得发明效果栏中所叙述的效果(中的至少1个)时，删去了其主要构成部分的结构能够作为发明抽出。

Claims (75)

1.一种绝缘栅型半导体装置，其特征在于，包括：
第1导电型第1半导体层；
选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层；
分别形成在所述多个第2导电型第2半导体层的表面至少1个第1导电型第3半导体层；
多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；
形成在所述第1导电型第1半导体层的背面侧的第4半导体层；
与所述第4半导体层连接的第2主电极；
通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层、及所述第1导电型第1半导体层的各表面的控制电极；
设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的至少1个第2导电型第5半导体层。
2.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层设置在所述多个第2导电型第2半导体层之间的、所述第1导电型第1半导体层的表面。
3.如权利要求2所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成带状，所述至少1个第2导电型第5半导体层沿顺着其第2导电型第2半导体层的第1方向设置。
4.如权利要求2所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成带状，所述至少1个第2导电型第5半导体层沿与顺着其第2导电型第2半导体层的第1方向垂直的第2方向设置。
5.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层埋设在所述第1导电型第1半导体层内。
6.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述控制电极具有平面型结构。
7.如权利要求6所述的绝缘栅型半导体装置，其特征在于，所述控制电极具有裂缝栅极结构。
8.如权利要求6所述的绝缘栅型半导体装置，其特征在于，所述控制电极具有阶梯栅极结构。
9.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述控制电极具有沟槽型结构。
10.如权利要求9所述的绝缘栅型半导体装置，其特征在于，所述控制电极具有沟槽型结构，所述至少1个第2导电型第5半导体层沿其控制电极的底面及至少一个侧面设置。
11.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成格子状，所述至少1个第2导电型第5半导体层分别呈矩形设置在其第2导电型第2半导体层之间。
12.如权利要求11所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层设置在相邻的2个所述第2导电型第2半导体层之间。
13.如权利要求11所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层设置在相邻的4个所述第2导电型第2半导体层之间。
14.如权利要求13所述的绝缘栅型半导体装置，其特征在于，相邻的所述第2导电型第5半导体层的间隔比相邻的所述第2导电型第2半导体层的间隔窄。
15.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成格子状，所述至少1个第2导电型第5半导体层分别呈带状设置在其第2导电型第2半导体层之间。
16.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成格子状，所述至少1个第2导电型第5半导体层以围绕其第2导电型第2半导体层的某几个的周围的方式设置。
17.如权利要求16所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层设置成锯齿状。
18.如权利要求16所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层设置成带状。
19.如权利要求18所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层单方向设置。
20.如权利要求18所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层在二个方向设置。
21.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第4半导体层由第1导电型半导体层构成。
22.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第4半导体层由第2导电型半导体层构成。
23.如权利要求22所述的绝缘栅型半导体装置，其特征在于，所述第4半导体层与所述第1导电型第1半导体层之间还设置有第1导电型第6半导体层。
24.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层其表面积为相邻的第2导电型第2半导体层之间的、上述第1导电型第1半导体层的表面积的30％以上。
25.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层其有效不纯物量为1×1012至3.2×1012/厘米2。
26.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np与相邻的所述第2导电型第2半导体层之间的间隔Lj之比为：Np/Lj＜2×1015/厘米3。
27.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np与相邻的所述第2导电型第2半导体层之间的间隔Li与其结合深度Xj的乘积之比为：Np/(Lj·Xj)＜5×1018/厘米4。
28.如权利要求1所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型的低电阻层，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型低电阻层的表面积Ap2和所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)的关系为：0＜Np＜9×1011/Ap+1.2×1012/厘米2。
29.如权利要求28所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型的低电阻层的表面积Ap2和所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)的关系为：Np＞2.5×1011/Ap+5.3×1011/厘米2。
30.如权利要求1所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型低电阻层的表面积Ap2和所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Li的关系为：0＜Np＜Np/Lj＜1.7×1015/Ap+2×1015/厘米3。
31.如权利要求30所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1和所述第1导电型的低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Li的关系为：Np/Lj＞4.2×1014/Ap+8.8×1014/厘米3。
32.如权利要求1所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的结合深Xj的关系为：0＜Np＜Np·Xj＜3.6×108/Ap+4.8×108/厘米。
33.如权利要求32所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1和所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的结合深Xj的关系为：Np·Xj＞1×108/Ap+2.1×108/厘米。
34.如权利要求1所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Li、相邻的所述第2导电型第2半导体层的结合深度Xj的关系为：0＜Np＜Np·Xj/Lj＜6×1011/Ap+8×1011/厘米2。
35.如权利要求34所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述至少1个第2导电型第5半导体层的表面积Ap1和所述第1导电型的低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Li、相邻的所述第2导电型第2半导体层的结合深度Xj的关系为：Np·Xj/Lj＞1.7×1011/Ap+3.5×1011/厘米2。
36.如权利要求1所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述第1导电型低电阻层的有效不纯物量Nn、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)的关系为：0＜Np＜Np＜8.4×1011/Ap+0.34Nn+0.015Nn/Ap-1.2×1011/厘米2。
37.如权利要求36所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述第1导电型低电阻层的有效不纯物量Nn、所述至少1个第2导电型第5半导体层的表面积Ap1和所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)的关系为：Np＞-4×1010/Ap+0.0375Nn+0.075Nn/Ap+4×1011/厘米2。
38.如权利要求1所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述第1导电型低电阻层的有效不纯物量Nn、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Lj的关系为：0＜Np＜Np/Lj＜1.4×1015/Ap+570Nn+25Nn/Ap-2×1014/厘米3。
39.如权利要求38所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述第1导电型低电阻层的有效不纯物量Nn、所述至少1个第2导电型第5半导体层的表面积Ap1和所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Lj的关系为：Np/Lj＞-6.7×1013/Ap+62.5Nn+125Nn/Ap+6.7×1014/厘米3。
40.如权利要求1所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述第1导电型低电阻层的有效不纯物量Nn、所述至少1个第2导电型第5半导体层的表面积Ap1与所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Lj、相邻的所述第2导电型第2半导体层的结合深度Xj的关系为：0＜Np＜Np·Xj/Lj＜5.6×1011/Ap+0.228Nn+0.01Nn/Ap-8×1010/厘米2。
41.如权利要求40所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层的有效不纯物量Np、所述第1导电型低电阻层的有效不纯物量Nn、所述至少1个第2导电型第5半导体层的表面积Ap1和所述第1导电型低电阻层的表面积Ap2与所述至少1个第2导电型第5半导体层的表面积Ap1之和Ap1+Ap2的比Ap＝Ap1/(Ap1+Ap2)、相邻的所述第2导电型第2半导体层的间隔Lj、相邻的所述第2导电型第2半导体层的结合深度Xj的关系为：Np·Xj/Lj＞-2.7×1010/Ap+0.025Nn+0.05Nn/Ap+2.7×1011/厘米2。
42.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成格子状，与所述多个第2导电型第2半导体层的相互之间相对应设置所述控制电极。
43.如权利要求42所述的绝缘栅型半导体装置，其特征在于，所述控制电极包括至少1个具有第1电极长的第1控制电极和至少1个具有第2电极长的第2控制电极。
44.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述控制电极包括至少1个具有第1电极长的第1控制电极和至少1个具有第2电极长的第2控制电极；只在所述多个第2导电型第2半导体层的相互之间与具有所述第1电极长的至少1个第1控制电极相对应设置所述至少1个第2导电型第5半导体层。
45.如权利要求44所述的绝缘栅型半导体装置，其特征在于，所述第1控制电极的第1电极长度比所述第2控制电极的第2电极长度长。
46.如权利要求44所述的绝缘栅型半导体装置，其特征在于，所述至少1个第2导电型第5半导体层选择性地设置在对应的所述多个第2导电型第2半导体层的相互之间。
47.如权利要求43所述的绝缘栅型半导体装置，其特征在于，所述控制电极中具有所述第2电极长的至少1个第2控制电极，具有裂缝栅极结构或者阶梯栅极结构。
48.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述控制电极包括至少1个具有第1电极长的第1控制电极和至少1个具有第2电极长的第2控制电极；只在所述多个第2导电型第2半导体层的相互之间与具有所述第1电极长的至少1个第1控制电极相对应设置所述至少1个第2导电型第5半导体层；只在所述多个第2导电型第2半导体层的表面与具有所述第2电极长的至少1个第2控制电极相对应设置至少1个所述第1导电型第3半导体层。
49.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述控制电极包括至少1个具有第1电极长的第1控制电极和至少1个具有第2电极长的第2控制电极；只在所述多个第2导电型第2半导体层的相互之间与具有所述第2电极长的至少1个第2控制电极相对应设置所述至少1个第2导电型第5半导体层。
50.如权利要求48所述的绝缘栅型半导体装置，其特征在于，还包括设置在相邻的所述第2导电型第2半导体层之间、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层；所述控制电极包括至少1个具有第1电极长的第1控制电极和至少1个具有第2电极长的第2控制电极；只在所述多个第2导电型第2半导体层的相互之间与具有所述第2电极长的至少1个第2控制电极相对应设置所述至少1个第2导电型第5半导体层；在所述多个第2导电型第2半导体层的相互之间，与具有所述第1电极长的至少1个第1控制电极相对应设置具有比所述第1导电型低电阻层低的不纯物浓度的第1导电型第7半导体层。
51.如权利要求48所述的绝缘栅型半导体装置，其特征在于，所述控制电极包括至少1个具有第1电极长的第1控制电极和至少1个具有第2电极长的第2控制电极；只在所述多个第2导电型第2半导体层的相互之间与具有所述第2电极长的至少1个第2控制电极相对应设置所述至少1个第2导电型第5半导体层；只在所述多个第2导电型第2半导体层的表面与具有所述第1电极长的至少1个第1控制电极相对应设置至少1个所述第1导电型第3半导体层。
52.如权利要求43所述的绝缘栅型半导体装置，其特征在于，所述控制电极的具有所述第1电极长的至少1个第1控制电极和具有所述第2电极长的至少1个第2控制电极设置成带状。
53.如权利要求43所述的绝缘栅型半导体装置，其特征在于，所述控制电极的具有所述第1电极长的至少1个第1控制电极和具有所述第2电极长的至少1个第2控制电极设置成格子状。
54.如权利要求42所述的绝缘栅型半导体装置，其特征在于，所述控制电极包括具有第1电极长的至少1个第1控制电极部和具有第2电极长的至少1个第2控制电极部，拥有多个控制电极。
55.如权利要求54所述的绝缘栅型半导体装置，其特征在于，所述多个控制电极设置成带状。
56.如权利要求54所述的绝缘栅型半导体装置，其特征在于，所述多个控制电极设置成格子状。
57.如权利要求56所述的绝缘栅型半导体装置，其特征在于，所述多个控制电极包括至少1个具有第1电极长的第1控制电极部和至少1个具有第2电极长的第2控制电极部；具有所述第2电极长的至少1个第2控制电极部互相组成格子状。
58.一种绝缘栅型半导体装置，其特征在于，包括：
第1导电型第1半导体层；
选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层；
至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层；
多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；
形成在所述第1导电型第1半导体层的背面侧的第4半导体层；
与所述第4半导体层连接的第2主电极；
通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型第1半导体层的各表面的控制电极；
至少1个设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；
在所述第2主电极上施加电压时的所述控制电极与所述第2主电极之间的电容以在低电压下减小，在高电压时一定或者增加的方式构成。
59.一种绝缘栅型半导体装置，其特征在于，包括：
第1导电型第1半导体层；
选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层；
至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层；
多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；
形成在所述第1导电型第1半导体层的背面侧的第4半导体层；
与所述第4半导体层连接的第2主电极；
通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型第1半导体层的各表面的控制电极；
至少1个设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；
在施加到所述第2主电极上的电压为额定电压的1/3到2/3时，所述控制电极与所述第2主电极之间的电容开始增加。
60.一种绝缘栅型半导体装置，其特征在于，包括：
第1导电型第1半导体层；
选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层；
至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层；
多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；
形成在所述第1导电型第1半导体层的背面侧的第4半导体层；
与所述第4半导体层连接的第2主电极；
通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型第1半导体层的各表面的控制电极；
至少1个设置在所述第1导电型第1半导体层上、与所述多个第2导电型第2半导体层的至少一个相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；
在施加到所述第2主电极上的电压为额定电压的1/3到2/3时，所述至少1个第2导电型第5半导体层完全耗尽。
61.一种绝缘栅型半导体装置，其特征在于，包括第1单元和第2单元，
第1单元至少包括：选择性地形成在第1导电型第1半导体层的表面的多个第2导电型第2半导体层；至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层；多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；
第2单元至少包括：选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层；设置在相邻的所述第2导电型第2半导体层之间、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层。
62.如权利要求61所述的绝缘栅型半导体装置，其特征在于，所述第2单元设置所述第2导电型第5半导体层，以便完全覆盖设置在相邻的所述第2导电型第2半导体层之间的所述第1导电型第1半导体层的表面。
63.如权利要求61所述的绝缘栅型半导体装置，其特征在于，所述第2单元还包括分别形成在与所述多个第2导电型第2半导体层连接的第1主电极、或者所述多个第2导电型第2半导体层的表面的至少1个第1导电型第3半导体层，以及分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连的第1主电极。
64.如权利要求61所述的绝缘栅型半导体装置，其特征在于，所述第2单元的控制电极长或者相邻的所述第2导电型第2半导体层的间隔比所述第1单元的控制电极长或者相邻的所述第2导电型第2半导体层的间隔宽。
65.一种绝缘栅型半导体装置，其特征在于，包括第1单元和第2单元，
第1单元至少包括：选择性地形成在第1导电型第1半导体层的表面的多个第2导电型第2半导体层，至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；
第2单元至少包括：选择性地形成在所述第1导电型第1半导体层的表面的多个第2导电型第2半导体层，设置在相邻的所述第2导电型第2半导体层之间、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；
所述第1导电型第1半导体层上设置有具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层；
所述第1单元的相邻的所述第2导电型第2半导体层之间设置有具有比所述第1导电型低电阻层低的不纯物浓度的第1导电型第7半导体层。
66.如权利要求65所述的绝缘栅型半导体装置，其特征在于，所述第2单元的控制电极长或者相邻的所述第2导电型第2半导体层的间隔比所述第1单元的控制电极长或相邻的所述第2导电型第2半导体层的间隔窄。
67.如权利要求66所述的绝缘栅型半导体装置，其特征在于，所述第1单元还在相邻的所述第2导电型第2半导体层之间设置具有比所述第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层。
68.如权利要求65所述的绝缘栅型半导体装置，其特征在于，所述第2单元还包括与所述多个第2导电型第2半导体层连接的第1主电极、或者至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层，以及分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连的第1主电极。
69.一种绝缘栅型半导体装置，其特征在于，包括：第1导电型第1半导体层；
设置在所述第1导电型第1半导体层上、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层；
选择性地形成在所述第1导电型低电阻层的表面的多个第2导电型第2半导体层；
至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层；
多个分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的第1主电极；
形成在所述第1导电型第1半导体层的背面侧的第4半导体层，与所述第4半导体层连接的第2主电极；
通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型低电阻层的各表面上的控制电极；
多个设置在所述第1导电型低电阻层上、分别与相邻的所述第2导电型第2半导体层相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层；
所述多个第2导电型第5半导体层之间设置具有比所述第1导电型低电阻层低的不纯物浓度的第1导电型第7半导体层。
70.一种绝缘栅型半导体装置，其特征在于，包括：第1导电型第1半导体层；
设置在所述第1导电型第1半导体层上、具有比所述第1导电型第1半导体层高的不纯物浓度的第1导电型低电阻层；
选择性地形成在所述第1导电型低电阻层的表面的多个第2导电型第2半导体层；
至少1个分别形成在所述多个第2导电型第2半导体层的表面的第1导电型第3半导体层；
分别与所述多个第2导电型第2半导体层及所述至少1个第1导电型第3半导体层相连接的多个第1主电极；
形成在所述第1导电型第1半导体层的背面侧的第4半导体层；
与所述第4半导体层连接的第2主电极；
通过栅极绝缘膜形成在所述多个第2导电型第2半导体层、所述至少1个第1导电型第3半导体层及所述第1导电型低电阻层的各表面上的控制电极；
多个设置在所述第1导电型低电阻层上、分别与相邻的所述多个第2导电型第2半导体层相连、具有比所述多个第2导电型第2半导体层低的不纯物浓度的第2导电型第5半导体层。
71.如权利要求70所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成格子状，所述多个第2导电型第5半导体层分别设置在相邻的4个所述第2导电型第2半导体层之间。
72.如权利要求71所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第5半导体层分别局部地连接。
73.如权利要求70所述的绝缘栅型半导体装置，其特征在于，只在所述多个第2导电型第2半导体层的表面除所述多个第2导电型第5半导体层分别连接的部位以外的部位，设置所述至少1个第1导电型第3半导体层。
74.如权利要求70所述的绝缘栅型半导体装置，其特征在于，所述控制电极配置成格子状，并且与所述第1导电型低电阻层相对应的部位具有裂缝栅极结构或者阶梯栅极结构。
75.如权利要求70所述的绝缘栅型半导体装置，其特征在于，所述多个第2导电型第2半导体层配置成带状，所述多个第2导电型第5半导体层局部地与所述多个第2导电型第2半导体层相连接。
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