CN1274027C - 电力半导体器件 - Google Patents

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Abstract

提供一种维持低导通电压且开关特性良好的电力半导体器件。一种电力半导体器件包含：在离开第2导电类型的集电极层(3)的位置，设置用于划分主单元(MR)和伪单元(DR)的间隔来在第1导电类型的第1基极层(1)内设置的多个沟槽(4)。在主单元内设置第2导电类型的第2基极层(7)和第1导电类型的发射极层(8)，在伪单元内设置第2导电类型的缓冲层(9)。与主单元邻接的沟槽内隔着栅绝缘膜(5)设置栅电极(6)。在缓冲层和发射极层之间插入具有无穷大电阻值的缓冲电阻。在伪单元中附加有使从集电极层流入缓冲层而贮存的第1导电类型的载流子数量减少的抑制结构(9a)。

Description

电力半导体器件
技术领域
本发明涉及一种电力半导体器件，特别地涉及一种适用于电力开关元件的绝缘栅型半导体器件。
背景技术
近年来，在电子学领域中，对电源机器的小型化·高性能化有很强烈的要求。为满足这个要求，电力半导体器件在高压·大电流化的同时，还要针对低损耗化和低噪音化的性能进行改善。在这种情况下，改进IGBT(绝缘栅双极晶体管：Insulated Gate Bipolar Transistor)后的IEGT(注入增强栅晶体管：Injection Enhanced Gate Transistor)作为具有低导通电压特性、同时又能够减少截止损失的器件受到重视(例如：参照专利文献1、非专利文献2以及专利文献3)。
图25是现有的带有沟槽结构的IEGT的剖面图。如图25所示，在n型基极层101的一侧设置n型缓冲层102并在此之上设置p型集电极层103。n型基极层101的另一侧，在n型基极层101内设置间隔来形成多个沟槽104，以便交替划分出主单元MR和伪单元DR。
在主单元MR内的n型基极层101上设置p型基极层107。在p型基极层107的表面内形成n型发射极层108。在伪单元DR内的n型基极层101上设置p型缓冲层109。利用沟槽104分割共同的P型层由此形成p型基极层107和p型缓冲层109。
在p型集电极层103上设置集电极电极111。在P型基极层107和n型发射极层108上设置发射极电极112。在各个沟槽104内，埋入处于被栅绝缘膜105包裹状态下的栅电极106。这样，在主单元MR内形成的p型基极层107作为沟道区并在n型基极层101上选择连接n型发射极层108用于电子注入的n型沟道MOSFET。
在图25所示的横截面中，伪单元DR内的p型缓冲层109的表面被绝缘膜110覆盖。但是，由于p型缓冲层109的电位是固定的，所以在p型缓冲层109上的图25没有示出的位置处也设置了发射极电极112。但是，由于在p型缓冲层109上设置的发射极电极112的密度设定得非常小，使得p型缓冲层109和发射极电极112之间的电阻就变得相等且非常大。
在这种IEGT中，主单元MR形成连接n型基极层101和发射极电极112的非常狭窄的电流通路。为此，在IEGT的导通状态下，相对于来自n型基极层101通过主单元MR的p型基极层107流向发射极电极112的空穴流的电阻增加，就限制了向发射极电极112排出空穴。这样，提高了从n型发射极层108流向n型基极层101的电子的注入效率，从而促进了n型基极层101的传导率的调制并能获得低导通电压。
还提出了作为与IEGT同样可以降低导通电阻的电力半导体器件的CSTBT(Carrier Stored Trench-Gate Bipolar Transistor)(例如，参照专利文献4)。图26是现有的CSTBT的剖面图。
如图26所示，在n型基极层131的一侧设置p型集电极层133。在n型基极层131的另一侧，设置杂质浓度比n型基极层131还要高的n型阻挡层132。在n型阻挡层132上设置p型基极层137。在p型基极层137的表面内形成n型发射极层138。从基板表面直到n型基极层131内设置间隔、形成多个沟槽134。
在p型集电极层133上设置集电极电极141。在p型基极层137和n型发射极层138上设置发射极电极142。在各个沟槽134内，埋入处于被栅绝缘膜135包裹状态下的栅电极136。这样，p型基极层137作为沟道区、在n型基极层131上选择连接n型发射极层138、形成用于电子注入的n型沟道MOSFET。
这种CSTBT，杂质浓度高的n型阻挡层132相对于空穴流就成为较大的电阻。为此，在CSTBT的导通状态下，相对于从n型基极层131通过p型基极层137流向发射极电极142的空穴流的电阻增加，由此限制了向发射极电极142排出空穴。这样，提高了从n型发射极层138流向n型基极层131的电子的注入效率，从而促进了n型基极层131的传导率的调制，获得低导通电压。
专利文献1
特开平5-24356号公报
专利文献2
特开2000-40951号公报
非专利文献1
Jpn.J.Appl.Phys.Vol.36(1997)pp.3433-3437，ISSCC 2000Digest Paper TA7.2
非专利文献2
IEEE ELECTRON DEVICE LETTERS，VOL.18，PP.121-123
非专利文献3
M.Kitagawa et al.，“A 4500V Injection Enhanced InsulatedGate Bipolar Transistor(IEGT)in a Mode Similar to a Thyristor”，IEDM `93，pp.679-682，1993
非专利文献4
H.Takahashi et al.，“Carrier Stored Trench-Gate BipolarTransistor(CSTBT)-A Novel Power Device for High VoltageApplication“ISPSD”96，pp.349-352，1996
非专利文献5
R.Constapel，J.Korec and B.J.Baliga，“Trech-IGBTs withIntegrated Diverter Structures”，ISPSD“95，pp.201-206，1995
现有的IEGT和CSTBT等电力半导体器件具有所谓的可以获得的低导通电压的优点。但是，一方面，如后所述，现有的电力半导体器件在开关时、特别在导通时会出现产生大噪音等问题。此外，为了使空穴的排出电阻高，就会出现所谓截止时电压开始上升、延长耗尽层所需的时间(存贮期间)的问题。由此延长了导通时间，也增加了导通损失。
发明内容
本发明的目的是提供一种能够解决现有技术的问题、维持低导通电压且开关特性良好的电力半导体器件。
本发明的第1观点是一种电力半导体器件，其特征在于，包括：
第1导电类型的第1基极层；
在上述第1基极层上设置的第2导电类型的集电极层；
在离开上述集电极层的位置，以划分主单元和伪单元的方式在上述第1基极层内保持间隔设置多个沟槽；
在上述主单元内的上述第1基极层上设置的第2导电类型的第2基极层；
在上述第2基极层上设置的第1导电类型的发射极层；
在上述伪单元内的上述第1基极层上设置的第2导电类型的缓冲层；
在上述多个沟槽中与上述主单元邻接的沟槽内设置的、且与夹在上述第1基极层和上述发射极层之间的上述第2基极层的部分隔着栅绝缘膜相对的栅电极；
在上述集电极层上设置的集电极电极；
在上述第2基极层和上述发射极层上设置的发射极电极；
在上述缓冲层和上述发射极电极之间插入的缓冲电阻；
将上述主单元设定成，为了对在上述器件的导通状态中相对于从上述第1基极层通过上述第2基极层向上述发射极电极流动的第2导电类型的载流子的流动使电阻增加，而形成非常狭窄的电流通路；
将上述缓冲电阻的电阻值设定成，当上述器件导通时，在通过在栅·发射极间施加电压而给栅·集电极间充电的期间，比由栅的负性容量引起的栅·发射极间电压上升的电阻值更小。
本发明的第2观点是一种电力半导体器件，其特征在于，包括：
第1导电类型的第1基极层；
在上述第1基极层上设置的第2导电类型的集电极层；
在离开上述集电极层的位置，以划分主单元和伪单元的方式在上述第1基极层内保持间隔设置多个沟槽；
在上述主单元内的上述第1基极层上设置的第2导电类型的第2基极层；
在上述第2基极层上设置的第1导电类型的发射极层；
在上述伪单元内的上述第1基极层上设置的第2导电类型的缓冲层；
在上述多个沟槽中与上述主单元邻接的沟槽内设置的、且与夹在上述第1基极层和上述发射极层之间的上述第2基极层的部分隔着栅绝缘膜相对的栅电极；
在上述集电极层上设置的集电极电极；
在上述第2基极层和上述发射极层上设置的发射极电极；
在上述缓冲层和上述发射极电极之间插入的具有无穷大电阻值的缓冲电阻；
将上述主单元设定成，为了对在上述器件的导通状态中相对于从上述第1基极层通过上述第2基极层向上述发射极电极流动的第2导电类型的载流子的流动使电阻增加，而形成非常狭窄的电流通路；
在上述伪单元中附加抑制结构，以便与用与上述第2基极层相同杂质浓度和深度形成上述缓冲层的情况相比，上述器件导通时，在通过在栅·发射极间施加电压而给栅·发射极间充电的期间，减少从上述集电极层流入上述缓冲层并贮存的上述第1导电类型载流子数量。
本发明的第3观点是一种电力半导体器件，其特征在于，包括：
第1导电类型的第1基极层；
在上述第1基极层上设置的第2导电类型的集电极层；
在离开上述集电极层的位置，以划分主单元和伪单元的方式在上述第1基极层内保持间隔设置多个沟槽；
在上述主单元内的上述第1基极层上设置的第2导电类型的第2基极层；
在上述第2基极层上设置的第1导电类型的发射极层；
在上述伪单元内的上述第1基极层上设置的第2导电类型的缓冲层；
在上述多个沟槽中与上述主单元邻接的沟槽内设置的、且与夹在上述第1基极层和上述发射极层之间的上述第2基极层的部分隔着栅绝缘膜相对的栅电极；
在上述集电极层上设置的集电极电极；
在上述第2基极层和上述发射极层上设置的发射极电极；
在上述缓冲层和上述发射极电极间插入的具有无穷大电阻值的缓冲电阻；
将上述主单元设定成，为了对在上述器件的导通状态中相对于从上述第1基极层通过上述第2基极层向上述发射极电极流动的第2导电类型的载流子的流动使电阻增加，而形成了非常狭窄的电流通路；
在沟道宽度方向上超出上述栅电极终端的位置，形成与上述第2基极层和上述缓冲层选择性连接的开关元件，当上述器件导通时，在通过在栅·发射极间施加电压而给栅·发射极间充电的期间，通过上述开关元件从上述缓冲层向上述第2基极层排出上述第1导电类型的载流子。
另外，本发明的第1观点的电力半导体器件，其中，上述缓冲电阻使用含有在上述缓冲层外设置的电阻体的布线电阻。
所记载的电力半导体器件，其中，还包括在上述缓冲层上设置的缓冲电极，上述布线电连接上述缓冲电极和上述发射极电极。
所记载的电力半导体器件，其中，上述缓冲电阻使用上述缓冲层的横向电阻。
所记载的电力半导体器件，其中，在沟道的宽度方向上对应于超出上述发射极层终端的位置，在上述缓冲层上设置与上述发射极电极电连接的缓冲电极。
所记载的电力半导体器件，其中，在沟道的宽度方向上超出上述栅电极终端的位置，上述第2基极层和上述缓冲层通过由第2导电类型的半导体层构成的连接层电连接。
所记载的电力半导体器件，其中，上述连接层是由上述第2基极层和上述缓冲层整体形成的层。
所记载的电力半导体器件，其中，上述连接层由杂质浓度比上述缓冲层高的层构成。
所记载的电力半导体器件，其中，上述连接层由杂质浓度比上述缓冲层低的层构成，上述缓冲电阻以上述连接层的横向电阻为主。
所记载的电力半导体器件，其中，在沟道宽度方向超过上述栅电极的终端位置，设置与上述发射极电极电连接的附加电极，上述缓冲层通过由第2导电类型的半导体层构成的延伸层与上述附加电极电连接，上述缓冲电阻以上述缓冲层和上述延伸层的横向电阻为主。
另外，本发明的第2观点的电力半导体器件，其中，作为上述抑制结构，将上述缓冲层的深度设定成上述第1基极层和上述缓冲层之间的pn结比上述沟槽深。
所记载的电力半导体器件，其中，上述缓冲层的杂质浓度在上述沟槽下端部附近处为1×1014cm-3以上，在上述沟槽底部和上述pn结最深处之间的深度差为0.5μm以上。
所记载的电力半导体器件，其中，作为上述抑制结构，将夹着与上述主单元邻接的上述伪单元的一对沟槽之间的第2间隔，设定得比夹着上述主单元的一对沟槽之间的第1间隔还要狭窄。
所记载的电力半导体器件，其中，上述第2间隔与上述第1间隔之比为2/3以下。
所记载的电力半导体器件，其中，作为上述抑制结构，与上述伪单元邻接且不与上述主单元邻接的伪用沟槽的第2深度，比与上述主单元邻接的沟槽的第1深度还要深。
所记载的电力半导体器件，其中，上述第2深度和上述第1深度之差为1μm以上。
所记载的电力半导体器件，其中，作为上述抑制结构，与上述伪单元邻接且不与上述主单元邻接的伪用沟槽的底部连接，在上述第1基极层内设置第2导电类型的悬置层。
所记载的电力半导体器件，其中，从上述伪用的沟槽底部直至1μm以上的深度形成上述悬置层。另外，在与上述伪单元邻接且不与上述主单元邻接的沟槽内，设置被绝缘膜覆盖的伪电极，上述伪电极与上述发射极电极电连接。
另外，本发明的第3观点的电力半导体器件，其中，上述开关元件由电连接到上述栅电极上的驱动电极驱动。
所记载的电力半导体器件，其中，在沟道宽度方向上超出上述栅电极的终端的位置，在上述第2基极层和上述缓冲层之间设置由第1导电类型的半导体层构成的插入层，上述开关元件是将上述插入层作为沟槽区使用的第2导电类型的MOSFET。另外，上述插入层是与上述第1基极层整体形成的部分。另外，上述驱动电极是隔着上述栅绝缘膜与上述插入层对置的上述栅电极的端部。另外，上述驱动电极是隔着绝缘膜在上述插入层的表面上设置的、且与上述栅电极电连接的电极。
附图说明
图1是显示根据本发明第1实施形态的电力半导体器件(IEGT)的剖面图。
图2(a)、(b)分别示出通过实验得出的比较例1的IEGT和根据第1实施形态的实施例1的IEGT在导通时的电压与电流的波形图。
图3(a)、(b)分别示出通过模拟试验得出的比较例1的IEGT和实施例1的IEGT在导通时的栅极电荷的特性图。
图4(a)、(b)分别示出通过模拟试验得出相对于缓冲电阻的电阻值Rbuff的dV/dt和导通电压的关系，以及相对于Rbuff的负性容量的Vge范围的NCR和导通电压的关系图。
图5示出根据本发明第2实施形态的电力半导体器件(IEGT)的平面布局图。
图6示出沿图5、图7、图8、图10、图12、图20、图22的VI-VI线的剖面图。
图7示出根据本发明第3实施形态的电力半导体器件(IEGT)的平面布局图。
图8示出根据本发明第4实施形态的电力半导体器件(IEGT)的平面布局图。
图9示出沿图8的IX-IX线的剖面图。
图10示出根据本发明第5实施形态的电力半导体器件(IEGT)的平面布局图。
图11示出沿图10的XI-XI线的剖面图。
图12示出根据本发明第6实施形态的电力半导体器件(IEGT)的平面布局图。
图13示出沿图12的XIII-XIII线的剖面图。
图14示出根据本发明第7实施形态的电力半导体器件(IEGT)的剖面图。
图15(a)、(b)分别示出通过实验得出的比较例2的IEGT和根据第7实施形态的实施例2的IEGT在导通时的电压与电流的波形图。
图16示出通过模拟试验得出的比较例2的IEGT和实施例2的IEGT在导通时的栅极电荷的特性图。
图17示出根据本发明第8实施形态的电力半导体器件(IEGT)的剖面图。
图18示出根据本发明第9实施形态的电力半导体器件(IEGT)的剖面图。
图19示出根据本发明第10实施形态的电力半导体器件(IEGT)的剖面图。
图20示出根据本发明第11实施形态的电力半导体器件(IEGT)的平面布局图。
图21示出沿图20的XXI-XXI线的剖面图。
图22示出根据本发明第12实施形态的电力半导体器件(IEGT)的平面布局图。
图23示出沿图22的XXIII-XXIII线的剖面图。
图24示出根据本发明第13实施形态的电力半导体器件(IEGT)的剖面图。
图25示出现有的带有沟槽结构的IEGT的剖面图。
图26示出现有的CSTBT的剖面图。
图27示出根据本发明第14实施形态的电力半导体器件的剖面图。
图28(a)、(b)示出如图27所示的电力半导体器件的工作示意图。
图29示出根据本发明第15实施形态的电力半导体器件的剖面图。
图30示出根据本发明第16实施形态的电力半导体器件的剖面图。
图31示出根据本发明第17实施形态的电力半导体器件的剖面图。
图32示出根据本发明第18实施形态的电力半导体器件的剖面图。
图33示出根据本发明第19实施形态的电力半导体器件的剖面图。
图34示出根据本发明第20实施形态的电力半导体器件的剖面图。
图35(a)～(c)依次示出根据本发明第21实施形态的电力半导体器件的制造方法的剖面图。
图36(a)～(d)依次示出根据本发明第22实施形态的电力半导体器件的制造方法的剖面图。
图37示出根据本发明第23实施形态的电力半导体器件的剖面图。
图38示出根据本发明第24实施形态的电力半导体器件的横截面侧视图。
图39示出沿图38的XXXIX-XXXIX线的剖面图。
图40(a)～(d)依次示出根据本发明第24实施形态的电力半导体器件的制造方法的剖面图。
图41(a)、(b)示出根据本发明第25实施形态的电力半导体器件及其变形例的侧视剖面图。
图42示出根据本发明第26实施形态的电力半导体器件的剖面图。
符号说明
1---n型基极层        2---n型缓冲层        3---p型集电极层
4、4a、4b、4c---沟槽 5---栅绝缘膜         5a、5b、5c---绝缘膜
6---栅电极           7---p型基极层        8---n型发射极层
9---p型缓冲层        9a---附加的深度部分
10---绝缘膜          11---集电极电极      12---发射极电极
12a---附加电极       13---缓冲电极        14---缓冲电阻
15---栅极引出电极    16、16H、16L---p型连接层
17---绝缘膜          18---p型层           19---p型延伸层
20---伪电极          21---p型悬置层       23、24---n型插入层
26---绝缘膜          27---栅电极          28---n型层
31---n型基极层       32---n型阻挡层       33---p型集电极层
34、34a---沟槽       35---栅绝缘膜        35a---绝缘膜
36---栅电极          37---p型基极层       38---n型发射极层
39---p型转移层       41---集电极电极      42---发射极电极
43---转移电极        44---整流器件        45---二极管
50、51、55、70---p型沟道MOSFET            81---半导体支持层
82---绝缘层          83---半导体有源层
具体实施方式
本发明人等在本发明的开发过程中，对图25所示的现有的有关IEGT等进行了研究。由此获得了如下所述的知识。
在图25所示的IEGT中，在p型缓冲层109上设置的发射极电极112的浓度设定得非常小，以使空穴没有向发射极电极112泄漏。即，p型缓冲层109和发射极电极112之间的电阻非常的大。为此，该IEGT具有所谓的获得低导通电压的优点，另一方面还存在如下所述的问题。
即，IEGT开关时、特别是在导通时，集电极·发射极间电压变化率(dV/dt)增大，产生过大的开关噪音。而且，一般地，MOSFET和IGBT等的绝缘栅型半导体器件，通过利用栅极电阻调整栅极电容的充放电时间，使得dV/dt减小，从而使开关噪音减少成为可能。但是，图25所示的IEGT即使利用栅极电阻也不能调整dV/dt，dV/dt处于较高的状态。
在IEGT的导通过程中的这些问题，应当考虑在栅·发射极间施加电压(换句话说，给栅电极施加电压)与利用伪单元的此沟槽浅的表面区域、特别在p型缓冲层109内贮存空穴的关系。即在IEGT的导通过程中，当栅·发射极之间施加的电压一旦上升，IEGT就经过随后的2个期间达到导通状态。最初期间是利用栅·发射极之间施加的电压给栅·发射极之间充电的期间。下一个时间是利用栅·发射极之间施加的电压给栅·集电极之间的电容充电的期间(镜像(ミラ一)期间)。
在最初的期间，栅·发射极之间的电压从负的初期电压向正的所定电压上升。在这段期间，主要在栅电极106上面向p型基极层107和p型缓冲层109的表面部位处形成反转层，贮存电子开始电子的注入。在随后的镜像期间，在理想的状态下，栅·发射极之间电压维持为正所定电压(但是，在理想状态之外会产生噪音)。这段期间，主要在栅电极106上面向n型基极层101的部分中去除正的空间电荷。
现有的IEGT中，p型缓冲层109和发射极电极112之间的电阻非常大。为此，IEGT中的导通过程的最初期间、特别在电子注入开始后的期间内，在与沟槽104邻接的伪单元的表面部(被沟槽104夹置的P型缓冲层109和n型基极层101)贮存的空穴的数量将变大。在IEGT导通时，p型缓冲层109中贮存的空穴是产生过大的开关噪音的原因。有关产生这种现象的详细原理在后述的相关的实施形态说明中将进一步描述。
另一方面，与电力半导体器件的截止特性相关，作为降低IGBT的导通损失的结构，提出了转移结构(例如，参考非专利文献5)。这种结构为了能够排出截止时的n型基极层内的空穴，在IGBT的n型基极层内形成第2导电类型的转移层。这种结构存在导通状态下贮存的载流子减少、导通电阻变高和结构制造困难的问题。
下面将参照附图说明基于这样的认识构成的本发明实施形态。并且，在以下的说明中，具有大致同一功能和结构的组成要素并且只在必要的场合中进行重复说明。此外，在下面的全部实施形态中，按第1导电类型为n型，第2导电类型为P型加以使用。
第1实施形态
图1是根据本发明第1实施形态的电力半导体器件(IEGT)的剖面图。如图1所示，在高电阻的n型基极层1的一侧设置高杂质浓度的n型缓冲层2，并且在此之上设置更高杂质浓度的p型集电极层3。此外，在没有n型缓冲层2的n型基极层1上也可直接连接p型集电极层3。在n型基极层1的另一侧、在n型基极层1内部、为划分主单元MR和伪单元DR而设置间隔、形成多个沟槽4。
在主单元MR内的n型基极层1上设置p型基极层7。在p型基极层7的表面内形成n型发射极层8。在伪单元DR内的n型基极层1上设置p型缓冲层9。p型基极层7和p型缓冲层9既可以是作为单独的层形成，也可以利用沟槽4分割共同的p型层来形成。
为了与p型集电极层3连接而在其上设置集电极电极11。为了与p型基极层7和n型发射极层8连接而在它们之上设置发射极电极12。此外，为了与发射极电极12连接，在p型基极层7内优选形成高杂质浓度的p型接触层。
在多个沟槽4的内部与主单元MR邻接的沟槽4内，埋入被栅绝缘膜5包裹的栅电极6。在主单元MR和伪单元DR交替配置的场合下，在整个沟槽4的内部分别设置栅电极6。栅电极6隔着栅绝缘膜5与夹在n型基极层1和n型发射极层8之间的p型基极层7的部分相对。
因此，在主单元MR内，形成与p型基极层7作为沟道区、用n型基极层1选择性连接n型发射极层8的电子注入的n型沟道MOSFET。另一方面，在伪单元DR内，没有形成这种n型沟道MOSFET。
图1示出的IEGT，通过对沟槽4的深度和宽度、间隔等进行最佳设计，就能够获得半导体开关元件的平均的低导通电压。由于设计了这种伪单元DR，使得相对于从p型集电极层3注入的空穴电流产生了n型基极层1的横向电阻，由此主单元MR连接n型基极层1和发射极电极12而形成非常狭窄的电流通路、产生电阻。
即，IEGT在导通的状态下，因为相对于来自p型集电极层3通过n型基极层1和主单元MR的p型基极层7流向发射极电极12的空穴的电阻增加，使得流向发射极电极12的空穴排出受到限制。这样，因为提高了从n型发射极层8向n型基极层1的电子注入效率，从而促进了对n型基极层1的传导率的调制并获得低导通电压。
在伪单元DR内部的p型缓冲层9上设置缓冲电极13。缓冲电极13通过缓冲电阻14电连接发射极电极12。在本实施形态中，缓冲电阻14是为了与缓冲电极13和发射极电极12电连接而使用的包含设置在p型缓冲层9外部的电阻体的布线电阻。
图2(a)、(b)分别示出了通过实验得出的比较例1的IEGT和根据本实施形态实施例1的IEGT在导通时的电压和电流的波形图。在图中：Vge是栅·发射极间的电压，Vce是集电极·发射极间的电压，Ic是集电极电流。
在这个实验中，比较例1的IEGT和本实施例1的IEGT相同：IEGT的耐压为1200V、集电极·发射极间施加的电压为600V、栅极电阻Rg为51Ω。此外，比较例1的IEGT的p型缓冲层109和发射极电极112之间的电阻设为10Ω，实施例1的IEGT的p型缓冲层9和发射极电极12之间的电阻设为1Ω。
如图2(a)所示，在比较例1的IEGT中，在镜像期间t1～t2(利用对栅·发射极间施加的电压为栅-集电极间充电的期间)的初期，波形剧烈波动，集电极·发射极之间的电压变化率(dV/dt)约为20kV/μs以上。与此相反，如图2(b)所示，在实施例1的IEGT中，在镜像期间t1～t2的初期，dV/dt降低到约为5kV/μs以下，波形的波动也得到了抑制。
此外，对比较例1的IEGT和本实施例1的IEGT进行改变栅极电阻Rg的实验。结果，在比较例1的IEGT中，即使栅极电阻Rg变化了、但dV/dt几乎没有发生变化。与此相反，在本实施例1的IEGT中，通过改变栅极电阻Rg就能够将dV/dt调整为例如2～10kV/μs。
图3(a)、(b)是分别示出了通过模拟试验得出的比较例1的IEGT和实施例1的IEGT在导通时的栅极电荷的特性图。在图中分别示出：Vge是栅·发射极间电压，Vce是集电极·发射极间电压，Qg是栅极电荷。此外，实线表示通过动态计算得出的特性，虚线表示通过静态计算(Vce＝0V以及Vce＝600V)得出的特性。除了本模拟试验的参数外，模拟试验中IEGT的条件与关于图2(a)、(b)的说明相同。
在比较例1的IEGT中，镜像期间(图2(a)的t1～t2)的栅·发射极间的电压Vge(以后标记为Vge(on)，在Vce＝600V的静态特性时Vge一旦上升，就进入Qg减少的Vge区域(表示负性容量的Vge区域)。在此场合下的动态特性中，Qg的波形剧烈地波动。与此相反，在实施例1的IEGT中，由于表示负性容量的Vge区域转换为高电压一侧，所以Vge(on)就没有进入到这个区域内。在此场合下的动态特性中，几乎没有看到Qg波形的波动。
Vge一旦上升Qg就减少的现象被称作由Cg＝dQg/dVge的负变化引起的负性容量(栅极的负性容量)。已知负性容量是在半导体器件的并联驱动时产生电流不稳定的原因(例如，参照专利文献2和非专利文献2)。此外，根据本发明人等的研究，决定了有关下面这种IEGT中的负性容量和开关噪音之间的关系。
即，镜像期间的Vge(on)一旦进入显示负性容量的Vge区域，就如所见的比较例1的IEGT中的动态特性一样、Vge波动。由于Vge的波动、在短期间Vge上升的结果导致了集电极电流急剧流动而产生大的dV/dt。
由于在此伪单元DR的p型缓冲层和n型基极层的沟槽浅的区域(即伪单元的沟槽间的区域)贮存空穴，因而使p型缓冲层的电位上升而获得IEGT的负性容量。利用p型缓冲层和发射极电极之间的电连接的电阻的电阻值就能够抑制p型缓冲层的电位的上升。
根据本实施形态的IEGT，由于p型缓冲层9通过规定的缓冲电阻14与发射极电极12电连接，因而可以调整呈现负性容量也能够调整Vge的范围。即，通过使用规定的缓冲电阻14，Vge(on)由于没有进入显示负性容量的Vge区域，所以就能够防止Vge的波动和由此引起的高dV/dt。
图4(a)、(b)分别示出了通过模拟试验得出的相对于缓冲电阻14的电阻值Rbuff的dV/dt和导通电压的关系，以及相对于Rbuff显示的负性容量的Vge的范围NCR和导通电压之间的关系。在图中：Vce(sat)是导通状态下的集电极·发射极间的电压(饱和电压)、Vge(on)是镜像期间中的非波动时的栅·发射极间的电压、Vth是栅极阈值电压。除了本模拟试验的参数外，模拟试验中IEGT的条件与图2(a)、(b)相关说明相同。
根据本实施形态的IEGT意味着获得了能够维持低导通电压不变、降低开关噪音的特性。即，在图4(a)中低Vce(sat)且dV/dt小的范围内，缓冲电阻14成为所期望的电阻值Rbuff。这个实验条件中，Rbuff所期望范围是大约0.3～3Ω。
如图4(b)所示，缓冲电阻14的电阻值Rbuff越高，表示负性容量的Vge范围NCR1～NCR6的值就变得越低。Rbuff在3Ω以下时的NCR1、NCR2的范围处于比Vge(on)更高的位置。此时，为了使Vge在受到负性容量影响之前达到导通状态，要防止开关噪音的发生。
一方面，Rbuff在5Ω以上时的NCR3～NCR6的范围处于与Vge(on)重合或以下的位置。这就意味着镜像期间的Vge(on)进入了显示负性容量的Vge区域。因此，现有的IEGT中存在开关噪音的原因是产生所谓的Vge波动，在短期间Vge上升的结果导致了集电极电流急剧流动而产生大的dV/dt的问题。
这样，根据本实施形态的IEGT就能够维持低导通电压特性不变、降低开关噪音。其中IEGT导通时，由于集电极·发射极间的电压变化率(dV/dt)变化缓慢，并且能够利用栅极电阻调整dV/dt。此外，根据本实施形态的IEGT通过缩小主单元MR的宽度Wa、扩大伪单元DR的宽度Wb、扩大沟槽4的宽度Wc就能够进一步降低导通电压。
第2实施形态
图5示出根据本发明第2实施形态的电力半导体器件(IEGT)平面布局图。图6是沿图5VI-VI线的剖面图。在本实施形态中缓冲电阻14主要使用p型缓冲层9的横向电阻。换句话说，缓冲电阻14是平面结构。
具体地，利用绝缘膜10覆盖伪单元DR内的p型缓冲层9的表面。但是，相对于超出沟道宽度方向的n型发射极层8的终端的位置，在p型缓冲层9上设置与发射极电极12电连接的缓冲电极13。因此，缓冲电阻14包含位于从面对p型缓冲层9的n型发射极层8的位置至缓冲电极13的路径中的作为主要部分的p型缓冲层9的横向电阻。
此外，例如在结合终端区域和单元四周的区域、或者在芯片内每隔所设的规定间隔处设置的栅极引出电极15的附近等处可以形成缓冲电极13。通过调整p型缓冲层9的杂质浓度(规定值以下等)，可以容易地设定缓冲电阻14的电阻值。
第3实施形态
图7示出根据本发明第3实施形态的电力半导体器件(IEGT)的平面布局图。沿图7的VI-VI线的剖面图也由图6示出。在本实施形态中，缓冲电阻14也主要使用p型缓冲层9的横向电阻。
具体地，含有栅电极6的沟槽4以规定间隔被分割开，另一方面与含有沟槽4的分割部位的主单元MR连接来形成发射极电极12。p型缓冲层9通过位于在沟槽4的分割部位处的p型连接层16与发射极电极12电连接。因此，缓冲电阻14包含位于从面对p型缓冲层9的n型发射极层8的位置经p型连接层16至发射极电极12的路径中的作为主要部分的p型缓冲层9的横向电阻。
此外，在本实施形态中，p型连接层16是由p型基极层7和p型缓冲层9共同的层的一部分组成。但是，尽管如此形成的状态，在超过沟道宽度方向的栅电极6的终端位置处，p型连接层16优选电连接p型基极层7和p型缓冲层9。
第4实施形态
图8示出根据本发明第4实施形态的电力半导体器件(IEGT)的平面布局图。图9是沿图8的IX-IX线的剖面图。沿图8的VI-VI线的剖面图也由图6示出。在本实施形态中缓冲电阻14也主要使用p型缓冲层9的横向电阻。
具体地，含有栅电极6的沟槽4和发射极电极12以规定间隔被分割开。在沟槽4的分割部位形成带状的高杂质浓度的p型连接层16H，p型基极层7与p型缓冲层9通过p型连接层16H电连接。因此，缓冲电阻14包含位于从面对p型缓冲层9的n型发射极层8的位置经过p型连接层16H和p型基极层7至发射极电极12的路径中的作为主要部分的p型缓冲层9和p型基极层7的横向电阻。
此外，例如可以在芯片内每隔规定间隔处设置引出的栅极引出电极15的下侧隔着绝缘膜17设置p型连接层16H。
第5实施形态
图10示出根据本发明第5实施形态的电力半导体器件(IEGT)的平面布局图。图11是沿图10的XI-XI线的剖面图。沿图10的VI-VI线的剖面图也由图6示出。在本实施形态中缓冲电阻14主要使用p型缓冲层9和低杂质浓度的p型连接层16L的横向电阻。
具体地，含有栅电极6的沟槽4和发射极电极12以规定间隔被分割开。在沟槽4的分割部位形成低杂质浓度的p型连接层16L，p型基极层7与p型缓冲层9通过p型连接层16L电连接。因此，缓冲电阻14包含位于从面对p型缓冲层9的n型发射极层8的位置经过p型连接层16L和p型基极层7至发射极电极12的路径中的作为主要部分的p型连接层16L的横向电阻。
此外，例如可以在芯片内每隔规定间隔处设置的栅极引出电极15的下侧隔着绝缘膜17设置p型连接层16L。通过调整p型连接层16L的杂质浓度就能够容易地设定缓冲电阻14的电阻值。
第6实施形态
图12示出根据本发明第6实施形态的电力半导体器件(IEGT)的平面布局图。图13是沿图12的XIII-XIII线的剖面图。沿图12的VI-VI线的剖面图也由图6示出。在本实施形态中缓冲电阻14主要使用p型缓冲层9和p型延伸层19的横向电阻。
具体地，在超过沟道宽度方向的栅电极6的终端位置，形成高杂质浓度的p型层18，在p型层18上设置与发射极电极12电连接的附加电极12a。P型缓冲层9通过规定图形形成的p型延伸层19与p型层18电连接。因此，缓冲电阻14包含位于从面对p型缓冲层9的n型发射极层8的位置经过p型延伸层19和p型层18至附加电极12a的路径中的作为主要部分的p型缓冲层9和p型延伸层19的横向电阻。
此外，p型层18和附加电极12a可以是例如在结合终端区域内设置的p型保护层和环电极。通过调整p型延伸层19的杂质浓度能够容易地设定缓冲电阻14的电阻值。
第7实施形态
图14是根据本发明第7实施形态的电力半导体器件(IEGT)的剖面图。在本实施形态中，缓冲电阻14具有无穷大的电阻值。此外，在伪单元DR中，与p型基极层7和p型缓冲层9以相同的杂质浓度和深度形成的场合相比，附加有使流入伪单元的沟槽间的区域、特别是流入p型缓冲层9内并贮存的空穴数量减少的抑制结构。在IEGT的导通过程的最初期间，即利用在栅·发射极间施加的电压来给栅·发射极之间充电的期间，为抑制从p型集电极层3向伪单元的沟槽间的区域流入空穴而设置此抑制结构。
具体地，利用绝缘膜10覆盖伪单元DR内的p型缓冲层9的表面。P型缓冲层9与位于IEGT任何区域内的p型基极层7和发射极电极12都不电连接，处于完全浮置状态。此外，为了构成上述抑制结构，p型缓冲层9具有追加的深度部分9a，利用比含有栅电极6的沟槽4还要深的位置来设定n型基极层1和p型缓冲层9之间的pn结。这里，在沟槽4的下端部附近P型缓冲层9的杂质浓度被设定为1×1014cm-3之上，例如设定为大约1×1015cm-3。沟槽4的底部和n型基极层1与p型缓冲层9之间的pn结最深处之间的深度之差被设定为0.5μm以上，优选为1μm以上。
图15(a)、(b)分别示出了通过实验得出的比较例2的IEGT和根据本实施形态实施例2的IEGT在导通时的电压和电流的波形图。在图中分别示出：Vge是栅·发射极间的电压，Vce是集电极·发射极间的电压，Ic是集电极电流。
在这个实验中，比较例2的IEGT和实施例2的IEGT有相同的设定：IEGT的耐压是1200V、集电极·发射极间施加的电压为600V、栅极电阻Rg是51Ω、p型缓冲层9和发射极电极12之间的电阻是无穷大、沟槽4的下端部附近处p型缓冲层9的杂质浓度为大约1×1015cm-3。IEGT的沟槽4的底部和n型基极层1与p型缓冲层9之间的pn结的最深处之间的深度差，在比较例2中被设为0μm、在实施例2中被设为1.5μm。
如图15(a)所示，比较例2的IEGT在镜像期间t1～t2内由于dV/dt为大约1kV/μs或更小，镜像期间为2.5μs以上，导致了导通延迟。与此相反，如图15(b)所示，实施例2的IEGT，镜像期间t1～t2内由于dV/dt是适度的约3.5kV/μs，镜像期间t1～t2为1.5μs，因而迅速导通。
图16分别示出了通过模拟试验得出的比较例2的IEGT和实施例2的IEGT在导通时的栅极电荷的特性图。在图中：Vge是栅·发射极间的电压，Vce是集电极·发射极间的电压，Qg是栅极电荷。此外，实线表示通过动态计算得出的特性，虚线表示通过静态计算(Vce＝0V以及Vce＝600V)得出的特性。除了本模拟试验的参数外，模拟试验中IEGT的条件与图15(a)、(b)的相关说明相同。
比较例2的IEGT中，Vce＝600V时的曲线和0V时的曲线在Vge约为-20V时分开。与此相反，实施例2的IEGT的两条曲线在Vge达到大约-7.5V时仍未分开。由于与比较例2的IEGT曲线相比实施例2的IEGT曲线转换到栅极电荷(Qg)小的一侧，所以发射时间变长了。这就意味着在比较例2的IEGT的镜像期间必须释放的正电荷的数量更多。根据本发明人等的研究，判明了关于IEGT中的镜像期间和伪单元DR之间的如下关系。
比较例2的IEGT中，在导通过程的最初期间，即利用对栅·发射极间施加的电压(这期间主要是负电压)来使栅·发射极间充电的期间，由于空穴从p型集电极层3通过n型基极层1大量地流入p型缓冲层9，使得p型缓冲层9的电位慢慢上升。p型缓冲层9的电位的上升给由p型缓冲层9、n型基极层1、p型基极层7、绝缘栅电极6构成的p型沟道MOSFET造成了恶劣影响。即，由于p型缓冲层9的电位上升，在导通过程的最初期间的早期，p型沟道MOSFET的p型沟道在沟槽4的顶端部位(相当于图14点A的位置)夹断。这一结果使得空穴没有从p型缓冲层9排出，在p型缓冲层9和沟槽4的界面处残留1018常态的空穴。
与此相反，实施例2的IEGT中由于形成了比沟槽4深的p型缓冲层9，在导通过程的最初期间，减少了从p型集电极层3通过n型基极层1向p型缓冲层9流入并贮存的空穴的数量。这是由于抑制了随着p型缓冲层9的电位上升而导致的沟槽顶端部位(相当于图14点A的位置)电位的上升。这一结果使得上述p型沟道MOSFET具有在迟于导通过程最初期间、使p型缓冲层9内贮存的空穴的数量进一步减少的功能。
这样，根据本实施形态的IEGT就能够维持低导通电压特性、获得高速的开关特性。这里，当IEGT导通时，由于集电极·发射极间的电压变化率(dV/dt)是最适合的，因此能够利用栅极电阻来调整dV/dt。
第8实施形态
图17是根据本发明第8实施形态的电力半导体器件(IEGT)的剖面图。在本实施形态中，p型缓冲层9处于完全浮置状态(缓冲电阻14有无穷大的电阻值)。此外，作为抑制从n型基极层1向p型缓冲层9流入的空穴的抑制结构，将伪单元DR的间隔设定得比主单元MR的间隔还要狭窄。
具体地，不相互交替形成主单元MR和伪单元DR，而是对于一个主单元MR连续形成多个间隔狭窄的伪单元DR。划分主单元MR和伪单元DR的沟槽4、4a具有同样的深度，但设置的间隔有差异。将夹在主单元MR的一对沟槽4之间的间隔距离(中心至中心)设为W1，将夹在伪单元DR的一对沟槽4、4a之间的间隔距离(中心至中心)设为W2，则W2/W1为2/3以下，优选设定为1/2以下。
在与主单元MR邻接的沟槽4内，埋入处于被栅绝缘膜5包裹状态下的栅电极6。另一方面，在仅与伪单元邻接的沟槽4a中，埋入处于被栅绝缘膜5包裹状态下的伪电极20。伪电极20与发射极电极12电连接。但是，伪电极20不与发射极电极12连接，与栅电极6电连接也是可以的。
通过将伪单元DR的幅度变狭窄，在导通过程的最初期间，使从n型基极层1流入p型缓冲层9的空穴数量减少。因此，在IEGT的导通过程中就能防止p型缓冲层9的电位上升，维持低导通电压特性，使获得高速度的开关特性成为可能。
第9实施形态
图18是根据本发明第9实施形态的电力半导体器件(IEGT)的剖面图。在本实施形态中，p型缓冲层9处于完全浮置状态(缓冲电阻14有无穷大的电阻值)。此外，作为抑制从n型基极层1向p型缓冲层9流入的空穴抑制结构，将伪单元DR的沟槽深度设定得比主单元MR的沟槽深度还要深。
具体地，不相互交替形成主单元MR和伪单元DR，而是相对于一个主单元MR连续形成具有深沟槽4b的多个伪单元DR。划分主单元MR和伪单元DR的沟槽4、4b以相等的间隔配置，但具有不同的深度。将与主单元MR邻接的深度设为D1，将仅与伪单元DR邻接的沟槽4b的深度设为D2，D2-D1为1μm以上，优选设定为1.5μm以上。
在与主单元MR邻接的沟槽4内，埋入处于被栅绝缘膜5包裹状态下的栅电极6。另一方面，在仅与伪单元DR邻接的沟槽4b中，埋入处于被绝缘膜5b包裹状态下的伪电极20。伪电极20与发射极电极12电连接。但是，伪电极20不与发射极电极12连接，与栅电极6电连接也是可以的。
通过将伪单元DR的沟槽4b深度加深，在导通过程的最初期间，使从n型基极层1流入p型缓冲层9的空穴数量减少。因此，在IEGT的导通过程中就能防止p型缓冲层9的电位上升、维持低导通电压特性，使获得高速度的开关特性成为可能。
第10实施形态
图19是根据本发明第10实施形态的电力半导体器件(IEGT)的剖面图。在本实施形态中，p型缓冲层9处于完全浮置状态(缓冲电阻14有无穷大的电阻值)。此外，作为抑制从n型基极层1向p型缓冲层9流入的空穴的抑制结构，与伪单元DR的沟槽底部连接，在n型基极层1内设置p型悬置层。
具体地，相互交替形成主单元MR和伪单元DR，相对于一个主单元MR连续形成多个伪单元DR。等间隔配置划分主单元MR和伪单元DR的沟槽4、4c，并且具有相同的深度。然而，只与伪单元DR邻接的沟槽4c的底部连接并在n型基极层1内设置悬置在伪单元DR内的p型悬置层21。在距沟槽4c的底部为1μm以上处、优选达到1.5μm以上的深度处形成p型悬置层21。例如，在形成沟槽4c之后，在此沟槽4c的底部处通过离子注入p型杂质、热扩散等方法来形成p型悬置层21。
在与主单元MR邻接的沟槽4内，埋入处于被栅绝缘膜5包裹状态下的栅电极6。一方面，在仅与伪单元邻接的沟槽4c中，埋入处于被栅绝缘膜5包裹状态下的伪电极20。伪电极20与发射极电极12电连接。但是，伪电极20不与发射极电极12连接，与栅电极6电连接也是可以的。
通过在伪单元DR的沟槽4b的底部设置p型悬置层21，在导通过程的最初期间，使从n型基极层1流入p型缓冲层9的空穴数量减少。因此，在IEGT的导通过程中就能防止p型缓冲层9的电位上升、维持低导通电压特性，使获得高速度的开关特性成为可能。
第11实施形态
图20示出根据本发明第11实施形态的电力半导体器件(IEGT)的平面布局图。图21是沿图20的XIII-XIII线的剖面图。沿图20的VI-VI线的剖面图也由图6示出。在本实施形态中，缓冲电阻14具有无穷大的电阻值。此外，在超出沟道宽度方向的栅电极6的终端位置处，形成与p型基极层7和p型缓冲层9选择性连接的开关元件。在IEGT的导通过程的最初期间，即利用在栅·发射极间施加的电压来给栅·发射极间充电的期间，为了从p型缓冲层9向p型基极层7排出空穴而设置该开关元件。
具体地，利用绝缘膜10覆盖伪单元DR内的p型缓冲层9的表面。P型缓冲层9与位于IEGT任何区域内的p型基极层7和发射极电极12不电连接而处于完全浮置状态。此外，包含栅电极6的沟槽4和发射极电极12以规定间隔被分割，这里，设置带状的n型插入层23。在n型插入层23上的芯片内隔着绝缘膜17设置以规定间隔设定栅引出电极15。
在栅电极6的端部和面对栅引出电极15的n型插入层23的部分处，给这些电极施加负电压时，就会诱导出p型反转层。即，在p型基极层7和P型缓冲层9之间以n型插入层23为沟道区域、且以栅电极6的端部和栅引出电极15为驱动电极，形成p型沟道MOSFET(上述的开关元件)。
此外，在本实施形态中，由低杂质浓度的n型基极层1的一部分形成n型插入层23。但是，n型插入层23不是n型基极层1的一部分，可以是位于沟道的宽度方向面对栅电极6的端部的位置处在p型基极层7和p型缓冲层9之间插入的n型层。此外，上述p型沟道MOSFET为了能够驱动仅作为驱动电极的栅电极6的端部，相对于栅引出电极15就没有必要设置n型插入层23。
根据本实施形态的IEGT，在导通过程的最初期间，即，在由栅·发射极间施加的电压(这段期间主要是负电压)来给栅·发射极之间充电期间，通过p型沟道MOSFET从p型缓冲层9向p型基极层7排出空穴。为此，在导通过程的最初期间，使p型缓冲层9内贮存的空穴数量减少。结果参照图15(b)所述，在镜像期间，dV/dt如果适度，镜像期间就会缩短并加速导通。
因此，根据本实施形态的IEGT，可以维持低导通电压特性不变、能够获得高速的开关特性。这里，在IEGT的导通中，集电极·发射极间的电压变化率(dV/dt)最适合，并且可以通过栅极电阻调整dV/dt。
第12实施形态
图22示出根据本发明第12实施形态的电力半导体器件(IEGT)的平面布局图。图23是沿图22的XXIII-XXIII线的剖面图。沿图22的VI-VI线的剖面图也由图6示出。在本实施形态中，缓冲电阻14具有无穷大的电阻值。此外，与p型基极层7和p型缓冲层9选择性连接的开关元件是由带有平面型的栅电极的p型沟槽MOSFET构成。
具体地，含有栅电极6的沟槽4和发射极电极12按规定的间隔被分割，在沟槽4的分割地方以沟槽4的宽度设置n型插入层24。此外，在n型插入层24上隔着绝缘膜26设置带状的栅电极27。这样，在p型基极层7和p型缓冲层9之间以n型插入层24为沟道区域、以栅电极27为驱动电极，形成p型沟道MOSFET(上述的开关元件)。
在根据本实施形态的IEGT中，在导通过程的最初期间，通过p型沟道MOSFET从p型缓冲层9向p型基极层7排出空穴。因此，可以维持低导通电压特性、能够获得高速度的开关特性。
第13实施形态
图24示出根据本发明第13实施形态的电力半导体器件(IEGT)的剖面图。本实施形态由于是关于第1至第12的实施形态的变形例，因此图24示出了对应于图6所示剖面的剖面图。
具体地，在伪单元DR的p型缓冲层9的表面形成n型层28。n型层28和在伪单元DR的p型基极层7的表面形成的n型发射极层8是通过相同工序形成的，是由和n型发射极层8本质相同的层构成的。利用这种结构，使得IEGT的制造过程变得容易。此外，在使用p型缓冲层9的横向电阻形成缓冲电阻14的场合中，能够利用n型层28调整缓冲电阻14的值。
第14实施形态
图27示出根据本发明第14实施形态的电力半导体器件的剖面图。如图27所示，在高电阻的n型基极层31的一侧，设置高杂质浓度的p型集电极层33。然而，也可以在n型基极层31和p型集电极层33之间设置高杂质浓度的n型缓冲层。为了划分主单元MR和伪单元DR，在n型基极层31的另一侧的n型基极层31内设置间隔、形成多个沟槽34。
在主单元MR内的n型基极层31的表面内，形成比n型基极层31杂质浓度还要高的n型阻挡层32。在n型阻挡层32上设置p型基极层37。在p型基极层37的表面内形成n型发射极层38。在伪单元DR内的n型基极层31上设置p型转移层39。P型基极层37和p型转移层39可以以单独的层形成，也可以利用沟槽34分割共同的p型层形成。
为了与p型集电极层33连接，在其上设置集电极电极41。为了与p型基极层37和n型发射极层38连接，在其上设置发射极电极42。此外，为了与发射极电极42连接，在p型基极层37内优选形成高杂质浓度的p型连接层。
在多个沟槽34的内部与主单元MR邻接的沟槽34内，埋入被栅绝缘膜35包裹状态下的栅电极36。在主单元MR和伪单元DR相互交替配置的场合下，在整个沟槽34内分别设置栅电极36。栅电极36隔着栅绝缘膜35与夹在n型基极层31和n型发射极层38之间的p型基极层37的部分相对。
因此，在主单元MR内，形成以p型基极层37作为沟道区，使n型发射极层38与n型基极层37选择性连接的电子注入n型沟道MOSFET。另一方面，在伪单元DR内，没有形成这样的n型沟道MOSFET。
图27示出的电力半导体器件中，通过对n型阻挡层32的杂质浓度、沟槽34的深度和宽度、间隔等的最优设计，就获得了半导体开关元件的低导通电压。这是由于n型阻挡层32的阻挡效果和主单元MR形成的狭窄电流通路，限制了流向发射极电极42的空穴的排出，从而提高了从n型发射极层38流向n型基极层31的电子的注入效率。
在伪单元DR内的p型转移层39上设置转移电极43。转移电极通过整流器件44与发射极电极42电连接。整流器件44的负极一侧与发射极电极42电连接，正极一侧与转移电极43连接。
图28(a)、(b)示出的是图27所示的电力半导体器件的工作示图。此外，为了整流器件44进入导通状态，设定在p型转移层39内悬置的内置(ビルトイン)电压(大约0.7V)以上的电位。在导通时，整流器件44一旦变成导通状态，就通过整流器件44向发射极电极42排出空穴。
如图28(a)所示，在导通状态下，通过n型阻挡层32向p型基极层37排出空穴的电阻变大。这时，为了使p型转移层的电位降低，整流器件44一旦处于导通状态，就不再排出空穴。即，p型转移层39形成的伪单元和IEGT的伪单元都存在相同的效果。因此，结合n型阻挡层的阻挡效果，器件的导通电阻就大幅度下降。
一方面，如图28(b)所示，在导通时，由于p型转移层39的电位上升，整流器件44变为导通状态。因此，就从n型基极层31经过p型转移层39向发射极电极42排出空穴。此时，对于n型阻挡层32的空穴存在较高的电阻，流向含有n型发射极层38的主单元的空穴的数量就会比流向含有p型转移层39的伪单元的空穴的数量还要少。即，在导通时，主要从p型转移层39排出空穴，从而缩短了截止时间、降低了截止损耗。
此外，作为n型阻挡层32的第二个效果，与IEGT、CSTBT、转移层结构的整体相比较，降低了n型发射极层38直接流动的空穴电流。因此，增加了电力半导体器件的闩锁承受力(耐量)，提高了击穿承受力、负载短路承受力。
第15实施形态
图29示出根据本发明第15实施形态的电力半导体器件的剖面图。在本实施形态中，图27示出的整流器件44是以二极管45构成的一个例子。
具体地，在n型发射极层38、沟槽34内的绝缘膜35以及p型转移层39上设置带有p型正极层46和n型负极层47的半导体层。p型正极层46与转移电极43连接，n型负极层47与发射极电极42连接。可以采用以下方法形成该器件。
首先，在基板的表面用CVD等方法淀积掺杂n型(或p型)杂质的多晶硅。在改变导电类型的部分，离子注入p型(或是n型的)的杂质后，进行热扩散。其次，转移电极43和发射极电极42分别与p型正极层46和n型负极层47形成连接。
第16实施形态
图30示出根据本发明第16实施形态的电力半导体器件的剖面图。在本实施形态中，图27示出的整流器件44是在基板表面上隔着绝缘膜设置的二极管45。
具体地，在n型发射极层38、沟槽34内的绝缘膜35以及p型转移层39上设置绝缘膜48，在绝缘膜48上设置带有p型正极层46和n型负极层47的半导体层。p型正极层46与转移电极43连接，n型负极层47与发射极电极42连接。利用这个器件能够提高栅电极36上部的绝缘性、提高器件的可靠性。
第17实施形态
图31示出根据本发明第17实施形态的电力半导体器件的剖面图。在本实施形态中，图27示出的整流器件44是在基板表面上直接设置的二极管45。
具体地，在n型发射极层38、沟槽34内的绝缘膜35以及p型转移层39上设置带有p型正极层46和n型负极层47的半导体层。省略转移电极43，从而，p型正极层46与p型转移层39连接，n型负极层47与发射极电极42连接。利用这个器件能够简化发射极侧的布线结构。
第18实施形态
图32示出根据本发明第18实施形态的电力半导体器件的剖面图。在本实施形态中，转移电极43和发射极电极42通过与它们选择性连接的p型沟道MOSFET 50相连接。利用与栅电极36电连接的驱动电极来驱动p型沟道MOSFET 50。
在图32示出的电力半导体器件中，当导通时栅·发射极之间施加的电压由正变为负(栅电极36电位的变化)并达到规定的负值时，p型沟道MOSFET 50就呈导通状态。由此，空穴就从n型基极层31通过p型转移层39向发射极电极42排出。
与图27的器件不同，通过p型沟道MOSFET 50的驱动电极与主结构的栅电极36一起连动，在导通状态下，即使p型转移层39的电位上升，也能防止空穴的排出。此外，由于MOSFET没有内置(build-in)电压，因而电位降低导通时空穴的排出电阻。
第19实施形态
图33示出根据本发明第19实施形态的电力半导体器件的剖面图。在本实施形态中，图32示出在基板的体内形成具有p型沟道MOSFET 50功能的MOSFET 51。
具体地，在p型转移层39的表面内形成与沟槽34连接的n型插入层52。此外，在n型插入层52的表面内形成p型相对层53。n型插入层52和p型相对层53与发射极电极42整体的延长部分的附加电极54相连接。p型沟道MOSFET 51将n型插入层52作为沟道区域使用，将p型相对层53和p型转移层39的一部分作为一对源/漏使用，将隔着栅绝缘膜35与插入层52相对的栅电极36的部分作为驱动电极使用。根据这种器件，可以简化发射极侧的布线结构。
第20实施形态
图34示出根据本发明第20实施形态的电力半导体器件的剖面图。在本实施形态中，图32示出在基板的表面上形成具有p型沟道MOSFET 50功能的MOSFET 55。
具体地，利用绝缘膜57、在n型发射极层38、沟槽34以及p型转移层39上设置p型沟道MOSFET 55的驱动电极56。驱动电极56与栅电极36一体形成，栅电极36、驱动电极56的截面呈T字形结构。在驱动电极56上，利用绝缘膜58设置p型沟道MOSFET 55的一对p型源/漏层61、62以及作为沟道区域的n型基极层63的半导体层。一对p型源/漏层61、62分别与转移电极43和发射极电极42连接。
与图32所示的器件相比，根据图34所示的器件必须具有三重扩散过程，因此更容易设计p型沟道MOSFET的阈值电压。但是，这种器件与图32示出的器件相比，布线结构变复杂了。
第21实施形态
图35(a)～(c)按顺序示出根据本发明第21实施形态的电力半导体器件的制造方法的剖面图。这个制造方法能够适用于自图27至图34所示出的任何一种器件(第14至第20实施形态)。
首先，在n型基极层31的表面内，为了必须与n型发射极层38所对应的区域重叠，通过扩散形成多个p型转移层39(图35(a))。在本实施形态中，形成的各个p型转移层39比沟槽34还要深。但也可以是如图27所示的p型转移层39一样浅的层。
其次，在多个p型转移层39之间，对应于n型阻挡层32、p型基极层7、n型发射极层38进行杂质的离子注入。然后，进行热处理，进行离子注入杂质的扩散和活性化，形成n型阻挡层32、p型基极层37、n型发射极层38(图35(b))。接下来，为了将p型转移层39和p型基极层37分开，形成多个沟槽34。然后，在各个沟槽34内按顺序形成栅绝缘膜35和栅电极36(图35(c))。
按照这种方法，分别形成p型基极层37和p型转移层39，最后利用沟槽34进行分割。在这种场合下，为了能够独立地控制p型基极层37的杂质浓度，就提高了对MOS沟道区域的依赖性。
第22实施形态
图36(a)～(d)按顺序示出根据本发明第22实施形态的电力半导体器件的制造方法的剖面图。这个制造方法能够适用于自图27至图34所示出的任何一种器件(第14至第20实施形态)。
首先，在n型基极层31的表面内设置间隔、形成多个沟槽34。其次，在各沟槽34内按顺序形成栅绝缘膜35和栅电极36(图36(a))。然后，在多个沟槽34之间例如每隔1个沟槽的区域内、在n型基极层31的表面内通过扩散形成n型阻挡层32(图36(b))。
然后，在多个沟槽34间的全部区域的n型基极层31和n型阻挡层32的表面内扩散p型杂质。这样，同时形成p型基极层37和p型转移层39(图36(c))。接下来，在p型基极层37的表面内通过扩散形成n型发射极层38(图36(d))。
按照这种方法，对应于沟槽34形成自我匹配的p型基极层37和p型转移层39。在这种场合下，就不必担心p型转移层39覆盖重合的偏移。
第23实施形态
图37示出根据本发明第23实施形态的电力半导体器件的剖面图。根据本实施形态的器件与图27所示的器件相同，具有p型转移层39、与发射极电极42电连接的整流器件44。但是，在本实施形态中，扩展形成p型转移层39的所在区域。
具体地，不相互交替形成主单元MR和伪单元DR，相对于一个主单元MR连续形成多个伪单元DR。换句话说，在主单元MR两侧的更宽的p型转移层39内，为了区分多个伪单元DR而形成伪用的沟槽34a。以与主用的沟槽34实质上相同的尺寸和相同的间隔来形成伪用的沟槽34a。在伪用沟槽34a中，埋入被绝缘膜35a包裹状态下的伪电极65。伪电极65与发射极电极42电连接。
如果p型转移层39的宽度更宽，那么在IEGT结构中含形成狭窄电流通路来增强所谓电子注入效率提高的效果。相反，沟槽34的间隔过宽，则引起沟槽34下端部处电场集中，导致耐压降低。作为其对策，形成伪用沟槽34a。在这个场合下，如果伪电极65与栅电极36电连接，就延迟了增加栅极容量的器件的开关速度。为此，伪电极65与发射极电极42电连接。因此，按照这种器件，一方面降低了导通电阻，利用栅极电容的增加就能够防止开关速度的降低。
第24实施形态
图38示出根据本发明第24实施形态的电力半导体器件的剖面斜视图。图39是沿图38的XXXIX-XXXIX线的剖面图。本实施形态的器件与图32所示的器件相同，具有p型转移层39与发射极电极42选择性连接的p型沟道MOSFET 70。但是，在本实施形态中，在宽度方向、沿沟槽34的同侧排列设置p型基极层37和p型转移层39。
具体地，在n型基极层31的表面内，形成比n型基极层31杂质浓度更高的n型阻挡层32。在n型阻挡层32的表面内设置p型基极层37。在p型基极层37的表面内形成n型发射极层38。此外，离开n型阻挡层32，在n型基极层31的表面内设置p型转移层39。通过将n型发射极层38、p型基极层37、n型阻挡层32、p型基极层37分别分割成2个部分而形成沟槽34。
在夹在p型基极层37和p型转移层39间的n型基极层31以及n型阻挡层32的表面部分上，隔着栅绝缘膜71设置栅电极72。从而，形成以n型基极层31以及n型阻挡层32作为沟道区域，使p型基极层37选择性连接p型转移层39的用于空穴排出的p型沟道MOSFET 70。p型沟道MOSFET 70的驱动电极是栅电极72，且与沟槽34内的栅电极36电连接。因此，在截止时，通过p型沟道MOSFET 70、从p型转移层39经过p型基极层37向发射极电极42排出空穴。
可以通过比第21和第22实施形态所述的制造方法更简单的方法来制造这种器件的结构。图40(a)～(b)按顺序示出根据本发明第24实施形态的电力半导体器件的制造方法的剖面图。
首先，在n型基极层31表面内，通过扩散分别形成n型阻挡层32、p型基极层37、n型发射极层38、p型转移层39(图40(a))。其次，为了将这些层32、37、38、39分别分割为2部分，从基板表面直至n型基极层31内形成沟槽34。然后，自沟槽34内涉及到这些层32、37、38、39的表面，依次形成绝缘膜76和导电膜77。(图40(b))。
接下来，保留沟槽34内以及n型基极层31以及n型阻挡层32的表面的表面区域上的部分，去除绝缘膜76和导电膜77。这样，就形成了沟槽34内的栅绝缘膜35及栅电极36、p型沟道MOSFET 70的栅绝缘膜71及栅电极72(图40(c))。然后，用绝缘氧化膜覆盖栅电极72，接着形成发射极电极42(图40(d))。
按照这种方法，利用低难度的制造方法就能够实现与图32示出的器件具有相等功能的器件。此外，由于能够从p型转移层39独立地控制p型基极层37的杂质浓度，因而对MOS沟道区域的可靠性变高。
第25实施形态
图41(a)、(b)示出根据本发明第25实施形态的电力半导体器件以及其变形例的剖面斜视图。本实施形态涉及n型发射极层38的结构。图41(a)、(b)图示出的n型发射极层38的构造能够适用于图27至图37图示出的任何一种器件(第14-23实施形态)。
在图41(a)中，作为沿沟槽34的延长的带状层，在P型基极层37的表面内形成n型发射极38。这个场合下，n型发射极层38和p型基极层37与在各自表面部分与沟槽34平行排列的发射极电极42连接。
在图41(b)中，在p型基极层37的表面内形成作为n型发射极层38的沿沟槽34分割的多个层部分。这个场合下，n型发射极层38和p型基极层37与发射极电极42沿沟槽34交替连接。
按照图41(b)示出的结构，为提高器件的性能，将结构细化，即使没有加上遮蔽，也能够与相对于发射极电极42的n型发射极层38连接。利用这种结构，就能够将沟槽34的间隔变窄，从而进一步提高排出的空穴电阻，使导通电阻降低成为可能。
第26实施形态
图42示出根据本发明第26实施形态的电力半导体器件的剖面图。在本实施形态中，作为横向型电力半导体器件的一个例子与图27所示的器件具有同样功能。
如图42所示，在含有半导体支持层81、绝缘层82以及半导体有源层83的SOI(Silicon On Insulator)基板上形成此器件。有源层83作为高电阻的n型基极层31使用。在图42中的右侧设置有p型集电极层33和集电极电极41。在离开图42的左侧的p型集电极层33的位置处的n型基极层31内形成沟槽34。在沟槽34的周围，形成与图27示出器件的上侧部分相同的结构。
在图27所示的器件中，因集电极电极和发射极电极是夹置基板设置的宽度方向型结构，主电流宽度方向流过n型基极层31。与此相反，在图42示出的器件中，由于集电极电极和发射极电极是在基板的同侧设置的横向型结构，主电流横向流过n型基极层31。但是，除了这一点，两器件的工作原理完全相同。这样，在第1至第25实施形态中，举例如示出的宽度方向型电力半导体器件的这些实施形态的特征，如图42所示，照样能够适用于横向型电力半导体器件。
此外，应当清楚，本领域技术人员在本发明的思想范畴内可以想到并获得各种变形例和修改例，这些变形例和修正例同样属于本发明的范围。
本发明的效果
根据本发明，能够提供一种维持低导通电压并且开关特性良好的电力半导体器件。

Claims (26)

1、一种电力半导体器件，其特征在于，包括：
第1导电类型的第1基极层；
在上述第1基极层上设置的第2导电类型的集电极层；
在离开上述集电极层的位置，以划分主单元和伪单元的方式在上述第1基极层内保持间隔地设置多个沟槽；
在上述主单元内的上述第1基极层上设置的第2导电类型的第2基极层；
在上述第2基极层上设置的第1导电类型的发射极层；
在上述伪单元内的上述第1基极层上设置的第2导电类型的缓冲层；
在上述多个沟槽中与上述主单元邻接的沟槽内设置的、且与夹在上述第1基极层和上述发射极层之间的上述第2基极层的部分隔着栅绝缘膜相对的栅电极；
在上述集电极层上设置的集电极电极；
在上述第2基极层和上述发射极层上设置的发射极电极；
在上述缓冲层和上述发射极电极之间插入的缓冲电阻；
将上述主单元设定成，为了对在上述器件的导通状态中从上述第1基极层通过上述第2基极层向上述发射极电极流动的第2导电类型的载流子的流动增加电阻，而形成非常狭窄的电流通路；
将上述缓冲电阻的电阻值设定成，当上述器件导通时，在通过在栅·发射极间施加电压而给栅·集电极间充电的期间，比由栅的负性容量引起的使栅·发射极间电压上升的电阻值小的值。
2、根据权利要求1中记载的电力半导体器件，其特征在于，上述缓冲电阻使用含有在上述缓冲层外设置的电阻体的布线电阻。
3、根据权利要求2中记载的电力半导体器件，其特征在于，还包括在上述缓冲层上设置的缓冲电极，上述布线电连接上述缓冲电极和上述发射极电极。
4、根据权利要求1中记载的电力半导体器件，其特征在于，上述缓冲电阻使用上述缓冲层的横向电阻。
5、根据权利要求4中记载的电力半导体器件，其特征在于，在沟道的宽度方向上对应于超出上述发射极层终端的位置，在上述缓冲层上设置与上述发射极电极电连接的缓冲电极。
6、根据权利要求4中记载的电力半导体器件，其特征在于，在沟道的宽度方向上超出上述栅电极终端的位置，上述第2基极层和上述缓冲层通过由第2导电类型的半导体层构成的连接层电连接。
7、根据权利要求6中记载的电力半导体器件，其特征在于，上述连接层是由上述第2基极层和上述缓冲层整体形成的层。
8、根据权利要求6中记载的电力半导体器件，其特征在于，上述连接层由杂质浓度比上述缓冲层高的层构成。
9、根据权利要求6中记载的电力半导体器件，其特征在于，上述连接层由杂质浓度比上述缓冲层低的层构成，上述缓冲电阻以上述连接层的横向电阻为主。
10、根据权利要求4中记载的电力半导体器件，其特征在于，在沟道宽度方向超过上述栅电极的终端位置，设置与上述发射极电极电连接的附加电极，上述缓冲层通过由第2导电类型的半导体层构成的延伸层与上述附加电极电连接，上述缓冲电阻以上述缓冲层和上述延伸层的横向电阻为主。
11、一种电力半导体器件，其特征在于，包括：
第1导电类型的第1基极层；
在上述第1基极层上设置的第2导电类型的集电极层；
在离开上述集电极层的位置，以划分主单元和伪单元的方式在上述第1基极层内保持间隔设置多个沟槽；
在上述主单元内的上述第1基极层上设置的第2导电类型的第2基极层；
在上述第2基极层上设置的第1导电类型的发射极层；
在上述伪单元内的上述第1基极层上设置的第2导电类型的缓冲层；
在上述多个沟槽中与上述主单元邻接的沟槽内设置的、且与夹在上述第1基极层和上述发射极层之间的上述第2基极层的部分隔着栅绝缘膜相对的栅电极；
在上述集电极层上设置的集电极电极；
在上述第2基极层和上述发射极层上设置的发射极电极；
在上述缓冲层和上述发射极电极之间插入的具有无穷大电阻值的缓冲电阻；
将上述主单元设定成，为了对在上述器件的导通状态中从上述第1基极层通过上述第2基极层向上述发射极电极流动的第2导电类型的载流子的流动使电阻增加，而形成非常狭窄的电流通路；
在上述伪单元中附加抑制结构，以便与用与上述第2基极层相同杂质浓度和深度形成上述缓冲层的情况相比，上述器件导通时，在通过在栅·发射极间施加电压而给栅·发射极间充电的期间，减少从上述集电极层流入上述缓冲层并贮存的上述第1导电类型载流子数量。
12、根据权利要求11中记载的电力半导体器件，其特征在于，作为上述抑制结构，将上述缓冲层的深度设定成上述第1基极层和上述缓冲层之间的pn结比上述沟槽深。
13、根据权利要求12中记载的电力半导体器件，其特征在于，上述缓冲层的杂质浓度在上述沟槽下端部附近处为1×1014cm-3以上，在上述沟槽底部和上述pn结最深处之间的深度差为0.5μm以上。
14、根据权利要求11中记载的电力半导体器件，其特征在于，作为上述抑制结构，将夹着与上述主单元邻接的上述伪单元的一对沟槽之间的第2间隔，设定得比夹着上述主单元的一对沟槽之间的第1间隔还要狭窄。
15、根据权利要求14中记载的电力半导体器件，其特征在于，上述第2间隔与上述第1间隔之比为2/3以下。
16、根据权利要求11中记载的电力半导体器件，其特征在于，作为上述抑制结构，与上述伪单元邻接且不与上述主单元邻接的伪用沟槽的第2深度，比与上述主单元邻接的沟槽的第1深度还要深。
17、根据权利要求16中记载的电力半导体器件，其特征在于，上述第2深度和上述第1深度之差为1μm以上。
18、根据权利要求11中记载的电力半导体器件，其特征在于，作为上述抑制结构，与上述伪单元邻接且不与上述主单元邻接的伪用沟槽的底部连接，在上述第1基极层内设置第2导电类型的悬置层。
19、根据权利要求18中记载的电力半导体器件，其特征在于，从上述伪用的沟槽底部直至1μm以上的深度形成上述悬置层。
20、根据权利要求11至19的任一项中记载的电力半导体器件，其特征在于，在与上述伪单元邻接且不与上述主单元邻接的沟槽内，设置被绝缘膜覆盖的伪电极，上述伪电极与上述发射极电极电连接。
21、一种电力半导体器件，其特征在于，包括：
第1导电类型的第1基极层；
在上述第1基极层上设置的第2导电类型的集电极层；
在离开上述集电极层的位置，以划分主单元和伪单元的方式在上述第1基极层内保持间隔设置多个沟槽；
在上述主单元内的上述第1基极层上设置的第2导电类型的第2基极层；
在上述第2基极层上设置的第1导电类型的发射极层；
在上述伪单元内的上述第1基极层上设置的第2导电类型的缓冲层；
在上述多个沟槽中与上述主单元邻接的沟槽内设置的、且与夹在上述第1基极层和上述发射极层之间的上述第2基极层的部分隔着栅绝缘膜相对的栅电极；
在上述集电极层上设置的集电极电极；
在上述第2基极层和上述发射极层上设置的发射极电极；
在上述缓冲层和上述发射极电极间插入的具有无穷大电阻值的缓冲电阻；
将上述主单元设定成，为了对在上述器件的导通状态中从上述第1基极层通过上述第2基极层向上述发射极电极流动的第2导电类型的载流子的流动使电阻增加，而形成了非常狭窄的电流通路；
在沟道宽度方向上超出上述栅电极终端的位置，形成与上述第2基极层和上述缓冲层选择性连接的开关元件，当上述器件导通时，在通过在栅·发射极间施加电压而给栅·发射极间充电的期间，通过上述开关元件从上述缓冲层向上述第2基极层排出上述第1导电类型的载流子。
22、根据权利要求21中记载的电力半导体器件，其特征在于，上述开关元件由电连接到上述栅电极上的驱动电极驱动。
23、根据权利要求22中记载的电力半导体器件，其特征在于，在沟道宽度方向上超出上述栅电极的终端的位置，在上述第2基极层和上述缓冲层之间设置由第1导电类型的半导体层构成的插入层，上述开关元件是将上述插入层作为沟槽区使用的第2导电类型的MOSFET。
24、根据权利要求23中记载的电力半导体器件，其特征在于，上述插入层是与上述第1基极层整体形成的部分。
25、根据权利要求23中记载的电力半导体器件，其特征在于，上述驱动电极是隔着上述栅绝缘膜与上述插入层对置的上述栅电极的端部。
26、根据权利要求23中记载的电力半导体器件，其特征在于，上述驱动电极是隔着绝缘膜在上述插入层的表面上设置的、且与上述栅电极电连接的电极。
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