JP6953734B2

JP6953734B2 - 半導体装置

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Publication number: JP6953734B2
Application number: JP2017019434A
Authority: JP
Inventors: 伊倉　巧裕; 巧裕伊倉
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2017-02-06
Filing date: 2017-02-06
Publication date: 2021-10-27
Anticipated expiration: 2037-02-06
Also published as: JP2018129326A

Description

本発明は、半導体装置に関する。

従来、ｐ型のフローティング層を有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）が知られている（例えば、特許文献１参照）。
特許文献１特開平１０−１６３４８３号公報

しかしながら、フローティング層を有するＩＧＢＴでは、ターンオン時にフローティング層に過剰な正孔が蓄積され、ターンオン特性が悪化する場合がある。

本発明の第１の態様においては、第１導電型の半導体基板のおもて面側に、第２導電型の第２導電型層を少なくとも形成した半導体装置を提供する。半導体基板は、半導体基板のおもて面に設けられ、ゲート電位に応じた電位に設定された複数の第１トレンチ部と、第１トレンチ部の間に設けられた前記第２導電型層であって、エミッタ電位に設定されたキャリア排出部とを備えてよい。キャリア排出部は、第１トレンチ部の設定された電位に応じて、キャリアを排出するとよい。

第１トレンチ部は、半導体装置のゲート電位に設定されてよい。

キャリア排出部は、第１トレンチ部に接して設けられてよい。

第１トレンチ部は、該第１トレンチ部の延伸方向においてキャリア排出部よりも延伸してよい。

半導体基板は、半導体基板のおもて面側に設けられた複数の第２トレンチ部と、第２トレンチ部に接して設けられた第１導電型のエミッタ領域と、をさらに備えてよい。半導体装置は、第２トレンチ部と該第２トレンチ部に隣接する他の第２トレンチ部との間に第２導電型層が設けられていてよい。

キャリア排出部の不純物濃度は、第２導電型層において相対的に高く設定されていてよい。

エミッタ領域の間に、キャリア排出部と不純物濃度が同じ第２導電型層が設けられていてよい。

半導体装置は、第１トレンチ部と該第１トレンチ部に隣接する他の第１トレンチ部との間にキャリア排出部が設けられていてよい。

半導体装置は、第２トレンチ部と該第２トレンチ部に隣接する第１トレンチ部との間にフローティング層としての第２導電型層が設けられていてよい。

半導体装置は、第２トレンチ部と該第２トレンチ部に隣接する第１トレンチ部との間にキャリア排出部が設けられていてよい。

第１トレンチ部の延伸方向は、第２トレンチ部の延伸方向と平行であってよい。

第１トレンチ部の延伸方向は、第２トレンチ部の延伸方向と直交してよい。

第１トレンチ部または第２トレンチ部の少なくとも一方は、第２導電型層を貫通していてよい。

第１トレンチ部は、第２トレンチ部と同一のトレンチ深さを有してよい。

第１トレンチ部と該第１トレンチ部に隣接する他の第１トレンチ部との間隔は、第２トレンチ部と該第２トレンチ部に隣接する他の第２トレンチ部との間隔よりも狭くてよい。

半導体装置は、第１トレンチ部の間に設けられ、第１トレンチ部の延伸方向においてキャリア排出部と接する第１導電型のエミッタ領域をさらに備えてよい。

半導体装置は、キャリア排出部が介在しない第１トレンチ部の間に、フローティング層としての第２導電型層が設けられていて、キャリア排出部が介在する第１トレンチ部の間隔が、キャリア排出部が介在しない第１トレンチ部の間隔よりも狭くてよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施例１に係る半導体装置１００の断面図の一例を示す。実施例１に係る半導体装置１００の斜視図の一例を示す。ゲートオフ動作時の半導体装置１００の一例を示す。ゲートオン動作時の半導体装置１００の一例を示す。比較例１に係る半導体装置５００の断面図の一例を示す。比較例１に係る半導体装置５００の斜視図の一例を示す。実施例２に係る半導体装置１００の断面図の一例を示す。実施例２に係る半導体装置１００の斜視図の一例を示す。実施例３に係る半導体装置１００の断面図の一例を示す。実施例３に係る半導体装置１００の斜視図の一例を示す。実施例４に係る半導体装置１００の断面図の一例を示す。実施例４に係る半導体装置１００の斜視図の一例を示す。実施例５に係る半導体装置１００の断面図の一例を示す。実施例５に係る半導体装置１００の斜視図の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本実施形態において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。また、半導体基板の裏面からおもて面に向かう方向をおもて面方向と称し、おもて面から裏面に向かう方向を裏面方向と称する。層または膜の表面方向の側の面をおもて面側と称し、裏面方向の側の面を裏面側と称する。

［実施例１］
図１Ａは、実施例１に係る半導体装置１００の断面図の一例を示す。図１Ｂは、実施例１に係る半導体装置１００の斜視図の一例を示す。本例の半導体装置１００は、半導体基板１０と、半導体基板１０のおもて面に設けられたエミッタ電極５２と、半導体基板１０の裏面に設けられたコレクタ電極２４とを備える。なお、図１Ｂでは、簡潔化のために半導体基板１０の一部のみを図示している。

半導体基板１０は、第１導電型の半導体基板のおもて面側に、第２導電型の第２導電型層を少なくとも形成したものである。ここでは半導体基板１０には、第２導電型層１６、ドリフト領域１８、キャリア排出部１９、バッファ領域２１およびコレクタ領域２２が形成されている。本明細書において、第１導電型をｎ型として、第２導電型をｐ型として説明する。但し、これらの導電型は入れ替えられてもよい。ｎ−型のドリフト領域１８の裏面には、ｎ＋型のバッファ領域２１と、ｐ＋型のコレクタ領域２２とが設けられている。また、半導体基板１０のおもて面上には、絶縁膜６２が形成されている。絶縁膜６２は、シリコン窒化膜（Ｓｉ_３Ｎ_４）やアモルファスシリコン膜であってよい。

第２導電型層１６は、半導体基板１０のおもて面側に形成されている。一例において、第２導電型層１６は、半導体基板１０のおもて面側から不純物をイオン注入することにより形成される。第２導電型層１６は、第１ベース領域１４、コンタクト領域１５、フローティング層１７、キャリア排出部１９および第２ベース領域２０を有する。

第１ベース領域１４は、第２導電型層１６のうちエミッタ領域１２が形成されている領域であって、後述するコンタクト領域１５の裏面側に設けられている領域を指す。第１ベース領域１４は、第２導電型を有する。本例の第１ベース領域１４は、ｐ−型の導電型を有する。第１ベース領域１４は、エミッタ領域１２に導電接続されている。ゲートトレンチ部３０の側壁に沿った領域には、オン状態で主電流の電流経路となるｎ型の反転層（即ち、チャネル）が形成される。

フローティング層１７は、ここでは、ゲートトレンチ部３０と該ゲートトレンチ部３０に隣接するゲートトレンチ部４０との間に設けられる。ただし、フローティング層１７は、第２導電型層１６のうちエミッタ領域１２が形成されていない領域であればよく、ゲートトレンチ部３０、４０と該ゲートトレンチ部３０、４０に隣接する他のゲートトレンチ部３０、４０との間にエミッタ領域１２との接続を設けずに形成してもよい。ここで、「隣接する」ゲートトレンチ部とは、他のゲートトレンチ部３０、４０を間に挟まず、そのゲートトレンチ部と隣り合っていることを指し、エミッタ領域１２等の第１導電型層やコンタクト領域１５、フローティング層１７等の第２導電型層１６は介在してよい。本例のフローティング層１７は、ｐ−型の導電型を有する。なお、本例のフローティング層１７は、第１ベース領域１４と交互に配置されているが、これに限られない。フローティング層１７は、ドリフト領域１８との間のｐｎ接合によりドリフト領域１８と電気的に絶縁されている。フローティング層１７は、エミッタ電極５２と電気的に絶縁されて、フローティング状態になっている。フローティング層１７は、電位がフローティングされることにより、エミッタ電極５２への正孔の排出を抑制する。電子注入促進（ＩＥ：ＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｄ）効果によりキャリア分布がエミッタ側に多い状態となる。これにより、本例の半導体装置１００は、ターンオフ損失Ｅｏｆｆの増加を抑えつつ、オン電圧を低減する。

エミッタ領域１２は、複数のゲートトレンチ部３０に接して設けられている。エミッタ領域１２は、高濃度の第１導電型を有する。本例のエミッタ領域１２は、ｎ＋型の導電型を有する。エミッタ領域１２は、コンタクトホール５４を介してエミッタ電極５２と接続されている。コンタクトホール５４は、ゲートトレンチ部３０の延伸方向に沿ってストライプ状に形成されてよい。本明細書において延伸方向とは、半導体基板１０のおもて面と平行な、トレンチ部が延伸する方向である。エミッタ領域１２は、半導体基板１０のおもて面側から不純物をイオン注入することにより形成されてよい。

コンタクト領域１５は、エミッタ領域１２に接して設けられた高濃度の第２導電型の領域である。本例のコンタクト領域１５は、ｐ＋型の導電型を有する。コンタクト領域１５は、コンタクトホール５４を介してエミッタ電極５２と接続されている。コンタクト領域１５は、半導体基板１０のおもて面側から不純物をイオン注入することにより形成されてよい。

ゲートトレンチ部３０は、ゲート電位に設定される。本例では、複数のゲートトレンチ部３０が半導体基板１０のおもて面側に設けられている。ゲートトレンチ部３０は、ストライプ状の平面レイアウトを有する。ゲートトレンチ部３０は、トレンチの内壁に沿って形成されたトレンチ絶縁膜３２と、トレンチ絶縁膜３２の内側に形成されたゲート導電部３４とを有する。例えば、ゲート導電部３４は、多結晶シリコンである。ゲートトレンチ部３０は、半導体基板１０のおもて面側からエミッタ領域１２および第１ベース領域１４等の第２導電型層１６を貫通してドリフト領域１８に達する。ゲートトレンチ部３０は、第１ベース領域１４とフローティング層１７とを分離する。ゲートトレンチ部３０は、第２トレンチ部の一例である。

ゲートトレンチ部４０は、ゲート電位に応じた電位に設定される。ゲート電位に応じた電位とは、ゲート電位又はゲートのオンオフに応じて変化する任意の電位を含む。一例において、ゲートトレンチ部４０は、ゲート電位に設定される。本例では、複数のゲートトレンチ部４０が半導体基板１０のおもて面側に設けられている。ゲートトレンチ部４０は、半導体基板１０のおもて面側から第２導電型層１６を貫通してドリフト領域１８に達する。特に、本例のゲートトレンチ部４０は、フローティング層１７を貫通して設けられる。なお、本例では、ゲートトレンチ部３０およびゲートトレンチ部４０の両方が第２導電型層１６を貫通して設けられる。但し、ゲートトレンチ部３０およびゲートトレンチ部４０の少なくとも一方が、第２導電型層１６を貫通して設けられていてもよい。ゲートトレンチ部４０は、トレンチの内壁に沿って形成されたトレンチ絶縁膜４２と、トレンチ絶縁膜４２の内側に形成されたゲート導電部４４とを有する。ゲートトレンチ部４０は、第１トレンチ部の一例である。

また、ゲートトレンチ部４０は、ゲートトレンチ部３０と平行に形成されている。即ち、ゲートトレンチ部４０の配列方向は、ゲートトレンチ部３０の配列方向と同じ方向である。また、ゲートトレンチ部４０の延伸方向は、ゲートトレンチ部３０の延伸方向と同じ方向である。ゲートトレンチ部４０は、複数のゲートトレンチ部３０の間において、間欠的に設けられている。なお、本明細書において配列方向とは、半導体基板１０のおもて面と平行な、複数のトレンチ部が配列される方向である。本例では、トレンチ部の延伸方向と配列方向とが直交する。

キャリア排出部１９は、フローティング層１７に蓄積されたキャリアを排出する。キャリア排出部１９は、複数のゲートトレンチ部４０の間に設けられる。本例のキャリア排出部１９は、複数のゲートトレンチ部４０に接して設けられる。また、キャリア排出部１９は、ゲートトレンチ部４０の延伸方向に沿って延伸している。例えば、キャリア排出部１９は、ゲートトレンチ部４０の設定された電位に応じて、フローティング層１７に蓄積されたキャリアを排出するか否かが切り替えられる。キャリア排出部１９は、コンタクトホール５６を介してエミッタ電極５２に電気的に接続されている。コンタクトホール５６は、ゲートトレンチ部４０の延伸方向に沿ってストライプ状に形成されてよい。キャリア排出部１９は、エミッタ電位に設定されている。これにより、キャリア排出部１９は、半導体基板１０に蓄積されたキャリアをエミッタ電極５２に排出する。なお、キャリア排出部１９の裏面側には、第２導電型層１６としてｐ−型の層が設けられていてよい。

キャリア排出部１９の不純物濃度は、半導体装置１００の設計条件に合わせて適宜変更されてよい。一例において、キャリア排出部１９の不純物濃度は、コレクタ電流の電流変化率ｄｉ／ｄｔの制御性、要求されるオン電圧および耐圧などに応じて設定される。例えば、キャリア排出部１９の不純物濃度は、第２導電型層１６において相対的に高く設定される。キャリア排出部１９の不純物濃度を、エミッタ領域１２の間のコンタクト領域１５と同じとしてよい。この場合、コンタクト領域１５およびキャリア排出部１９を同一条件で同時に形成することができる。例えば、キャリア排出部１９の不純物濃度は、１Ｅ１７ｃｍ^−３程度である。また、例えば、キャリア排出部１９を形成するために半導体基板１０に注入されるｐ型不純物のドーズ量は、１Ｅ１３ｃｍ^−２であってよい。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１７ｃｍ^−３は１×１０^１７ｃｍ^−３を意味する。

さらに、キャリア排出部１９の深さは、半導体装置１００の設計条件に合わせて適宜変更されてよい。例えば、キャリア排出部１９の深さは、半導体装置１００のターンオン時のｄｉ／ｄｔ制御性、要求されるオン電圧および耐圧などに応じて設定されてよい。例えば、キャリア排出部１９の深さは、コンタクト領域１５の深さと同じであってよい。

第２ベース領域２０は、キャリア排出部１９の裏面側に設けられている領域を指す。第２ベース領域２０の不純物濃度は、第１ベース領域１４やフローティング層１７と同じでよい。キャリア排出部１９および第２ベース領域２０が形成する第２導電型層１６の深さは、ゲートトレンチ部４０の深さよりも浅くてよい。キャリア排出部１９および第２ベース領域２０の深さをゲートトレンチ部４０の深さよりも浅くすることにより、定常オン状態において、フローティング層１７に蓄積された正孔が引き抜かれにくくなるので、低オン電圧化を実現しやすくなる。

なお、キャリア排出部１９の内部には、ｎ型領域を選択的に設けてもよい。例えば、キャリア排出部１９の内部には、ゲートトレンチ部４０の内壁に沿ってｐ型の反転層が形成され、且つ、耐圧が低下しない程度に低濃度のｎ型領域が設けられてもよい。この場合であっても、定常オン状態のときに、フローティング層１７に蓄積された正孔が引き抜かれにくくなるので、低オン電圧化を実現しやすくなる。キャリア排出部１９の内部にｎ型領域を設ける場合、キャリア排出部１９の中間付近から半導体基板１０の裏面側にｎ型領域を設けることが好ましい。これにより、コレクタ領域２２、ドリフト領域１８、キャリア排出部１９およびｎ型領域からなるサイリスタのラッチアップを抑制できる。

ゲートトレンチ部４０と該ゲートトレンチ部４０に隣接する他のゲートトレンチ部４０との間隔は、ゲートトレンチ部３０と該ゲートトレンチ部３０に隣接する他のゲートトレンチ部３０との間隔よりも狭い。また、フローティング層１７のメサ幅は、第１ベース領域１４のメサ幅よりも狭い。つまり、キャリア排出部１９の幅が狭くなる。キャリア排出部１９のメサ幅を狭くすることにより、キャリア排出部１９の正孔の引抜きの制御性がよくなる。一例において、キャリア排出部１９の配列方向の幅は、設計基準で定められた最小寸法に基づいて、できる限り狭くすることが好ましい。ここで、ゲートトレンチ部４０間において、ドリフト領域１８のｐ型の反転層が形成されない部分は、ターンオン時にフローティング層１７に蓄積された正孔の引抜きに寄与しない領域となる。このため、キャリア排出部１９の配列方向の幅を狭くすれば、正孔の引抜きに寄与しない領域の面積を低減させた分だけフローティング層１７の面積を増大させることができる。フローティング層１７の面積を増大させることにより、ＩＥ効果を高めて、オン電圧を低減できる。また、定常オン状態の場合、フローティング層１７に蓄積された正孔が引き抜かれにくくなるので、低オン電圧化を実現しやすくなる。例えば、キャリア排出部１９の配列方向の幅は、１μｍ以下であり、好ましくは０．５μｍ以下である。

複数のゲートトレンチ部４０は、平面視で、キャリア排出部１９を挟んで設けられる。本明細書において、平面視とは、半導体基板１０のおもて面側から裏面側を見る場合の視点を指す。キャリア排出部１９を挟むとは、平面視で、キャリア排出部１９の対向する二辺と接してゲートトレンチ部４０が設けられることを指す。また、ゲートトレンチ部４０は、平面視で、キャリア排出部１９を囲んで設けられてもよい。この場合、ゲートトレンチ部４０は、平面視で、閉じた構造を有する。

ゲートトレンチ部４０は、ゲートトレンチ部４０の延伸方向においてキャリア排出部１９よりも延伸している。ここで、ゲートトレンチ部４０がキャリア排出部１９よりも延伸しているとは、少なくとも、ゲートトレンチ部４０の延伸方向の一端がキャリア排出部１９よりも延伸していればよい。これにより、ゲートトレンチ部４０の設定された電圧に応じて、フローティング層１７に蓄積された正孔の引抜きを制御できる。ゲートトレンチ部４０の延伸長さを長くする、換言すれば、キャリア排出部１９の平面視での窪みを大きくすることにより、キャリアを引き抜きにくくなるものの、ＩＥ効果を高めることができる。

ゲートトレンチ部４０のトレンチ深さは、ゲートトレンチ部３０のトレンチ深さと同一であっても異なっていてもよい。本例の複数のゲートトレンチ部４０は、複数のゲートトレンチ部３０と同一のトレンチ深さを有する。複数のゲートトレンチ部３０および複数のゲートトレンチ部４０が同一のトレンチ深さを有することにより、複数のゲートトレンチ部３０および複数のゲートトレンチ部４０を同一のプロセスによって形成できる。よって、複数のゲートトレンチ部３０と複数のゲートトレンチ部４０のトレンチ深さを同一とすることが、製造上の観点から好ましい。

但し、ゲートトレンチ部４０のトレンチ深さは、ゲートトレンチ部３０のトレンチ深さよりも深くてもよい。この場合、定常オン状態において、フローティング層１７に蓄積された正孔がキャリア排出部１９に引き抜かれにくくなるので、低オン電圧化を実現しやすくなる。例えば、ゲートトレンチ部４０の深さは、５μｍ以上、１０μｍ以下である。また、ゲートトレンチ部４０の幅は、２μｍ以上、３μｍ以下であってよい。

図２Ａは、ゲートオフ動作時の半導体装置１００の一例を示す。ゲートオフの場合、半導体基板１０のキャリアは、キャリア排出部１９によって排出される。一例において、ゲートオフの場合とは、ゲートトレンチ部４０のゲート電圧がローの場合である。また、ゲートオフの場合とは、キャリアがキャリア排出部１９に排出可能な程度に低い電圧がゲートトレンチ部４０に印加される場合を含んでよい。即ち、ゲートオフの場合とは、ゲート電圧がローの場合のみならず、ゲート電圧に基づく電圧が実質的にローの場合を含んでよい。ここで、キャリア排出部１９にキャリアが排出されるゲート電圧は、複数のゲートトレンチ部４０の間隔やキャリア排出部１９の濃度等に応じて異なる。図２Ａの矢印は、キャリアがゲートトレンチ部４０を回り込んでキャリア排出部１９に排出される経路を示す。

例えば、ターンオン時（例えば、ゲートトレンチ部４０の電圧が低い状態から高い状態へ変化するときのゲートオフ時）において、フローティング層１７に過剰な正孔が蓄積され、フローティング層１７の電位がゲートトレンチ部４０の電位よりも上昇する場合がある。この場合、トレンチ絶縁膜４２が逆バイアスされるので、ゲートトレンチ部４０の内壁に沿った部分にフローティング層１７とキャリア排出部１９とを繋ぐｐ型の反転層が形成される。これにより、フローティング層１７に蓄積された過剰な正孔は、ｐ型の反転層およびキャリア排出部１９を介してエミッタ電極５２に排出される。つまり、フローティング層１７の電位が高くなるほど、ｐ型の反転層の濃度が濃くなるので、フローティング層１７から正孔を引き抜く効果が高くなる。これにより、フローティング層１７の電位の上昇が抑制され、ゲート電圧の持ち上がりを抑制できる。また、フローティング層１７にホール電流が集中しやすくなるので、ゲートトレンチ部３０の底面付近の電位の上昇も抑制しやすくなる。

図２Ｂは、ゲートオン動作時（例えば、ゲートトレンチ部４０の電圧が高い時）の半導体装置１００の一例を示す。ゲートオンの場合、ゲートトレンチ部４０の周囲にゲート電位による電位障壁が生じる。一例において、ゲートオンの場合とは、ゲートトレンチ部４０のゲート電圧がハイの場合である。また、ゲートオンの場合とは、ゲートトレンチ部４０の周囲にゲート電位による電位障壁が生じ、キャリアがキャリア排出部１９に排出されない程度に高い電圧がゲートトレンチ部４０に印加される場合を含んでよい。例えば、ゲート電位による電位障壁が生じると、半導体基板１０における正孔がキャリア排出部１９に排出されるのが抑制される。ここで、キャリアがキャリア排出部１９に排出されない程度に高い電圧は、複数のゲートトレンチ部４０の間隔やキャリア排出部１９の濃度等に応じて異なる。

即ち、ゲートオン時には、フローティング層１７とキャリア排出部１９とをつなぐｐ型の反転層が形成されない。これにより、フローティング層１７に蓄積された正孔の流出を抑制でき、ドリフト領域１８のキャリア濃度分布をダイオードのキャリア濃度分に近い状態に維持できる。よって、キャリア排出部１９を設けていない場合と同程度の低オン電圧を実現できる。

本例の半導体装置１００は、キャリア排出部１９を挟んだゲートトレンチ部４０をゲート電位に応じた電位に設定することにより、ゲートオン時とゲートオフ時の両方において優れた特性を有する。ゲートオフの場合では、フローティング層１７がエミッタ電極５２と接続されているので、ターンオン時に正孔の蓄積がなく、ゲート抵抗による逆回復ｄｖ／ｄｔ制御性が高い。また、ターンオフの場合では、ゲート電圧が低下するほど正孔の排出が進むのでターンオフ損失Ｅｏｆｆを抑制できる。一方、ゲートオンの場合では、ゲートトレンチ部４０の周囲に障壁が形成され、フローティング層１７の正孔のキャリア排出部１９への排出が抑制される。これにより、半導体装置１００は、ＩＥ効果によってオン電圧を低減できる。

なお、フローティング層１７において、ゲートトレンチ部４０を部分的に形成することにより、ゲート容量を低減できる。また、フローティング層１７中のゲートトレンチ部４０を浅く形成することにより、ゲート容量の増加を抑制できる。ゲートトレンチ部４０を浅く形成することは微細化の観点からも好ましい。

［比較例１］
図３Ａは、比較例１に係る半導体装置５００の断面図の一例を示す。図３Ｂは、比較例１に係る半導体装置５００の斜視図の一例を示す。半導体装置５００は、ゲートトレンチ部４０およびキャリア排出部１９を有さない点で実施例１に係る半導体装置１００と異なる。なお、図３Ｂでは、簡潔化のために半導体基板１０の一部のみを図示している。

半導体装置５００は、複数のゲートトレンチ部３０の間にフローティング層１７を有する。ここで、フローティング層１７を有する半導体装置５００は、ターンオン時にフローティング層１７に過剰な正孔が蓄積され、フローティング層１７の電位が上昇する場合がある。フローティング層１７の電位が上昇すると、変位電流によって入力容量が充電され、ゲート電圧が持ち上げられるので、ターンオン時のスイッチング速度が速くなる。通常、ゲート電極に直列にゲート抵抗を挿入することでスイッチング速度（即ち、コレクタ電流の電流変化率ｄｉ／ｄｔ）を制御する。しかしながら、フローティング層１７を備える半導体装置５００では、スイッチング速度を遅くすることが困難な場合がある。したがって、フローティング層１７を有する半導体装置５００のゲート電極の充電速度の制御性が悪化する。

なお、フローティング層１７をエミッタ電位に接続すると、正孔の蓄積がなくなるので、ゲート抵抗による逆回復ｄｖ／ｄｔ制御性が向上する。しかしながら、ターンオン時においても、エミッタ電極５２によってフローティング層１７の正孔が排出されるので、ＩＥ効果が得られない。したがって、フローティング層１７をエミッタ電位に接続すると、半導体装置５００のオン電圧が増加する場合がある。

［実施例２］
図４Ａは、実施例２に係る半導体装置１００の断面図の一例を示す。図４Ｂは、実施例２に係る半導体装置１００の斜視図の一例を示す。本例の半導体装置１００は、フローティング層１７を有さない点で実施例１に係る半導体装置１００と異なる。なお、図４Ｂでは、簡潔化のために半導体基板１０の一部のみを図示している。

本例の半導体装置１００は、エミッタ領域１２が形成されているメサ部には、第２導電型層１６としてコンタクト領域１５および第１ベース領域１４が形成されている。一方、半導体装置１００は、エミッタ領域１２の形成されていないメサ部に第２導電型層１６が形成されていない。即ち、本例の半導体装置１００は、フローティング層１７が形成されていない。本例の半導体装置１００は、フローティング層１７を有さない場合であっても、耐圧を維持することができる。この場合、ゲートトレンチ部３０の間隔が、半導体装置１００の耐圧を確保できる程度に十分に狭いことが好ましい。

［実施例３］
図５Ａは、実施例３に係る半導体装置１００の断面図の一例を示す。図５Ｂは、実施例３に係る半導体装置１００の斜視図の一例を示す。本例の半導体装置１００は、ゲートトレンチ部４０の延伸方向が、実施例１に係る半導体装置１００と異なる。なお、図５Ｂでは、簡潔化のために半導体基板１０の一部のみを図示している。

ゲートトレンチ部４０の延伸方向は、ゲートトレンチ部３０の延伸方向と異なる方向であってよい。一例において、ゲートトレンチ部４０は、ゲートトレンチ部３０の側壁からゲートトレンチ部３０の配列方向に延伸している。即ち、ゲートトレンチ部４０の延伸方向と、ゲートトレンチ部３０の延伸方向とが直交している。

キャリア排出部１９は、複数のゲートトレンチ部４０に挟まれている。また、本例のキャリア排出部１９は、ゲートトレンチ部３０の側壁側に設けられている。但し、キャリア排出部１９は、複数のゲートトレンチ部４０の間に挟まれていれば、ゲートトレンチ部３０と離れていてもよい。これにより、ゲートトレンチ部４０の延伸方向がゲートトレンチ部３０の延伸方向と異なる場合であっても、半導体基板１０に蓄積されたキャリアをキャリア排出部１９により排出できる。

［実施例４］
図６Ａは、実施例４に係る半導体装置１００の断面図の一例を示す。図６Ｂは、実施例４に係る半導体装置１００の斜視図の一例を示す。なお、図６Ｂでは、簡潔化のために半導体基板１０の一部のみを図示している。

キャリア排出部１９は、ゲートトレンチ部３０とこれに隣接するゲートトレンチ部４０との間に挟まれている。即ち、本例の半導体装置１００は、ゲートトレンチ部３０とゲートトレンチ部４０との間にキャリア排出部１９を設けているので、複数のゲートトレンチ部４０の間にキャリア排出部１９を設ける場合と比較して、ゲートトレンチ部４０の個数を少なくできる。即ち、本例では、ゲートトレンチ部３０よりもゲートトレンチ部４０の個数が少ない。これにより、本例の半導体装置１００は、実施例１の場合と比較してゲート容量を低減できる。よって、本例の半導体装置１００は、スイッチング損失を低減できる。

［実施例５］
図７Ａは、実施例５に係る半導体装置１００の断面図の一例を示す。図７Ｂは、実施例５に係る半導体装置１００の斜視図の一例を示す。本例の半導体装置１００は、ゲートトレンチ部４０にゲートトレンチ部３０の機能を兼ねさせることにより構造を簡潔化している。

ゲートトレンチ部４０は、ゲートトレンチ部３０の機能を兼ねる。本例の半導体装置１００は、複数のゲートトレンチ部４０の間に設けられ、ゲートトレンチ部４０の延伸方向においてキャリア排出部１９と接する第１導電型のエミッタ領域１２を備える。キャリア排出部１９は、コンタクト領域１５の役割を兼ねている。また、第２ベース領域２０は、第１ベース領域１４の役割を兼ねている。キャリア排出部１９が介在しない複数のゲートトレンチ部４０の間には、エミッタ領域１２が形成されず、絶縁膜６２で被覆されたフローティング層１７が設けられている。本例の半導体装置１００は、ゲートトレンチ部３０の役割をゲートトレンチ部４０に兼ねさせることにより、実施例１に係る半導体装置１００よりもゲート容量を低減できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１２・・・エミッタ領域、１４・・・第１ベース領域、１５・・・コンタクト領域、１６・・・第２導電型層、１７・・・フローティング層、１８・・・ドリフト領域、１９・・・キャリア排出部、２０・・・第２ベース領域、２１・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、３０・・・ゲートトレンチ部、３２・・・トレンチ絶縁膜、３４・・・ゲート導電部、４０・・・ゲートトレンチ部、４２・・・トレンチ絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６２・・・絶縁膜、１００・・・半導体装置、５００・・・半導体装置

Claims

第１導電型の半導体基板のおもて面側に、第２導電型の第２導電型層を少なくとも形成した半導体装置であって、
前記半導体基板は、
前記半導体基板のおもて面側に設けられた第１導電型のエミッタ領域と、
前記半導体基板のおもて面に設けられ、ゲート電位に応じた電位に設定され、前記第１導電型のエミッタ領域と接していない複数の第１トレンチ部と、
前記第１トレンチ部の間に設けられた前記第２導電型層であって、エミッタ電位に設定されたキャリア排出部と
を備え、
前記キャリア排出部は、前記第１トレンチ部に接して設けられ、前記キャリア排出部の不純物濃度は、前記第２導電型層のベース領域の不純物濃度より高く設定され、前記第１トレンチ部の設定された電位に応じて、キャリアを排出し、
前記ベース領域は、前記キャリア排出部の底面を覆うように設けられている
半導体装置。
前記第１トレンチ部は、前記半導体装置のゲート電位に設定されている
請求項１に記載の半導体装置。
第１導電型の半導体基板のおもて面側に、第２導電型の第２導電型層を少なくとも形成した半導体装置であって、
前記半導体基板は、
前記半導体基板のおもて面側に設けられた第１導電型のエミッタ領域と、
前記半導体基板のおもて面に設けられ、ゲート電位に応じた電位に設定され、前記第１導電型のエミッタ領域と接していない複数の第１トレンチ部と、
前記第１トレンチ部の間に設けられた前記第２導電型層であって、エミッタ電位に設定されたキャリア排出部と
を備え、
前記キャリア排出部は、前記第１トレンチ部に接して設けられ、前記キャリア排出部の不純物濃度は、前記第２導電型層のベース領域の不純物濃度より高く設定され、前記第１トレンチ部の設定された電位に応じて、キャリアを排出し、
前記第１トレンチ部は、該第１トレンチ部の延伸方向において前記キャリア排出部よりも延伸している
半導体装置。
前記半導体基板は、
前記半導体基板のおもて面側に、前記エミッタ領域に接して設けられた複数の第２トレンチ部と、
をさらに備え、
前記第２トレンチ部と該第２トレンチ部に隣接する他の第２トレンチ部との間に前記第２導電型層が設けられている
請求項１から３のいずれか一項に記載の半導体装置。
前記エミッタ領域の間に、前記キャリア排出部と不純物濃度が同じ前記第２導電型層が設けられている
請求項４に記載の半導体装置。
前記第１トレンチ部と該第１トレンチ部に隣接する他の第１トレンチ部との間に前記キャリア排出部が設けられている
請求項４又は５に記載の半導体装置。
前記第２トレンチ部と該第２トレンチ部に隣接する前記第１トレンチ部との間にフローティング層としての前記第２導電型層が設けられている
請求項４から６のいずれか一項に記載の半導体装置。
前記第２トレンチ部と該第２トレンチ部に隣接する前記第１トレンチ部との間に前記キャリア排出部が設けられている
請求項４から７のいずれか一項に記載の半導体装置。
前記第１トレンチ部の延伸方向は、前記第２トレンチ部の延伸方向と平行である
請求項４から８のいずれか一項に記載の半導体装置。
前記第１トレンチ部の延伸方向は、前記第２トレンチ部の延伸方向と直交する
請求項４から９のいずれか一項に記載の半導体装置。
前記第１トレンチ部または前記第２トレンチ部の少なくとも一方は、前記第２導電型層を貫通している
請求項４から１０のいずれか一項に記載の半導体装置。
前記第１トレンチ部は、前記第２トレンチ部と同一のトレンチ深さを有する
請求項４から１１のいずれか一項に記載の半導体装置。
前記第１トレンチ部と該第１トレンチ部に隣接する他の第１トレンチ部との間隔は、前記第２トレンチ部と該第２トレンチ部に隣接する他の第２トレンチ部との間隔よりも狭い
請求項４から１２のいずれか一項に記載の半導体装置。
第１導電型の半導体基板のおもて面側に、第２導電型の第２導電型層を少なくとも形成した半導体装置であって、
前記半導体基板は、
前記半導体基板のおもて面側に設けられた第１導電型のエミッタ領域と、
前記半導体基板のおもて面に設けられ、ゲート電位に応じた電位に設定され、前記第１導電型のエミッタ領域と接していない複数の第１トレンチ部と、
前記第１トレンチ部の間に設けられた前記第２導電型層であって、エミッタ電位に設定されたキャリア排出部と
を備え、
前記キャリア排出部は、前記第１トレンチ部に接して設けられ、前記キャリア排出部の不純物濃度は、前記第２導電型層のベース領域の不純物濃度より高く設定され、前記第１トレンチ部の設定された電位に応じて、キャリアを排出し、
前記第１トレンチ部の間に設けられ、前記第１トレンチ部の延伸方向において前記キャリア排出部と接する前記第１導電型のエミッタ領域をさらに備える
半導体装置。
前記キャリア排出部が介在しない前記第１トレンチ部の間に、フローティング層としての前記第２導電型層が設けられていて、
前記キャリア排出部が介在する第１トレンチ部の間隔が、前記キャリア排出部が介在しない前記第１トレンチ部の間隔よりも狭い
請求項１４に記載の半導体装置。