JPH09107091A - Ｍｏｓゲートサイリスタ及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】サイリスタと同程度の低いオン電圧を持ち、Ｉ
ＧＢＴと同程度に大きな短絡耐量、ＲＢＳＯＡを持つＭ
ＯＳゲート制御サイリスタを提供する。 【解決手段】４層構造のＢＲＴにおいて、ターンオフゲ
ートをノーマリオン型のＰＭＯＳ１１、ターンオンゲー
トをノーマリオフ型のＮＭＯＳ１２で構成し、双方の絶
縁ゲートを抵抗２２を通してゲート電極Ｇに接続してい
る。ＰＭＯＳ１１のしきい値（Ｅ１）＞ＮＭＯＳ１２の
しきい値（Ｅ２）とし、Ｅ１以上（例えば１５Ｖ）でタ
ーンオンし、Ｅ２以下（例えば０Ｖ）でターンオフす
る。ＢＲＴはターンオン時、ＮＭＯＳ１２の電流をトリ
ガーにカソードから電子が注入されてラッチアップし、
サイリスタ動作をしている。保護回路１０がＢＲＴの過
電流を検出すると、絶縁ゲートに印加される電圧Ｖ２が
Ｅ１より低くＥ２より高い値に制御され、ＰＭＯＳ１１
がオンしてＰベース１８とＮ＋カソード１６が短絡さ
れ、サイリスタ動作が禁止され、ＢＲＴはＩＧＢＴ動作
に遷移する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
汎用のＭＯＳゲート制御サイリスタ及びその制御方法に
関する。

【０００２】

【従来の技術】ＭＯＳゲート制御サイリスタはラッチア
ップ型素子であり、オン電圧が低いという長所の反面、
オン電流に飽和特性をもたない。このため、サイリスタ
素子が電源を短絡した場合や、複数接続されたサイリス
タ素子間の動作タイミングがずれた場合などに、素子に
大電流が流れ短時間で破壊されてしまうという欠点があ
る。つまり、負荷短絡耐量、逆バイアス安全動作領域
（ＲＢＳＯＡ）が小さいという問題がある。

【０００３】一方、ＩＧＢＴ（Insulated Gate Bipolar
Transistor）は非ラッチアップ型素子なので、ＭＯＳ
ＦＥＴと同様に動作電流に飽和特性が存在し、素子が短
絡したような場合は飽和電流に制限されるので、素子が
短時間で破壊されることはなく負荷短絡耐量が大きい。
しかし、非サイリスタ動作のために、オン電圧は高く損
失が大きいという欠点がある。

【０００４】このように、サイリスタとＩＧＢＴは相反
する長、短所を有する。ユーザーにとって、安全動作領
域や負荷短絡耐量が大きいことは、製品の信頼性が高く
使い勝手がよい。特に、ＩＧＢＴは電圧制御型素子であ
るため、ゲートドライブ回路が単純にできその応用範囲
が広い。

【０００５】上記の事情から、オン電圧の高い欠点をも
つＩＧＢＴに代えて、ＭＯＳゲートでサイリスタのター
ンオン、ターンオフを制御するＭＯＳゲート制御サイリ
スタ（ＭＧＴ）が注目されている。すなわち、ＥＳＴ
（Emitter Switched Thyristor）、ＢＲＴ（Base Resis
tance controlled Thyristor）、ＭＯＳ ＧＴＯ（MOS‐
Gate Turn‐Off thyristor）、ＭＣＴ（MOS controlled
thyristor）などである。これらＭＧＴはサイリスタの
ためオン電圧は小さい。また、電圧制御されるためゲー
ト駆動回路を簡略化できるという特徴を持つ。

【０００６】最近、上記のＭＧＴに保護回路を設け、通
常はサイリスタ動作し、過電流通電時はＩＧＢＴ動作さ
せる方式が提案されている。図４は、特開平５−３３５
５５４号に開示され、保護回路を設けたＭＯＳ ＧＴＯ
の構成図である。過電流保護回路４０は素子としてＩＧ
ＢＴ４２を備え、そのエミッタとＭＯＳ ＧＴＯのカソ
ードＫの間に過電流検出用の抵抗４１接続し、その接続
点がオフゲートＧoffに接続される。オンゲートＧonと
ＩＧＢＴの絶縁ゲートも接続されている。抵抗４１に過
電流が流れると、接続点の電位Ｖ１、すなわちＧoffの
電位が上昇し、ＮＭＯＳ４３をオンしてＰベース４４が
接地され、ＭＯＳ ＧＴＯはサイリスタ動作からＩＧＢ
Ｔ動作に変換される。

【０００７】図５は、特開平５−３２６９３６号に記載
されているＭＣＴの構成図である。図示を省略している
が、図４と同様の保護回路を設けている。ＭＣＴはもと
もと、一つのゲートで制御する３端子素子であるが、公
知例ではゲートをＧon、Ｇoffの二つに分け、過電流検
出時にＧoffに負電圧を印加し、ＰＭＯＳ５０をオンし
てＰベース５１を接地し、ＩＧＢＴ動作に変換してい
る。

【０００８】

【発明が解決しようとする課題】上述のように、過電流
保護回路を内蔵したＭＧＴによれば、過電流時にサイリ
スタ動作からＩＧＢＴ動作に変換することができるの
で、ＩＧＢＴのみによっては不可能な低オン電圧と高負
荷短絡耐量を併せもつ素子の実現が期待できる。しか
し、提案されている従来の保護機能付きＭＧＴは、過電
流時にサイリスタのオフゲートをオンさせるのみであ
り、サイリスタからＩＧＢＴへの円滑な移行は困難であ
った。

【０００９】さらに、公知例に示すいずれの提案も４端
子素子で実現したものであり、３端子素子に比べて使い
勝手が悪い。電力変換装置など現状の世の中のシステム
は、３端子素子が主流であり、４端子素子の採用にはシ
ステム設計の変更が必要となるため、ユーザーにとって
簡単には受け入れ難い。

【００１０】本発明の課題は、従来技術の問題点を克服
して、３端子素子でサイリスタ動作からＩＧＢＴ動作に
変換できるＭＯＳゲートサイリスタ及びその制御方法を
提供することにある。また、このＭＯＳゲートサイリス
タを複数接続してなる半導体装置とその制御方法を提供
することにある。

【００１１】

【課題を解決するための手段】本発明の課題を達成する
ＭＯＳゲート制御サイリスタ（ＭＧＴ）は、カソード電
極とアノード電極及びゲート電極の３端子と、ＭＧＴの
状態をラッチアップ動作から非ラッチアップ動作に遷移
するスイッチング部を含む素子構造を有し、前記スイッ
チング部としてＭＧＴの絶縁ゲートを構成するＭＯＳＦ
ＥＴを設けたことを特徴とする。

【００１２】前記素子構造は、カソード電極とアノード
電極間にサイリスタ構造とＩＧＢＴ構造を含み、前記サ
イリスタ構造の絶縁ゲートと前記ＩＧＢＴ構造の絶縁ゲ
ート間に電位差を持たせる回路素子を接続したことを特
徴とする。

【００１３】あるいは前記素子構造は、カソード電極と
アノード電極間に第二導電型カソード、第一導電型ベー
ス、第二導電型ベース、第一導電型アノードの少なくと
も４層を含むとともに、前記絶縁ゲートのＭＯＳＦＥＴ
にノーマリオフ型ＭＯＳＦＥＴで構成されるターンオン
ゲートとノーマリオン型ＭＯＳＦＥＴで構成されるター
ンオフゲートを含むことを特徴とする。

【００１４】前記ノーマリオン型ＭＯＳＦＥＴは、前記
ノーマリオフ型ＭＯＳＦＥＴに比べて大きいしきい値を
持つことを特徴とする。

【００１５】前記ノーマリオン型ＭＯＳＦＥＴは、ＭＧ
Ｔに印加される電圧を保持する前記第二導電型ベースま
たは前記第二導電型カソードをボディとすることを特徴
とする。

【００１６】前記ノーマリオン型ＭＯＳＦＥＴは、オン
時に前記第二導電型カソードと第一導電型ベースを短絡
することを特徴とする。

【００１７】前記第一導電型はＰ型、前記第二導電型は
Ｎ型であることを特徴とする。

【００１８】また、本発明の課題を達成するＭＯＳゲー
ト制御サイリスタ（ＭＧＴ）は、チップ上に、カソード
電極からアノード電極に向けて第二導電型カソード、第
一導電型ベース、第二導電型ベース、第一導電型アノー
ドの少なくとも４層と、ゲート電極に接続される絶縁ゲ
ートを設けた３端子構造において、前記絶縁ゲートは、
ノーマリオフ型ＭＯＳＦＥＴで構成されるターンオンゲ
ートと、ノーマリオン型ＭＯＳＦＥＴで構成されるター
ンオフゲートを有し、ＭＧＴの動作電流が所定値以上の
場合に、前記ノーマリオフ型ＭＯＳＦＥＴのオン状態を
維持し、前記ノーマリオン型ＭＯＳＦＥＴをオンさせる
保護回路を設けたことを特徴とする。

【００１９】前記ノーマリオン型ＭＯＳＦＥＴのしきい
値電圧Ｅ１は、前記ノーマリオフ型ＭＯＳＦＥＴのしき
い値電圧Ｅ２より大きな値を有し、前記保護回路は、前
記動作電流が所定値以上の場合に前記絶縁ゲートにＥ１
より小さくＥ２より大きい所定ゲート電圧が印加される
ように制御することを特徴とする。

【００２０】前記保護回路は、電流値検出回路と、電流
値検出回路にＭＧＴの動作電流に比例した電流を流すス
イッチと、所定値以上の電流値が検出される場合に前記
ゲート電極の印加電圧を分圧して前記絶縁ゲートに前記
所定電圧を印加する出力回路を備えることを特徴とす
る。

【００２１】前記保護回路は、ＭＧＴと同一チップ上に
設けることを特徴とする。

【００２２】ＭＯＳゲートサイリスタ（以下、ＭＧＴと
呼ぶ）の制御方法において、さらに、本発明の課題を達
成するＭＯＳゲート制御サイリスタ（ＭＧＴ）の制御方
法は、ノーマリオフ型ＭＯＳＦＥＴとノーマリオン型Ｍ
ＯＳＦＥＴを制御する絶縁ゲートに、第１の電圧信号を
入力して前記ノーマリオフ型ＭＯＳＦＥＴをオンしてＭ
ＧＴのラッチアップ動作をターンオンさせ、第２の電圧
信号を入力してＭＧＴの動作をターンオフさせるととも
に、前記ラッチアップ動作時に、前記第１の電圧信号よ
り小さく前記第２の電圧信号より大きい第３の電圧信号
を前記絶縁ゲートに入力して前記ノーマリオン型ＭＯＳ
ＦＥＴをオンし、前記非ラッチアップ動作に遷移させる
ことを特徴とする。

【００２３】前記第３の電圧信号は、ＭＧＴに流れる電
流が所定値以上のときに入力されることを特徴とする。

【００２４】あるいは、同一チップ上にＭＯＳゲート制
御サイリスタ（ＭＧＴ）とＩＧＢＴを並列に積層した半
導体装置の制御方法において、前記ＩＧＢＴのＭＯＳ部
（金属‐絶縁膜‐半導体構造）に流れる電流でＭＧＴを
構成するバイポーラトランジスタ部にベース電流を供給
し、共通のゲート電極からＭＧＴとＩＧＢＴの各絶縁ゲ
ートに印加される電圧信号の前者が後者より低くなるよ
うに電位差を持たせ、ＭＧＴの絶縁ゲートに、第１の電
圧信号または第２の電圧信号が印加されているとき、Ｍ
ＧＴおよびＩＧＢＴをともにターンオン／ターンオフす
るとともに、前記第１の電圧信号より小さく前記第２の
電圧信号より大きい第３の電圧信号が印加されていると
き、ＩＧＢＴのオン状態を維持しながらＭＧＴをターン
オフすることを特徴とする。

【００２５】さらに、本発明の課題を達成する半導体装
置は、カソード電極とアノード電極及びゲート電極の３
端子を持つ複数のＭＯＳゲートサイリスタ（ＭＧＴ）を
接続し、ＭＧＴは、絶縁ゲートに印加されるゲート電圧
に応じてラッチアップ動作から非ラッチアップ動作に遷
移できる構成とすると共に、ＭＧＴに流れる電流が所定
値以上の場合に、前記非ラッチアップ動作へ遷移するゲ
ート電圧に制御する保護回路を備えることを特徴とす
る。

【００２６】または、３端子を持つ複数のＭＯＳゲート
サイリスタ（ＭＧＴ）を接続した半導体装置において、
ＭＧＴは、絶縁ゲートに印加されるゲート電圧に応じて
ラッチアップ動作から非ラッチアップ動作に遷移できる
構成とすると共に、半導体装置に流れる電流値によっ
て、前記サイリスタ動作をするＭＧＴの数を可変する保
護回路を備えることを特徴とする。

【００２７】前記半導体装置の前記保護回路は、ＭＧＴ
と１対１に設けることを特徴とする。

【００２８】さらに、本発明の課題を達成する前記半導
体装置の制御方法は、半導体装置に所定値を超える電流
が流れる場合に、前記保護回路によってＭＧＴをターン
オンする電圧以下でターンオフする電圧以上に前記ゲー
ト電圧を制御し、ＭＧＴを前記非ラッチアップ動作へ遷
移して電流を抑制することを特徴とする。あるいは、あ
るＭＧＴに所定値以上の電流が流れると、対応する保護
回路によって当該ＭＧＴのゲート電圧を制御して前記非
ラッチアップ動作に遷移させ、一部のＭＧＴへの電流集
中を抑制することを特徴とする。

【００２９】このように構成される本発明の作用を以下
に説明する。

【００３０】上述のように、もともと３端子のＢＲＴや
ＭＣＴ等のＭＧＴにおいて、ゲートに正電圧を印加する
とターンオンし、負電圧を印加するとターンオフする。
このため、過電流を検出してゲート電圧を正から負に変
化させても、素子は単にターンオフするだけで、ＩＧＢ
Ｔ動作に変換されることはない。

【００３１】そこで、本発明のＭＧＴの一つのタイプ
は、ターンオフゲートをノーマリオン型のＭＯＳＦＥ
Ｔ、ターンオンゲートをとノーマリオフ型のＭＯＳＦＥ
Ｔで構成し、前者の閾値電圧を後者のそれよりも大きく
する。そして、ＭＧＴのゲートに両しきい値の間にある
制御電圧を印加すると、サイリスタ動作を停止してＩＧ
ＢＴ動作へと変化する。

【００３２】これによれば、負電圧が不要になるので、
サイリスタ動作からＩＧＢＴ動作に遷移可能なＭＧＴを
３端子構造によって実現できる。また、ＭＧＴのターン
オンは、ノーマリオフ型のＭＯＳＦＥＴに流れる電流を
トリガとしているが、制御電圧がターンオン電圧より低
下するために、トリガ電流が減少してＩＧＢＴ動作への
遷移を円滑にする。

【００３３】本発明のＭＧＴの他のタイプは、チップ上
に並置されたサイリスタ構造とＩＧＢＴ構造を、共通の
ゲート電極からの二つの電圧信号で同時にターンオン／
ターンオフする。このとき、全体としてはサイリスタ動
作となる。二つの電圧信号の間にある電圧信号を印加し
てサイリスタ構造のみをオフたとき、全体としてはＩＧ
ＢＴ動作となる。

【００３４】このような本発明によれば、低オン電圧化
による損失低減と、低飽和電流化による高負荷短絡耐量
や、逆バイアス安全動作領域（ＲＢＳＯＡ）の大きい、
３端子構造のＭＧＴが実現できる。

【００３５】さらに、本発明によるＭＧＴに保護回路を
付設することによって、ＭＧＴの電流が過電流になる場
合、あるいは複数のＭＧＴを接続をした回路での電流集
中を回避できるので、パワー半導体モジュールなどに広
く適用できる。

【００３６】

【発明の実施の形態】以下、本発明の一実施の形態を図
面に従って詳細に説明する。

【００３７】図１は、ＢＲＴを用いた保護回路付きＭＧ
Ｔの構成図である。ＢＲＴはアノードＡからカソードＫ
に向け、Ｐ＋アノード２０、Ｎ−ベース１９、Ｐベース
１８及びＮ＋カソード１６の４層から構成されている。
ゲートＧと接続される絶縁ゲートは、ターンオフゲート
がノーマリオンＭＯＳＦＥＴ、ターンオンゲートがノー
マリオフＭＯＳＦＥＴで、それぞれ構成されている。

【００３８】ノーマリオンＭＯＳＦＥＴは、点線枠１１
に示すように、表面にＰ−層１７を設けたＮ−ベース１
９をボディとし、Ｐ＋ダイバータ２１をソース、Ｐベー
ス１８をドレインとしたＰＭＯＳ１１によって構成して
いる。また、ノーマリオフＭＯＳＦＥＴは、点線枠１２
に示すように、Ｎ−ベース１９、Ｐベース１８及びＮ＋
カソード１６からなるＮＭＯＳ１２によって構成してい
る。

【００３９】保護回路１０は、ＢＲＴの動作電流に比例
した電流が流れるスイッチ１３、過電流検出回路１４及
びスイッチ１５から構成される。図示で、スイッチ１３
はＩＧＢＴ２３、検出回路１４は抵抗２２、スイッチ１
５はＮＭＯＳ２４とダイオード２５からなる。スイッチ
１３の主端子はそれぞれアノードＡと検出回路１４に、
ゲート端子は抵抗２２を通してゲートＧに接続され、過
電流検出回路１４のもう一方はカソードＫに接続されて
いる。また、スイッチ１５の主端子はカソードＫと抵抗
２２に、ゲート端子はスイッチ１３と検出回路１４の接
続点に接続されている。

【００４０】上記の構成において、ＢＲＴをターンオン
する場合、ゲートＧの電圧をハイ（Ｈigh）、例えば１
５ＶにしてＮＭＯＳ１２をオンし、ノーマリオン型ＭＯ
ＳＦＥＴであるＰＭＯＳ１１をオフする。この状態で、
カソードＫからＮＭＯＳ１２を通してＮベース１９に電
子が注入され、これがトリガ電流となる。このとき、Ｐ
ＭＯＳ１１はオフのため、Ｐベース１８とＮ＋カソード
１６は短絡されず、Ｐベース１８はフローティングとな
るため、ＢＲＴはラッチアップする。

【００４１】ＢＲＴをターンオフする場合は、ゲートＧ
の電圧をロウ（Ｌow）、例えば０Ｖとして、ＮＭＯＳ１
２をオフするとともに、ＰＭＯＳ１１をオンする。この
状態で、カソードＫからの電子の注入は遮断され且つ、
Ｐベース１８とＮ＋カソード１６は短絡されるので、Ｂ
ＲＴはターンオフする。

【００４２】従来のＢＲＴでは、Ｐベース１８とＮ＋カ
ソード１６を短絡するＰＭＯＳがノーマリオフ型であ
り、ターンオフする場合にゲートＧを負電位（例えば、
−７Ｖ）としなければならなかった。しかし、本実施形
態ではノーマリオン型ＰチャネルＭＯＳＦＥＴのしきい
値電圧以下でターンオフできるので、負電源が必要なく
なり、本ＭＧＴを３端子構造で実現できる。

【００４３】図２（ａ）に、本実施形態によるＢＲＴの
ゲート電圧に応じた動作領域を示す。図示のように、ノ
ーマリオンＰＭＯＳ１１のしきい値＝６Ｖ、ノーマリオ
フＮＭＯＳ１２のしきい値＝２Ｖとして、ゲート電圧６
〜１５Ｖの範囲はＰＭＯＳ１１オフ、ＮＭＯＳ１２オン
でＢＲＴのターンオン動作（ラッチアップ動作）、ゲー
ト電圧２Ｖ以下ではＰＭＯＳ１１オン、ＮＭＯＳ１２オ
フでターンオフする。

【００４４】両しきい値の間のゲート電圧２〜６Ｖの範
囲は、ＰＭＯＳ１１とＮＭＯＳ１２が共にオンする。そ
の結果、ゲートＧがハイ（Ｈigh）を維持している状態
で、Ｐベース１８とＮ＋カソード１６が短絡され、結果
的にＰベース１８は接地される。これによりＮ＋カソー
ド１６、Ｐベース１８、Ｎ−ベース１８からなるＮＰＮ
バイポーラトランジスタの動作が禁止され、ラッチアッ
プ動作から非ラッチアップに遷移して、ＢＲＴはＩＧＢ
Ｔ動作となる。

【００４５】次に、保護回路を含めた本ＭＧＴの動作に
ついて説明する。ゲートＧがハイ（Ｈigh）でＢＲＴが
オン状態を考える。ＢＲＴの動作電流に比例したスイッ
チ１３の電流が、過電流検出レベルを超えると、電位Ｖ
１がＮＭＯＳ２４のしきい値より大きくなり、スイッチ
１５がオンされる。このとき、ＢＲＴのゲート電圧は、
スイッチ１５のオン抵抗とゲートＧに接続された抵抗２
２の比から決まる電位Ｖ２となる。Ｖ２はＰＭＯＳ１１
のしきい値より小さい値に設定されているので、ＰＭＯ
Ｓ１１がオンしてＰベース１８とＮ＋カソード１６が短
絡され、ＢＲＴはラッチアップ動作から非ラッチアップ
に遷移する。

【００４６】さらに、過電流検出時のゲート電圧Ｖ２
は、ＮＭＯＳ１２のゲート電圧でもあるので、Ｖ２の減
少によりＮＭＯＳ１２のドレイン電流が減少する。すな
わち、ＢＲＴのトリガ電流が自動的に減少するので、Ｐ
＋アノード２０からＰベース１８へのホール電流が減少
し、Ｐベース１９の接地がされやすくなり、結果として
ＩＧＢＴ動作への遷移を容易にする。

【００４７】図２（ｂ）は、ＢＲＴのサイリスタ動作か
らＩＧＢＴ動作への遷移を示す動特性図である。図示の
ように、サイリスタ動作では低いオン電圧が維持され
る。過電流検出レベルの設定値に達すると、ゲート電圧
がノーマリオフ型ＮＭＯＳ１２のしきい値と、ノーマリ
オン型ＰＭＯＳ１１のしきい値の間に制御されるので、
ＮＭＯＳ１２とＰＭＯＳ１１が同時にオン状態となり、
ＢＲＴのサイリスタ動作（ラッチアップ動作）を停止さ
せて、ＩＧＢＴ動作（非ラッチアップ動作）に遷移させ
る。

【００４８】図３は、本実施形態のＢＲＴによる負荷短
絡シミュレーションを、従来と比較しながら示したもの
である。同図（ａ）に、シミュレーション回路を示す。
電源電圧６００Ｖで、抵抗負荷３１には定格電流Ｉ₁＝
２００Ａが流れるように調節している。時刻Ｔ＝０でス
テップ状にゲート電圧１５Ｖを印加し、時刻Ｔ１で負荷
３１を短絡して、シミュレーションを実施した。

【００４９】同図（ｂ）は、保護回路を内蔵していない
従来のＢＲＴによる負荷電流波形で、短絡した時刻Ｔ１
から約５μｓ後の時刻Ｔ２で、ＢＲＴは過電流によって
破壊に至っている。同図（ｃ）は本実施形態の場合で、
短絡した時刻Ｔ１から約３μｓ後の時刻Ｔ３で、ＢＲＴ
はサイリスタ動作からＩＧＢＴ動作に遷移し、負荷電流
は飽和電流ＩＳに抑制される。

【００５０】本実施形態のＭＧＴによれば、３端子の絶
縁ゲート型サイリスタのチップ上に、ノーマリオン型Ｍ
ＯＳＦＥＴによるターンオフゲートと、ノーマリオフ型
ＭＯＳＦＥＴのターンオンゲートを設け、前者により大
きいしきい値を持たせているので、ＭＧＴのオン状態で
ゲートをハイ（Ｈigh）に維持しながらノーマリオン型
ＭＯＳＦＥＴをオンして、サイリスタ動作状態からＩＧ
ＢＴ動作に遷移させることができる。

【００５１】これによれば、サイリスタ動作による低オ
ン電圧と、ＩＧＢＴ動作による低飽和電流の特性をとも
に具備でき、低損失で高負荷短絡耐量さらにはＲＢＳＯ
Ａの大きいＭＧＴを提供できる。

【００５２】さらに、ＭＧＴに併設してその動作電流に
比例した電流を検出し、過電流の場合にゲート電圧を制
御してＭＧＴをＩＧＢＴ動作に遷移させる保護回路を設
けているので、過電流を抑制して素子の損傷が防止で
き、信頼性の高いＭＧＴを提供できる。

【００５３】さらに、ゲートに負電源を要しない３端子
構造としているので使い勝手がよく、３端子素子を使用
しているシステムに採用でき、適用範囲が広い。

【００５４】ところで、本発明は上記した負荷短絡時の
みならず、並列動作時のターンオン／ターンオフ特性の
ばらつきによる電流集中の回避にも有効である。従っ
て、複数のＭＧＴチップを接続して用いるシステムにも
適用できる。

【００５５】図８に、本実施形態による保護回路付き３
端子ＭＧＴを並列接続した半導体装置の構成を示す。図
示のように、過電流保護回路を内蔵した複数のＭＧＴチ
ップを並列接続している。

【００５６】この構成により、チップ間のターンオン特
性にばらつきがある場合、各チップに流れる電流がばら
ついても、過電流検出レベルまで電流が増大したチップ
は、付設の保護回路が動作して減流作用が働き、各チッ
プの電流は均一化される。このため、あるチップのオン
電圧が大きくなるのを防ぎ、損失が減少する。また、タ
ーンオフ特性にばらつきがある場合、電流が集中するチ
ップは大電流が流れるため、保護回路が働いて非ラッチ
アップ動作に遷移し、よりターンオフしやすくなってＲ
ＢＳＯＡの改善につながる。

【００５７】なお、複数のＭＧＴに１個の保護回路の構
成では、各ＭＧＴのターンオン／ターンオフ特性がばら
つきによる電流手中を回避できない。すなわち、本実施
形態によるＭＧＴの並列接続では、ＭＧＴのチップとそ
の保護回路が１対１に構成されることが望ましい。もち
ろん、半導体モジュール全体としての過電流抑制や、あ
る種の直列接続では、複数のＭＧＴに一つの保護回路の
構成も可能である。また、動作電流が小さく、個々の電
流手中が問題にならない場合にも同様である。

【００５８】

【実施例】次に、本発明の他の実施例を説明する。

【００５９】図６は、ＭＣＴを用いた保護回路付きＭＧ
Ｔの構成図である。ＭＣＴは、Ｎカソード６２、Ｐベー
ス５１及びＮ−ベース１９によるＮＰＮバイポーラトラ
ンジスタと、Ｐベース５１、Ｎ−ベース１９及びＰ＋コ
レクタ２０によるＰＮＰバイポーラトランジスタから構
成されている。

【００６０】ターンオフゲートとなるノーマリオン型の
ＰＭＯＳ６１は、Ｎカソード６２をボディとし、さら
に、Ｎカソード６２中にＰ−層６０を形成してなる。ま
た、ターンオンゲートとなるノーマリオフ型のＮＭＯＳ
６３は、Ｎカソード６２、Ｐベース５１、Ｎ−ベース１
９からなる。

【００６１】保護回路１０はＭＣＴの各３端子に、図１
と同様に接続されている。保護回路１０は、ＭＣＴのサ
イリスタ動作中に過電流を検出すると、ゲートＧの電圧
をＰＭＯＳ６１のしきい値以下、ＮＭＯＳ６３のしきい
値以上に調整し、ＮＭＯＳ６３のオンを維持しながらＰ
ＭＯＳ６１をオンして、ＭＣＴをＩＧＢＴ動作へ変換す
る。

【００６２】次に、本発明のさらに他の実施例を説明す
る。本実施形態はＥＳＴとＩＧＢＴの複合素子からな
り、通常はＥＳＴとＩＧＢＴの両方がオンして全体とし
てサイリスタ動作し、過電流時などにはＥＳＴの動作が
禁止されて、ＩＧＢＴ動作に変換する。

【００６３】図７は、ＥＳＴとＩＧＢＴからなる複合素
子に保護回路を設けた構成図である。複合素子はゲート
７８を共通にして、Ｐ＋コレクタ８０、Ｎ−ベース７
０、Ｐベース８１、Ｎ＋エミッタ８２からなるＩＧＢＴ
７７と、Ｐ＋アノード８０、Ｎ−ベース７０、Ｐ＋ベー
ス８３、フローティングＮ＋カソード７５からなるサイ
リスタ７６を構成している。また、サイリスタ７６はＰ
ベース８３をボディ、Ｎ＋層８４をソース、フローティ
ングＮ＋カソード７５をドレインとする点線枠のＮＭＯ
Ｓ７２でカソードＫに接続され、ＥＳＴを構成してい
る。

【００６４】ＮＭＯＳ７２は、本ＭＧＴをサイリスタか
らＩＧＢＴへ変換する、キー制御部となっている。保護
回路１０で制御されるゲート電圧Ｖ２によって、ＮＭＯ
Ｓ７２のゲート電位がしきい値以下となるように、ゲー
ト７８とゲート７９の間に抵抗７１が接続されている。

【００６５】この複合素子の通常の動作を説明する。タ
ーンオンする場合はゲート電圧をハイ（Ｈigh）、例え
ば１５Ｖにすると、ＮＭＯＳ７２、７３、７４がオンす
る。この状態で、カソードＫからＮＭＯＳ７２、フロー
ティングＮ＋カソード７５、ＮＭＯＳ７３を通し、及
び、カソードＫからＮＭＯＳ７４を通してＮ−ベース７
０に電子が注入される。この電子電流がトリガとなっ
て、サイリスタ７６がラッチアップし、サイリスタ７６
の電流がＮＭＯＳ７２を通してカソードＫに流れるた
め、オン電圧は小さくなる。

【００６６】ターンオフする場合はゲート電圧をロウ
（Ｌow）、例えば０Ｖにすると、ＮＭＯＳ７２、７３、
７４がオフして、フローティングＮ＋カソード７５をカ
ソードＫから切り離し、サイリスタ７６の電流を遮断し
てターンオフする。また、ＩＧＢＴ７７もターンオフす
る。

【００６７】次に、保護回路１０を含めた動作について
説明する。スイッチ１５が過電流によってオンするまで
の動作は、前述のＢＲＴやＭＣＴの場合と同じである。

【００６８】スイッチ１５がオンするとゲート７９の電
位は、スイッチ１５のオン抵抗と抵抗７１の比で決まる
電位Ｖ２となる。このとき、ゲート７８の電位はゲート
電極Ｇに印加されている電圧で、ＮＭＯＳ７２、７３、
７４のしきい値以上である。

【００６９】過電流が検出されてスイッチ１５がオン
し、Ｖ２がＮＭＯＳ７２のしきい値より小さい値になる
と、ＮＭＯＳ７２がオフし、ＮＭＯＳ７２を経由するサ
イリスタ７６とカソードＫのパスが遮断される。この結
果、アノード電圧が増加してＮ−ベース７０の電位が上
昇し、ＮＭＯＳ７３がオフする。さらに、ＮＭＯＳ７
３、ＮＭＯＳ７４を経由するサイリスタ７６とカソード
Ｋのパスが遮断され、サイリスタ７６はターンオフす
る。

【００７０】一方、ゲート７８はハイ（Ｈigh）を保持
しているので、ＮＭＯＳ７４はオンのままであり、ＩＧ
ＢＴ７７をオン状態に維持する。こうして、本複合素子
は過電流時に、サイリスタ動作からＩＧＢＴ動作に変換
される。

【００７１】以上のように、本実例のＭＧＴは上述した
２つの実施例と、いくぶん動作原理が相違する。上述の
２例は、ＭＧＴのターンオフゲートとなるノーマリター
ンオフ型のＭＯＳＦＥＴを制御部として、ゲートをハイ
（Ｈigh）に維持しながら所定のゲート電圧を印加し
て、ＩＧＢＴ動作に変換している。

【００７２】これに対し、本実施例ではＭＧＴないし半
導体装置を、ＥＳＴとＩＧＢＴの複合素子から構成し、
ＥＳＴの絶縁ゲートを構成するＮＭＯＳを制御部とし
て、ゲート電極のターンオン電圧から低下した電圧を制
御部に与えて、ＥＳＴのみをオフして複合素子をＩＧＢ
Ｔ動作のみに変換している。

【００７３】次に、本発明によるＭＧＴの並列接続の実
施例を説明する。

【００７４】図９は、保護回路内蔵のＭＧＴチップを並
列接続したモジュール構成である。セラミックス基板１
２０に、４個の保護回路内蔵ＭＧＴ１００を並列接続し
ている。本実施例によれば、コンパクトな並列接続が実
現できる。さらに、ボンディングワイヤ１２１のインダ
クタンス等にばらつきで、各チップに流れる負荷電流に
アンバランスを生じる場合にも、内蔵の保護回路で各の
チップの電流を検出して均等化できる。

【００７５】図１０は、ＭＧＴと保護回路を別チップに
した場合のモジュール構成である。ＭＧＴ１３０の各々
の近傍に、別チップの保護回路１０を配置している。サ
イリスタ／ＩＧＢＴ切り替え用配線１３１を極力短くす
ることで、保護回路１０をオンチップした場合（図９）
に比べ、見劣りしない性能を確保できる。オンチップに
比べ、モジュールのサイズはやや大きくなるが、製造プ
ロセスが容易なためコストを低減できる。

【００７６】次に、本発明によるＭＧＴを適用したパワ
ーエレクトロニクス回路の一例を説明する。

【００７７】図１１は、保護回路付きＭＧＴを制御素子
とする３相インバータの主回路構成を示す。保護回路付
きＭＧＴ１００と、そのスナバ回路１５１が各相に設け
られている。ドライバ回路１５０はコントローラ１５
３、論理回路１５２の信号を受けてゲートドライブ信号
を生成し、保護回路付きＭＧＴ１００を駆動する。

【００７８】本インバータにおいては、負荷短絡等によ
り過電流が流れ他場合に、ＭＧＴ１００はその保護回路
によってＩＧＢＴ動作に変換し、素子の動作電流を抑制
して事故保護を行う。なお、本ＭＧＴはＤＣ・ＡＣコン
バータ、サイクロコンバータ等、種々のパワーエレクト
ロニクスシステムに適用できる。

【００７９】

【発明の効果】本発明のＭＧＴによれば、３端子構造に
よってサイリスタとしてのラッチアップ動作からＩＧＢ
Ｔとしての非ラッチアップ動作への変換を可能にしたの
で、低オン電圧化と低飽和電流化の特性を具備でき、Ｍ
ＧＴの損失低減、高負荷短絡耐量、ＲＢＳＯＡの増大を
達成できる効果がある。また、３端子のため、広範なシ
ステムに適用できる効果がある。

【００８０】本発明のＭＧＴまたは複数のＭＧＴを接続
した半導体装置によれば、過電流や電流集中を検出して
ラッチアップ動作から非ラッチアップ動作に切り替え制
御する保護回路を設け、過電流や電流集中を抑制するの
で、ＭＧＴの損傷を防止して信頼性を向上できる効果が
ある。

【００８１】本発明のＭＧＴによれば、低圧に制御され
たゲート電圧による非ラッチアップ動作の切り替え時
に、ラッチアップのトリガー電流も低減されるので、Ｉ
ＧＢＴへの切り替えが容易になる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態による、ＭＯＳゲートサイ
リスタ（ＭＧＴ）の構成図。

【図２】本ＭＧＴの動作特性を示す説明図。

【図３】ＭＧＴの負荷短絡試験回路とシミュレーション
波形を示す説明図。

【図４】保護回路付きＭＧＴの従来の構成図（ＭＯＳ
ＧＴＯの場合）。

【図５】保護回路付きＭＧＴの従来の構成図（ＭＣＴの
場合）。

【図６】他の実施例であるＭＯＳゲートサイリスタ（Ｍ
ＧＴ）の構成図。

【図７】さらに、他の実施例である複合素子による半導
体装置の構成図。

【図８】さらに、他の実施例である複数のＭＧＴを接続
した半導体装置の構成図。

【図９】図８の半導体装置の実装構成を示す模式図。

【図１０】図８の半導体装置の別の実装構成を示す模式
図。

【図１１】本発明のＭＧＴを適用したインバータの主回
路図。

【符号の説明】

１０…保護回路、１１…ＰＭＯＳ（ノーマリオン型ＭＯ
ＳＦＥＴ）、１２…ＮＭＯＳ（ノーマリオフ型ＭＯＳＦ
ＥＴ）、１３…スイッチ、１４…過電流検出回路、１５
…スイッチ、１６…Ｎ＋カソード、１７…Ｐ−層、１８
…Ｐベース、１９…Ｎ−ベース、２０…Ｐ＋アノード、
２１…Ｐ＋ダイバータ、２２…抵抗、６１…ＰＭＯＳ
（ノーマリオン型ＭＯＳＦＥＴ）、６３…ＮＭＯＳ（ノ
ーマリオフ型ＭＯＳＦＥＴ）、７６…サイリスタ、７７
…ＩＧＢＴ、１００…保護回路付きＭＧＴ、Ａ…アノー
ド電極、Ｋ…カソード電極、Ｇ…ゲート電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9184−5Ｋ Ｈ０３Ｋ 17/56 Ｚ

Claims (20)

【特許請求の範囲】
1. 【請求項１】 カソード電極とアノード電極及びゲート
   電極の３端子からなるＭＯＳゲートサイリスタ（以下、
   ＭＧＴと呼ぶ）において、 ＭＧＴの状態をラッチアップ動作から非ラッチアップ動
   作に遷移させるスイッチング部を含む素子構造を有し、
   前記スイッチング部としてＭＧＴの絶縁ゲートを構成す
   るＭＯＳＦＥＴを設けたことを特徴とするＭＯＳゲート
   サイリスタ。
2. 【請求項２】 請求項１において、 前記素子構造は、カソード電極とアノード電極間にサイ
   リスタ構造とＩＧＢＴ構造を含み、前記サイリスタ構造
   の絶縁ゲートと前記ＩＧＢＴ構造の絶縁ゲート間に電位
   差を持たせる回路素子を接続したことを特徴とするＭＯ
   Ｓゲートサイリスタ。
3. 【請求項３】 請求項１において、 前記素子構造は、カソード電極とアノード電極間に第二
   導電型カソード、第一導電型ベース、第二導電型ベー
   ス、第一導電型アノードの少なくとも４層を含むととも
   に、前記絶縁ゲートのＭＯＳＦＥＴにノーマリオフ型Ｍ
   ＯＳＦＥＴで構成されるターンオンゲートとノーマリオ
   ン型ＭＯＳＦＥＴで構成されるターンオフゲートを含む
   ことを特徴とするＭＯＳゲートサイリスタ。
4. 【請求項４】 請求項３において、 前記ノーマリオン型ＭＯＳＦＥＴは、前記ノーマリオフ
   型ＭＯＳＦＥＴに比べて大きいしきい値を持つことを特
   徴とするＭＯＳゲートサイリスタ。
5. 【請求項５】 請求項３または４において、 前記ノーマリオン型ＭＯＳＦＥＴは、ＭＧＴに印加され
   る電圧を保持する前記第二導電型ベースまたは前記第二
   導電型カソードをボディとすることを特徴とするＭＯＳ
   ゲートサイリスタ。
6. 【請求項６】 請求項３または４または５において、 前記ノーマリオン型ＭＯＳＦＥＴは、オン時に前記第二
   導電型カソードと第一導電型ベースを短絡することを特
   徴とするＭＯＳゲートサイリスタ。
7. 【請求項７】 請求項３または４または５または６にお
   いて、 前記第一導電型はＰ型、前記第二導電型はＮ型であるこ
   とを特徴とするＭＯＳゲートサイリスタ。
8. 【請求項８】 チップ上に、カソード電極からアノード
   電極に向けて第二導電型カソード、第一導電型ベース、
   第二導電型ベース、第一導電型アノードの少なくとも４
   層と、ゲート電極に接続される絶縁ゲートを設けた３端
   子構造のＭＯＳゲートサイリスタ（以下、ＭＧＴと呼
   ぶ）において、 前記絶縁ゲートは、ノーマリオフ型ＭＯＳＦＥＴで構成
   されるターンオンゲートと、ノーマリオン型ＭＯＳＦＥ
   Ｔで構成されるターンオフゲートを有し、 ＭＧＴの動作電流が所定値以上の場合に、前記ノーマリ
   オフ型ＭＯＳＦＥＴのオン状態を維持し、前記ノーマリ
   オン型ＭＯＳＦＥＴをオンさせる保護回路を設けたこと
   を特徴とするＭＯＳゲートサイリスタ。
9. 【請求項９】 請求項８において、 前記ノーマリオン型ＭＯＳＦＥＴのしきい値電圧Ｅ１
   は、前記ノーマリオフ型ＭＯＳＦＥＴのしきい値電圧Ｅ
   ２より大きな値を有し、 前記保護回路は、前記動作電流が所定値以上の場合に前
   記絶縁ゲートにＥ１より小さくＥ２より大きい所定ゲー
   ト電圧が印加されるように制御することを特徴とするＭ
   ＯＳゲートサイリスタ。
10. 【請求項１０】 請求項８または９において、 前記保護回路は、電流値検出回路と、電流値検出回路に
    ＭＧＴの動作電流に比例した電流を流すスイッチと、所
    定値以上の電流値が検出される場合に前記ゲート電極の
    印加電圧を分圧して前記絶縁ゲートに前記所定電圧を印
    加する出力回路を備えることを特徴とするＭＯＳゲート
    サイリスタ。
11. 【請求項１１】 請求項８または９または１０におい
    て、 前記保護回路は、ＭＧＴと同一チップ上に設けることを
    特徴とするＭＯＳゲートサイリスタ。
12. 【請求項１２】 カソード電極、アノード電極及びゲー
    ト電極の３端子からなるＭＯＳゲートサイリスタ（以
    下、ＭＧＴと呼ぶ）の制御方法において、 ノーマリオフ型ＭＯＳＦＥＴとノーマリオン型ＭＯＳＦ
    ＥＴを制御する絶縁ゲートに、第１の電圧信号を入力し
    て前記ノーマリオフ型ＭＯＳＦＥＴをオンしてＭＧＴの
    ラッチアップ動作をターンオンさせ、第２の電圧信号を
    入力してＭＧＴの動作をターンオフさせるとともに、 前記ラッチアップ動作時に、前記第１の電圧信号より小
    さく前記第２の電圧信号より大きい第３の電圧信号を前
    記絶縁ゲートに入力して前記ノーマリオン型ＭＯＳＦＥ
    Ｔをオンし、前記非ラッチアップ動作に遷移させること
    を特徴とするＭＯＳゲートサイリスタの制御方法。
13. 【請求項１３】 請求項１２において、 前記第３の電圧信号は、ＭＧＴに流れる電流が所定値以
    上のときに入力されることを特徴とするＭＯＳゲートサ
    イリスタの制御方法。
14. 【請求項１４】 同一チップ上にＭＯＳゲート制御サイ
    リスタ（以下、ＭＧＴと呼ぶ）とＩＧＢＴを並列に積層
    した半導体装置の制御方法において、 前記ＩＧＢＴのＭＯＳ部（金属‐絶縁膜‐半導体構造）
    に流れる電流でＭＧＴを構成するバイポーラトランジス
    タ部にベース電流を供給し、 共通のゲート電極からＭＧＴとＩＧＢＴの各絶縁ゲート
    に印加される電圧信号の前者が後者より低くなるように
    電位差を持たせ、 ＭＧＴの絶縁ゲートに、第１の電圧信号または第２の電
    圧信号が印加されているとき、ＭＧＴおよびＩＧＢＴを
    ともにターンオン／ターンオフするとともに、前記第１
    の電圧信号より小さく前記第２の電圧信号より大きい第
    ３の電圧信号が印加されているとき、ＩＧＢＴのオン状
    態を維持しながらＭＧＴをターンオフすることを特徴と
    する半導体装置の制御方法。
15. 【請求項１５】 カソード電極とアノード電極及びゲー
    ト電極の３端子を持つ複数のＭＯＳゲートサイリスタ
    （以下、ＭＧＴと呼ぶ）を接続した半導体装置におい
    て、 ＭＧＴは、絶縁ゲートに印加されるゲート電圧に応じて
    ラッチアップ動作から非ラッチアップ動作に遷移できる
    構成とすると共に、ＭＧＴに流れる電流が所定値以上の
    場合に、前記非ラッチアップ動作へ遷移するゲート電圧
    に制御する保護回路を備えることを特徴とする半導体装
    置。
16. 【請求項１６】 カソード電極とアノード電極及びゲー
    ト電極の３端子を持つ複数のＭＯＳゲートサイリスタ
    （以下、ＭＧＴと呼ぶ）を接続した半導体装置におい
    て、 ＭＧＴは、絶縁ゲートに印加されるゲート電圧に応じて
    ラッチアップ動作から非ラッチアップ動作に遷移できる
    構成とすると共に、半導体装置に流れる電流値によっ
    て、前記サイリスタ動作をするＭＧＴの数を可変する保
    護回路を備えることを特徴とする半導体装置。
17. 【請求項１７】 請求項１５または１６において、 前記保護回路は、ＭＧＴと１対１に設けることを特徴と
    する半導体装置。
18. 【請求項１８】 カソード電極とアノード電極及びゲー
    ト電極の３端子を持つ複数のＭＯＳゲートサイリスタ
    （以下、ＭＧＴと呼ぶ）を接続した、請求項１５または
    請求項１６に記載の半導体装置の制御方法において、 半導体装置に所定値を超える電流が流れる場合に、前記
    保護回路によってＭＧＴをターンオンする電圧以下でタ
    ーンオフする電圧以上に前記ゲート電圧を制御し、ＭＧ
    Ｔを前記非ラッチアップ動作へ遷移して電流を抑制する
    ことを特徴とする半導体装置の制御方法。
19. 【請求項１９】 カソード電極とアノード電極及びゲー
    ト電極の３端子を持つ複数のＭＯＳゲートサイリスタ
    （以下、ＭＧＴと呼ぶ）を接続した、請求項１７に記載
    の半導体装置の制御方法において、 あるＭＧＴに所定値以上の電流が流れると、対応する保
    護回路によって当該ＭＧＴのゲート電圧を制御して前記
    非ラッチアップ動作に遷移させ、一部のＭＧＴへの電流
    集中を抑制することを特徴とする半導体装置の制御方
    法。
20. 【請求項２０】 請求項１９において、 複数のＭＧＴは並列接続されていることを特徴とする半
    導体装置の制御方法。