JP6135636B2 - 半導体装置 - Google Patents

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Description

本明細書では、ＩＧＢＴとダイオードの機能を合わせ持つ半導体装置（ＲＣ−ＩＧＢＴ Reverse Conducting−Insulated Gate Bipolar Transistor）に関する技術を開示する。
特許文献１に、ＩＧＢＴが開示されている。このＩＧＢＴは、ゲートトレンチとダミートレンチを有する。ゲートトレンチ内には、半導体基板から絶縁されたゲート電極が配置されており、ダミートレンチ内には、半導体基板から絶縁されたダミー電極が配置されている。ダミー電極の電位は、ゲート電極の電位から独立している。このようにゲートトレンチとダミートレンチを設けることで、ゲート容量が低減され、スイッチング動作が高速化される。
特許文献２に、ＲＣ−ＩＧＢＴが開示されている。このＲＣ−ＩＧＢＴは、ｎ型エミッタ領域、ｐ型ボディ領域、ｎ型ドリフト領域、ｎ型コレクタ領域、トレンチゲート電極等で構成されるＩＧＢＴ構造を備えており、そのｐ型ボディ領域がアノード領域となってダイオード構造をも提供する。このＲＣ−ＩＧＢＴでは、アノード領域を兼用するボディ領域の下側にｎ型のバリア領域が形成されており、そのバリア領域と表面電極（エミッタ電極兼アノード電極）を接続するｎ型のピラー領域が形成されている。このＲＣ−ＩＧＢＴでは、バリア領域の電位が表面電極の電位に近い電位に維持されるので、ボディ領域とバリア領域間のｐｎ接合によって構成されるダイオードがオンし難い。このダイオードは、表面電極の電位がさらに上昇したときにオンする。特許文献２のＲＣ―ＩＧＢＴは、バリア領域とピラー領域を利用してｐ型のボディ領域からｎ型のバリア領域とｎ型のドリフト領域にホールが流入することを抑制し、ダイオードの逆回復電流を抑制する。
特開２０１３−２５１４６８号公報 特開２０１３−４８２３０号公報
特許文献２のようにバリア領域とピラー領域を有するＲＣ−ＩＧＢＴも、特許文献１のようにダミートレンチを設けることによって、ゲート容量を低減し、スイッチング動作を高速化させることができる。この場合、ＩＧＢＴのオン電圧を低減させるために、２つのダミートレンチの間に多数のゲートトレンチを配置し、各ゲートトレンチの隣の半導体領域にピラー領域を備えるＲＣ−ＩＧＢＴ構造を形成することが好ましい。また、ゲート容量を十分に低減させるために、２つのダミートレンチの間の間隔を狭くすることが好ましい。そのためには、各ゲートトレンチの間の間隔を狭くする必要がある。しかしながら、このように各ゲートトレンチの間の間隔を狭くすると、ピラー領域とゲートトレンチの間の間隔が狭くなる。ピラー領域とゲートトレンチの間の間隔が狭くなると、ゲート電位の影響によってピラー領域の動作特性が変化するようになり、ｐｎダイオード（ボディ領域とバリア領域の間のｐｎ接合）の動作が不安定となる。したがって、この構造では、低いオン電圧、低いゲート容量及びｐｎダイオードの安定動作の全てを実現することが困難である。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の表面に配置されている表面電極と、前記半導体基板の裏面に配置されている裏面電極を有している。前記半導体基板の前記表面に、複数のダミートレンチと、前記複数のダミートレンチの間に配置されている格子型ゲートトレンチが形成されている。前記格子型ゲートトレンチが、前記表面において前記複数のダミートレンチに沿って伸びる複数の第１ゲートトレンチと、前記複数の第１ゲートトレンチを互いに接続する複数の第２ゲートトレンチを有している。前記格子型ゲートトレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極が配置されている。前記ダミートレンチ内に、ダミー絶縁膜と、前記ゲート電極から電気的に分離されているとともに前記ダミー絶縁膜によって前記半導体基板から絶縁されているダミー電極が配置されている。前記半導体基板が、エミッタ領域と、第１アノード領域と、第１バリア領域と、第１ピラー領域と、ドリフト領域と、コレクタ領域と、カソード領域を有している。前記エミッタ領域は、前記第１ゲートトレンチと前記第２ゲートトレンチに囲まれたセル領域内に配置されており、前記ゲート絶縁膜に接しており、前記表面電極に接しているｎ型領域である。前記第１アノード領域は、前記セル領域内に配置されており、前記エミッタ領域の裏面側で前記ゲート絶縁膜に接しており、前記表面電極に接しているｐ型領域である。前記第１バリア領域は、前記セル領域内に配置されており、前記第１アノード領域の裏面側で前記ゲート絶縁膜に接しているｎ型領域である。前記第１ピラー領域は、前記セル領域内に配置されており、前記半導体基板の厚み方向に伸びており、前記表面電極に接しており、前記第１バリア領域と繋がっており、前記ゲート絶縁膜から離れた位置に配置されているｎ型領域である。前記ドリフト領域は、前記第１バリア領域よりも裏面側に配置されており、前記第１バリア領域によって前記第１アノード領域から分離されており、前記第１バリア領域よりもｎ型不純物濃度が低いｎ型領域である。前記コレクタ領域は、前記裏面電極に接しているｐ型領域である。前記カソード領域は、前記裏面電極に接しており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型領域である。
この半導体装置では、第１アノード領域と第１バリア領域の間のｐｎ接合によってｐｎダイオードが構成されている。また、第１アノード領域は、ＩＧＢＴのボディ領域としても機能する。つまり、エミッタ領域と、第１アノード領域と、第１バリア領域と、ドリフト領域と、コレクタ領域と、ゲート電極等によって、ＩＧＢＴが構成されている。この半導体装置では、ダミートレンチの間に複数の第１ゲートトレンチ（ダミートレンチに沿って伸びるトレンチ）と、前記複数の第１ゲートトレンチを互いに接続している第２ゲートトレンチが配置されている。第１ゲートトレンチと第２ゲートトレンチによって、格子型ゲートトレンチが構成されている。第１ゲートトレンチと第２ゲートトレンチに囲まれたセル領域内に、エミッタ領域、第１アノード領域及び第１バリア領域（すなわち、ＩＧＢＴのスイッチング部）が配置されている。ＩＧＢＴがオンする際には、ホールが、トレンチを避けて流れる。このため、セル領域の裏面側のドリフト領域には、第１ゲートトレンチを避けて流れるホールと第２ゲートトレンチを避けて流れるホールが流入し、伝導度変調現象が活発化して当該ドリフト領域の抵抗が極めて小さくなる。これによって、ＩＧＢＴのオン電圧が低減される。ゲートトレンチを格子型とすることでオン電圧が低減されるので、ゲートトレンチの間の間隔（すなわち、第１ゲートトレンチの間の間隔、及び、第２ゲートトレンチの間の間隔）を狭くしなくても、低いオン電圧を得ることができる。したがって、セル領域内に配置されているピラー領域と格子型ゲートトレンチの間に広い間隔を設けることができる。これによって、ゲート電位によるピラー領域への影響を抑制することができ、ｐｎダイオードの安定動作を実現することができる。また、上記のように格子型ゲートトレンチによって低いオン電圧が実現されるので、ダミートレンチの間に多数のゲートトレンチを配置しなくても、低いオン電圧を得ることができる。ダミートレンチの間に配置されるゲートトレンチの数が少なくてもよいので、ダミートレンチの間の間隔を狭くすることができる。ダミートレンチの間の間隔を狭くすることによって、ゲート容量を効果的に低減することができ、ＩＧＢＴのスイッチング速度を向上させることができる。
半導体装置１０の縦断面図（図２及び図３のＩ−Ｉ線における断面図）。 半導体装置１０の縦断面図（図１及び図３のＩＩ−ＩＩ線における断面図）。 半導体装置１０の表面１２ａにおけるトレンチ１４、１５とピラー領域３５の配置を示す平面図。 図１に対応する断面と半導体基板１２の表面１２ａを示す半導体装置１０の斜視図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図３に対応する平面図。 変形例に係る半導体装置の図４に対応する斜視図。 変形例に係る半導体装置の図４に対応する斜視図。
図１〜４に示す実施形態に係る半導体装置１０は、ＩＧＢＴとダイオードを備えるＲＣ−ＩＧＢＴである。半導体装置１０は、Ｓｉにより構成された半導体基板１２を有する。なお、図１〜４において、ｚ方向は半導体基板１２の厚み方向であり、ｘ方向は半導体基板１２の表面１２ａに平行な一方向であり、ｙ方向はｚ方向とｘ方向に直交する方向である。半導体基板１２の表面１２ａには、表面電極２２が形成されている。半導体基板１２の裏面１２ｂには、裏面電極２６が形成されている。
図３に示すように、半導体基板１２の表面１２ａには、複数の格子型ゲートトレンチ１４と、複数のダミートレンチ１５が形成されている。なお、図３では、図の見易さのため、格子型ゲートトレンチ１４を斜線ハッチングで示し、ダミートレンチ１５をドットハッチングで示している。各格子型ゲートトレンチ１４は、ｙ方向に直線状に伸びる２つの第１ゲートトレンチ１４ａと、ｘ方向に直線状に伸びる複数の第２ゲートトレンチ１４ｂを有している。第１ゲートトレンチ１４ａは２つで１組である。１組を構成する２つの第１ゲートトレンチ１４ａは、ｘ方向に間隔を開けて配置されており、互いに略平行に伸びている。第２ゲートトレンチ１４ｂは、１組を構成する２つの第１ゲートトレンチ１４ａの間に複数形成されている。各第２ゲートトレンチ１４ｂは、１組を構成する２つの第１ゲートトレンチを互いに接続している。すなわち、１つの格子型ゲートトレンチ１４は、表面１２ａにおいて梯子状の形状を有している。図１、２、４に示すように、格子型ゲートトレンチ１４は、半導体基板１２の表面１２ａからｚ方向（下方向）に伸びている。なお、以下では、第１ゲートトレンチ１４ａと第２ゲートトレンチ１４ｂによって囲まれた範囲内の半導体領域を、セル領域６０と呼ぶ。また、以下では、格子型ゲートトレンチ１４とダミートレンチ１５の間に位置する半導体領域を、外部領域６２と呼ぶ。
図３に示すように、ダミートレンチ１５は、ｙ方向に直線状に伸びている。すなわち、ダミートレンチ１５は、第１ゲートトレンチ１４ａと略平行に伸びている。図１、２、４に示すように、ダミートレンチ１５は、半導体基板１２の表面１２ａからｚ方向（下方向）に伸びている。半導体基板１２の表面１２ａにおいて、ｘ方向に沿って、格子型ゲートトレンチ１４とダミートレンチ１５が交互に配置されている。すなわち、２つの格子型ゲートトレンチ１４の間に１つのダミートレンチ１５が配置されている。また、２つのダミートレンチ１５の間に１つの格子型ゲートトレンチ１４が配置されている。
図１に示すように、格子型ゲートトレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。格子型ゲートトレンチ１４内には、ゲート電極１８が配置されている。ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。ゲート電極１８は、層間絶縁膜２０によって表面電極２２から絶縁されている。ゲート電極１８は、図示しない位置でゲート配線を介してゲートパッドに接続されている。ゲート電極１８の電位は、ゲートパッドを介して制御される。
図１に示すように、ダミートレンチ１５の内面は、ダミー絶縁膜５６によって覆われている。ダミートレンチ１５内には、ダミー電極５８が配置されている。ダミートレンチ１５内においては、ダミー電極５８は、ダミー絶縁膜５６によって半導体基板１２から絶縁されている。ダミー電極５８の上面は、層間絶縁膜２０によって覆われている。ダミートレンチ１５の上部においては、ダミー電極５８は層間絶縁膜２０によって表面電極２２から絶縁されている。但し、ダミー電極５８は、図示しない位置で表面電極２２に接続されている。ダミー電極５８は、ゲート電極１８には接続されていない。すなわち、ダミー電極５８は、ゲート電極１８に対して何れの位置においても導通しておらず、ゲート電極１８から電気的に分離されている。
図１、２、４に示すように、半導体基板１２の内部には、エミッタ領域３０、アノード領域３２、バリア領域３４、ピラー領域３５、ドリフト領域３８、コレクタ領域４０及びカソード領域４２が形成されている。
エミッタ領域３０は、ｎ型の半導体領域である。図４に示すように、エミッタ領域３０は、セル領域６０内と外部領域６２内に形成されている。エミッタ領域３０は、半導体基板１２の表面１２ａに露出している。エミッタ領域３０は、表面電極２２に対してオーミック接触している。エミッタ領域３０は、ゲート絶縁膜１６に接触している。セル領域６０内では、エミッタ領域３０は、格子型ゲートトレンチ１４に沿って環状に形成されている。また、外部領域６２内では、エミッタ領域３０は、第１ゲートトレンチ１４ａに沿って直線状に形成されている。
アノード領域３２は、ｐ型の半導体領域である。図４に示すように、アノード領域３２は、セル領域６０内と外部領域６２内に形成されている。アノード領域３２は、ダイオードのアノード領域であり、ＩＧＢＴのボディ領域（チャネルが形成される領域）でもある。アノード領域３２は、高濃度アノード領域３２ａと低濃度アノード領域３２ｂを有している。高濃度アノード領域３２ａは、エミッタ領域３０に隣接する位置において半導体基板１２の表面１２ａに露出している。高濃度アノード領域３２ａは、表面電極２２に対してオーミック接触している。セル領域６０内では、高濃度アノード領域３２ａは、エミッタ領域３０に沿って環状に形成されている。外部領域６２内では、高濃度アノード領域３２ａは、エミッタ領域３０とダミートレンチ１５の間に形成されている。低濃度アノード領域３２ｂ内のｐ型不純物濃度は、高濃度アノード領域３２ａ内のｐ型不純物濃度よりも低い。低濃度アノード領域３２ｂは、エミッタ領域３０及び高濃度アノード領域３２ａの下側に形成されおり、これらに接している。セル領域６０内の低濃度アノード領域３２ｂは、エミッタ領域３０の下側でゲート絶縁膜１６に接している。また、外部領域６２内の低濃度アノード領域３２ｂは、エミッタ領域３０の下側でゲート絶縁膜１６に接している。また、外部領域６２内の低濃度アノード領域３２ｂは、ダミー絶縁膜５６にも接している。
バリア領域３４は、ｎ型の半導体領域である。図４に示すように、バリア領域３４は、セル領域６０内と外部領域６２内に形成されている。バリア領域３４は、アノード領域３２の下側に形成されており、アノード領域３２に接している。バリア領域３４は、アノード領域３２の下側においてｘ方向及びｙ方向に沿って平面状に伸びている。バリア領域３４は、アノード領域３２によってエミッタ領域３０から分離されている。セル領域６０内のバリア領域３４は、アノード領域３２の下側でゲート絶縁膜１６に接している。また、外部領域６２内のバリア領域３４は、アノード領域３２の下側でゲート絶縁膜１６に接している。また、外部領域６２内のバリア領域３４は、アノード領域３２の下側でダミー絶縁膜５６にも接している。
ピラー領域３５は、ｎ型の半導体領域である。図４に示すように、ピラー領域３５は、セル領域６０内と外部領域６２内に形成されている。ピラー領域３５は、アノード領域３２の側方に形成されており、アノード領域３２に接している。ピラー領域３５は、半導体基板１２の表面１２ａからバリア領域３４までｚ方向（半導体基板１２の厚み方向）に伸びている。ピラー領域３５の上端部は、半導体基板１２の表面１２ａに露出しており、表面電極２２に対してショットキー接触している。ピラー領域３５の下端部は、バリア領域３４と繋がっている。ピラー領域３５は、アノード領域３２によってエミッタ領域３０から分離されている。ピラー領域３５は、ゲート絶縁膜１６から離れた位置に形成されている。すなわち、セル領域６０内のピラー領域３５は、セル領域６０の中央に形成されており、ゲート絶縁膜１６に接していない。外部領域６２内のピラー領域３５は、アノード領域３２によって囲まれた位置に形成されており、ゲート絶縁膜１６に接していない。また、外部領域６２内のピラー領域３５は、ダミー絶縁膜５６にも接していない。
ドリフト領域３８は、ｎ型の半導体領域である。ドリフト領域３８のｎ型不純物濃度は、バリア領域３４のｎ型不純物濃度よりも低い。図４に示すように、ドリフト領域３８は、複数のセル領域６０の下側の位置及び複数の外部領域６２の下側の位置に跨って形成されている。ドリフト領域３８は、バリア領域３４に接している。ドリフト領域３８は、バリア領域３４の下側で、ゲート絶縁膜１６及びダミー絶縁膜５６に接している。ドリフト領域３８は、バリア領域３４によってアノード領域３２から分離されている。
コレクタ領域４０は、ｐ型の半導体領域である。図４に示すように、コレクタ領域４０は、ドリフト領域３８の下側に形成されており、ドリフト領域３８に接している。コレクタ領域４０は、半導体基板１２の裏面１２ｂに露出している。コレクタ領域４０は、裏面電極２６に対してオーミック接触している。コレクタ領域４０は、外部領域６２の下部とセル領域６０の下部に形成されている。
カソード領域４２は、ｎ型の半導体領域である。カソード領域４２は、ドリフト領域３８、バリア領域３４及びピラー領域３５のｎ型不純物濃度よりも高いｎ型不純物濃度を有する。図４に示すように、カソード領域４２は、ドリフト領域３８の下側に形成されており、ドリフト領域３８に接している。カソード領域４２は、コレクタ領域４０に隣接する位置で、半導体基板１２の裏面１２ｂに露出している。カソード領域４２は、裏面電極２６に対してオーミック接触している。カソード領域４２はセル領域６０の下部に複数形成されている。
セル領域６０には、エミッタ領域３０、アノード領域３２（すなわち、ボディ領域）及びバリア領域３４によって、スイッチング構造が形成されている。セル領域６０内のスイッチング構造と、ドリフト領域３８、コレクタ領域４０、ゲート電極１８及びゲート絶縁膜１６等によって、表面電極２２と裏面電極２６の間に接続されたＩＧＢＴが形成されている。また、外部領域６２内にも、エミッタ領域３０、アノード領域３２（すなわち、ボディ領域）及びバリア領域３４によって、スイッチング構造が形成されている。外部領域６２内のスイッチング構造と、ドリフト領域３８、コレクタ領域４０、ゲート電極１８及びゲート絶縁膜１６等によって、表面電極２２と裏面電極２６の間に接続されたＩＧＢＴが形成されている。ＩＧＢＴが動作する際には、表面電極２２はＩＧＢＴのエミッタ電極として機能し、裏面電極２６はＩＧＢＴのコレクタ電極として機能する。
また、半導体基板１２には、セル領域６０内のアノード領域３２、セル領域６０内のバリア領域３４、ドリフト領域３８及びカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたｐｎダイオードが形成されている。また、半導体基板１２には、外部領域６２内のアノード領域３２、外部領域６２内のバリア領域３４、ドリフト領域３８及びカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたｐｎダイオードが形成されている。ｐｎダイオードが動作する際には、表面電極２２はｐｎダイオードのアノード電極として機能し、裏面電極２６はｐｎダイオードのカソード電極として機能する。
また、上述したように、ピラー領域３５は、表面電極２２に対してショットキー接触している。半導体基板１２には、セル領域６０内のピラー領域３５、セル領域６０内のバリア領域３４、ドリフト領域３８及びカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたショットキーバリアダイオード（以下、ＳＢＤという）が形成されている。また、半導体基板１２には、外部領域６２内のピラー領域３５、外部領域６２内のバリア領域３４、ドリフト領域３８及びカソード領域４２によって、表面電極２２と裏面電極２６の間に接続されたＳＢＤが形成されている。ＳＢＤが動作する際には、表面電極２２はＳＢＤのアノードとして機能し、裏面電極２６はＳＢＤのカソードとして機能する。つまり、表面電極２２と裏面電極２６の間にｐｎダイオードとＳＢＤが並列に接続されている。
ＩＧＢＴの動作について説明する。ＩＧＢＴをオンさせる際には、裏面電極２６に表面電極２２よりも高い電位が印加される。ゲート電極１８に閾値以上の電位を印加すると、ゲート絶縁膜１６近傍のアノード領域３２にチャネルが形成される。すると、表面電極２２から、エミッタ領域３０、アノード領域３２のチャネル、バリア領域３４、ドリフト領域３８及びコレクタ領域４０を経由して、裏面電極２６に向かって電子が流れる。また、裏面電極２６から、コレクタ領域４０、ドリフト領域３８、バリア領域３４及びアノード領域３２を経由して、表面電極２２に向かってホールが流れる。すなわち、ＩＧＢＴがオンして、裏面電極２６から表面電極２２に向かって電流が流れる。その後、ゲート電極１８の電位を閾値未満に低下させると、チャネルが消失し、電流が停止する。すなわち、ＩＧＢＴがオフする。
図１において矢印Ｘ１で示すように、ＩＧＢＴがオンしているときにドリフト領域３８内を流れるホールは、第１ゲートトレンチ１４ａ及びダミートレンチ１５の両側に流れる。このため、セル領域６０の下部のドリフト領域３８（図１において破線で示される領域３８ａ）と外部領域６２の下部のドリフト領域３８（図１において破線で示される領域３８ｂ）にホールが集まる。すると、領域３８ａ、３８ｂで電気抵抗が低くなる。以下では、トレンチを避けて流れるホールが集まることでドリフト領域３８の抵抗が低くなることを、キャリア蓄積効果と呼ぶ。領域３８ａ、３８ｂでキャリア蓄積効果が得られるので、電子が領域３８ａ、３８ｂを低損失で通過することが可能となる。また、図２において矢印Ｘ２で示すように、ドリフト領域３８内を流れるホールは、第２ゲートトレンチ１４ｂを避けて流れる。セル領域６０の下部の領域３８ａでは、第２ゲートトレンチ１４ｂによってもキャリア蓄積効果が得られる。すなわち、セル領域６０の下部の領域３８ａでは、図１の矢印Ｘ１に示すようにｘ方向においてホールが集中すると共に、図２の矢印Ｘ２に示すようにｙ方向においてもホールが集中する。このため、セル領域６０の下部の領域３８ａの電気抵抗が極めて低くなる。このように、第１ゲートトレンチ１４ａと第２ゲートトレンチ１４ｂによって囲まれているセル領域６０の下部の領域３８ａでは、高いキャリア蓄積効果が得られる。したがって、ＩＧＢＴのオン電圧は低い。
次に、ｐｎダイオードとＳＢＤの動作について説明する。ｐｎダイオードとＳＢＤをオンさせる際には、表面電極２２と裏面電極２６の間に、表面電極２２が高電位となる電圧（順電圧）を印加する。以下では、表面電極２２の電位を、裏面電極２６と同等の電位から徐々に上昇させる場合について考える。表面電極２２の電位を上昇させると、ピラー領域３５と表面電極２２との界面のショットキー接触部が導通する。すなわち、ＳＢＤがオンする。すると、裏面電極２６から、ドリフト領域３８、バリア領域３４及びピラー領域３５を経由して、表面電極２２に向かって電子が流れる。ＳＢＤがオンすると、バリア領域３４の電位が表面電極２２の電位に近い電位となる。このため、アノード領域３２とバリア領域３４の境界のｐｎ接合に電位差が生じ難くなる。このため、その後に表面電極２２の電位を上昇させても、しばらくの間は、ｐｎダイオードはオンしない。表面電極２２の電位をさらに上昇させると、ＳＢＤに流れる電流が増加する。ＳＢＤに流れる電流が増えるほど、表面電極２２とバリア領域３４の間の電位差が大きくなり、アノード領域３２とバリア領域３４の境界のｐｎ接合に生じる電位差も大きくなる。したがって、表面電極２２の電位を所定の電位以上に上昇させると、ｐｎダイオードがオンする。すなわち、表面電極２２から、アノード領域３２、バリア領域３４、ドリフト領域３８及びカソード領域４２を経由して裏面電極２６に向かってホールが流れる。また、裏面電極２６から、カソード領域４２、ドリフト領域３８、バリア領域３４及びアノード領域３２を経由して表面電極２２に向かって電子が流れる。このように、半導体装置１０では、表面電極２２の電位が上昇する際に、ＳＢＤが先にオンすることで、ｐｎダイオードがオンするタイミングが遅れる。これによって、アノード領域３２からドリフト領域３８にホールが流入することが抑制される。
ｐｎダイオードがオンした後に、表面電極２２と裏面電極２６の間に逆電圧（表面電極２２が低電位となる電圧）を印加すると、ｐｎダイオードが逆回復動作を行う。すなわち、ｐｎダイオードがオンしている際には、ドリフト領域３８内にホールが存在している。逆電圧が印加されると、ドリフト領域３８内のホールが、アノード領域３２を通って表面電極２２に排出される。このホールの流れによって、ｐｎダイオードに瞬間的に逆電流が発生する。しかしながら、半導体装置１０では、ｐｎダイオードがオンする際に、上記の通り、ＳＢＤによってアノード領域３２からドリフト領域３８にホールが流入することが抑制される。このため、ｐｎダイオードが逆回復動作を行う際において、ドリフト領域３８内に存在するホールが少ない。このため、ｐｎダイオードの逆回復動作時に生じる逆電流も小さい。このように、半導体装置１０では、ｐｎダイオードの逆回復動作時に生じる逆電流が抑制される。
なお、ＳＢＤが動作する際に、ゲート電極１８の電位が変動する場合がある。本実施形態の半導体装置１０では、ゲート電極１８の電位の変動によるＳＢＤ及びｐｎダイオードへの影響が抑えられる。以下、詳細に説明する。
ゲート電極１８の電位が高い場合には、アノード領域３２にチャネルが形成される。ＳＢＤの動作時にアノード領域３２にチャネルが形成されていると、ゲート絶縁膜１６近傍のバリア領域３４の電位が表面電極２２の電位に近い電位となり、ＳＢＤのショットキー接触部（ピラー領域３５と表面電極２２の接触部）に電位差が生じ難くなる。ゲート電極１８の電位が低く、チャネルが形成されていなければ、このような現象は生じない。したがって、ＳＢＤがオンするために必要な順電圧は、ゲート電極１８の電位によって変動する。ＳＢＤの順電圧が変動すると、ｐｎダイオードがオンするために必要な順電圧も変動する。このように、ＲＣ−ＩＧＢＴにおいてゲート電極１８の電位によってダイオードの特性が変動する現象は、ゲート干渉と呼ばれる。ピラー領域３５が格子型ゲートトレンチ１４の近傍に形成されていれば、ピラー領域３５の下端部がチャネルの下端部に近接して配置されるので、ゲート干渉の影響はより大きくなる。つまり、ピラー領域３５と格子型ゲートトレンチ１４の間の間隔Ｗ４（図３参照）が狭いと、ゲート干渉によりＳＢＤ及びｐｎダイオードの特性が不安定となる。
これに対して、本実施形態の半導体装置１０では、以下の理由により、間隔Ｗ４が十分に広い。上述したように、半導体装置１０では、格子型ゲートトレンチ１４によって、ＩＧＢＴの低いオン電圧が実現されている。格子型ゲートトレンチ１４によれば効果的にオン電圧を低減することができるので、２つのダミートレンチ１５の間に高密度でゲートトレンチを形成する必要がない。このため、２つの第１ゲートトレンチ１４ａの間の間隔が広く、また、２つの第２ゲートトレンチ１４ｂの間の間隔が広い。このため、セル領域６０内のピラー領域３５と格子型ゲートトレンチ１４の間の間隔Ｗ４が十分に広く設けられている。これによって、セル領域６０内におけるゲート干渉の影響が最小限に抑えられる。また、外部領域６２内のピラー領域３５と格子型ゲートトレンチ１４の間の間隔Ｗ５は、間隔Ｗ４と略同程度である。したがって、外部領域６２内でもゲート干渉の影響が最小限に抑えられる。したがって、この半導体装置１０では、ＳＢＤ及びｐｎダイオードを安定して動作させることができる。
また、ゲート電極１８の電位は、ピラー領域３５の抵抗値にも影響する。すなわち、ゲート電極１８の電位が変化すると、ゲート電極１８から生じる電界が変化し、ピラー領域３５中のキャリアの分布が変化する。このため、ピラー領域３５の抵抗は、ゲート電極１８の電位によって変化する。ピラー領域３５が格子型ゲートトレンチ１４の近傍に形成されていれば、ピラー領域３５がゲート電極１８から生じる電界の影響をより受けやすくなる。しかしながら、上記の通り、本実施形態の半導体装置１０では、ピラー領域３５と格子型ゲートトレンチ１４の間の間隔Ｗ４、Ｗ５が十分に広く設けられている。これによって、ゲート電極１８から生じる電界の影響によるピラー領域３５の抵抗の変化が最小限に抑えられる。これによっても、ＳＢＤ及びｐｎダイオードが安定して動作可能となっている。
以上に説明したように、実施形態の半導体装置１０では、ピラー領域３５が格子型ゲートトレンチ１４から十分に離れた位置に配置されていることで、ＳＢＤ及びｐｎダイオードの安定動作が実現されている。
また、上述したように、本実施形態の半導体装置１０では、格子型ゲートトレンチ１４によってＩＧＢＴのオン電圧を十分に低減することができる。このため、２つのダミートレンチ１５の間に、多数のゲートトレンチを配置する必要がない。したがって、２つのダミートレンチ１５の間の間隔Ｗ１（図３参照）を狭くすることができる。
また、本実施形態の半導体装置１０では、外部領域６２内のピラー領域３５が、ダミートレンチ１５の近傍に配置されている。すなわち、図３に示すように、外部領域６２内のピラー領域３５とダミートレンチ１５の間の間隔Ｗ６が、外部領域６２内のピラー領域３５と格子型ゲートトレンチ１４の間の間隔Ｗ５よりも狭い。ゲート電極１８と異なりダミー電極５８の電位はほとんど変動しないので、外部領域６２内のピラー領域３５をダミートレンチ１５の近傍に配置しても、ゲート干渉やピラー領域３５の抵抗変化は生じない。また、このように、ダミートレンチ１５を外部領域６２内のピラー領域３５の近傍に配置することで、第１ゲートトレンチ１４ａとダミートレンチ１５の間の間隔Ｗ３が、隣り合う第１ゲートトレンチ１４ａの間の間隔Ｗ２よりも狭くなっている。このように間隔Ｗ３が狭くなっていることで、２つのダミートレンチ１５の間の間隔Ｗ１がより狭くなっている。
上記のように２つのダミートレンチ１５の間の間隔Ｗ１が狭いので、本実施形態の半導体装置１０のゲート容量は小さい。これによって、ＩＧＢＴの高速なスイッチングが可能となっている。
以上に説明したように、本実施形態の半導体装置１０では、格子型ゲートトレンチ１４によって、ダミートレンチの間に多数のゲートトレンチを形成することなく、ＩＧＢＴの低いオン電圧が実現されている。ダミートレンチの間に存在するゲートトレンチが少ないので、ダミートレンチの間の間隔Ｗ１が狭くなっている。これによって、ＩＧＢＴのスイッチング速度の向上が図られている。また、格子型ゲートトレンチ１４によれば、各ゲートトレンチ１４ａ、１４ｂの間の間隔を狭くすることなく低いオン電圧が実現されるので、ピラー領域３５と格子型ゲートトレンチ１４の間に広い間隔を設けることができる。これによって、ダイオードの安定動作が実現されている。
なお、上述した実施形態の半導体装置１０では、ダミー電極５８が表面電極２２に接続されていた。しかしながら、ダミー電極５８が表面電極２２から電気的に分離されていてもよい。すなわち、ダミー電極５８の電位が、表面電極２２の電位に固定されておらず、浮遊電位とされていてもよい。
また、上述した実施形態では、外部領域６２内にピラー領域３５が形成されていたが、図５に示すように、ピラー領域３５がセル領域６０内にのみ形成されており、外部領域６２内にピラー領域３５が形成されていなくてもよい。
また、上述した実施形態では、格子型ゲートトレンチ１４とダミートレンチ１５が１つずつ交互に配置されていた。しかしながら、図６に示すように、２つの格子型ゲートトレンチ１４の間に複数のダミートレンチ１５が配置されていてもよい。また、図７に示すように、２つのダミートレンチ１５の間に、複数の格子型ゲートトレンチ１４が配置されていてもよい。また、図８に示すように、２つのダミートレンチ１５の間に、格子型ゲートトレンチ１４とストライプ状のゲートトレンチ１４ｃが配置されていてもよい。また、図９に示すように、ダミートレンチ１５が格子状に形成されていてもよい。
また、上述した実施形態では、ダミートレンチ１５がｙ方向にストライプ状に伸びていた。しかしながら、図１０に示すように、ダミートレンチ１５がｙ方向に沿って破線状に断続的に形成されていてもよい。すなわち、ダミートレンチ１５が、多数の分離ダミートレンチ１５ａを有しており、分離ダミートレンチ１５ａが間隔を開けてｙ方向に沿って配列されていてもよい。このような構成でも、ダミートレンチ１５によってＩＧＢＴのスイッチング速度の向上を図ることができる。また、図１０では、ピラー領域３５が２つの分離ダミートレンチ１５ａの間に配置されている。このようにピラー領域３５を形成することで、ダミートレンチ１５と第１ゲートトレンチ１４ａの間の間隔をより狭くすることができる。これによって、ダミートレンチ１５の間の間隔Ｗ１をより狭くすることができ、ＩＧＢＴのスイッチング速度をより向上させることができる。
また、図１１に示すように、分離ダミートレンチ１５ａに挟まれた間隔部のうちの一部にピラー領域３５が形成されており、残りの間隔部にピラー領域３５が形成されていなくてもよい。
また、図１２に示すように、２つの格子型ゲートトレンチ１４の間に、破線状のダミートレンチ１５が複数配置されていてもよい。また、図１３に示すように、隣接する破線状のダミートレンチ１５の各分離ダミートレンチ１５ａが、互い違いに配置されていてもよい。また、図１４に示すように、２つの破線状のダミートレンチ１５の間に、複数の格子型ゲートトレンチ１４が配置されていてもよい。また、図１５に示すように、２つの破線状のダミートレンチ１５の間に、格子型ゲートトレンチ１４とストライプ状のゲートトレンチ１４ｃが配置されていてもよい。
また、上述した実施形態またはその変形例において、ピラー領域３５を、ダミートレンチ１５（すなわち、ダミー絶縁膜５６）に接触させてもよい。このようにピラー領域３５をダミートレンチ１５に接触させても、ゲート干渉等の問題が生じることなく、ＳＢＤ及びｐｎダイオードを安定して動作させることができる。また、ピラー領域３５を、ダミートレンチ１５に接触させることで、ダミートレンチ１５の間の間隔Ｗ１をより狭くすることができる場合がある。
また、実施形態の半導体装置１０では、コレクタ領域４０とカソード領域４２がドリフト領域３８に接していた。しかしながら、図１６に示すように、ドリフト領域３８の下側にバッファ領域４４が形成されていてもよい。バッファ領域４４は、ｎ型不純物濃度がドリフト領域３８よりも高く、カソード領域４２よりも低いｎ型領域である。コレクタ領域４０とカソード領域４２は、バッファ領域４４の下側に形成されている。バッファ領域４４によって、コレクタ領域４０とカソード領域４２が、ドリフト領域３８から分離されている。
また、実施形態の半導体装置１０では、バリア領域３４がドリフト領域３８と接していた。しかしながら、図１７に示すように、バリア領域３４がドリフト領域３８の間に、ｐ型の中間領域３７が形成されていてもよい。中間領域３７は、セル領域６０内及び外部領域６２内に形成されている。中間領域３７は、バリア領域３４の下側でゲート絶縁膜１６及びダミー絶縁膜５６に接している。中間領域３７によって、バリア領域３４がドリフト領域３８から分離されている。ＩＧＢＴをオンさせる際には、アノード領域３２とともに中間領域３７にもチャネルが形成される。また、中間領域３７を形成することで、ＩＧＢＴの動作時にドリフト領域３８により多くのホールを蓄積することができる。これによって、ＩＧＢＴのオン電圧を低減することができる。また、ＳＢＤとｐｎダイオードをオンさせる場合には、中間領域３７のｐ型不純物濃度はそれほど高くないので、電流は中間領域３７を超えて流れる。したがって、このような構成でも、ＲＣ−ＩＧＢＴとしての動作が可能である。
また、実施形態の半導体装置１０では、ピラー領域３５が表面電極２２に対してショットキー接触していた。しかしながら、ピラー領域３５が表面電極２２に対してオーミック接触していてもよい。このような構成では、ピラー領域３５、バリア領域３４、ドリフト領域３８及びカソード領域４２により構成される電流経路が、ＳＢＤではなく、表面電極２２と裏面電極２６の間に接続された抵抗として機能する。この場合でも、表面電極２２の電位が上昇する際に、抵抗として機能する電流経路に電流が流れ、その後にｐｎダイオードがオンするので、ｐｎダイオードがオンするタイミングを遅らせることができる。すなわち、ドリフト領域３８にホールが流入することを抑制することができる。したがって、この構成でも、ダイオードの逆回復動作時における逆電流を抑制することができる。
本明細書が開示する半導体装置の構成について、以下に説明する。本明細書が開示する一例に係る半導体装置は、半導体基板が、第２アノード領域と、第２バリア領域と、第２ピラー領域をさらに有している。第２アノード領域は、隣り合う第１ゲートトレンチとダミートレンチの間の外部領域内に配置されており、ゲート絶縁膜に接しており、表面電極に接しているｐ型領域である。第２バリア領域は、外部領域内に配置されており、第２アノード領域の裏面側で前記ゲート絶縁膜に接しており、ダミー絶縁膜に接しているｎ型領域である。第２ピラー領域は、半導体基板の厚み方向に伸びており、表面電極に接しており、第２バリア領域と繋がっており、ゲート絶縁膜から離れた位置に配置されているｎ型領域である。ドリフト領域が、第１バリア領域よりも裏面側の位置と第２バリア領域よりも裏面側の位置に跨って配置されており、第２バリア領域によって第２アノード領域から分離されており、第２バリア領域よりもｎ型不純物濃度が低い。
このような構成によれば、外部領域内の第２アノード領域と第２バリア領域によってｐｎダイオードが形成される。また、外部領域内の第２ピラー領域と表面電極によってＳＢＤが形成される。したがって、外部領域内でも、セル領域内と同様にダイオードを動作させることができる。
本明細書が開示する一例に係る半導体装置では、第２ピラー領域が、外部領域内に配置されている。
また、本明細書が開示する別の一例に係る半導体装置では、各ダミートレンチが、第１ゲートトレンチに沿って配列されているとともに互いに分離されている複数の分離ダミートレンチを有している。第２ピラー領域が、隣り合う分離ダミートレンチの間に配置されている。
また、本明細書が開示する一例に係る半導体装置では、第２ピラー領域と第１ゲートトレンチの間の間隔が、第２ピラー領域とダミートレンチの間の間隔よりも広い。
このように第２ピラー領域をゲートトレンチから離れた位置に配置することで、外部領域内でダイオードを安定して動作させることができる。また、このように第２ピラー領域をダミートレンチの近くに配置することで、格子ゲートトレンチの両側のダミートレンチの間の間隔をより狭くすることができる。
また、本明細書が開示する一例に係る半導体装置では、隣り合う第１ゲートトレンチの間の間隔が、隣り合うダミートレンチと第１ゲートトレンチの間の間隔よりも広い。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：格子型ゲートトレンチ
１４ａ：第１ゲートトレンチ
１４ｂ：第２ゲートトレンチ
１５：ダミートレンチ
２２：表面電極
２６：裏面電極
３０：エミッタ領域
３２：アノード領域
３４：バリア領域
３５：ピラー領域
３８：ドリフト領域
４０：コレクタ領域
４２：カソード領域
６０：セル領域
６２：外部領域

Claims (3)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に配置されている表面電極と、
    前記半導体基板の裏面に配置されている裏面電極、
    を有し、
    前記表面に、複数のダミートレンチと、前記複数のダミートレンチの間に配置されている格子型ゲートトレンチが形成されており、
    前記格子型ゲートトレンチが、前記表面において前記複数のダミートレンチに沿って伸びる複数の第１ゲートトレンチと、前記複数の第１ゲートトレンチを互いに接続する複数の第２ゲートトレンチを有しており、
    前記格子型ゲートトレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極が配置されており、
    前記ダミートレンチ内に、ダミー絶縁膜と、前記ゲート電極から電気的に分離されているとともに前記ダミー絶縁膜によって前記半導体基板から絶縁されているダミー電極が配置されており、
    前記半導体基板が、
    前記第１ゲートトレンチと前記第２ゲートトレンチに囲まれたセル領域内に配置されており、前記ゲート絶縁膜に接しており、前記表面電極に接しているｎ型のエミッタ領域と、
    前記セル領域内に配置されており、前記エミッタ領域の裏面側で前記ゲート絶縁膜に接しており、前記表面電極に接しているｐ型の第１アノード領域と、
    前記セル領域内に配置されており、前記第１アノード領域の裏面側で前記ゲート絶縁膜に接しているｎ型の第１バリア領域と、
    前記セル領域内に配置されており、前記半導体基板の厚み方向に伸びており、前記表面電極に接しており、前記第１バリア領域と繋がっており、前記ゲート絶縁膜から離れた位置に配置されているｎ型の第１ピラー領域と、
    前記第１バリア領域よりも裏面側に配置されており、前記第１バリア領域によって前記第１アノード領域から分離されており、前記第１バリア領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、
    前記裏面電極に接しているｐ型のコレクタ領域と、
    前記裏面電極に接しており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域と、
    隣り合う前記第１ゲートトレンチと前記ダミートレンチの間の外部領域内に配置されており、前記ゲート絶縁膜に接しており、前記表面電極に接しているｐ型の第２アノード領域と、
    前記外部領域内に配置されており、前記第２アノード領域の裏面側で前記ゲート絶縁膜に接しており、前記ダミー絶縁膜に接しているｎ型の第２バリア領域と、
    前記厚み方向に伸びており、前記表面電極に接しており、前記第２バリア領域と繋がっており、前記ゲート絶縁膜から離れた位置に配置されているｎ型の第２ピラー領域、
    を有し、
    前記ドリフト領域が、前記第１バリア領域よりも裏面側の位置と前記第２バリア領域よりも裏面側の位置に跨って配置されており、前記第２バリア領域によって前記第２アノード領域から分離されており、前記第２バリア領域よりもｎ型不純物濃度が低く、
    前記各ダミートレンチが、前記第１ゲートトレンチに沿って配列されているとともに互いに分離されている複数の分離ダミートレンチを有しており、
    前記第２ピラー領域が、隣り合う前記分離ダミートレンチの間に配置されている、
    半導体装置。
  2. 半導体装置であって、
    半導体基板と、
    前記半導体基板の表面に配置されている表面電極と、
    前記半導体基板の裏面に配置されている裏面電極、
    を有し、
    前記表面に、複数のダミートレンチと、前記複数のダミートレンチの間に配置されている格子型ゲートトレンチが形成されており、
    前記格子型ゲートトレンチが、前記表面において前記複数のダミートレンチに沿って伸びる複数の第１ゲートトレンチと、前記複数の第１ゲートトレンチを互いに接続する複数の第２ゲートトレンチを有しており、
    前記格子型ゲートトレンチ内に、ゲート絶縁膜と、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極が配置されており、
    前記ダミートレンチ内に、ダミー絶縁膜と、前記ゲート電極から電気的に分離されているとともに前記ダミー絶縁膜によって前記半導体基板から絶縁されているダミー電極が配置されており、
    前記半導体基板が、
    前記第１ゲートトレンチと前記第２ゲートトレンチに囲まれたセル領域内に配置されており、前記ゲート絶縁膜に接しており、前記表面電極に接しているｎ型のエミッタ領域と、
    前記セル領域内に配置されており、前記エミッタ領域の裏面側で前記ゲート絶縁膜に接しており、前記表面電極に接しているｐ型の第１アノード領域と、
    前記セル領域内に配置されており、前記第１アノード領域の裏面側で前記ゲート絶縁膜に接しているｎ型の第１バリア領域と、
    前記セル領域内に配置されており、前記半導体基板の厚み方向に伸びており、前記表面電極に接しており、前記第１バリア領域と繋がっており、前記ゲート絶縁膜から離れた位置に配置されているｎ型の第１ピラー領域と、
    前記第１バリア領域よりも裏面側に配置されており、前記第１バリア領域によって前記第１アノード領域から分離されており、前記第１バリア領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、
    前記裏面電極に接しているｐ型のコレクタ領域と、
    前記裏面電極に接しており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域と、
    隣り合う前記第１ゲートトレンチと前記ダミートレンチの間の外部領域内に配置されており、前記ゲート絶縁膜に接しており、前記表面電極に接しているｐ型の第２アノード領域と、
    前記外部領域内に配置されており、前記第２アノード領域の裏面側で前記ゲート絶縁膜に接しており、前記ダミー絶縁膜に接しているｎ型の第２バリア領域と、
    前記厚み方向に伸びており、前記表面電極に接しており、前記第２バリア領域と繋がっており、前記ゲート絶縁膜から離れた位置に配置されているｎ型の第２ピラー領域、
    を有し、
    前記ドリフト領域が、前記第１バリア領域よりも裏面側の位置と前記第２バリア領域よりも裏面側の位置に跨って配置されており、前記第２バリア領域によって前記第２アノード領域から分離されており、前記第２バリア領域よりもｎ型不純物濃度が低く、
    前記第２ピラー領域と前記第１ゲートトレンチの間の間隔が、前記第２ピラー領域と前記ダミートレンチの間の間隔よりも広い、
    半導体装置。
  3. 隣り合う前記第１ゲートトレンチの間の間隔が、隣り合う前記ダミートレンチと前記第１ゲートトレンチの間の間隔よりも広い請求項１または２の半導体装置。
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