CN1666325A - 纵向结型场效应晶体管及其制造方法 - Google Patents

纵向结型场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN1666325A
CN1666325A CN038154064A CN03815406A CN1666325A CN 1666325 A CN1666325 A CN 1666325A CN 038154064 A CN038154064 A CN 038154064A CN 03815406 A CN03815406 A CN 03815406A CN 1666325 A CN1666325 A CN 1666325A
Authority
CN
China
Prior art keywords
semiconductor portion
semiconductor
zone
conduction type
drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN038154064A
Other languages
English (en)
Other versions
CN100349270C (zh
Inventor
星野孝志
原田真
藤川一洋
初川聪
弘津研一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002235045A external-priority patent/JP4045893B2/ja
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN1666325A publication Critical patent/CN1666325A/zh
Application granted granted Critical
Publication of CN100349270C publication Critical patent/CN100349270C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H01L29/66909—Vertical transistors, e.g. tecnetrons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明的纵向JFET1a配备n+型漏极半导体部(2)、n型漂移半导体部(3)、p+型栅极半导体部(4)、n型沟道半导体部(5)、n+型源极半导体部(7)、和p+型栅极半导体部(8)。n型漂移半导体部(3)设置在n+型漏极半导体部(2)的主面上，具有沿与该主面交叉的方向延伸的第1～第4区域(3a－3d)。p+型栅极半导体部(4)设置在n型漂移半导体部(3)的第1～第3区域(3a－3c)上。n型沟道半导体部(5)沿p+型栅极半导体部(4)设置，电连接于n型漂移半导体部(3)的第4区域(3d)上。

Description

纵向结型场效应晶体管及其制造方法
技术领域
本发明涉及一种纵向结型场效应晶体管和纵向结型场效应晶体管的制造方法。
背景技术
结型场效应晶体管(JFET：Junction Field Effect Transistor)是通过栅极电压来控制源极电极与漏极电极间的电流的电压控制半导体器件。具体而言，JFET是如下器件，即具有位于源极电极与漏极电极之间、并与栅极电极连接的沟道区域，通过施加于栅极电极上的电压，使由栅极半导体层与沟道半导体层形成的pn结所产生耗尽层的厚度变化，控制沟道区域中流过的漏极电流。
如今，以硅作为半导体材料的半导体器件成为主流。在硅类功率半导体器件中，随着器件的耐压不同，所使用的器件种类不同，在器件耐压为200V以下的低压类中，MOSFET(金属/氧化膜/半导体场效应晶体管)成为主流，在器件耐压为200V以上的高压类中，IGBT(绝缘栅极双极晶体管)、晶闸管等成为主流。
就JFET而言，作为JFET之一的静电感应晶体管(SIT)被作为功率半导体开发和制品化。SIT虽具有与JFET一样的器件结构，但相对于JFET的静特性为具有饱和的五极管特性，SIT的静特性为以非饱和为特征的三极管特性。
近年来，碳化硅(SiC)、氮化镓(GaN)等宽禁带宽度半导体材料作为与硅相比、高耐压、低损耗、高输出、可实现高频动作等好的功率半导体器件的半导体材料而引人注目。尤其是就高耐压、低损耗而言，可期待在耐压1kV下、比硅低2位数以上的低损耗化。但是，在现状下，由于MOS结构器件中氧化膜正下方的表面迁移率小，所以不能实现可期待的低损耗器件。
作为功率器件类型，MOS结构的优先性在电压驱动下为常断开型。因此，发明人等着眼于在硅中不太开发的、通过结晶内部的迁移率来表征其特性的JFET，以研究高耐压的低损耗器件。此外，常断开型器件的JFET是可实现的。另外，判断在从基板表面向里面的方向流过电流的结构作为功率器件是好的结构，研究纵向JFET。
发明内容
本发明的目的在于提供一种在维持高漏极耐压的同时、损耗低的纵向结型场效应晶体管、和纵向结型场效应晶体管的制造方法。
首先，在该纵向JFET结构中，为了实现低损耗而继续研究的结果，实现如下发明。
本发明的纵向结型场效应晶体管配备漏极半导体部、漂移半导体部、埋入半导体部、沟道半导体部、源极半导体部和栅极半导体部。漂移半导体部设置在漏极半导体部的主面上，具有沿与该主面交叉的规定轴向延伸的第1、第2、第3和第4区域。埋入半导体部具有与漂移半导体部的导电类型相反的导电类型，设置在漂移半导体部的第1、第2和第3区域上。沟道半导体部沿埋入半导体部设置，具有与埋入半导体部的导电类型相反的导电类型，电连接于漂移半导体部的第4区域上。源极半导体部设置在漂移半导体部的第1区域和沟道半导体部上。栅极半导体部具有与漏极半导体部的导电类型相反的导电类型，设置在第3和第4区域和沟道半导体部上。栅极半导体部具有在从第3区域向第4区域的方向上延伸的多个凸部，在凸部之间设置沟道半导体部，凸部连接于埋入半导体部上。
根据这种纵向结型场效应晶体管，可在漂移半导体部上配置埋入半导体部和沟道半导体部。在该结构中，沟道半导体部的损耗与漂移半导体部的损耗之和变为器件的基本损耗。因此，若仅由于沟道半导体部而将器件的耐压变为高耐压，则沟道的杂质浓度变低，沟道长度也变长，器件的损耗变大。因此，如本发明的结构那样，通过设置控制漏极电流的沟道半导体部与承担器件耐压的漂移半导体部，具有如下效果。第一，沟道半导体部可提高杂质浓度，并且，可缩短沟道长度，所以可减小沟道半导体部的损耗。第二，漂移半导体部可通过其杂质浓度和厚度得到期望的漏极耐压，可将损耗抑制到最小限度。第三，通过沿纵向层叠漂移半导体部和沟道半导体部，降低有限面积中的器件损耗。
另外，一种纵向结型场效应晶体管配备漏极半导体部、漂移半导体部、埋入半导体部、沟道半导体部、源极半导体部和多个栅极半导体部。漂移半导体部设置在漏极半导体部的主面上，具有沿与该主面交叉的规定轴向延伸的第1、第2、第3和第4区域。埋入半导体部具有与漂移半导体部的导电类型相反的导电类型，设置在漂移半导体部的第1、第2和第3区域上。沟道半导体部沿埋入半导体部设置，具有与埋入半导体部的导电类型相反的导电类型，电连接于漂移半导体部的第4区域上。源极半导体部设置在漂移半导体部的第1区域和沟道半导体部上。多个栅极半导体部具有与漏极半导体部的导电类型相反的导电类型，设置在第3和第4区域和沟道半导体部上。多个栅极半导体部分别在从第3区域向第4区域的方向上延伸，在多个栅极半导体部之间设置沟道半导体部，各栅极半导体部连接于埋入半导体部上。
根据这种晶体管，因为在多个栅极半导体部之间具有沟道半导体部，所以从两侧控制沟道半导体部。因此，可增大沟道的厚度，减小损耗。
另外，一种纵向结型场效应晶体管，配备漏极半导体部、漂移半导体部、埋入半导体部、沟道半导体部和栅极半导体部。漂移半导体部设置在漏极半导体部的主面上，具有沿与该主面交叉的规定轴向延伸的第1、第2、第3和第4区域。埋入半导体部设置在漂移半导体部的主面上，设置在与该主面交叉的规定轴向延伸的第1、第2和第3区域上。沟道半导体部沿埋入半导体部设置，具有与埋入半导体部的导电类型相反的导电类型，电连接于漂移半导体部的第4区域上。栅极半导体部具有与漂移半导体部的导电类型相反的导电类型，设置在第3和第4区域和沟道半导体部上。栅极半导体部具有在从第3区域向第4区域的方向上延伸的多个凸部，在凸部之间设置沟道半导体部，漂移半导体部连接于埋入半导体部上。漂移半导体部具有沿与漏极半导体部的主面交叉的轴向延伸的第5区域，还备有第2半导体部，具有与漏极半导体部的导电类型相反的导电类型，设置在第5区域上。第2半导体部从埋入半导体部开始，沿源极半导体部在规定轴向上延伸。
根据这种晶体管，因为在埋入半导体部与栅极半导体部之间具有沟道半导体部，所以从两侧控制沟道半导体部。因此，可增大沟道的厚度，减小损耗。
纵向结型场效应晶体管还备有第1半导体部。第1半导体部设置在漂移半导体部的第1、第2区域和沟道半导体部上，具有与源极半导体部的导电类型相同的导电类型。第1半导体部的掺杂物浓度比沟道半导体部的掺杂物浓度低。
根据这种晶体管，在沟道半导体部与源极半导体部之间设置第1半导体部。通过该结构，可吸收伴随蚀刻的沟道半导体部的厚度公差。因此，可减小纵向结型场效应晶体管的电特性的个体差。
一种纵向结型场效应晶体管，配备漏极半导体部、漂移半导体部、埋入半导体部、多个栅极半导体部、沟道半导体部、连接半导体部、第1集合半导体部、第2集合半导体部和源极半导体部。漂移半导体部设置在漏极半导体部的主面上，具有在沿与该主面延伸的基准面交叉的规定轴向上延伸的第1至第5区域。埋入半导体部具有与漂移半导体部的导电类型相反的导电类型，沿基准面设置在漂移半导体部的第1至第4区域上。多个栅极半导体部沿基准面设置在漂移半导体部的第2至第4区域上，具有与埋入半导体部的导电类型相同的导电类型。沟道半导体部设置在埋入半导体部与多个栅极半导体部之间、和多个栅极半导体部之间，具有与埋入半导体部的导电类型相反的导电类型。连接半导体部具有与埋入半导体部和沟道半导体部的导电类型相同的导电类型，沿规定轴向延伸，连接埋入半导体部和多个栅极半导体部。第1集合半导体部在漂移半导体部的第1区域上，连接沟道半导体部。第2集合半导体部在漂移半导体部的第5区域上，连接沟道半导体部。源极半导体部设置在漂移半导体部的第1区域上，连接于第1集合半导体部上。
这种纵向结型场效应晶体管在埋入半导体部与多个栅极半导体部之间设置沟道区域。因此，可增加栅极半导体部可控制的沟道区域。另外，可将埋入半导体部和沟道半导体部配置在漂移半导体部上。因此，可通过漂移半导体部的厚度得到期望的漏极耐压。
另外，一种纵向结型场效应晶体管，配备漏极半导体部、漂移半导体部、埋入半导体部、多个栅极半导体部、沟道半导体部、连接半导体部、第1集合半导体部、第2集合半导体部、源极半导体部和第3连接半导体部。漂移半导体部设置在漏极半导体部的主面上，具有在沿与该主面延伸的基准面交叉的规定轴向上延伸的第1至第5区域。埋入半导体部具有与漂移半导体部的导电类型相反的导电类型，沿基准面设置在漂移半导体部的第1至第4区域上。多个栅极半导体部沿基准面设置在漂移半导体部的第2至第4区域上，具有与埋入半导体部的导电类型相同的导电类型。沟道半导体部设置在埋入半导体部与多个栅极半导体部之间、和多个栅极半导体部之间，具有与埋入半导体部的导电类型相反的导电类型。连接半导体部具有与沟道半导体部的导电类型相同的导电类型，连接多个栅极半导体部。第1集合半导体部在漂移半导体部的第1区域上，连接沟道半导体部。第2集合半导体部在漂移半导体部的第5区域上，连接沟道半导体部。源极半导体部设置在漂移半导体部的第1区域上，连接于第1集合半导体部上。漂移半导体部具有设置在主面上、沿与该主面交叉的方向延伸的第6区域。第3连接半导体部，具有与漏极半导体部的导电类型相反的导电类型，设置在第6区域上。沿第1集合半导体部来设置第3连接半导体部。
由此，多个栅极半导体部经第3连接半导体部与埋入半导体部电连接。由此，可将埋入半导体部与多个栅极半导体部一起用作栅极。因此，可控制的沟道厚度增加。
在纵向结型场效应晶体管中，最好栅极半导体部和沟道半导体部的厚度比漂移半导体部的第1区域上的埋入半导体部与源极半导体部的间隔小。
另外，在纵向结型场效应晶体管中，最好漂移半导体部的第2至第4区域上的多个栅极半导体部和沟道半导体部的厚度比漂移半导体部的第1区域上的埋入半导体部与源极半导体部的间隔小。
根据这些晶体管，可从源极半导体部分离埋入半导体部。由此，提高栅极与源极间的耐压。另外，因为沿纵向取沟道半导体部与源极半导体部的距离，所以即便增大该距离，晶体管的芯片尺寸也不会增大。
在纵向结型场效应晶体管中，最好确定栅极半导体部的凸部间隔，使该纵向结型场效应晶体管显示常断开特性。
在纵向结型场效应晶体管中，最好确定栅极半导体部的凸部间隔、和栅极半导体部的凸部与埋入半导体部的间隔，使该纵向结型场效应晶体管显示常断开特性。
在纵向结型场效应晶体管中，最好确定各栅极半导体部的间隔、和栅极半导体部与埋入半导体部的间隔，使该纵向结型场效应晶体管显示常断开特性。
根据这些纵向结型场效应晶体管，可通过蚀刻来确定沟道半导体部的厚度。因此，使沟道半导体部的杂质浓度和厚度变薄变得容易，以便基于各栅极半导体部或埋入半导体部与具有导电类型和该半导体部相反的沟道半导体部之间的扩散电位所产生的耗尽层跨跃沟道半导体部的整个区域。因此，即便不施加栅极电压，也可使沟道半导体部耗尽化，可实现常断开型晶体管。
根据纵向结型场效应晶体管，沟道半导体部具有交互层叠低浓度层与高浓度层的结构。各层的厚度为nm(纳米：10-9m)级。通过该结构，由于量子效应，载流子从多数载流子存在的高浓度层向载流子迁移率大的低浓度层浸出。结果，沟道半导体部中流过的电流增大，降低沟道半导体部的损耗。
最好纵向结型场效应晶体管的漂移半导体部具有：导电半导体区域，沿与漏极半导体部的主面交叉的基准面延伸，具有与漏极半导体部的导电类型相同的导电类型，电连接于沟道半导体部上；和非导电半导体区域，邻接该导电半导体区域设置，具有与漏极半导体部的导电类型相反的导电类型，电连接于埋入半导体部上。另外，导电半导体区域与非导电半导体区域形成于与漂移半导体部的第1至第4区域排列的方向相同的方向或交叉的方向上。
根据这种纵向结型场效应晶体管，可减小漂移半导体部的损耗。即，若施加电压以在栅极半导体部中流过漏极电流，则由沟道半导体部控制的漏极电流经由漂移半导体部的导电半导体区域到达漏极半导体部。另一方面，若施加电压以不在栅极半导体部中流过漏极电流，则确定杂质浓度和各半导体区域的厚度，使漂移半导体部的导电半导体区域和非导电半导体区域同时耗尽化，变为与一种电介质等效的状态。在这种状态下，因为漂移半导体部具有一定的电场强度，所以与漂移半导体部中没有导电半导体区域和非导电半导体区域的情况相比，可将漂移半导体部的厚度减少一半。因此，可实现期望的漏极耐压，提高导电半导体区域的杂质浓度，并且，将漂移半导体部的厚度减少一半。结果，可减小漂移半导体部的损耗。
在这种纵向结型场效应晶体管中，最好漏极半导体部、漂移半导体部、埋入半导体部、栅极半导体部、沟道半导体部、连接半导体部和源极半导体部等各半导体部由作为宽禁带宽度半导体材料的SiC或GaN等形成。宽禁带宽度半导体与硅相比，具有禁带宽度大、最大绝缘破坏强度大等作为功率器件半导体材料好的特性。因此，尤其与硅相比，可实现低损耗。
一种纵向结型场效应晶体管的制造方法，具备在第1导电类型的基板上形成第1导电类型的第1半导体层的工序，第1半导体层的主面具有沿规定的轴向依次配置的第1至第4区域，具备向第1半导体层的主面的第1至第3区域中导入第2导电类型的掺杂物并形成埋入半导体部的工序，具备在第1半导体层上形成第1导电类型的第2半导体层的工序，具备在第2半导体层上形成第1导电类型的源极半导体层的工序，具备蚀刻第1半导体层的主面的至少第2、第3、第4任一区域上的源极半导体层、以达到第1半导体层、露出第2半导体层的规定区域的工序，规定区域具有沿规定轴向延伸的多个第1部分、和规定成包含该多个部分的第2部分，具备向多个第1部分中导入栅极半导体部用的第2导电类型的掺杂物并形成第2导电类型的第1半导体部的工序。
在纵向结型场效应晶体管的制造方法中，还具备向第2部分中导入栅极半导体部用的第2导电类型的掺杂物并形成第2导电类型的第2半导体部的工序，第2半导体部的深度比第1半导体部的深度浅。
在纵向结型场效应晶体管的制造方法中，第1半导体部形成为连接于埋入半导体部上。
一种纵向结型场效应晶体管的制造方法，具备第1半导体层形成工序，在第1导电类型的基板上形成第1导电类型的第1半导体层，第1半导体层的主面具有沿规定的轴向依次配置的第1至第4区域，具备埋入半导体部形成工序，向第1半导体层的主面的第1至第3区域中导入第2导电类型的掺杂物并形成埋入半导体部，具备第2半导体层形成工序，在第1半导体层上形成第1导电类型的第2半导体层，具备第2半导体区域工序，在第1半导体层主面的第2和第3区域上的第2半导体层中，将栅极半导体部用的第2导电类型的掺杂物导入规定深度，形成第2导电类型的第2半导体区域，沟道半导体部形成工序，在得到期望数量的第2半导体层之前，重复第2半导体层形成工序和第2半导体区域工序，形成层叠的多个栅极半导体部和沟道半导体部，具备源极半导体部形成工序，在沟道半导体部上形成源极半导体部。
在纵向结型场效应晶体管的制造方法中，在第2半导体层形成工序中，在第1半导体层上形成具有规定厚度的第1导电类型的第2半导体层，在沟道半导体部形成工序中，导入第2导电类型的掺杂物，以在第2半导体层内的规定深度，浓度为极大，形成层叠的多个栅极半导体部和沟道半导体部。
在纵向结型场效应晶体管的制造方法中，在沟道半导体部形成工序中，交互导入第1掺杂物和第2掺杂物，以在第2半导体层内的规定深度，浓度为极大，同时形成层叠的多个栅极半导体部和沟道半导体部。
在纵向结型场效应晶体管的制造方法中，沟道半导体部形成工序包含连接区域形成工序，形成第2导电类型的第2半导体连接区域，以在第2半导体层内相互连接。
在纵向结型场效应晶体管的制造方法中，在形成第1半导体层的工序中，形成导电类型与第1导电类型的基板相同的导电半导体层，在导电半导体层上形成导电类型与导电半导体层相反的非导电半导体层，形成第1半导体层，以使导电半导体层与沟道半导体部电连接。
在纵向结型场效应晶体管的制造方法中，在形成第1半导体层的工序中，形成导电类型与第1导电类型的基板相反的非导电半导体层，在非导电半导体层上形成导电类型与非导电半导体层相反的导电半导体层，形成第1半导体层，以使导电半导体层与沟道半导体部电连接。
在纵向结型场效应晶体管的制造方法中，在形成第1半导体层的工序中，通过在与基板的主面交叉的方向上形成导电半导体层与非导电半导体层，形成第1半导体层。
在纵向结型场效应晶体管中，还备有与源极半导体部和第2半导体部电连接的源极电极，埋入半导体部经第2半导体部电连接于源极电极上。
根据这种纵向结型场效应晶体管，通过将第2半导体部连接于源极电极上，将埋入半导体部与源极半导体部电连接于同一源极电极上。由此，纵向结型场效应晶体管栅极、漏极间的电容成为栅极、源极间的电容成分，所以可进行高频动作。
本发明的纵向结型场效应晶体管配备漏极半导体部、漂移半导体部、埋入半导体部、沟道半导体部、源极半导体部、第1栅极半导体部、第1栅极电极和源极电极。漂移半导体部设置在漏极半导体部的主面上，具有沿与该主面交叉的方向延伸的第1、第2、第3和第4区域。埋入半导体部具有与漂移半导体部的导电类型相反的导电类型，设置在漂移半导体部的第1、第2和第4区域上。沟道半导体部沿第1和第2区域上的埋入半导体部设置，具有不同于埋入半导体部的导电类型的导电类型，电连接于漂移半导体部的第3区域上。源极半导体部设置在漂移半导体部的第1区域和沟道半导体部上。第1栅极半导体部具有与埋入半导体部相同的导电类型，与埋入半导体部电连接，设置在漂移半导体部的第4区域上。第1栅极电极在漂移半导体部的第4区域上，与第1栅极半导体部电连接。源极电极与漂移半导体部的第1区域上的源极半导体部电连接，在第1栅极电极上，与第1栅极电极电绝缘，设置在漂移半导体部的第1、第2、第3和第4区域上。
根据这种纵向结型场效应晶体管，可在漂移半导体部上配置埋入半导体部和沟道半导体部、第1栅极电极和源极电极。在该结构中，沟道半导体部的损耗与漂移半导体部的损耗之和变为器件的基本损耗。因此，若仅由于沟道半导体部而将器件的耐压变为高耐压，则沟道的杂质浓度变低，沟道长度也变长，器件的损耗变大。因此，如本发明的结构那样，通过设置控制漏极电流的沟道半导体部与承担器件耐压的漂移半导体部，具有如下效果。第一，沟道半导体部可提高杂质浓度，并且，可缩短沟道长度，所以可减小沟道半导体部的损耗。第二，漂移半导体部可通过其杂质浓度和厚度得到期望的漏极耐压，可将损耗抑制到最小限度。第三，通过沿纵向层叠漂移半导体部和沟道半导体部，降低有限面积中的器件损耗。
另外，最好纵向结型场效应晶体管还备有第2栅极半导体部。第2栅极半导体部具有与漏极半导体部的导电类型相反的导电类型，设置在漂移半导体部的第2区域或第2和第3区域上。在第1栅极半导体部与第2栅极半导体部之间，设置沟道半导体部。在漂移半导体部的第2区域或第2和第3区域上，设置与第2栅极半导体部电连接、在源极电极下电绝缘的第2栅极电极。
根据这种晶体管，因为在第1栅极埋入半导体部与第2栅极半导体部之间具有沟道半导体部，所以从两侧控制沟道半导体部。因此，可增大沟道的厚度，减小损耗。
另外，纵向结型场效应晶体管通过由源极电极电连接第1栅极半导体部与源极半导体部，仅将第2栅极半导体部作为栅极电极。作为表示晶体管动作频率的指标，多使用反馈电容(栅极/漏极间电容)÷相互电导。通过将第1栅极半导体部连接于源极电极上，从反馈电容中去除基于漏极半导体部与埋入半导体部的电容成分，所以可在更高频区域中进行动作。
在纵向结型场效应晶体管中设置连接半导体部。连接半导体部具有与埋入半导体部相同的导电类型，贯穿沟道半导体部，以便电连接第2栅极半导体部与埋入半导体部，散布在漂移半导体部的第2区域上。根据该结构，可废弃漂移半导体部的第4区域和第1栅极半导体部，在相同损耗下可减小器件面积。
纵向结型场效应晶体管还备有第1半导体部。第1半导体部设置在漂移半导体部的第1区域和沟道半导体部上，具有与源极半导体部的导电类型相同的导电类型。第1半导体部的杂质浓度比沟道半导体部的杂质浓度低。
根据这种晶体管，在沟道半导体部与源极半导体部之间设置第1半导体部。通过该结构，可吸收伴随蚀刻的沟道半导体部的厚度公差。因此，可减小纵向结型场效应晶体管的电特性的个体差。
纵向结型场效应晶体管在由多个晶体管构成的基本单元(块)或芯片的外周部分，设置第1和第2栅极电极的至少一方，作为栅极电极。另外，在这种结构的晶体管中，最好通过源极电极电连接第1栅极半导体部与源极半导体部。这种纵向结型场效应晶体管可同时形成栅极电极与源极电极，结果，可简化制造工序。
纵向结型场效应晶体管设置异型(hetero)结半导体材料，作为第2栅极电极，以使第2栅极半导体部与沟道半导体部构成异型结。根据这种结构的晶体管，不需要形成第2栅极半导体部的工序，简化制造工序。
在纵向结型场效应晶体管中，设置在漂移半导体部的第2区域上的沟道半导体部的厚度比设置在漂移半导体部的第1区域上的埋入半导体部与源极半导体部的间隔小。根据这种晶体管，可从源极半导体部分离埋入半导体部和第2栅极半导体部。由此，提高栅极与源极间的耐压。另外，因为沿纵向取沟道半导体部与源极半导体部的距离，所以即便增大该距离，晶体管的芯片尺寸也不会增大。
在纵向结型场效应晶体管中，确定埋入半导体部上的沟道半导体部的厚度、或位于埋入半导体部与第2栅极半导体部之间的、导电类型与漏极半导体部的导电类型相同的沟道半导体部的厚度，以使该纵向结型场效应晶体管显示常断开特性。
根据这种纵向结型场效应晶体管，可通过蚀刻来确定沟道半导体部的厚度。因此，使沟道半导体部的杂质浓度和厚度变薄变得容易，以便基于各栅极半导体部或埋入半导体部与具有导电类型和该半导体部相反的沟道半导体部之间的扩散电位所产生的耗尽层，跨跃沟道半导体部的整个区域。因此，即便不施加栅极电压，也可使沟道半导体部耗尽化，可实现常断开型晶体管。
根据纵向结型场效应晶体管，沟道半导体部具有交互层叠低浓度层与高浓度层的结构。各层的厚度为nm(纳米：10-9m)级。通过该结构，由于量子效应，载流子从多数载流子存在的高浓度层向载流子迁移率大的低浓度层浸出。结果，沟道半导体部中流过的电流增大，降低沟道半导体部的损耗。
纵向结型场效应晶体管的漂移半导体部具有：导电半导体区域，沿与漏极半导体部的主面交叉的基准面延伸，具有与漏极半导体部的导电类型相同的导电类型，从漂移半导体部的第3区域电连接到沟道半导体部上；和非导电半导体区域，邻接导电半导体区域设置，具有与漏极半导体部的导电类型相反的导电类型，电连接于埋入半导体部上。另外，导电半导体区域与非导电半导体区域形成于与漂移半导体部的第1至第4区域排列的方向相同的方向、或交叉的方向上。
根据这种纵向结型场效应晶体管，可减小漂移半导体部的损耗。即，若施加电压以在栅极半导体部中流过漏极电流，则由沟道半导体部控制的漏极电流经由漂移半导体部的导电半导体区域到达漏极半导体部。另一方面，若施加电压以不在栅极半导体部中流过漏极电流，则确定杂质浓度和各半导体区域的厚度，使漂移半导体部的导电半导体区域和非导电半导体区域同时耗尽化，变为与一种电介质等效的状态。在这种状态下，因为漂移半导体部具有一定的电场强度，所以与漂移半导体部中没有导电半导体区域和非导电半导体区域的情况相比，可将漂移半导体部的厚度减少一半。因此，可实现期望的漏极耐压，提高导电半导体区域的杂质浓度，并且，将漂移半导体部的厚度减少一半。结果，可减小漂移半导体部的损耗。
在这种纵向结型场效应晶体管中，由作为宽禁带宽度半导体材料的SiC或GaN等形成漏极半导体部、漂移半导体部、第1栅极半导体部、沟道半导体部等各半导体部。宽禁带宽度半导体与硅相比，具有禁带宽度大、最大绝缘破坏强度大等作为功率器件半导体材料好的特性。因此，尤其与硅相比，可实现低损耗。
一种纵向结型场效应晶体管的制造方法，包含如下工序：在第1导电型基板上形成具有第1、第2、第3和第4区域的漂移半导体层；向漂移半导体层的第1、第2和第4区域中，导入导电类型与漂移半导体层的导电类型相反的杂质，形成埋入半导体部；在埋入半导体部和漂移半导体层上，形成具有与埋入半导体部的导电类型相反的导电类型的沟道半导体部；在漂移半导体层的第1区域上，形成源极半导体部；向漂移半导体层的第4区域上的一部分导入导电类型与埋入半导体部的导电类型相同的杂质，形成第1栅极半导体部；形成电连接于第1栅极半导体部的第1栅极电极；形成与第1栅极电极电绝缘的层间膜；和在层间膜上，形成与源极半导体部电连接的源极电极。
纵向结型场效应晶体管的制造方法中，在形成第1栅极半导体部的工序之前，还包含如下工序，向漂移半导体层的第2区域或第2和第3区域中，导入导电类型与第1栅极半导体部的导电类型相同的杂质，形成第2栅极半导体部，用形成第1栅极电极的工序来形成与第2栅极半导体部电连接的第2栅极电极。
一种纵向结型场效应晶体管的制造方法，包含如下工序：在第1导电型基板上形成具有第1、第2、第3和第4区域的漂移半导体层；向漂移半导体层的第1、第2和第4区域中，导入导电类型与漂移半导体层的导电类型相反的杂质，形成埋入半导体部；在埋入半导体部和漂移半导体层上，形成具有与埋入半导体部的导电类型相反的导电类型的沟道半导体部；在漂移半导体层的第1区域上，形成源极半导体部；向漂移半导体层的第2区域或第2和第3区域中，导入导电类型与埋入半导体部的导电类型相同的杂质，形成第2栅极半导体部；向漂移半导体层的第4区域上的一部分导入导电类型与埋入半导体部的导电类型相同的杂质，形成第1栅极半导体部；形成电连接于第2栅极半导体部的第2栅极电极；形成同时电连接第1栅极半导体部和源极半导体部的源极电极，。
一种纵向结型场效应晶体管的制造方法，包含如下工序：在第1导电型基板上形成具有第1、第2、第3和第4区域的漂移半导体层；向漂移半导体层的第1、第2和第4区域中，导入导电类型与漂移半导体层的导电类型相反的杂质，形成埋入半导体部；在埋入半导体部和漂移半导体层上，形成具有与埋入半导体部的导电类型相反的导电类型的沟道半导体部；在漂移半导体层的第1区域上，形成源极半导体部；向漂移半导体层的第2区域或第2和第3区域中，导入导电类型与埋入半导体部的导电类型相同的杂质，形成第2栅极半导体部；向漂移半导体层的第2区域上的一部分导入导电类型与埋入半导体部的导电类型相同的杂质，形成电连接第2栅极半导体部与埋入半导体部的连接半导体部；和形成电连接于第2栅极半导体部的第2栅极电极。
纵向结型场效应晶体管的制造方法中，在形成源极半导体部的工序之前，还包含在沟道半导体部上形成导电类型与源极半导体部的导电类型相同的第1半导体部的工序，第1半导体部的杂质浓度比沟道半导体部的杂质浓度低。
纵向结型场效应晶体管的制造方法中，在形成漂移半导体层的工序中，形成导电类型与漏极半导体部相同的导电半导体层，在导电半导体层内形成导电类型与导电半导体层相反的非导电半导体层，并形成漂移半导体层，使导电半导体层与沟道半导体部电连接。
纵向结型场效应晶体管的制造方法中，在形成漂移半导体层的工序中，形成导电类型与漂移半导体部相反的非导电半导体层，在非导电半导体层内形成导电类型与非导电半导体层相反的导电半导体层，并形成漂移半导体层，使导电半导体层与沟道半导体部电连接。
附图说明
图1A是第1实施方式的纵向JFET的立体图。图1B是第1实施方式的纵向JFET的I-I线的截面图。
图2A是漏极半导体膜形成工序的立体图。图2B是漂移半导体膜形成工序的立体图。图2C是埋入半导体部形成工序的立体图。
图3A是沟道半导体膜形成工序的立体图。图3B是源极半导体膜形成工序的立体图。
图4A是源极半导体部形成工序的立体图。图4B是p+型半导体区域形成工序的立体图。
图5A是p+型半导体部形成工序的立体图。图5B是热氧化工序的立体图。
图6A是开口部形成工序的立体图。图6B是电极形成工序的立体图。
图7A是浅凹部形成工序的立体图。图7B是深凹部形成工序的立体图。
图8是栅极半导体部形成工序的立体图。
图9是第4实施方式的纵向JFET的立体图。
图10是第4实施方式的纵向JFET的立体图。
图11A是p+型半导体膜形成工序的立体图。图11B是源极半导体膜形成工序的立体图。图11C是p+型半导体部形成工序的立体图。
图12是第6实施方式的纵向JFET的立体图。
图13A是第7实施方式的纵向JFET的立体图。图13B是第7实施方式的纵向JFET的II-II线的截面图。
图14A是p+型半导体层形成工序的立体图。图14B是p+型连接半导体层形成工序的立体图。
图15A是p+型栅极半导体部形成工序的立体图。图15B是p+型栅极半导体部形成工序的立体图。
图16A是沟道半导体膜形成工序的立体图。图16B是源极半导体膜形成工序的立体图。
图17A是源极半导体部形成工序的立体图。图17B是热氧化工序的立体图。
图18A是开口部形成工序的立体图。图18B是电极形成工序的立体图。
图19A是第9实施方式的纵向JFET的立体图。图19B是第9实施方式的纵向JFET的III-III线的截面图。
图20A是第2p+型半导体层形成工序的立体图。图20B是p+型连接半导体层形成工序的立体图。
图21A是第11实施方式的纵向JFET的立体图。图21B是第11实施方式的纵向JFET的脉冲掺杂半导体部的立体图。
图22A是表示具有脉冲掺杂结构的另一方式的纵向JFET的立体图。图22B是表示具有脉冲掺杂结构的再一方式的纵向JFET的立体图。
图23是第12实施方式的纵向JFET的立体图。
图24A是第12实施方式的纵向JFET的立体图。图24B是第12实施方式的纵向JFET的立体图。
图25是第13实施方式的纵向JFET的截面图。
图26是表示具有超级结结构的另一方式的纵向JFET的截面图。
图27是表示具有超级结结构的再一方式的纵向JFET的截面图。
图28A是表示第14实施方式中的纵向JFET的半导体区域与栅极半导体部的位置关系的模式图。图28B是表示第13实施方式的纵向JFET的模式图。图28C是表示再一方式的纵向JFET的模式图。
图29A是漂移区域形成工序中的纵向JFET的立体图。图29B是p+型半导体区域形成工序中的纵向JFET的立体图。图29C是源极区域形成工序中的纵向JFET的立体图。
图30是第16实施方式的纵向JFET的截面图。
图31A是漏极半导体膜形成工序中的截面图。图31B是漂移半导体膜形成工序中的截面图。图31C是栅极半导体部形成工序中的截面图。
图32A是沟道半导体膜形成工序中的截面图。图32B是源极半导体膜形成工序中的截面图。图32C是源极半导体部形成工序中的截面图。
图33A是P+型栅极半导体部形成工序中的截面图。图33B是热氧化工序中的截面图。图33C是开口部形成工序中的断面图。
图34A是栅极电极形成工序中的截面图。图34B是绝缘膜形成工序中的截面图。图34C是开口部形成工序中的截面图。
图35是源极电极形成工序中的截面图。
图36是第18实施方式中的纵向JFET的截面图。
图37A是沟道半导体膜形成工序中的截面图。图37B是n-型半导体膜形成工序中的截面图。图37C是源极半导体部形成工序中的截面图。
图38是第20实施方式中的纵向JFET的立体图。
图39是第21实施方式中的纵向JFET的截面图。
图40A是p+型栅极半导体部形成工序中的截面图。图40B是p+型栅极半导体部形成后的截面图。
图41是第23实施方式中的纵向JFET的截面图。
图42A是第24实施方式的纵向JFET的立体图。图42B是第24实施方式的纵向JFET的III-III线的截面图。
图43A是第25实施方式的纵向JFET的立体图。图43B是第25实施方式的纵向JFET的脉冲掺杂半导体部的立体图。
图44是第26实施方式中的纵向JFET的截面图。
图45是表示具有超级结结构的另一方式的纵向JFET的截面图。
图46是表示具有超级结结构的再一方式的纵向JFET的截面图。
图47A是表示第27实施方式中的纵向JFET的半导体区域与栅极半导体部的位置关系的模式图。图47B是表示第27实施方式的纵向JFET的模式图。图47C是表示再一方式的纵向JFET的模式图。
图48A是漂移区域形成工序中的纵向JFET的立体图。图48B是p+型半导体区域形成工序中的纵向JFET的立体图。图48C是源极区域形成工序中的纵向JFET的立体图。
具体实施方式
下面，参照附图来详细说明本发明的纵向结型场效应晶体管的最佳实施方式。另外，以下说明中，向相同或相当的要素附加相同符号，省略重复说明。另外，图中的晶体管的纵横比未必与实际的晶体管的一致。
(第1实施方式)
图1A是第1实施方式的纵向JFET1a的立体图。如图1A所示，纵向JFET1a具有n+型漏极半导体部2、n型漂移半导体部3、p+型栅极半导体部4、n型沟道半导体部5、n+型源极半导体部7、和p+型栅极半导体部8。
纵向JFET1a具有多数载流子在从该元件的一个面向另一面的方向(下面记作“电流方向”)上移动的纵向结构。图1A中示出坐标系。该坐标规定JFET的电流方向与y轴一致。
n+型漏极半导体部2具有相对的一对面。另外，n+型漏极半导体部2可以是添加掺杂物的基板，在最佳实施例中，该基板由SiC(碳化硅)形成。作为添加在SiC中的掺杂物，可利用作为周期表第5族元素的N(氮)、P(磷)、As(砷)等施主(donor)杂质。n+型漏极半导体部2在一对面的一个(背面)具有漏极电极2a。漏极电极2a由金属形成。
n型漂移半导体部3设置在n+型漏极半导体部2一对面的另一个(表面)上。n型漂移半导体部3在该表面上具有沿y轴方向依次配置的第1-第4区域3a、3b、3c、3d。第1-第4区域3a、3b、3c、3d分别沿规定轴向(图1A的x轴方向)延伸，在最佳实施例中，是矩形的区域。第1、第2、第3区域3a、3b、3c上设置p+型埋入半导体部4。在第4区域3d上设置沟道半导体部5。漂移半导体部3的导电类型与漏极半导体部2的导电类型相同，漂移半导体部3的掺杂物浓度比漏极半导体部2的掺杂物浓度低。在最佳实施例中，漂移半导体部3由添加掺杂物的SiC(碳化硅)形成。
p+型埋入半导体部4设置在第1、第2、第3区域3a、3b、3c上。埋入半导体部4的导电类型与漂移半导体部3的导电类型相反。埋入半导体部4的p型掺杂物浓度比漂移半导体部3的n型掺杂物浓度高。在最佳实施例中，p+型埋入半导体部4由添加掺杂物的SiC(碳化硅)形成。作为该掺杂物，可利用作为周期表第3族元素的B(硼)、Al(铝)等受主杂质。
n型沟道半导体部5设置在第1-第3区域3a、3b、3c和p+型埋入半导体部4上、与第4区域3d上。n型沟道半导体部5沿p+型埋入半导体部4在规定轴向(图1A的y轴方向)延伸。n型沟道半导体部5在第4区域3d与n型漂移半导体部3电连接。沟道半导体部5的导电类型与埋入半导体部4的导电类型相反，所以在埋入半导体部4与沟道半导体部5的界面上形成pn结。n型沟道半导体部5的掺杂物浓度比n+型漏极半导体部2的掺杂物浓度低。在最佳实施例中，n型沟道半导体部5由添加掺杂物的SiC形成。
n+型源极半导体部7设置在第1区域3a和n型沟道半导体部5上。源极半导体部7具有与漏极半导体部2的导电类型相同的导电类型。源极半导体部7经沟道半导体部5与漂移半导体部3连接。另外，在n+型源极半导体部7上，设置源极电极7a。源极电极7a由金属形成。在n型源极半导体部7上设置称为氧化硅膜的绝缘膜9，n型源极半导体部7经绝缘膜9的开口部与源极电极7a连接。
如图1B所示，p+型栅极半导体部8设置在第3和第4区域3c、3d和沟道半导体部5上。p+型栅极半导体部8具有在从第3区域3c向第4区域3d的方向(图中y轴方向)上延伸的凸部8b、8c、8d。凸部8b、8c、8d延伸以到达埋入半导体部4。凸部8b、8c、8d在第3区域3c上与埋入半导体部4电连接。在凸部8b、8c、8d之间设置n型沟道半导体部5。因为栅极半导体部8的导电类型与沟道半导体部5的导电类型相反，所以在栅极半导体部8与沟道半导体部5的界面形成pn结。流过n型沟道半导体部5的漏极电流由p+型埋入半导体部4和p+型栅极半导体部8控制。栅极半导体部8的p型掺杂物浓度比沟道半导体部5的n型掺杂物浓度高。在最佳实施例中，p+型栅极半导体部8由添加掺杂物的SiC形成。在最佳实施例中，沟道长度(图中y轴方向)比沟道厚度(图中z轴方向)的10倍还大。在p+型栅极半导体部8的表面上设置栅极电极8a。栅极电极8a由金属形成。源极电极7a由金属形成。在p+型栅极半导体部8上设置称为氧化硅膜的绝缘膜9，p+型栅极半导体部8经绝缘膜9的开口部与栅极电极8a连接。箭头e表示从源极半导体部7流入漏极半导体部2的电流的路径。
(第2实施方式)
下面，说明纵向JFETa的制造方法。图2A-图2C、图3A和图3B、图4A和图4B、图5A和图5B、图6A和图6B、图7A和图7B、图8是表示第2实施方式的纵向JFET1a的制造工序的立体图。
(漏极半导体膜形成工序)
首先，如图2A所示，准备基板。作为基板，示例n+型SiC半导体基板。基板的掺杂物浓度在该基板可用作漏极半导体部2的程度下是高浓度。
(漂移半导体膜形成工序)
如图2B所示，在n+型漏极半导体部2的表面，通过外延生成法形成SiC膜3。SiC膜3的膜厚T1例如为10微米。SiC膜3的导电类型与n+型漏极半导体部2的导电类型相同。另外，SiC膜3的掺杂物浓度比n+型掺杂物半导体2的掺杂物浓度低。SiC膜3的掺杂物浓度例如为1×1016/cm3左右。由该SiC膜3形成n型漂移半导体部。
(埋入半导体部形成工序)
参照图2C，说明形成埋入半导体部的工序。形成具有沿规定轴向(图中x轴方向)延伸的图案的掩膜M1。用该掩膜M1，向形成于SiC膜3上的区域3e中有选择地离子注入掺杂物Al，形成具有规定深度的p+型埋入半导体部4。p+型埋入半导体部4的深度D1例如为1.2微米左右。p+型埋入半导体部4的掺杂物浓度例如为1×1018/cm3左右。在形成埋入半导体部之后，去除掩膜M1。
(沟道半导体膜形成工序)
如图3A所示，在p+型埋入半导体部4的表面和SiC膜3上，通过外延生成法形成SiC膜5。SiC膜5的膜厚T2例如为0.5微米左右。SiC膜5的导电类型与漏极半导体部2的导电类型相同。另外，SiC膜5的掺杂物浓度比漏极半导体部2的掺杂物浓度低。SiC膜5的掺杂物浓度例如为1×1017/cm3左右。由该SiC膜5形成n型沟道半导体部。另外，在本实施方式中，尽管为了n型漂移半导体部和n型沟道半导体部而形成单个SiC膜，但也包含为了漂移半导体部和型沟道半导体部的各个而反复成膜SiC膜的多个成膜工序。另外，可对SiC膜采用期望的掺杂物浓度轮廓，以使SiC膜3作为漂移半导体部和沟道半导体部动作。
(源极半导体膜形成工序)
如图3B所示，在SiC膜5的表面，通过外延生成法，形成n+型源极半导体部用的SiC膜7。SiC膜7的膜厚T3例如为0.2微米左右。SiC膜7的导电类型与漏极半导体部2的导电类型相同。另外，SiC膜7的掺杂物浓度比SiC膜5的掺杂物浓度高。
(源极半导体部形成工序)
参照图4A，说明形成源极半导体部的工序。形成具有沿规定轴向(图中x轴方向)延伸的图案的掩膜M2。使用掩膜M2，选择地蚀刻n+型源极膜7与SiC膜5。结果，被掩膜M2覆盖的n+型源极层7与SiC膜5的部分未被蚀刻而保留，形成n+型源极半导体部用的半导体部。在形成该半导体部之后，去除掩膜M2。
(p+型半导体区域形成工序)
参照图4B，说明形成p+型半导体区域的工序。形成具有规定形状的图案的掩膜M3。通过掩膜M3，选择地向SiC膜5上规定的区域5a、5b、5c中离子注入掺杂物A2，形成具有规定深度的p+型半导体区域81、82、83。p+型半导体区域81、82、83的掺杂物浓度例如是1×1018/m3左右。形成p+型半导体区域之后，去除掩膜M3。
(p+型半导体部形成工序)
参照图5A，说明形成p+型半导体部的工序。形成具有规定形状的图案的掩膜M4。通过掩膜M4，在SiC膜5上规定的区域(例如包含区域5a-5c的区域5a-5e)中，选择地离子注入掺杂物A3，形成具有规定深度的p+型半导体层84、85。p+型半导体层84、85的掺杂物浓度例如是1×1018/m3左右。另外，表面附近的浓度是1×1019-1×1020/cm3左右。在形成p+型半导体层之后，去除掩膜M4。另外，进行p+型半导体层形成工序与p+型半导体部形成工序的顺序可以交换。
(热氧化工序)
参照图5B，说明热氧化纵向JFET1a的工序。对纵向JFET1a实施热氧化处理。热氧化处理若在高温(例如约1200度)下将SiC曝露于氧化性气氛气中，则各半导体部中的硅与氧进行化学反应，形成氧化硅膜(SiO2)。结果，各半导体部的表面被氧化膜9覆盖。
(开口部形成工序)
参照图6A，说明形成用于形成源极电极和栅极电极的开口部的工序。使用光刻胶掩膜，选择地蚀刻氧化膜9，形成开口部9a、9b。在开口部9a、9b中，分别露出源极半导体部7和栅极半导体部8的表面部分。这些露出部分分别成为向源极电极和栅极电极的导通部分。在形成开口部后，去除抗蚀剂掩膜。
(电极形成工序)
参照图6B，说明形成电极的工序。首先，在纵向JFET1a的表面，堆积例如称为镍(Ni)的欧姆接触电极用金属膜。接着，如仅在源极电极用开口部9a与栅极电极用开口部9b中剩余Ni所示，形成光刻胶掩膜，蚀刻Ni金属膜，去除抗蚀剂。接着，在高温(例如在Ni的情况下为1000度左右)的氮、氩等惰性气体气氛气中，进行热处理，从而形成欧姆接触。作为欧姆接触电极用的金属膜材料，可以是Ni、钨(W)、钛(Ti)等，但不限于此。
并且，堆积称为铝(Al)的电极用金属膜。形成具有规定形状的光刻胶掩膜。使用该掩膜，选择地蚀刻电极用金属膜。结果，被抗蚀剂图案覆盖的电极用金属膜部分未被蚀刻而保留，变为源极电极7a和栅极电极8a。作为电极用金属膜的材料，可以是铝金属或铜(Cu)、钨(W)，但不限于此。在形成电极后，去除抗蚀剂掩膜。
通过以上说明的工序，完成第1实施方式中示出的纵向JFET1a。在纵向JFET1a的结构中，可在n型漂移半导体部3上配置p+型埋入半导体部4和p+型栅极半导体部8。因此，不会增大芯片尺寸，可通过n型漂移半导体部3的厚度而得到期望的漏极耐压。因此，可提高源极与漏极间的耐压。另外，不仅n型沟道半导体部5的下面，位于p+型埋入半导体部4的下面的n型漂移半导体部3中也流过载流子。因此，可在维持耐压的同时，降低流通电阻。即，本结构适于高耐压JFET。
纵向JFET1a在p+型埋入半导体部4与p+型栅极半导体部8之间设置n型沟道半导体部5，同时，还在p+型栅极半导体部8的凸部之间设置n型沟道半导体部5。根据该结构，与从n型沟道半导体部5的单侧控制沟道的情况相比，可控制的沟道幅度增加。p+型埋入半导体部4与p+型栅极半导体部8的间隔A比p+型栅极半导体部8的凸部间的间隔B宽的情况下，由间隔B来确定纵向JFET1a的阈值。相反，p+型埋入半导体部4与p+型栅极半导体部8的间隔A比p+型栅极半导体部8的凸部间的间隔B窄的情况下，由间隔A来确定纵向JFET1a的阈值。
另外，在本实施方式中，由SiC形成漏极、源极、栅极的半导体部。SiC与Si(硅)或GaAs(砷化镓)等半导体相比，在以下方面优越。即，因为高熔点且禁带宽度大，所以元件的高温动作变容易。另外，因为绝缘破坏电场大，所以可高耐压化。另外，因为导热率高，所以大电流、低损耗化变得容易。
(第3实施方式)
本实施方式涉及纵向JFET1a的p+型半导体层形成工序和p+型半导体部形成工序中、与第2实施方式不同的制造方法。即，在第2实施方式中，通过离子注入法来形成栅极半导体部8，但在本实施方式中，经以下所示的工序来形成栅极半导体部8。另外，就p+型半导体层形成工序和p+型半导体部形成工序以外的工序而言，省略说明与图示。向与第2实施方式一样的各结构部分附加相同符号。
(浅凹部形成工序)
参照图7A，说明在n型半导体层5中形成浅凹部的工序。浅凹部形成工序紧接在第2实施方式的源极半导体部形成工序之后进行。形成具有规定形状的图案的光刻胶掩膜M5。使用掩膜M5，选择地蚀刻n型半导体层5。蚀刻的深度D5为达到p+型埋入半导体部4的程度。结果，由抗蚀剂图案覆盖的n型半导体层5的部分未被蚀刻而保留，形成浅凹部。在形成浅凹部之后，去除掩膜M5。
(深凹部形成工序)
参照图7B，说明在n型半导体层5中形成深凹部的工序。形成具有规定形状的图案的光刻胶掩膜M6。使用掩膜M6，选择地蚀刻n型半导本层5。蚀刻的深度D6为达到p+型埋入半导体部4的程度。结果，由抗蚀剂图案覆盖的n型半导体层5的部分未被蚀刻而保留，形成沿规定轴向(图中y轴方向)延伸的带状的深凹部。在形成深凹部后，去除掩膜M6。
(栅极半导体部形成工序)
参照图8，说明形成栅极半导体部的工序。在n型漂移半导体层3、p+型埋入半导体层4、和n型半导体层5的表面堆积多晶硅，在浅凹部与深凹部内形成多晶硅半导体部8。多晶硅膜使用化学气相生长法，例如通过热分解SiH4(硅烷)来生长。多晶硅半导体部8的导电类型与漏极半导体部2的导电类型相反。另外，多晶硅半导体部8的掺杂物浓度比n型半导体层5的掺杂物浓度高。在栅极半导体部形成工序之后，进行热氧化工序以后的工序。根据第3实施方式所示的制造方法，可通过异型结来形成沟道半导体部与栅极半导体部。
(第4实施方式)
第1实施方式中说明的纵向JFET1a可采取图9所示的变形方式。图9是第4实施方式中的纵向JFET1c的立体图。即，第4实施方式中的纵向JFET1c在第5区域3e和p+型埋入半导体部4上配备p+型半导体部6。
第1实施方式中说明的纵向JFET1b也可采取图10所示的变形方式。图10是第5实施方式中的纵向JFET1d的立体图。即，再一实施方式中的纵向JFET1d在第5区域3e和p+型埋入半导体部4上配备p+型半导体部6。
在纵向JFET1c、1d中，n型漂移半导体部3在其表面上具有沿y轴方向依次配置的第1-第5区域3e、3a、3b、3c、3d。p+型半导体部6设置在第5区域3e和p+型埋入半导体部4上。p+型半导体部6沿n型沟道半导体部5(图中z轴方向)延伸。半导体部6的导电类型与沟道半导体部5的导电类型相反。半导体部6的p型掺杂物浓度比沟道半导体部5的n型掺杂物浓度高。在最佳实施例中，p+型半导体部6由添加掺杂物的SiC形成。
根据第4实施方式中的纵向JFET1c、1d，p+型埋入半导体部4经p+型半导体部6与电极6a电连接。若将电极6a用作栅极电极，则在p+型半导体部与p+型埋入半导体部之间也形成沟道半导体部。因此，可多地流过电流，减小损耗。
另外，在本实施方式中的纵向JFET1c、1d中，也可通过代替电极6a而将p+半导体部6连接于源极电极7a上，将p+型埋入半导体部4与源极半导体部7电连接于相同的源极电极7a上。由此，p+型埋入半导体部4与源极半导体部7为相同电位。此时，p+型埋入半导体部与漏极半导体部之间形成的电容从栅极、漏极间电容变化为栅极、源极间电容，可进行高频动作。
(第5实施方式)
下面，参照图11A-图11C，说明作为第2实施方式的变形的第5实施方式。就第5实施方式中的纵向JFET的制造方法而言，向与第2实施方式中说明的纵向JFET1a的制造方法一样的各结构要素附加相同符号。下面，说明与第2实施方式不同的p+型半导体膜形成工序以后的工序。
(p+型半导体膜形成工序)
参照图11A，说明形成p+型半导体膜的工序。p+型半导体膜形成工序在沟道半导体膜形成工序之后执行。形成具有规定形状的图案的掩膜M7。使用掩膜M7，向形成于SiC膜51上的区域51a中选择地离子注入掺杂物A4，形成p+型半导体层61。SiC膜51的厚度T4为可通过离子注入形成到达p+型栅极半导体部4的p+型半导体层61的厚度。p+型半导体层61的掺杂物浓度与p+型栅极半导体部4相同。在形成p+型半导体层61之后，去除掩膜M7。反复执行沟道半导体膜形成工序与p+型半导体膜形成工序，直到沟道半导体膜与p+型半导体膜变为规定厚度。
(源极半导体膜形成工序)
如图11B所示，在n型半导体层5与p+型半导体层6上，通过外延生成法，形成n+型源极层用的SiC膜7。SiC膜7的导电类型与n+型漏极半导体部2的导电类型相同。另外，SiC膜7的掺杂物浓度比SiC膜5的掺杂物浓度高。
(p+型半导体部形成工序)
参照图11C，说明形成p+型半导体部的工序。形成具有规定形状的图案的掩膜M8。使用掩膜M8，向在SiC膜7上形成的区域7a中选择地离子注入掺杂物A5，形成p+型半导体部6。在形成p+型半导体部6后，去除掩膜M8。在p+型半导体部形成工序之后，执行源极半导体部形成工序。以上说明了与第2实施方式不同的p+型半导体膜形成工序之后的工序。就其它工序而言，虽与第2实施方式一样，但不限于此。
(第6实施方式)
第4实施方式中说明的纵向JFET1a也可采用图12所示的变形方式。图12是第6实施方式中的纵向JFET1e的立体图。即，在第4实施方式中，n型沟道半导体部5构成为在第1区域3a上与n+型源极半导体部7接触。相反，在第6实施方式中，纵向JFET1e在n型沟道半导体部5与n+型源极半导体部7之间还备有n-型半导体部10。本实施方式特别适用于p+型栅极半导体部4与n-型半导体部10的间隔比p+型栅极半导体部8的凸部间隔小的方式。
n-型半导体部10设置在第1和第2区域3a、3b、3c、3d和n型沟道半导体部5上。半导体部10的导电类型与沟道半导体部5的导电类型相同。半导体部10的n型掺杂物浓度比沟道半导体部5的n型掺杂物浓度低。n-型半导体部10的掺杂物浓度例如为1×1016/cm3左右。在最佳实施例中，由添加掺杂物的SiC(碳化硅)来形成n-型半导体部10。
根据该结构，n型沟道半导体部5未被蚀刻，所以沟道半导体部的厚度不受蚀刻工序引起的偏差的影响。因此，可减小纵向JFET1e的电气特性的个体差。
另外，在本实施方式中的纵向JFET1e中，也可通过代替电极6a而将p+型半导体部6连接于源极电极7a上，将p+型埋入半导体部4与源极半导体部7电连接于相同的源极电极7a上。由此，p+型埋入半导体部4与源极半导体部7为相同电位，p+型埋入半导体部与漏极半导体部之间形成的电容从栅极、漏极间电容变化为栅极、源极间电容，可进行高频动作。
(第7实施方式)
下面，参照图13A来说明作为第1实施方式的变形的第7实施方式。就第7实施方式中的纵向JFET而言，向与第1实施方式中说明的纵向JFET1f的结构一样的各结构要素附加相同符号。下面，说明与第1实施方式不同的沟道半导体部的结构。
图13A是第7实施方式中的纵向JFET1f的立体图。第1实施方式和第7实施方式在沟道半导体部的结构上不同。如图13A所示，纵向JFET1f具有n+型漏极半导体部2、n型漂移半导体部3、p+型栅极半导体部4、n型沟道半导体部5、n+型源极半导体部7、p+型栅极半导体部81、82、83和p+型连接半导体部11。
n型沟道半导体部5具有n型沟道半导体区域51、52、53。n型沟道半导体区域51设置在n型漂移半导体部3的第2-第4区域3b、3c、3d和p+型栅极半导体部4上。n型沟道半导体区域51设置在p+型栅极半导体部4与p+型栅极半导体部81之间、p+型栅极半导体部81、82之间、和p+型栅极半导体部82、83之间。n型沟道半导体区域52设置在n型漂移半导体部3的第5区域3e上，在第5区域3e中，与n型漂移半导体部3连接。n型沟道半导体区域53设置在n型漂移半导体部3的第1区域3a上。n型沟道半导体区域53经n型沟道半导体区域51与n型沟道半导体区域52连接。
n型沟道半导体部5的掺杂物浓度比n+型漏极半导体部2的掺杂物浓度低。在最佳实施例中，n型沟道半导体部5由添加了掺杂物的SiC形成。
p+型栅极半导体部81、82、83设置在第2-第4区域3b-3d上。在p+型栅极半导体部81、82、83之间，设置n型沟道半导体区域51。因为栅极半导体部81、82、83和栅极半导体部4的导电类型与沟道半导体区域51的导电类型相反，所以在栅极半导体部81、82、83、4与沟道半导体区域51的界面形成pn结。流过n型沟道半导体区域51的漏极电流由p+型栅极半导体部81、82、83、4控制。栅极半导体部81、82、83、4的p型掺杂物浓度比沟道半导体区域51的n型掺杂物浓度高。在最佳实施例中，p+型栅极半导体部81、82、83、4由添加了掺杂物的SiC形成。在p+型栅极半导体部83的表面上，设置栅极电极8a。栅极电极8a由金属形成。在p+型栅极半导体部83上，设置称为氧化硅膜的绝缘膜9。p+型栅极半导体部83经绝缘膜9的开口部与栅极电极8a连接。
如图13B所示，p+型连接半导体部11设置在第3区域3c上。连接半导体部11的导电类型与栅极半导体部4的导电类型相同。p+型连接半导体部11沿纵向(图中z轴方向)延伸，连接p+型栅极半导体部4与p+型栅极半导体部81、82、83。连接半导体部11的p型掺杂物浓度比沟道半导体区域51的n型掺杂物浓度高。在最佳实施例中，p+型连接半导体部11由添加掺杂物的SiC形成。箭头e表示从源极半导体部7流入漏极半导体部2的电流的路径。
(第8实施方式)
下面，参照图14A和图14B、图15A和图15B、图16A和图16B、图17A和图17B、图18A和图18B来说明作为第2实施方式的变形的第8实施方式。就第8实施方式中的纵向JFET的制造方法而言，向与第2实施方式中说明的纵向JFET1a的制造方法一样的各结构要素附加相同符号。下面，说明与第2实施方式不同的沟道半导体膜形成工序以后的工序。
(p+型半导体层形成工序)
参照图14A，说明形成p+型半导体层的工序。p+型半导体层形成工序在沟道半导体膜形成工序之后进行。形成具有沿规定方向(图中x轴方向)延伸的图案的掩膜M9。通过掩膜M9，选择地向SiC膜51上规定的区域51a中离子注入掺杂物A6，形成p+型半导体层81。对应于该纵向JFET的阈值来确定离子注入的深度D7。形成p+型半导体层之后，去除掩膜M9。
(p+型连接半导体层形成工序)
参照图14B，说明形成p+型连接半导体层的工序。形成具有规定形状的图案的掩膜M10。通过掩膜M10，选择地向SiC膜51上规定的区域51b中离子注入掺杂物A7，形成p+型连接半导体111。离子注入的深度深至到达p+型栅极半导体部4的程度。p+型连接半导体111的掺杂物浓度与p+型栅极半导体部4相同。形成p+型半导体层之后，去除掩膜M10。
(p+型栅极半导体部形成工序)
参照图15A和图15B，说明形成p+型栅极半导体部的工序。在该工序中，反复进行沟道半导体膜形成工序、p+型半导体层形成工序与p+型连接半导体层形成工序，在n型漂移半导体部3上堆积具有p+型半导体层与p+型连接半导体层的半导体层，形成层叠型沟道部。结果，形成具有规定厚度T5(图中z轴方向)的半导体层5。
(沟道半导体膜形成工序)
参照图16A，说明形成n型沟道半导体膜的工序。如图16A所示，在SiC膜5上，通过外延生成法形成SiC膜54。SiC膜54的导电类型与n+型漏极半导体部2的导电类型相同。另外，SiC膜54的掺杂物浓度比漏极半导体部2的掺杂物浓度低。
(源极半导体膜形成工序)
如图16B所示，在SiC膜54的表面，通过外延生成法，形成n+型源极层用的SiC膜7。SiC膜7的导电类型与漏极半导体部2的导电类型相同。另外，SiC膜7的掺杂物浓度比SiC膜54的掺杂物浓度高。
(源极半导体部形成工序)
参照图17A，说明形成源极半导体部的工序。形成具有沿规定轴向(图中x轴方向)延伸的图案的掩膜M11。使用掩膜M11，选择地蚀刻n+型源极层7与SiC膜54。结果，被抗蚀剂图案覆盖的n+型源极层7与SiC膜54的部分54a未被蚀刻而保留，形成n+型源极半导体部7。在形成源极半导体部之后，去除掩膜M11。
(热氧化工序)
参照图17B，说明热氧化纵向JFET1f的工序。对纵向JFET1f实施热氧化处理。热氧化处理若在高温(例如约1200度)下将SiC曝露于氧化性气氛气中，则各半导体部中的硅与氧进行化学反应，形成氧化硅膜(SiO2)。结果，各半导体部的表面被氧化膜9覆盖。
(开口部形成工序)
参照图18A，说明形成用于形成源极电极和栅极电极的开口部的工序。使用光刻胶掩膜，选择地蚀刻氧化膜9，形成开口部9a、9b。在开口部9a、9b中，露出源极半导体部7和栅极半导体部8的表面部分。露出部分成为向源极电极和栅极电极的导通部分。在形成开口部后，去除抗蚀剂掩膜。
(电极形成工序)
参照图18B，说明形成电极的工序。首先，在纵向JFET1f的表面，堆积例如称为镍(Ni)的欧姆接触电极用金属膜。接着，如仅在源极电极用开口部9a与栅极电极用开口部9b中剩余Ni所示，形成光刻胶掩膜，蚀刻Ni金属膜，去除抗蚀剂。接着，在高温(例如在Ni的情况下为1000度左右)的氮、氩等惰性气体气氛气中，进行热处理，从而形成欧姆接触。作为欧姆接触电极用的金属膜材料，可以是Ni、钨(W)、钛(Ti)等，但不限于此。
并且，堆积称为铝(Al)的电极用金属膜。形成具有规定形状的光刻胶掩膜。使用该掩膜，选择地蚀刻电极用金属膜。结果，被抗蚀剂图案覆盖的电极用金属膜部分未被蚀刻而保留，变为源极电极7a和栅极电极8a。作为电极用金属膜的材料，可以是铝金属或铜(Cu)、钨(W)，但不限于此。在形成电极后，去除抗蚀剂掩膜。
通过以上说明的工序，完成第1实施方式中示出的纵向JFET1f。在纵向JFET1f的结构中，p+型栅极半导体部81、82、83经p+型连接半导体部11连接在p+型栅极半导体部4上。由此，可将p+型连接半导体部11与p+型栅极半导体部81、82、83都用作栅极。另外，可将栅极电极8a连接于埋入的栅极半导体部上。因此，在与p+型栅极半导体部4、81、82、83之间形成沟道区域。从而，可增加栅极半导体部可控制的沟道区域，可降低导通电阻。
(第9实施方式)
第7实施方式中说明的纵向JFET1f也可采取图19所示的变形方式。图19A是第9实施方式中的纵向JFET1g的立体图。即，第9实施方式中的纵向JFET1g在第6区域3f和p+型埋入半导体部4上配备p+型半导体部6这点上与纵向JFET1f不同。
在纵向JFET1g中，n型漂移半导体部3在其表面上具有沿y轴方向依次配置的第1-第6区域3f、3a、3b、3c、3d、3e。p+型半导体部6设置在第6区域3f和p+型埋入半导体部4上。p+型半导体部6沿n+型源极半导体部7(图中x轴方向)延伸。p+型半导体部6的导电类型与n型沟道半导体部5的导电类型相反。半导体部6的p型掺杂物浓度比沟道半导体部5的n型掺杂物浓度高。在最佳实施例中，p+型半导体部6由添加掺杂物的SiC形成。
根据第9实施方式中的纵向JFET1g，p+型埋入半导体部4经p+型半导体部6与电极6a电连接。也可将电极6a用作栅极电极，仅在p+型栅极半导体部81与p+型埋入半导体部4之间的沟道半导体部中不存在连接半导体部11，电流路径大，可减小导通电阻。
另外，在本实施方式中的纵向JFET1g中，也可通过代替电极6a而将p+半导体部6连接于源极电极7a上，将p+型埋入半导体部4与源极半导体部7电连接于相同的源极电极7a上。由此，p+型埋入半导体部4与源极半导体部7为相同电位，p+型埋入半导体部与漏极半导体部之间形成的电容从栅极、漏极间电容变化为栅极、源极间电容，可进行高频动作。
(第10实施方式)
下面，参照图20A和图20B，说明作为第8实施方式的变形的第10实施方式。就第10实施方式中的纵向JFET的制造方法而言，向与第8实施方式中说明的纵向JFET1f的制造方法一样的各结构要素附加相同符号。下面，说明与第8实施方式不同的p+型半导体部形成工序。
(第2p+型半导体层形成工序)
参照图20A，说明形成p+型半导体层的工序。第2p+型半导体层形成工序在p+型半导体层形成工序之后执行。形成具有规定形状的图案的掩膜M12。通过掩膜M12，向SiC膜51上规定的区域51c中选择地离子注入掺杂物A8，形成p+型半导体层61。离子注入的深度深至到达p+型埋入半导体部4的程度。p+型半导体层61的掺杂物浓度与p+型栅极半导体部4相同。在形成p+型半导体层之后，去除掩膜M12。
(p+型连接半导体层形成工序)
参照图20B，说明形成p+型连接半导体层的工序。在p+型连接半导体层形成之前，形成n型半导体膜52、p+型半导体部82和p+型半导体部62。形成具有规定形状的图案的掩膜M13。通过掩膜M13，向n型半导体膜52上形成的区域52a中选择地离子注入掺杂物A9，形成p+型连接半导体层111。离子注入的深度深至到达p+型栅极半导体部81的程度。p+型连接半导体层111的掺杂物浓度与p+型半导体层61相同。在形成p+型连接半导体层111之后，去除掩膜M13。
在p+型连接半导体层形成工序之后，进行沟道半导体膜形成工序。反复沟道半导体膜形成工序、p+型半导体层形成工序、第2p+型半导体层形成工序和p+型连接半导体层形成工序，在n型漂移半导体部3上形成层叠沟道部。以上说明与第8实施方式不同的第2p+型半导体层形成工序之后的工序。其它工序与第8实施方式一样，但不限于此。
(第11实施方式)
下面，参照图21A和图21B来说明作为第1实施方式的变形方式的第11实施方式。就第11实施方式中的纵向JFET而言，向与第1实施方式中说明的纵向JFET1a的结构一样的各结构要素附加相同符号。下面，说明与第1实施方式的差异。
图21A是第11实施方式中的纵向JFET1h的立体图。第11实施方式和第1实施方式在沟道半导体部的结构上不同。即，在第11实施方式中，沟道半导体部具有脉冲掺杂结构。
如图21B所示，脉冲掺杂半导体部12通过交互配置n-型SiC层121-124与n+型SiC层125-127来构成。另外，SiC层121-124的n型掺杂物浓度比SiC层125-127的n型掺杂物浓度低。n-型SiC层121-124的掺杂物浓度例如为1×1016/cm3左右。n-型SiC层121-124的厚度T6例如为10nm前后。n+型SiC层125-127的掺杂物浓度例如为1×1017/cm3～1×1018/cm3左右。n+型SiC层125-127的厚度T7例如为10nm前后。通过这种结构，载流子在载流子迁移率比高浓度层大的低浓度层中移动，所以流过沟道区域的电流增加。结果，可降低导通电阻。
脉冲掺杂结构如图22A所示，也可适用于第7实施方式中说明的纵向JFET1f的沟道半导体部中。另外，脉冲掺杂结构如图22B所示，也可适用于第9实施方式中说明的纵向JFET1g的沟道半导体部中。
另外，在本实施方式中的纵向JFET1h、1k中，也可通过代替电极6a而将p+半导体部6连接于源极电极7a上，将p+型埋入半导体部4与源极半导体部7电连接于相同的源极电极7a上。由此，p+型埋入半导体部4与源极半导体部7为相同电位，p+型埋入半导体部与漏极半导体部中形成的电容从栅极、漏极间电容变化为源极、漏极间电容，可进行高频动作。
(第12实施方式)
下面，参照图23来说明作为第1实施方式的变形方式的第12实施方式。就第12实施方式中的纵向JFET而言，向与第1实施方式中说明的纵向JFET1a的结构一样的各结构要素附加相同符号。下面，说明与第1实施方式的差异。
图23是第12实施方式中的纵向JFET1n的立体图。第12实施方式与第1实施方式在栅极半导体部的结构上不同。即，在第12实施方式中，纵向JFET1n在栅极半导体部4中具有p+型半导体部13。p+型半导体部13形成于埋入半导体部4、沟道半导体部5和p+型半导体部6之间。p+型半导体部13通过添加Al(铝)来作为掺杂物的SiC形成。栅极半导体部4通过添加B(硼)来作为掺杂物的SiC形成。B的射程比Al的射程大，所以栅极半导体部4形成于p+型半导体部13与漂移半导体部3之间。栅极半导体部4的掺杂物浓度比p+型半导体部13的掺杂物浓度小。根据该结构，因为耗尽层延伸到栅极半导体部4，所以可缓和栅极半导体部与漂移半导体部之间的电位梯度，缓和电场集中。结果，提高纵向JFET的耐压性。
如图24A所示，本结构也可适用于第7实施方式中说明的纵向JFET1f的栅极半导体部。另外，如图24B所示，脉冲掺杂结构也可适用于第9实施方式中说明的纵向JFET1g的栅极半导体部。
根据该结构，可使栅极半导体部4的掺杂物浓度比p+型半导体部13的掺杂物浓度小。由此，因为耗尽层延伸到栅极半导体部4，所以可缓和栅极半导体部与漂移半导体部之间的电位梯度，缓和电场集中。结果，提高纵向JFET的耐压性。
另外，在本实施方式中的纵向JFET1n、1p中，也可通过代替电极6a而将p+半导体部6连接于源极电极7a上，将p+型埋入半导体部4与源极半导体部7电连接于相同的源极电极7a上。由此，p+型埋入半导体部4与源极半导体部7为相同电位，p+型埋入半导体部与漏极半导体部之间形成的电容从栅极、漏极间电容变化为源极、漏极间电容，所以可进行高频动作。
(第13实施方式)
下面，参照图25来说明作为第1实施方式的变形方式的第13实施方式。就第13实施方式中的纵向JFET而言，向与第1实施方式中说明的纵向JFET1a的结构一样的各结构要素附加相同符号。下面，说明与第1实施方式不同的漂移半导体部的结构。
图25是第13实施方式中的纵向JFET1r的截面图。第13实施方式与第1实施方式在漂移半导体部的结构上不同。即，在第1实施方式中，漂移半导体部的导电类型与n+型漏极半导体部2的导电类型相同，而在第13实施方式中，漂移半导体部具有由导电类型不同的半导体区域构成的超级结(SJ：SuperJunction)结构。
参照图25，将漂移半导体部设置在n+型漏极半导体部2的主面上。漂移半导体部具有沿与n+型漏极半导体部2的主面交叉的基准面延伸的p型半导体区域31、33和n型半导体区域32。夹持n型半导体区域32来排列p型半导体区域31、33。p型半导体区域与n型半导体区域的结位于p+型栅极半导体部41、42与n+型漏极半导体部2之间。
p型半导体区域31、33位于p+型栅极半导体部41、42与n+型漏极半导体部2之间，沿p+型栅极半导体部41、42(图中x轴方向)延伸。
n型半导体区域32位于p+型栅极半导体部41与p+型栅极半导体部42之间的n型沟道半导体部5、与n+型漏极半导体部2之间，沿p+型栅极半导体部41、42(图中x轴方向)延伸。n型半导体区域32具有与漏极半导体部2的导电类型相同的导电类型。
图26是表示具有超级结结构的另一方式的纵向JFET1s的截面图。如图26所示，超级结结构也可适用于第7实施方式中说明的纵向JFET1f的漂移半导体部中。另外，图27是表示具有超级结结构的再一方式的纵向JFET1t的截面图。如图27所示，超级结结构也可适用于第9实施方式中说明的纵向JFET1g的漂移半导体部中。超级结结构也可适用于其它实施方式中说明的纵向JFET中。
根据本实施方式中的纵向JFET1r、1s、1t，漂移半导体部由导电类型不同的多个半导体区域构成。具有这种结构的漂移半导体部在漏极电压高时，漂移半导体部的整体被充分耗尽化。因此，漂移半导体部中的电场的最大值变低。所以，可变薄漂移半导体部的厚度。因此，导通电阻变小。
p型半导体区域31、33与n型半导体区域32的掺杂物浓度最好基本相同。在假设500V耐压的情况下的最佳实施例中，p型半导体区域31、33与n型半导体区域32的掺杂物浓度约为2.7×1017cm-3。另外，在假设500V耐压的情况下的最佳实施例中，p型半导体区域31、33与n型半导体区域32的幅度(图中y轴方向)为0.5微米左右。由此，耗尽层在延伸到p型半导体区域的整体的同时，延伸到n型半导体区域的整体。这样，因为耗尽层在两个半导体区域中延伸，所以漂移半导体部中缓和电场集中。
(第14实施方式)
n型半导体区域和p型半导体区域、与栅极半导体部的位置关系不限于此前的实施方式中所示的位置关系。图28A是表示第14实施方式中的各半导体区域与栅极半导体部的位置关系的模式图。p型半导体区域31、33和n型半导体区域32都沿规定轴向(图中x轴方向)延伸。夹持n型半导体区域32来排列p型半导体区域31、33。p型半导体区域与n型半导体区域的结位于p+型栅极半导体部41、42的下面。
相反，图28B是表示第14实施方式中的各半导体区域与栅极半导体部的位置关系的模式图。p型半导体区域31、33和n型半导体区域32、34都沿规定轴向(图中x轴方向)延伸。p型半导体区域31、33与n型半导体区域32、34交互配置。p型半导体区域与n型半导体区域的结不仅位于p+型栅极半导体部41、42的下面，还位于各栅极半导体部之间。
图28C是表示再一方式中的各半导体区域与栅极半导体部的位置关系的模式图。p型半导体区域31、33和n型半导体区域32都沿规定轴向(图中y轴方向)延伸。夹持n型半导体区域32来排列p型半导体区域31、33。n型半导体区域也可以是多个。
(第15实施方式)
下面，说明具有超级结结构的纵向JFET的制造方法中、构成超级结结构的n型半导体区域和p型半导体区域的形成方法。
(n型半导体层形成工序)
首先，准备n+型SiC半导体基板。基板的n型杂质浓度在该基板可用作漏极半导体部的程度下是高浓度。如图29A所示，在n+型漏极半导体部2的表面上，通过外延生成法，形成SiC膜3。在假设500V耐压的情况下的最佳实施例中，SiC膜3的膜厚T8为2.0微米以上、3.0微米以下。SiC膜3的导电类型与漏极半导体部2的导电类型相同。另外，SiC膜3的掺杂物浓度比n+型漏极半导体部2的掺杂物浓度低。由该SiC膜3，形成n型半导体层32、34、36。
(p型半导体层形成工序)
参照图29B，说明形成p型半导体层的工序。使用规定的掩膜M，在n型半导体层3上形成的区域31a、33a、35a、37a中，选择地离子注入掺杂物A10，形成具有规定深度的p型半导体层311、331、351、371。在形成p型半导体层后，去除掩膜M。
(漂移半导体部形成工序)
参照图29C，说明形成期望厚度的漂移半导体部的工序。即，交互反复n型半导体层形成工序与p型半导体层形成工序，在n+型漏极半导体部2上形成具有超级结结构的漂移半导体部。结果，形成具有规定厚度(图中z轴方向)的半导体层3。以上说明具有n型半导体区域和p型半导体区域的漂移半导体部的形成方法。其它工序与第2、第6、第8实施方式一样，但不限于此。
(第16实施方式)
图30是第16实施方式中的纵向JFET1u的截面图。如图30所示，纵向JFET1u具有n+型漏极半导体部2、n型漂移半导体部3、p型埋入半导体层4、n型沟道半导体部5、p+型栅极半导体部6和n+型源极半导体部7。
纵向JFET1u具有多数载流子在从该元件的一个面向另一面的方向(下面记作“电流方向”)上移动的纵向结构。图30中示出坐标系。该坐标规定JFET沟道部的电流方向与y轴一致。
n+型漏极半导体部2具有相对的一对面。另外，n+型漏极半导体部2可以是添加掺杂物的基板，在最佳实施例中，该基板由SiC(碳化硅)形成。作为添加在SiC中的掺杂物，可利用作为周期表第5族元素的N(氮)、P(磷)、As(砷)等施主杂质。n+型漏极半导体部2在一对面的一个(背面)具有漏极电极2a。漏极电极2a由金属形成。
n型漂移半导体部3设置在n+型漏极半导体部2一对面的另一个(表面)上。n型漂移半导体部3在该表面上具有沿y轴方向依次配置的第1-第4区域3a、3b、3c、3d。第1-第4区域3a、3b、3c、3d分别沿规定轴向(图30的x轴方向)延伸，在最佳实施例中，是矩形的区域。第1、第2、第4区域3a、3b、3d上设置p型埋入半导体部4。在第1-第3区域3a、3b、3c上设置沟道半导体部5。漂移半导体部3的导电类型与漏极半导体部2的导电类型相同，漂移半导体部3的掺杂物浓度比漏极半导体部2的掺杂物浓度低。在最佳实施例中，漂移半导体部3由添加掺杂物的SiC(碳化硅)形成。
p型埋入半导体部4设置在第1-第3区域3a、3b、3c上。埋入半导体部4的导电类型与漂移半导体部3的导电类型相反。在最佳实施例中，p型埋入半导体部4由添加掺杂物的SiC(碳化硅)形成。作为该掺杂物，可利用作为周期表第3族元素的B(硼)、Al(铝)等受主杂质。
n型沟道半导体部5设置在第1-第3区域3a、3b、3c上。n型沟道半导体部5沿p型埋入半导体部4在规定轴向(图30的y轴方向)延伸。n型沟道半导体部5在第3区域3c中与n型漂移半导体部3电连接。沟道半导体部5的导电类型与埋入半导体部4的导电类型相反，所以在埋入半导体部4与沟道半导体部5的界面上形成pn结。n型沟道半导体部5中流过的漏极电流由p型埋入半导体部4控制。n型沟道半导体部5的掺杂物浓度比n+型漏极半导体部2的掺杂物浓度低。在最佳实施例中，n型沟道半导体部5由添加掺杂物的SiC形成。在最佳实施例中，沟道长度(图中y轴方向)比沟道厚度(图中z轴方向)的10倍还大。
p+型栅极半导体部6设置在第4区域3d和p型埋入半导体部4上。p+型栅极半导体部6沿纵向(图30的x轴方向)延伸。在p+型栅极半导体部6的表面上，设置栅极电极6a。栅极电极6a由金属形成。p+型栅极半导体部6将p型埋入半导体部4连接于栅极电极6a上。
n+型源极半导体部7设置在第1区域3a和n型沟道半导体部5上。源极半导体部7具有与漏极半导体部2的导电类型相同的导电类型。源极半导体部7经沟道半导体部5与漂移半导体部3连接。另外，在n+型源极半导体部7上，设置源极电极7a。源极电极7a由金属形成。n型沟道半导体部5通过称为氧化硅膜的绝缘膜8、9与源极电极7a绝缘。
(第17实施方式)
下面，说明纵向JFET1u的制造方法。图31A-图31C、图32A-图32C、图33A-图33C、图34A-图34C、图35是表示第17实施方式的纵向JFET1u的制造工序的截面图。
(漏极半导体膜形成工序)
首先，如图31A所示，准备基板。作为基板，示例n+型SiC半导体基板。基板的掺杂物浓度在该基板可用作漏极半导体部2的程度下是高浓度。
(漂移半导体膜形成工序)
如图31B所示，在n+型漏极半导体部2的表面，通过外延生成法形成SiC膜3。SiC膜3的膜厚T1例如为10微米。SiC膜3的导电类型与n+型漏极半导体部2的导电类型相同。另外，SiC膜3的掺杂物浓度比n+型掺杂物半导体2的掺杂物浓度低。SiC膜3的掺杂物浓度例如为1×1016/cm3左右。由该SiC膜3形成n型漂移半导体部。
(埋入半导体部形成工序)
参照图31C，说明形成埋入半导体部的工序。形成具有沿规定轴向(图中x轴方向)延伸的图案的掩膜M1。用该掩膜M1，向形成于SiC膜3上的区域3e中有选择地离子注入掺杂物Al，形成具有规定深度的p型埋入半导体部4。p型埋入半导体部4的深度D1例如为1.2微米左右。p型埋入半导体部4的掺杂物浓度例如为1×1018/m3左右。在形成埋入半导体部之后，去除掩膜M1。
(沟道半导体膜形成工序)
如图32A所示，在p型埋入半导体部4的表面和SiC膜3上，通过外延生成法形成SiC膜5。SiC膜5的膜厚T2例如为0.3微米左右。SiC膜5的导电类型与n+漏极半导体部2的导电类型相同。另外，SiC膜5的掺杂物浓度比n+漏极半导体部2的掺杂物浓度低。SiC膜5的掺杂物浓度例如为1×1017/cm3左右。由该SiC膜5形成n型沟道半导体部。另外，在本实施方式中，尽管为了n型漂移半导体部和n型沟道半导体部而形成单个SiC膜，但也包含为了漂移半导体部和型沟道半导体部的各个而反复成膜SiC膜的多个成膜工序。另外，可对SiC膜采用期望的掺杂物浓度轮廓，以使SiC膜作为漂移半导体部和沟道半导体部动作。
(源极半导体膜形成工序)
如图32B所示，在SiC膜5的表面，通过外延生成法，形成n+型源极层用的SiC膜7。SiC膜7的膜厚T3例如为0.2微米左右。SiC膜7的导电类型与n+型漏极半导体部2的导电类型相同。另外，SiC膜7的掺杂物浓度比SiC膜5的掺杂物浓度高。形成具有沿规定轴向(图中x轴方向)延伸的图案的掩膜M2。
(源极和沟道半导体部形成工序)
参照图32C，说明形成源极半导体部的工序。使用掩膜M2，选择地蚀刻n+型源极膜7与SiC膜5，直到达到深度D2。结果，被掩膜M2覆盖的n+型源极层7与SiC膜5的部分未被蚀刻而保留，形成n+型源极半导体部。另外，未被掩膜覆盖的部分的P型埋入半导体部表面上的SiC膜3的厚度T4很大程度左右JFET的特性(本征沟道半导体部)。蚀刻的深度D2例如为0.4微米左右，蚀刻后的SiC膜3的厚度T4例如为0.1微米左右。在形成源极半导体部之后，去除掩膜M2。形成具有沿规定轴向(图中x轴方向)延伸的图案的掩膜M3。
(p+型半导体部形成工序)
参照图32C，说明形成p+型栅极半导体部的工序。使用掩膜M3，选择地向SiC膜5上形成的区域5a中离子注入掺杂物A2，形成p+型栅极半导体部6。若参照图33A，则在半导体部5内形成到达p型埋入半导体部4的p+型栅极半导体部6。形成p+型半导体部之后，去除掩膜M3。
(热氧化工序)
参照图33B，说明热氧化纵向JFET1u的工序。对纵向JFET1u实施热氧化处理。热氧化处理若在高温(例如约1200度)下将SiC曝露于氧化性气氛气中，则各半导体部中的硅与氧进行化学反应，形成氧化硅膜(SiO2)。结果，各半导体部的表面被氧化膜8覆盖。
(开口部形成工序)
参照图33C，说明形成用于形成栅极电极的开口部的工序。使用光刻胶掩膜，选择地蚀刻氧化膜8，形成开口部。在开口部中，p+型栅极半导体部6和n+型源极半导体部7的表面部分露出。露出部分分别成为向栅极电极和源极电极的导通部分。在形成开口部后，去除抗蚀剂掩膜。
(电极形成工序)
参照图34A，说明形成电极的工序。在纵向JFET1u的表面，堆积例如称为Ni的电极用金属膜。接着，形成具有规定形状的光刻胶掩膜。使用该掩膜，选择地蚀刻电极用金属膜。结果，被抗蚀剂图案覆盖的电极用金属膜部分未被蚀刻而保留，变为栅极电极6a和源极欧姆电极7a。在形成电极后，去除抗蚀剂掩膜。
另外，也可不去除开口部形成工序中的光刻胶图案而直接也包括光刻胶在内堆积电极材料用的金属膜，之后，在去除光刻胶的同时，去除光刻胶上的金属膜。在表面形成电极之后，用抗蚀剂覆盖表面整体，在表面整体堆积电极材料用的金属膜，去除表面抗蚀剂。另外，通过在高温(例如1050度)的氩等惰性气体气氛气中进行热处理，在各电极(源极、漏极、栅极)与各半导体部之间形成欧姆连接。
(绝缘膜形成工序)
参照图34B，说明形成绝缘膜的工序。在纵向JFET1u的表面整体中，通过CVD(Chemical Vapor Deposition)等，形成所谓SiO2、SiON的绝缘膜9。
(开口部形成工序)
参照图34C，说明形成用于形成源极电极的开口部的工序。使用光刻胶掩膜，选择地蚀刻氧化膜8和绝缘膜9，形成接触孔9a。在开口部中，源极欧姆电极7a的表面部分露出。露出部分成为至源极电极的导通部分。接触孔9a被设计成到达源极欧姆电极7a。在形成接触孔9a后，去除抗蚀剂掩膜。
(电极形成工序)
接着，参照图35，说明形成源极电极的工序。与源极半导体部7的表面接触地形成源极电极7b。源极电极7b通过图34C所示的接触孔9a，接触源极半导体部7。作为布线金属膜的材料，从低电阻、细微加工的容易性、紧贴性的观点看，最好是铝(Al)或Al合金，但也可以是铜(Cu)、钨(W)，不限于此。
通过以上说明的工序，完成第16实施方式中示出的纵向JFET1u。在纵向JFET1u的结构中，可在n型漂移半导体部3上配置p型埋入半导体部4和n型沟道半导体部5。因此，不会增大芯片尺寸，可通过n型漂移半导体部3的厚度而得到期望的漏极耐压。因此，可提高源极与漏极间的耐压。另外，不仅n型沟道半导体部5的下面，位于p型埋入半导体部4的下面的n型漂移半导体部3中也流过载流子。因此，可在维持耐压的同时，降低导通电阻。即，本结构适于高耐压JFET。
另外，在本实施方式中，由SiC形成漏极、源极、栅极的半导体部。SiC与Si(硅)或GaAs(砷化镓)等半导体相比，在以下方面优越。即，因为高熔点且禁带宽度大，所以元件的高温动作变容易。另外，因为绝缘破坏电场大，所以可高耐压且低损耗。另外，因为导热率高，所以具有放热容易等优点。
(第18实施方式)
下面，参照图36来说明作为第16实施方式的变形的第18实施方式。就第18实施方式中的纵向JFET而言，向与第16实施方式中说明的纵向JFET1u的结构一样的各结构要素附加相同符号。下面，说明与第16实施方式不同的沟道半导体部的结构。
图36是第18实施方式中的纵向JFET1v的截面图。第18实施方式与第16实施方式在沟道区域的结构上不同。即，在第16实施方式中，n型沟道半导体部5构成为在第1区域3a上与n+型源极半导体部7接触。相反，在第18实施方式中，纵向JFET1v在n型沟道半导体部5与n+型源极半导体部7之间还备有n-型半导体部10。根据本结构，因为n型沟道半导体部5不被蚀刻，所以沟道半导体部的厚度不受蚀刻工序引起的偏差的影响。因此，可减小纵向JFET1v的电气特性的个体差。
n-型半导体部10设置在第1-第3区域3a、3b、3c和n型沟道半导体部5上。半导体部10的导电类型与沟道半导体部5的导电类型相同。n-型半导体部10的掺杂物浓度比n型沟道半导体部5的掺杂物浓度低。n-型半导体部10的掺杂物浓度例如为1×1016/cm3左右。在最佳实施例中，由添加掺杂物的SiC(碳化硅)来形成n-型半导体部10。
另外，本实施方式中说明的n型半导体部与n-型半导体部所形成的沟道结构不仅可适用于第16实施方式，也可适用于后述的全部实施方式(第20-第28实施方式)。
(第19实施方式)
下面，参照图37A-图37C来说明作为第17实施方式的变形的第19实施方式。就第19实施方式中的纵向JFET的制造方法而言，向与第17实施方式中说明的纵向JFET1u的制造方法一样的各结构要素附加相同符号。下面，说明与第17实施方式不同的沟道半导体膜形成工序、n-型半导体膜形成工序和源极半导体部形成工序。
(沟道半导体膜形成工序)
沟道半导体膜形成工序在栅极半导体部形成工序之后进行。如图37A所示，在p+型栅极半导体部4的表面和SiC膜3上，通过外延生成法形成SiC膜5。SiC膜5的膜厚T6例如为0.1微米左右。SiC膜5的导电类型与n+型漏极半导体部2的导电类型相同。另外，SiC膜5的掺杂物浓度比n+型漏极半导体部2的掺杂物浓度低。SiC膜5的掺杂物浓度例如是1×1017/cm3左右。由该SiC膜5来形成n型沟道半导体部。
(n-型半导体膜形成工序)
如图37B所示，在SiC膜5的表面上，通过外延生成法形成SiC膜10。SiC膜10的膜厚T7例如为0.2微米左右。SiC膜10的导电类型与SiC膜5的导电类型相同。SiC膜10的掺杂物浓度比SiC膜5的掺杂物浓度低。SiC膜10的掺杂物浓度例如是1×1016/cm3左右。由该SiC膜10来形成n-型半导体部。
(源极半导体膜形成工序)
接着，参照图37B来说明形成源极半导体膜的工序。在SiC膜10的表面，通过外延生成法，形成n+型源极层用的SiC膜7。SiC膜7的厚度例如为0.2微米左右。SiC膜7的导电类型与n+型漏极半导体部2的导电类型相同。另外，SiC膜7的掺杂物浓度比SiC膜10的掺杂物浓度高，例如为1×1019/cm3左右。
(源极半导体部形成工序)
参照图37C，说明形成源极半导体部的工序。形成具有覆盖规定区域的图案的掩膜M4。使用掩膜M4，选择地蚀刻n+型源极层7和n-型半导体层10。结果，被抗蚀剂图案覆盖的n+型源极层7与n-型半导体层10部分未被蚀刻而保留，形成n+型源极半导体部。蚀刻的深度D3为未到达半导体层5的深度。在形成源极半导体部之后，去除掩膜M4。
以上说明与第17实施方式不同的沟道半导体膜形成工序、n-型半导体膜形成工序和源极半导体部形成工序。在源极半导体部形成工序之后，执行p+型半导体部形成工序。其它工序与第17实施方式一样。根据本实施方式的纵向JFET的制造方法，在源极半导体部形成工序中，SiC膜5未被蚀刻。因此，沟道半导体部的厚度未受到蚀刻工序引起的偏差的影响。所以，可减小晶体管的电气特性的个体差。
(第20实施方式)
说明第20实施方式的纵向JFET1w。图38是纵向JFET1w的立体图。如图38所示，纵向JFET1w具有n+型漏极半导体部2、n型漂移半导体部3、p+型栅极扩散半导体部41、42、43、44、45、n型沟道半导体部5、在表面上具有统一源极电极7a的n+型源极半导体部7。
p+型栅极扩散半导体部41-45兼用作晶体管的基本单元或半导体芯片外周部分上设置的外部连接用的栅极布线、和执行沟道幅度控制的栅极。即，p+型栅极扩散半导体部41-45形成为沿y轴方向隔开规定间隔，埋入n型沟道半导体部5的内部。p+型栅极扩散半导体部41-45分别沿规定轴向(图38的x轴方向)延伸。在最佳实施例中，p+型栅极扩散半导体部41-45由添加了掺杂物的SiC(碳化硅)形成。栅极电极4a设置成包围后述的统一源极电极7a。
n+型源极半导体部7设置在n型沟道半导体部5上。源极半导体部7具有与漏极半导体部2的导电类型相同的导电类型。n+型源极半导体部7经n型沟道半导体部5与n型漂移半导体部3连接。另外，在n+型源极半导体部7的表面上设置统一源极电极7a。统一源极电极7a由金属形成。另外，p+型栅极扩散半导体部41与n+型源极半导体部7通过统一源极电极7a电连接。
根据本实施方式中的纵向JFET1w的结构，因为将栅极布线埋入半导体内部，所以不需要表面上的栅极布线。因此，当在由多个晶体管构成的半导体芯片整体中考虑时，芯片表面的布线变简单。另外，可减小芯片的表面积。
(第21实施方式)
下面，参照图39来说明作为第16实施方式的变形方式的第21实施方式。就第21实施方式中的纵向JFET而言，向与第16实施方式中说明的纵向JFET1u的结构一样的各结构要素附加相同符号。下面，说明与第16实施方式的差异。
图39是第21实施方式中的纵向JFET1x的截面图。第21实施方式与第16实施方式在栅极半导体部的结构上不同。即，在第21实施方式中，在第2和第3区域3b、3c和n型沟道半导体部5上设置p+型栅极半导体部11。
栅极半导体部11的导电类型与沟道半导体部5的导电类型相反。因为栅极半导体部11的p型掺杂物浓度比沟道半导体部5的n型掺杂物浓度高，所以耗尽层延伸到沟道半导体部。p+型栅极半导体部11的掺杂物浓度例如为1×1018/cm3左右。在最佳实施例中，p型栅极半导体部11由添加了掺杂物的SiC形成。p型栅极半导体部的厚度例如为0.3微米左右。纵向JFET1x在p型埋入半导体部4与p型栅极半导体部11之间具有n型沟道半导体部5，所以可从n型沟道半导体部5的两侧控制沟道。根据该结构，与从n型沟道半导体部5的单侧控制沟道的情况相比，可控制的沟道幅度增加。从而，常断开的实现成为容易的构造。
(第22实施方式)
下面，参照图40A和图40B，说明作为第17实施方式的变形方式的第22实施方式。就第22实施方式中的纵向JFET的制造方法而言，向与第17实施方式中说明的纵向JFET1u的制造方法一样的各结构要素附加相同符号。下面，说明与第17实施方式不同的p+型栅极半导体部形成工序。
(p+型栅极半导体部形成工序)
p+型栅极半导体部形成工序在p+型半导体部形成工序之后执行。参照图40A，说明形成p+型栅极半导体部的工序。使用具有规定形状的掩膜M3，向SiC膜5上的区域5a中选择地离子注入掺杂物A2，形成具有规定深度的p+型栅极半导体部11。由p+型栅极半导体部11的形成所形成的沟道层的厚度D4对应于纵向JFET的阈值来确定。例如，D4为0.2微米左右。在形成栅极半导体部之后，去除掩膜M3。结果，形成图40B所示的纵向JFET。以上说明与第17实施方式不同的p+型栅极半导体部形成工序。在p+型栅极半导体部形成工序之后，进行热氧化工序。其它工序与第17实施方式一样，但不限于此。
(第23实施方式)
参照图41来说明作为第21实施方式的变形方式的第23实施方式。就第23实施方式中的纵向JFET而言，向与第23实施方式中说明的纵向JFET1x的结构一样的各结构要素附加相同符号。下面，说明与第16实施方式的不同的栅极半导体部的结构。
图41是第23实施方式中的纵向JFET1y的截面图。第23实施方式与第16实施方式的不同之处在于栅极半导体部的结构。即，在第23实施方式中，纵向JFET1y配备p+型栅极半导体部12。n型沟道半导体部5与p+型栅极半导体部12的pn结是异型结。n型沟道半导体部5由SiC形成。p+型栅极半导体部12由多晶硅形成。由此，不需要用于形成第21实施方式中示出的p+型栅极半导体部11的SiC的外延生长工序，可容易构成纵向JFET1y。
(第24实施方式)
下面，参照图42A和图42B来说明作为第21实施方式的变形方式的第24实施方式。就第21实施方式中的纵向JFET而言，向与第21实施方式中说明的纵向JFET1z的结构一样的各结构要素附加相同符号。下面，说明与第21实施方式的差异。
图42A是第24实施方式中的纵向JFET1z的截面图。第24实施方式与第16实施方式的不同之处在于栅极半导体部的结构。即，在第24实施方式中，p+型栅极半导体部4与p+型栅极半导体部11夹持沟道区域。纵向JFET1z还备有设置在n型沟道半导体部5的沟道区域内的p+型半导体部13。p+型半导体部13设置在p+型栅极半导体部4的区域4a上。p+型半导体部13设置成局部贯穿n型沟道半导体部5。
图42B是纵向JFET1z的III-III线的截面图。如图42B所示，p+型半导体部13沿x轴方向隔开规定间隔排列在n型沟道半导体部5中。p+型半导体部13的掺杂物浓度比n型沟道半导体部5的掺杂物浓度高。因此，耗尽层主要延伸到n型沟道半导体部5内。在最佳实施例中，p+型半导体部13由添加掺杂物的SiC形成。在纵向JFET1z中，p+型栅极半导体部4经p+型半导体部13与p+型栅极半导体部11电连接。由此，因为向p+型栅极半导体部4与p+型栅极半导体部11施加相同电位，所以可增加沟道层的厚度。
(第25实施方式)
下面，参照图43A和图43B来说明作为第16实施方式的变形方式的第25实施方式。就第25实施方式中的纵向JFET而言，向与第16实施方式中说明的纵向JFET1u的结构一样的各结构要素附加相同符号。下面，说明与第16实施方式的差异。
图43A是第25实施方式中的纵向JFET10a的截面图。第25实施方式与第16实施方式的不同之处在于沟道半导体部的结构。即，在第25实施方式中，沟道半导体部具有脉冲掺杂结构。
如图43B所示，脉冲掺杂半导体部14通过交互层叠n-型SiC层141-144与n+型SiC层145-147来构成。另外，n-型SiC层141-144的掺杂物浓度比n+型SiC层145-147的掺杂物浓度低。n-型SiC层141-144的掺杂物浓度例如为1×1016/cm3左右。n-型SiC层141-144的厚度T8例如为10nm前后。n+型SiC层145-147的掺杂物浓度例如为1×1017/cm3～1×1018/cm3左右。n+型SiC层145-147的厚度T9例如为10nm前后。通过这种结构，载流子在载流子迁移率比高浓度层大的低浓度层中移动，所以流过沟道区域的电流增加。结果，可降低导通电阻。
(第26实施方式)
下面，参照图44来说明作为第16实施方式的变形方式的第26实施方式。就第26实施方式中的纵向JFET而言，向与第16实施方式中说明的纵向JFET1u的结构一样的各结构要素附加相同符号。下面，说明与第16实施方式不同的漂移半导体部的结构。
图44是第26实施方式中的纵向JFET10b的截面图。第26实施方式与第1实施方式在漂移半导体部的结构上不同。即，在第1实施方式中，漂移半导体部的导电类型与n+型漏极半导体部2的导电类型相同，而在第26实施方式中，漂移半导体部具有由导电类型不同的半导体区域构成的超级结(SJ：SuperJunction)结构。
参照图44，将漂移半导体部设置在n+型漏极半导体部2的主面上。漂移半导体部具有沿与n+型漏极半导体部2的主面交叉的基准面延伸的p型半导体区域31、33和n型半导体区域32。夹持n型半导体区域32来排列p型半导体区域31、33。p型半导体区域与n型半导体区域的结面位于p+型栅极半导体部41、42与n+型漏极半导体部2之间。
p型半导体区域31、33位于p+型栅极半导体部41、42与n+型漏极半导体部2之间，沿p+型栅极半导体部41、42(图44的x轴方向)延伸。
n型半导体区域32位于p+型栅极半导体部41与p+型栅极半导体部42之间的n型沟道半导体部5、与n+型漏极半导体部2之间，在沿p+型栅极半导体部41、42的方向(图中x轴方向)上延伸。n型半导体区域32具有与漏极半导体部2的导电类型相同的导电类型。
如图45所示，超级结结构也可适用于第21实施方式中说明的纵向JFET1x的漂移半导体部中。另外，如图46所示，超级结结构也可适用于第24实施方式中说明的纵向JFET1z的漂移半导体部中。超级结结构也可适用于其它实施方式中说明的纵向JFET中。
根据本实施方式中的纵向JFET10b，漂移半导体部由导电类型不同的多个半导体区域构成。具有这种结构的漂移半导体部在施加高漏极电压时，漂移半导体部的整体被充分耗尽化。因此，漂移半导体部中的电场的最大值变低。所以，可变薄漂移半导体部的厚度。因此，导通电阻变小。
p型半导体区域31、33与n型半导体区域32的掺杂物浓度最好基本相同。在假设500V耐压的情况下的最佳实施例中，p型半导体区域31、33与n型半导体区域32的掺杂物浓度约为2.7×1017cm-3。另外，在假设500V耐压的情况下的最佳实施例中，p型半导体区域31、33与n型半导体区域32的幅度(图中y轴方向)为0.5微米左右。由此，耗尽层在延伸到p型半导体区域的整体的同时，延伸到n型半导体区域的整体。这样，因为耗尽层在两个半导体区域中延伸，所以漂移半导体部中缓和电场集中。
(第27实施方式)
n型半导体区域和p型半导体区域、与栅极半导体部的位置关系不限于此前的实施方式中所示的位置关系。图47A是表示第27实施方式中的各半导体区域与栅极半导体部的位置关系的模式图。p型半导体区域31、33和n型半导体区域32都沿规定轴向(图中x轴方向)延伸。夹持n型半导体区域32来排列p型半导体区域31、33。p型半导体区域与n型半导体区域的结位于p+型栅极半导体部41、42的下面。
相反，图47B是表示第27实施方式中的各半导体区域与栅极半导体部的位置关系的模式图。p型半导体区域31、33和n型半导体区域32、34都沿规定轴向(图中x轴方向)延伸。p型半导体区域31、33与n型半导体区域32、34交互排列。p型半导体区域与n型半导体区域的结不仅位于p+型栅极半导体部41、42的下面，还位于各栅极半导体部之间。
图47C是表示再一方式中的各半导体区域与栅极半导体部的位置关系的平面模式图。p型半导体区域31、33和n型半导体区域32都沿规定轴向(图中y轴方向)延伸。夹持n型半导体区域32来排列p型半导体区域31、33。n型半导体区域也可以是多个。
(第28实施方式)
下面，说明具有超级结结构的纵向JFET的制造方法中、构成超级结结构的n型半导体区域和p型半导体区域的形成方法。
(n型半导体层形成工序)
首先，准备n+型SiC半导体基板。基板的n型杂质浓度在该基板可用作漏极半导体部的程度下是高浓度。如图48A所示，在n+型漏极半导体部2的表面上，通过外延生成法，形成SiC膜3。在假设500V耐压的情况下的最佳实施例中，SiC膜3的膜厚T10为2.0微米以上、3.0微米以下。SiC膜3的导电类型与漏极半导体部2的导电类型相同。另外，SiC膜3的掺杂物浓度比n+型漏极半导体部2的掺杂物浓度低。由该SiC膜3，形成n型半导体层32、34、36。
(p型半导体层形成工序)
参照图48B，说明形成p型半导体层的工序。使用规定的掩膜M，在n型半导体层3上形成的区域31a、31c、31e、31g中，选择地离子注入掺杂物A3，形成具有规定深度的p型半导体层311、331、351、371。在形成p型半导体层后，去除掩膜M。
(漂移半导体部形成工序)
参照图48C，说明形成期望厚度的漂移半导体部的工序。即，交互反复n型半导体层形成工序与p型半导体层形成工序，在n+型漏极半导体部2上形成具有超级结结构的漂移半导体部。结果，形成具有规定厚度(图中z轴方向)的半导体层3。以上说明具有n型半导体区域和p型半导体区域的漂移半导体部的形成方法。其它工序与第18、第20、第22实施方式一样，但不限于此。
另外，本发明的纵向JFET及其制造方法不限于上述各实施方式中记载的方式，可对应于其它条件等采取各种变形方式。例如，在上述各实施方式中，说明通过包含掺杂杂质的n型半导体来形成沟道区域的实例，但本发明也可适用于由p型半导体形成沟道区域的JFET。但是，此时电流方向或施加的栅极电压的极性相反。
产业上的可利用性
根据本发明，可提供一种在维持高漏极耐压的同时、低损耗的纵向结型场效应晶体管、和纵向结型场效应晶体管的制造方法。

Claims (47)

1、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有沿与该主面交叉的规定轴向延伸的第1、第2、第3和第4区域；
埋入半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的所述第1、第2和第3区域上；
沟道半导体部，沿所述埋入半导体部设置，具有与所述埋入半导体部的导电类型相反的导电类型，电连接于所述漂移半导体部的所述第4区域上；
源极半导体部，设置在所述漂移半导体部的第1区域和所述沟道半导体部上；和
栅极半导体部，具有与所述漏极半导体部的导电类型相反的导电类型，设置在所述第3和第4区域和所述沟道半导体部上，
所述栅极半导体部具有在从所述第3区域向所述第4区域的方向上延伸的多个凸部，在所述凸部之间设置所述沟道半导体部，所述凸部连接于所述埋入半导体部上。
2、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有沿与该主面交叉的规定轴向延伸的第1、第2、第3和第4区域；
埋入半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的所述第1、第2和第3区域上；
沟道半导体部，沿所述埋入半导体部设置，具有与所述埋入半导体部的导电类型相反的导电类型，电连接于所述漂移半导体部的所述第4区域上；
源极半导体部，设置在所述漂移半导体部的第1区域和所述沟道半导体部上；和
多个栅极半导体部，具有与所述漏极半导体部的导电类型相反的导电类型，设置在所述第3和第4区域和所述沟道半导体部上，
所述多个栅极半导体部分别在从所述第3区域向所述第4区域的方向上延伸，在所述多个栅极半导体部之间设置所述沟道半导体部，各栅极半导体部连接于所述埋入半导体部上。
3、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有沿与该主面交叉的规定轴向延伸的第1、第2、第3和第4区域；
埋入半导体部，设置在所述漂移半导体部的主面上，设置在与该主面交叉的规定轴向延伸的第1、第2和第3区域上；
沟道半导体部，沿所述埋入半导体部设置，具有与所述埋入半导体部的导电类型相反的导电类型，电连接于所述漂移半导体部的所述第4区域上；和
栅极半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，设置在所述第3和第4区域以及所述沟道半导体部上，
所述栅极半导体部具有在从所述第3区域向所述第4区域的方向上延伸的多个凸部，在所述凸部之间设置所述沟道半导体部，所述漂移半导体部连接于所述埋入半导体部上，
所述漂移半导体部具有沿与所述漏极半导体部的主面交叉的轴向延伸的第5区域，
还备有第2半导体部，所述第2半导体部具有与所述漏极半导体部的导电类型相反的导电类型，设置在所述第5区域上，
所述第2半导体部从所述埋入半导体部沿源极半导体部在所述规定轴向上延伸。
4、根据权利要求1～3中任一项所述的纵向结型场效应晶体管，其特征在于：
还备有第1半导体部，所述第1半导体部设置在所述漂移半导体部的第1、第2区域和所述沟道半导体部上，具有与所述源极半导体部的导电类型相同的导电类型，
所述第1半导体部的掺杂物浓度比所述沟道半导体部的掺杂物浓度低。
5、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有在沿与该主面延伸的基准面交叉的规定轴向上延伸的第1至第5区域；
埋入半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，沿所述基准面设置在所述漂移半导体部的所述第1至第4区域上；
多个栅极半导体部，沿所述基准面设置在所述漂移半导体部的所述第2至第4区域上，具有与所述埋入半导体部的导电类型相同的导电类型；
沟道半导体部，设置在所述埋入半导体部与所述多个栅极半导体部之间、和所述多个栅极半导体部之间，具有与所述埋入半导体部的导电类型相反的导电类型；
连接半导体部，具有与所述埋入半导体部和所述沟道半导体部的导电类型相同的导电类型，沿所述规定轴向延伸，连接所述埋入半导体部和所述多个栅极半导体部；
第1集合半导体部，在所述漂移半导体部的第1区域上，连接所述沟道半导体部；
第2集合半导体部，在所述漂移半导体部的第5区域上，连接所述沟道半导体部；和
源极半导体部，设置在所述漂移半导体部的第1区域上，连接于所述第1集合半导体部上。
6、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有在沿与该主面延伸的基准面交叉的规定轴向上延伸的第1至第5区域；
埋入半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，沿所述基准面设置在所述漂移半导体部的所述第1至第4区域上；
多个栅极半导体部，沿所述基准面设置在所述漂移半导体部的所述第2至第4区域上，具有与所述埋入半导体部的导电类型相同的导电类型；
沟道半导体部，设置在所述埋入半导体部与所述多个栅极半导体部之间、和所述多个栅极半导体部之间，具有与所述埋入半导体部的导电类型相反的导电类型；
连接半导体部，具有与所述沟道半导体部的导电类型相同的导电类型，连接所述多个栅极半导体部；
第1集合半导体部，在所述漂移半导体部的第1区域上，连接所述沟道半导体部；
第2集合半导体部，在所述漂移半导体部的第5区域上，连接所述沟道半导体部；和
源极半导体部，设置在所述漂移半导体部的第1区域上，连接于所述第1集合半导体部上，
所述漂移半导体部具有设置在所述主面上、沿与该主面交叉的方向延伸的第6区域，
还备有第3连接半导体部，所述第3连接半导体部具有与所述漏极半导体部的导电类型相反的导电类型，设置在所述第6区域上，
所述第3连接半导体部沿所述第1集合半导体部设置。
7、根据权利要求1～4中任一项所述的纵向结型场效应晶体管，其特征在于：
所述栅极半导体部和所述沟道半导体部的厚度，比所述漂移半导体部的所述第1区域上的所述埋入半导体部与所述源极半导体部的间隔小。
8、根据权利要求5或6所述的纵向结型场效应晶体管，其特征在于：
所述漂移半导体部的所述第2至第4区域上的所述多个栅极半导体部和所述沟道半导体部的厚度，比所述漂移半导体部的所述第1区域上的所述埋入半导体部与所述源极半导体部的间隔小。
9、根据权利要求1、2、4中任一项所述的纵向结型场效应晶体管，其特征在于：
确定所述栅极半导体部的凸部间隔，使该纵向结型场效应晶体管显示常断开特性。
10、根据权利要求3所述的纵向结型场效应晶体管，其特征在于：
确定所述栅极半导体部的所述凸部间隔、和所述栅极半导体部的所述凸部与所述埋入半导体部的间隔，使该纵向结型场效应晶体管显示常断开特性。
11、根据权利要求5～7中任一项所述的纵向结型场效应晶体管，其特征在于：
确定各栅极半导体部的间隔、和所述栅极半导体部与所述埋入半导体部的间隔，使该纵向结型场效应晶体管显示常断开特性。
12、根据权利要求1～11中任一项所述的纵向结型场效应晶体管，其特征在于：
所述沟道半导体部具有交互层叠低浓度层与高浓度层的结构。
13、根据权利要求1～11中任一项所述的纵向结型场效应晶体管，其特征在于：
所述漂移半导体部具有：导电半导体区域，沿与所述漏极半导体部的主面交叉的基准面延伸，具有与所述漏极半导体部的导电类型相同的导电类型，电连接于所述沟道半导体部上；和
非导电半导体区域，邻接所述导电半导体区域设置，具有与所述漏极半导体部的导电类型相反的导电类型，电连接于所述埋入半导体部上，
所述导电半导体区域与所述非导电半导体区域形成于与所述漂移半导体部的第1至第4区域排列的方向相同的方向上。
14、根据权利要求1～11中任一项所述的纵向结型场效应晶体管，其特征在于：
所述漂移半导体部具有：导电半导体区域，沿与所述漏极半导体部的主面交叉的基准面延伸，具有与所述漏极半导体部的导电类型相同的导电类型，电连接于所述沟道半导体部上；和
非导电半导体区域，邻接所述导电半导体区域设置，具有与所述漏极半导体部的导电类型相反的导电类型，电连接于所述埋入半导体部上，
所述导电半导体区域与所述非导电半导体区域形成于与所述漂移半导体部的第1至第4区域排列的方向交叉的方向上。
15、根据权利要求1～14中任一项所述的纵向结型场效应晶体管，其特征在于：
所述漏极半导体部、所述漂移半导体部、所述埋入半导体部、所述栅极半导体部、所述沟道半导体部、所述连接半导体部和所述源极半导体部，由作为宽禁带宽度半导体材料的SiC或GaN形成。
16、一种纵向结型场效应晶体管的制造方法，具备在第1导电类型的基板上形成第1导电类型的第1半导体层的工序，所述第1半导体层的主面具有沿规定的轴向依次配置的第1至第4区域，
具备向所述第1半导体层的主面的第1至第3区域中导入第2导电类型的掺杂物并形成埋入半导体部的工序，
具备在所述第1半导体层上形成第1导电类型的第2半导体层的工序，
具备在所述第2半导体层上形成第1导电类型的源极半导体层的工序，
具备蚀刻所述第1半导体层的主面的至少第2、第3、第4中任一区域上的所述源极半导体层、以达到所述第1半导体层、露出所述第2半导体层的规定区域的工序，
所述规定区域具有沿所述规定轴向延伸的多个第1部分、和规定成包含该多个部分的第2部分，
具备向所述多个第1部分中导入栅极半导体部用的第2导电类型的掺杂物并形成第2导电类型的第1半导体部的工序。
17、根据权利要求16所述的纵向结型场效应晶体管的制造方法，其特征在于：
还具备向所述第2部分中导入栅极半导体部用的第2导电类型的掺杂物并形成第2导电类型的第2半导体部的工序，
所述第2半导体部的深度比所述第1半导体部的深度浅。
18、根据权利要求16或17所述的纵向结型场效应晶体管的制造方法，其特征在于：
所述第1半导体部形成为连接于所述埋入半导体部上。
19、一种纵向结型场效应晶体管的制造方法，具备第1半导体层形成工序，在第1导电类型的基板上形成第1导电类型的第1半导体层，
所述第1半导体层的主面具有沿规定的轴向依次配置的第1至第4区域，
具备埋入半导体部形成工序，向所述第1半导体层的主面的第1至第3区域中导入第2导电类型的掺杂物并形成埋入半导体部，
具备第2半导体层形成工序，在所述第1半导体层上形成第1导电类型的第2半导体层，
具备第2半导体区域工序，在所述第1半导体层主面的第2和第3区域上的所述第2半导体层中，将栅极半导体部用的第2导电类型的掺杂物导入规定深度，形成第2导电类型的第2半导体区域，
沟道半导体部形成工序，在得到期望数量的所述第2半导体层之前，重复所述第2半导体层形成工序和所述第2半导体区域工序，形成层叠的多个栅极半导体部和沟道半导体部，
具备源极半导体部形成工序，在所述沟道半导体部上形成源极半导体部。
20、根据权利要求19所述的纵向结型场效应晶体管的制造方法，其特征在于：
在所述第2半导体层形成工序中，在所述第1半导体层上形成具有规定厚度的第1导电类型的第2半导体层，
在所述沟道半导体部形成工序中，导入第2导电类型的掺杂物，以在所述第2半导体层内的规定深度，浓度为极大，形成层叠的多个栅极半导体部和沟道半导体部。
21、根据权利要求20所述的纵向结型场效应晶体管的制造方法，其特征在于：
在所述沟道半导体部形成工序中，交互导入第1掺杂物和第2掺杂物，以在所述第2半导体层内的规定深度，浓度为极大，形成层叠的多个栅极半导体部和沟道半导体部。
22、根据权利要求19～21中任一项所述的纵向结型场效应晶体管的制造方法，其特征在于：
所述沟道半导体部形成工序包含连接区域形成工序，形成第2导电类型的第2半导体连接区域，以在所述第2半导体层内相互连接。
23、根据权利要求16～22中任一项所述的纵向结型场效应晶体管的制造方法，其特征在于：
在形成所述第1半导体层的工序中，形成导电类型与所述第1导电类型的基板相同的导电半导体层，在所述导电半导体层上形成导电类型与所述导电半导体层相反的非导电半导体层，形成所述第1半导体层，以使所述导电半导体层与所述沟道半导体部电连接。
24、根据权利要求16～22中任一项所述的纵向结型场效应晶体管的制造方法，其特征在于：
在形成所述第1半导体层的工序中，形成导电类型与所述第1导电类型的基板相反的非导电半导体层，在所述非导电半导体层上形成导电类型与所述非导电半导体层相反的导电半导体层，形成所述第1半导体层，以使所述导电半导体层与所述沟道半导体部电连接。
25、根据权利要求16～22中任一项所述的纵向结型场效应晶体管的制造方法，其特征在于：
在形成所述第1半导体层的工序中，通过在与所述基板的主面交叉的方向上形成所述导电半导体层与所述非导电半导体层，形成所述第1半导体层。
26、根据权利要求3所述的纵向结型场效应晶体管，其特征在于：
还备有与所述源极半导体部和所述第2半导体部电连接的源极电极，
所述埋入半导体部经所述第2半导体部电连接于所述源极电极上。
27、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有沿与该主面交叉的方向延伸的第1、第2、第3和第4区域；
埋入半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的所述第1、第2和第4区域上；
沟道半导体部，沿所述第1和第2区域上的埋入半导体部设置，具有不同于所述埋入半导体部的导电类型的导电类型，电连接于所述漂移半导体部的第3区域上；
源极半导体部，设置在所述漂移半导体部的第1区域和所述沟道半导体部上；
第1栅极半导体部，具有与所述埋入半导体部相同的导电类型，与所述埋入半导体部电连接，设置在所述漂移半导体部的第4区域上；
第1栅极电极，在所述漂移半导体部的第4区域上，与所述第1栅极半导体部电连接；和
源极电极，与所述漂移半导体部的第1区域上的源极半导体部电连接，在所述第1栅极电极上，与所述第1栅极电极电绝缘，设置在所述漂移半导体部的第1、第2、第3和第4区域上。
28、根据权利要求27所述的纵向结型场效应晶体管，其特征在于：
还备有第2栅极半导体部，所述第2栅极半导体部具有与所述漏极半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的第2区域或第2和第3区域上，
在所述埋入半导体部与所述第2栅极半导体部之间，设置所述沟道半导体部，
在所述漂移半导体部的第2区域或第2和第3区域上，设置与所述第2栅极半导体部电连接、在源极电极下电绝缘的第2栅极电极。
29、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有沿与该主面交叉的方向延伸的第1、第2、第3和第4区域；
埋入半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的所述第1、第2和第4区域上；
沟道半导体部，沿所述第1和第2区域的埋入半导体部设置，具有不同于所述埋入半导体部的导电类型的导电类型，电连接于所述漂移半导体部的第3区域上；
源极半导体部，设置在所述漂移半导体部的第1区域和所述沟道半导体部上；
第1栅极半导体部，具有与所述埋入半导体部相同的导电类型，与所述埋入半导体部电连接，设置在所述漂移半导体部的第4区域上；
源极电极，与所述漂移半导体部的第1区域上的源极半导体部电连接，在第1栅极电极上与所述第1栅极电极电绝缘，设置在所述漂移半导体部的第1、第2、第3和第4区域上；和
第2栅极半导体部，具有与所述漏极半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的第2区域或第2和第3区域上，
在所述埋入半导体部与所述第2栅极半导体部之间，设置所述沟道半导体部，
在所述漂移半导体部的第2区域或第2和第3区域上，设置与所述第2栅极半导体部电连接、在源极电极下电绝缘的第2栅极电极，
所述第1栅极半导体部与所述源极半导体部通过所述源极电极电连接。
30、一种纵向结型场效应晶体管，备有：
漏极半导体部；
漂移半导体部，设置在所述漏极半导体部的主面上，具有沿与该主面交叉的方向延伸的第1、第2和第3区域；
埋入半导体部，具有与所述漂移半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的所述第1、第2和第3区域上；
沟道半导体部，沿所述第1和第2区域的埋入半导体部设置，具有不同于所述埋入半导体部的导电类型的导电类型，电连接于所述漂移半导体部的第3区域上；
源极半导体部，设置在所述漂移半导体部的第1区域和所述沟道半导体部上；和
第2栅极半导体部，具有与所述漏极半导体部的导电类型相反的导电类型，设置在所述漂移半导体部的第2区域或第2和第3区域上，
在所述漂移半导体部的第2区域或第2和第3区域上，设置第2栅极电极，与所述第2栅极半导体部电连接，在源极电极下电绝缘；和源极电极，与所述漂移半导体部的第1区域上的源极半导体部电连接，在第2栅极电极上，与所述第2栅极电极电绝缘，设置在所述漂移半导体部的第1、第2和第3区域上，
设置连接半导体部，所述连接半导体部具有与所述埋入半导体部相同的导电类型，贯穿所述沟道半导体部，以便电连接所述第2栅极半导体部与所述埋入半导体部，散布在所述漂移半导体部的第2区域上。
31、根据权利要求27～30中任一项所述的纵向结型场效应晶体管，其特征在于：
还备有第1半导体部，设置在所述漂移半导体部的第1区域和所述沟道半导体部上，具有与所述源极半导体部的导电类型相同的导电类型，
所述第1半导体部的杂质浓度比所述沟道半导体部的杂质浓度低。
32、根据权利要求27～31中任一项所述的纵向结型场效应晶体管，其特征在于：
在由多个晶体管构成的基本单元或芯片的外周部分，设置所述第1和第2栅极电极的至少一方，作为栅极电极。
33、根据权利要求6所述的纵向结型场效应晶体管，其特征在于：
在由多个晶体管构成的基本单元或芯片的外周部分，通过所述源极电极电连接所述第1栅极半导体部与所述源极半导体部。
34、根据权利要求28～33中任一项所述的纵向结型场效应晶体管，其特征在于：
设置所述第2栅极半导体部与所述沟道半导体部，以构成异型结。
35、根据权利要求27～34中任一项所述的纵向结型场效应晶体管，其特征在于：
设置在所述漂移半导体部的第2区域上的所述沟道半导体部的厚度，比设置在所述漂移半导体部的第1区域上的所述埋入半导体部与所述源极半导体部的间隔小。
36、根据权利要求27～35中任一项所述的纵向结型场效应晶体管，其特征在于：
确定设置在所述漂移半导体部的第2区域上的所述沟道半导体部的厚度，以使该纵向结型场效应晶体管显示常断开特性。
37、根据权利要求27～36中任一项所述的纵向结型场效应晶体管，其特征在于：
所述沟道半导体部具有交互层叠低浓度层与高浓度层的结构。
38、根据权利要求27～37中任一项所述的纵向结型场效应晶体管，其特征在于：
所述漂移半导体部具有：导电半导体区域，沿与所述漏极半导体部的主面交叉的基准面延伸，具有与所述漏极半导体部的导电类型相同的导电类型，从所述漂移半导体部的第3区域电连接到所述沟道半导体部上；和
非导电半导体区域，邻接所述导电半导体区域设置，具有与所述漏极半导体部的导电类型相反的导电类型，电连接于所述埋入半导体部上，
所述导电半导体区域与所述非导电半导体区域形成于与所述漂移半导体部的第1至第4区域排列的方向相同的方向上。
39、根据权利要求27～37中任一项所述的纵向结型场效应晶体管，其特征在于：
所述漂移半导体部具有：导电半导体区域，沿与所述漏极半导体部的主面交叉的基准面延伸，具有与所述漏极半导体部的导电类型相同的导电类型，从所述漂移半导体部的第3区域电连接到所述沟道半导体部上；和
非导电半导体区域，邻接所述导电半导体区域设置，具有与所述漏极半导体部的导电类型相反的导电类型，电连接于所述埋入半导体部上，
所述导电半导体区域与所述非导电半导体区域形成于与所述漂移半导体部的第1至第4区域排列的方向交叉的方向上。
40、根据权利要求27～39中任一项所述的纵向结型场效应晶体管，其特征在于：
所述漏极半导体部、所述漂移半导体部、所述第1栅极半导体部、所述沟道半导体部由作为宽禁带宽度半导体材料的SiC或GaN形成。
41、一种纵向结型场效应晶体管的制造方法，包含如下工序：
在第1导电型基板上形成具有第1、第2、第3和第4区域的漂移半导体层；
向所述漂移半导体层的第1、第2和第4区域中，导入导电类型与所述漂移半导体层的导电类型相反的杂质，形成埋入半导体部；
在所述埋入半导体部和所述漂移半导体层上，形成具有与所述埋入半导体部的导电类型相反的导电类型的沟道半导体部；
在所述漂移半导体层的第1区域上，形成源极半导体部；
向所述漂移半导体层的第4区域上的一部分导入导电类型与所述埋入半导体部的导电类型相同的杂质，形成第1栅极半导体部；
形成电连接于所述第1栅极半导体部的第1栅极电极；
形成与所述第1栅极电极电绝缘的层间膜；和
在所述层间膜上，形成与源极半导体部电连接的源极电极。
42、根据权利要求41所述的纵向结型场效应晶体管的制造方法，其特征在于：
在形成所述第1栅极半导体部的工序之前，还包含如下工序，向所述漂移半导体层的第2区域或第2和第3区域中，导入导电类型与所述第1栅极半导体部的导电类型相同的杂质，形成第2栅极半导体部，
用形成所述第1栅极电极的工序来形成与所述第2栅极半导体部电连接的第2栅极电极。
43、一种纵向结型场效应晶体管的制造方法，包含如下工序：
在第1导电型基板上形成具有第1、第2、第3和第4区域的漂移半导体层；
向所述漂移半导体层的第1、第2和第4区域中，导入导电类型与所述漂移半导体层的导电类型相反的杂质，形成埋入半导体部；
在所述埋入半导体部和所述漂移半导体层上，形成具有与所述埋入半导体部的导电类型相反的导电类型的沟道半导体部；
在所述漂移半导体层的第1区域上，形成源极半导体部；
向所述漂移半导体层的第2区域或第2和第3区域中，导入导电类型与所述埋入半导体部的导电类型相同的杂质，形成第2栅极半导体部；
向所述漂移半导体层的第4区域上的一部分导入导电类型与所述埋入半导体部的导电类型相同的杂质，形成第1栅极半导体部；
形成电连接于所述第2栅极半导体部的第2栅极电极；
形成源极电极，对设置在所述漂移半导体层的第1区域和所述沟道半导体部上、导电类型与所述源极半导体部的导电类型相同的第1半导体部、和所述源极半导体部进行电连接。
44、一种纵向结型场效应晶体管的制造方法，包含如下工序：
在第1导电型基板上形成具有第1、第2、第3和第4区域的漂移半导体层；
向所述漂移半导体层的第1、第2和第4区域中，导入导电类型与所述漂移半导体层的导电类型相反的杂质，形成埋入半导体部；
在所述埋入半导体部和所述漂移半导体层上，形成具有与所述埋入半导体部的导电类型相反的导电类型的沟道半导体部；
在所述漂移半导体层的第1区域上，形成源极半导体部；
向所述漂移半导体层的第2区域或第2和第3区域中，导入导电类型与所述埋入半导体部的导电类型相同的杂质，形成第2栅极半导体部；
向所述漂移半导体层的第2区域上的一部分导入导电类型与所述埋入半导体部的导电类型相同的杂质，以散布的状态形成连接所述第2栅极半导体部与所述埋入半导体部的连接半导体部；和
形成电连接于所述第2栅极半导体部的第2栅极电极。
45、根据权利要求41～44中任一项所述的纵向结型场效应晶体管的制造方法，其特征在于：
在形成所述源极半导体部的工序之前，还包含在所述沟道半导体部上形成导电类型与所述源极半导体部的导电类型相同的第1半导体部的工序，
所述第1半导体部的杂质浓度比所述沟道半导体部的杂质浓度低。
46、根据权利要求41、43、44中任一项所述的纵向结型场效应晶体管的制造方法，其特征在于：
在形成所述漂移半导体层的工序中，形成导电类型与漏极半导体部相同的导电半导体层，在所述导电半导体层内形成导电类型与所述导电半导体层相反的非导电半导体层，并形成所述漂移半导体层，使所述导电半导体层与所述沟道半导体部电连接。
47、根据权利要求41、43、44中任一项所述的纵向结型场效应晶体管的制造方法，其特征在于：
在形成所述漂移半导体层的工序中，形成导电类型与所述漂移半导体部相反的非导电半导体层，在所述非导电半导体层内形成导电类型与所述非导电半导体层相反的导电半导体层，并形成所述漂移半导体层，使所述导电半导体层与所述沟道半导体部电连接。
CNB038154064A 2002-07-24 2003-07-24 纵向结型场效应晶体管及其制造方法 Expired - Fee Related CN100349270C (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2002215804A JP4122880B2 (ja) 2002-07-24 2002-07-24 縦型接合型電界効果トランジスタ
JP215804/2002 2002-07-24
JP2002235045A JP4045893B2 (ja) 2002-08-12 2002-08-12 縦型接合型電界効果トランジスタ
JP235045/2002 2002-08-12
PCT/JP2003/009412 WO2004010489A1 (ja) 2002-07-24 2003-07-24 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法

Publications (2)

Publication Number Publication Date
CN1666325A true CN1666325A (zh) 2005-09-07
CN100349270C CN100349270C (zh) 2007-11-14

Family

ID=30772252

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038154064A Expired - Fee Related CN100349270C (zh) 2002-07-24 2003-07-24 纵向结型场效应晶体管及其制造方法

Country Status (7)

Country Link
US (2) US7282760B2 (zh)
EP (4) EP2367205A3 (zh)
JP (1) JP4122880B2 (zh)
KR (1) KR100678251B1 (zh)
CN (1) CN100349270C (zh)
TW (1) TWI288480B (zh)
WO (1) WO2004010489A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544091A (zh) * 2010-12-17 2012-07-04 浙江大学 新型碳化硅mosfet
CN103165443A (zh) * 2011-12-16 2013-06-19 上海华虹Nec电子有限公司 一种绝缘栅晶体管器件及其制造工艺方法
CN103858236A (zh) * 2011-08-04 2014-06-11 阿沃吉有限公司 利用再生长栅极的GaN垂直JFET的方法和系统
CN104183645A (zh) * 2013-05-27 2014-12-03 瑞萨电子株式会社 垂直沟道式结型SiC功率FET及其制造方法
CN104916705A (zh) * 2014-03-13 2015-09-16 英飞凌科技股份有限公司 Jfet及其制造方法
CN112289855A (zh) * 2020-11-10 2021-01-29 芜湖启源微电子科技合伙企业(有限合伙) 一种结型场效应晶体管器件及其制备方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642566B2 (en) * 2006-06-12 2010-01-05 Dsm Solutions, Inc. Scalable process and structure of JFET for small and decreasing line widths
DE10317383B4 (de) * 2003-04-15 2008-10-16 Infineon Technologies Ag Sperrschicht-Feldeffekttransistor (JFET) mit Kompensationsgebiet und Feldplatte
JP2006114886A (ja) * 2004-09-14 2006-04-27 Showa Denko Kk ｎ型ＩＩＩ族窒化物半導体積層構造体
TWI278090B (en) 2004-10-21 2007-04-01 Int Rectifier Corp Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
US7834376B2 (en) * 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
US7588961B2 (en) * 2005-03-30 2009-09-15 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP4903439B2 (ja) * 2005-05-31 2012-03-28 株式会社東芝 電界効果トランジスタ
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7372087B2 (en) * 2006-06-01 2008-05-13 Northrop Grumman Corporation Semiconductor structure for use in a static induction transistor having improved gate-to-drain breakdown voltage
US9627552B2 (en) 2006-07-31 2017-04-18 Vishay-Siliconix Molybdenum barrier metal for SiC Schottky diode and process of manufacture
JP2009252889A (ja) * 2008-04-03 2009-10-29 Nec Electronics Corp サージ保護素子
US7977713B2 (en) * 2008-05-08 2011-07-12 Semisouth Laboratories, Inc. Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
US8102012B2 (en) * 2009-04-17 2012-01-24 Infineon Technologies Austria Ag Transistor component having a shielding structure
US8058674B2 (en) * 2009-10-07 2011-11-15 Moxtek, Inc. Alternate 4-terminal JFET geometry to reduce gate to source capacitance
JP2013530527A (ja) 2010-05-25 2013-07-25 エスエス エスシー アイピー、エルエルシー 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法
CN102412295A (zh) * 2010-09-21 2012-04-11 株式会社东芝 半导体装置及其制造方法
TWI552345B (zh) * 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012102183A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012102182A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9691772B2 (en) 2011-03-03 2017-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including memory cell which includes transistor and capacitor
US9099437B2 (en) 2011-03-08 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5933300B2 (ja) 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
WO2012131768A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
US8969912B2 (en) 2011-08-04 2015-03-03 Avogy, Inc. Method and system for a GaN vertical JFET utilizing a regrown channel
US9006800B2 (en) 2011-12-14 2015-04-14 Avogy, Inc. Ingan ohmic source contacts for vertical power devices
JP2013219207A (ja) * 2012-04-10 2013-10-24 Sumitomo Electric Ind Ltd 電力用半導体装置およびその製造方法
US8981432B2 (en) 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
US20140055901A1 (en) * 2012-08-25 2014-02-27 North Carolina State University Solid state fault isolation devices and methods
KR20140067524A (ko) * 2012-11-26 2014-06-05 삼성전자주식회사 파워소자의 웨이퍼 레벨 패키징 방법
CN105190852B (zh) * 2013-03-15 2018-09-11 美国联合碳化硅公司 改进的vjfet器件
US9647125B2 (en) 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9425327B2 (en) * 2013-11-18 2016-08-23 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
US9548399B2 (en) * 2013-11-18 2017-01-17 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
JP2016032014A (ja) * 2014-07-29 2016-03-07 日本電信電話株式会社 窒化物半導体装置の製造方法
US10396215B2 (en) 2015-03-10 2019-08-27 United Silicon Carbide, Inc. Trench vertical JFET with improved threshold voltage control
JP6509621B2 (ja) * 2015-04-22 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US9653618B1 (en) 2015-10-21 2017-05-16 United Silicon Carbide, Inc. Planar triple-implanted JFET
US10446695B2 (en) * 2015-10-21 2019-10-15 United Silicone Carbide, Inc. Planar multi-implanted JFET
US10276667B1 (en) * 2018-05-31 2019-04-30 Silanna Asia Pte Ltd High voltage breakdown tapered vertical conduction junction transistor
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
WO2021090944A1 (ja) * 2019-11-08 2021-05-14 新日本無線株式会社 半導体装置

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51135381A (en) * 1975-05-19 1976-11-24 Matsushita Electronics Corp Semiconductor device and its manufacturing method
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4454523A (en) * 1981-03-30 1984-06-12 Siliconix Incorporated High voltage field effect transistor
JPS59150474A (ja) * 1983-02-04 1984-08-28 Toshiba Corp 半導体装置
JPS6038885A (ja) * 1983-08-11 1985-02-28 Nippon Telegr & Teleph Corp <Ntt> 縦形電界効果トランジスタ及びその製法
JPH01286367A (ja) * 1988-05-12 1989-11-17 Nec Corp 縦型電界効果トランジスタ
JPH04276664A (ja) * 1991-03-04 1992-10-01 Toyota Central Res & Dev Lab Inc 静電誘導形半導体装置
JPH06310536A (ja) * 1993-02-22 1994-11-04 Sumitomo Electric Ind Ltd 電界効果トランジスタおよびその製造方法
US5723890A (en) * 1994-01-07 1998-03-03 Fuji Electric Co., Ltd. MOS type semiconductor device
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
DE19548443A1 (de) * 1995-12-22 1997-06-26 Siemens Ag Halbleiteranordnung zur Strombegrenzung
JP3426928B2 (ja) * 1996-09-18 2003-07-14 株式会社東芝 電力用半導体装置
US5714777A (en) * 1997-02-19 1998-02-03 International Business Machines Corporation Si/SiGe vertical junction field effect transistor
JP3641547B2 (ja) * 1998-03-25 2005-04-20 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
DE19925233A1 (de) * 1998-06-08 1999-12-09 Siemens Ag Halbleiteranordnung mit ohmscher Kontaktierung und Verfahren zur Kontaktierung einer Halbleiteranordnung
US6281521B1 (en) * 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
EP0981166A3 (en) * 1998-08-17 2000-04-19 ELMOS Semiconductor AG JFET transistor
DE19842488A1 (de) * 1998-09-16 2000-03-30 Siemens Ag Halbleitervorrichtung und Halbleiterstruktur mit Kontaktierung
DE19943785A1 (de) * 1998-09-25 2000-03-30 Siemens Ag Elektronische Schalteinrichtung mit mindestens zwei Halbleiterbauelementen
JP4017763B2 (ja) * 1998-09-30 2007-12-05 株式会社ルネサステクノロジ 静電誘導トランジスタ
JP3433211B2 (ja) 1998-10-02 2003-08-04 本田技研工業株式会社 ハイブリッド車両の制御装置
JP3616263B2 (ja) * 1998-11-05 2005-02-02 株式会社ルネサステクノロジ 静電誘導トランジスタ
JP3666280B2 (ja) * 1999-01-20 2005-06-29 富士電機ホールディングス株式会社 炭化けい素縦形ｆｅｔおよびその製造方法
JP3921862B2 (ja) * 1999-02-05 2007-05-30 富士電機ホールディングス株式会社 炭化けい素縦形ｆｅｔの製造方法
JP3706267B2 (ja) * 1999-03-03 2005-10-12 関西電力株式会社 電圧制御型半導体装置とその製法及びそれを用いた電力変換装置
JP2000269518A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 電力用半導体素子及び半導体層の形成方法
JP3356162B2 (ja) * 1999-10-19 2002-12-09 株式会社デンソー 半導体装置及びその製造方法
JP4450122B2 (ja) * 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
JP3284120B2 (ja) * 2000-01-12 2002-05-20 株式会社日立製作所 静電誘導トランジスタ
JP3338683B2 (ja) * 2000-01-12 2002-10-28 株式会社日立製作所 炭化珪素半導体装置およびそれを用いた電力変換器
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
JP3812421B2 (ja) * 2001-06-14 2006-08-23 住友電気工業株式会社 横型接合型電界効果トランジスタ
JP4421144B2 (ja) * 2001-06-29 2010-02-24 株式会社東芝 半導体装置
US6841812B2 (en) * 2001-11-09 2005-01-11 United Silicon Carbide, Inc. Double-gated vertical junction field effect power transistor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544091A (zh) * 2010-12-17 2012-07-04 浙江大学 新型碳化硅mosfet
CN103858236A (zh) * 2011-08-04 2014-06-11 阿沃吉有限公司 利用再生长栅极的GaN垂直JFET的方法和系统
CN103165443A (zh) * 2011-12-16 2013-06-19 上海华虹Nec电子有限公司 一种绝缘栅晶体管器件及其制造工艺方法
CN104183645A (zh) * 2013-05-27 2014-12-03 瑞萨电子株式会社 垂直沟道式结型SiC功率FET及其制造方法
CN104183645B (zh) * 2013-05-27 2018-12-04 瑞萨电子株式会社 垂直沟道式结型SiC功率FET及其制造方法
CN104916705A (zh) * 2014-03-13 2015-09-16 英飞凌科技股份有限公司 Jfet及其制造方法
CN112289855A (zh) * 2020-11-10 2021-01-29 芜湖启源微电子科技合伙企业(有限合伙) 一种结型场效应晶体管器件及其制备方法

Also Published As

Publication number Publication date
EP2367205A3 (en) 2012-03-28
JP2004063507A (ja) 2004-02-26
EP1542270A4 (en) 2009-07-22
EP1542270A1 (en) 2005-06-15
US7282760B2 (en) 2007-10-16
EP2378560A3 (en) 2012-04-18
US7750377B2 (en) 2010-07-06
WO2004010489A1 (ja) 2004-01-29
EP2378546A2 (en) 2011-10-19
TWI288480B (en) 2007-10-11
US20050230715A1 (en) 2005-10-20
US20070278540A1 (en) 2007-12-06
CN100349270C (zh) 2007-11-14
TW200403850A (en) 2004-03-01
KR100678251B1 (ko) 2007-02-02
JP4122880B2 (ja) 2008-07-23
EP2378560A2 (en) 2011-10-19
EP2367205A2 (en) 2011-09-21
EP2378546A3 (en) 2013-03-06
KR20050021471A (ko) 2005-03-07

Similar Documents

Publication Publication Date Title
CN1666325A (zh) 纵向结型场效应晶体管及其制造方法
CN1231978C (zh) 绝缘栅型半导体装置
CN1277317C (zh) 功率半导体装置及功率半导体装置的制造方法
CN1187839C (zh) 半导体装置
CN1135626C (zh) 半导体器件及其制造方法
CN1236499C (zh) 半导体器件
CN1260776C (zh) 半导体衬底、半导体元件及其制造方法
CN1445838A (zh) 半导体器件及其制造方法
CN1268003C (zh) 半导体器件及其制造方法
CN1917231A (zh) 欧姆电极及制造方法、场效应晶体管及制造方法与半导体装置
CN1790743A (zh) 晶体管及其制造方法
CN1405897A (zh) 具有resurf层的功率用半导体器件
CN1574353A (zh) 半导体器件及其制造方法
CN1828902A (zh) 半导体器件和用于制造该半导体器件的方法
CN1153319C (zh) 半导体激光器
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1505839A (zh) 半导体器件
CN1812108A (zh) 半导体装置
CN1499644A (zh) 电力半导体器件
CN1669148A (zh) 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置
CN1402356A (zh) 纵向结构的半导体器件
CN1218399C (zh) 绝缘栅双极晶体管
CN1508846A (zh) 半导体器件及其制作方法
CN1620730A (zh) 横型接合型场效应晶体管及其制造方法
CN1767211A (zh) 具有resurf层的功率用半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071114

Termination date: 20140724

EXPY Termination of patent right or utility model