CN1812108A - 半导体装置 - Google Patents

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松本拓治
前田茂伸
岩松俊明
一法师隆史
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Mitsubishi Electric Corp
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Abstract

本发明的目的是得到能以良好的稳定性固定由部分隔离区进行了元件隔离的元件形成区中的体区的电位的SOI(绝缘体上的硅)结构的半导体装置。解决方法是在由部分氧化膜(31)进行了元件隔离的元件形成区中形成由源区(51)、漏区(61)和H栅电极(71)构成的MOS晶体管。在H栅电极(71)中，利用左右(图中上下)的“I”，导电性地隔离在源区(51)和漏区(61)上在栅宽W方向上邻接地形成的体区(13)与漏区(61)和源区(51)，中央的“－”起到原来的MOS晶体管的栅电极的功能。

Description

半导体装置
本申请是申请号为200510052500.0、申请日为2001年12月14日、分案提交日为2005年2月24日、发明名称为“半导体装置”的发明专利申请的分案申请。
该200510052500.0号申请又是申请号为01143820.7、申请日为2001年12月14日、发明名称为“半导体装置及其制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及SOI(绝缘体上的硅)结构的半导体装置。
背景技术
被称为SOI器件的半导体装置作为高速、低功耗的器件，最近越来越引人注目。
在SOI层与硅衬底之间夹入埋入氧化膜的SOI结构的SOI衬底中制造该SOI器件。特别是，使作为上层硅层的SOI层薄膜化(～约几微米)了的SOI器件被称为薄膜SOI器件而引人注目，预期可应用于携带装置用LSI等中。迄今为止，利用贯通SOI层的Si(硅)而到达埋入氧化膜而形成的元件隔离用氧化膜对SOI元件(SOI结构的SOI层中形成的(半导体)元件)进行了完全隔离。
由于该完全隔离技术将元件与其它元件进行了完全的导电性的绝缘，故具有无“锁定”(不产生“锁定”(latchup))、抗噪声性能强等的特长。但是，由于晶体管在导电性地浮置(floating)状态下工作，故存在下述问题：或是在延迟时间方面产生了频率依存性，或是产生了在漏电流-漏电压特性中产生凸峰(hump)的弯折(kink)效应等的衬底浮置效应。为了抑制该衬底浮置效应，下述的部分隔离技术是有效的：以不与埋入氧化膜相接的方式在上层部中形成隔离氧化膜(部分氧化膜)，与下层部的SOI层的一部分一起构成部分隔离区，通过在用部分隔离区进行了元件隔离的区域中设置的体区上设置体端子，经部分氧化膜下的SOI层可固定衬底电位(体电位)。但是，存在在该部分隔离技术中丧失作为完全隔离技术的优点的无“锁定”这样的优点的问题。
因此，开发了将两者的优点结合起来的部分隔离及完全隔离合并使用技术。在部分隔离及完全隔离合并使用技术中，部分隔离及完全隔离合并使用的槽深度不同。因此，在淀积隔离氧化膜的氧化膜后的CMP处理后，槽深度深的完全隔离部分与部分隔离部分相比，产生凹坑(dishing)。因而，存在在栅氧化膜的可靠性方面重要的隔离边缘的形状在部分隔离和完全隔离中不同的问题。此外，在合并使用的工艺中，由于完全隔离的隔离边缘低，故存在边缘部分的MOS晶体管的阈值电压局部地下降、可能导致漏泄电流增加的问题。
此外，在现有的器件中，由于离体端子的距离在各个晶体管中不同，故存在体电阻发生离散性、漏泄电流发生离散性的问题。
另外，存在即使利用经部分氧化膜下的SOI层来固定体电位的部分隔离技术也不能说能以良好的稳定性固定体电位的问题。
发明内容
本发明是为了解决上述问题而进行的，其目的在于得到能进行在利用部分隔离区进行了元件隔离的元件形成区中的体区的稳定性良好的体电位固定的SOI结构的半导体装置、在进行了部分隔离或部分隔离及完全隔离合并使用时可构成高功能的半导体集成电路的半导体装置及其制造方法。
本发明提供了一种一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含：第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上，具有使栅氧化膜介于中间而形成的栅电极主要部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；第2导电型的第2体电位设定区，被上述源区所夹着而配置，与上述体区主要部连接。
本发明还提供了一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含：第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上具有经栅氧化膜形成的栅电极主要部、和从上述栅电极主要部的端部在上述MOS晶体管的栅长方向上伸展的栅电极延伸部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；第2导电型的第2体电位设定区，夹着上述栅电极延伸部，位于与上述体区主要部相反一侧；第2导电型的第1半导体区，位于上述栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
本发明还提供了一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含：第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上，具有经栅氧化膜形成的栅电极主要部和从上述栅电极主要部的一端在上述MOS晶体管的栅长方向上伸展的第1栅电极延伸部、和从上述栅电极主要部的另一端在上述MOS晶体管的栅长方向上延伸的第2栅电极延伸部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体电位设定区，夹着上述第1栅极延伸部，位于与上述体区主要部相反一侧；第2导电型的第2体电位设定区，夹着上述第2栅电极延伸部，位于与上述体区主要部相反一侧，第2导电型的第3体电位设定区，为上述源区所夹着而配设，与上述体区主要部连接；第2导电型的第1半导体区，位于上述第1栅电极延伸部之下，连接上述体区主要部和上述第1体电位设定区；第2导电型的第2半导体区，位于上述第2栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
本发明还提供了一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含：第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上具有经栅氧化膜形成的栅电极主要部、和从上述栅电极主要部的端部在上述MOS晶体管的栅长方向上伸展的栅电极延伸部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；第2导电型的第2体电位设定区，夹着上述栅电极延伸部，位于与上述体区主要部相反一侧；第2导电型的第3体电位设定区，被上述源区所夹着而配设，与上述体区主要部连接；第2导电型的第1半导体区，位于上述栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
本发明还提供了一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：MOS晶体管，设置在上述SOI层的元件形成区中；以及部分隔离区，设置在上述SOI层中，上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，上述MOS晶体管包含：第1导电型的源和漏区，分别在上述SOI层内有选择地形成；栅电极，在上述源和漏区间的上述SOI层的区域上，具有使栅氧化膜介于中间而形成的栅电极主要部和从上述栅电极主要部的一端在上述MOS晶体管的栅长方向上伸展的第1栅电极延伸部、从上述栅电极主要部的另一端在上述MOS晶体管的栅长方向上延伸的第2栅电极延伸部、从上述第1栅电极延伸部和上述第2栅电极延伸部之间的上述栅电极主要部分在源区方向上延伸而形成的上述第1栅电极延伸部侧的第3栅电极延伸部、和上述第2栅电极延伸部侧的第4栅电极延伸部；以及体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；第2导电型的第1体电位设定区，夹着上述第1栅极延伸部，位于与上述体区主要部相反一侧；第2导电型的第2体电位设定区，夹着上述第2栅电极延伸部，位于与上述体区主要部相反一侧，第2导电型的第3体电位设定区，被上述第3栅电极延伸部和第4栅电极延伸部所夹着而配设，与上述体区主要部连接；第2导电型的第1半导体区，位于上述第1栅电极延伸部之下，连接上述体区主要部和上述第1体电位设定区；第2导电型的第2半导体区，位于上述第2栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
附图说明
图1是示出现有的PDSOI-MOSFET的一例的剖面图。
图2是示出现有的PDSOI-MOSFET的一例的平面图。
图3是示出作为本发明的实施例1(第1形态)的半导体装置的平面结构的平面图。
图4是示出图3的A2-A2剖面的剖面图。
图5是示出图3的B1-B1剖面的剖面图。
图6是示出实施例1的第2形态的剖面图。
图7是示出实施例1的第3形态的剖面图。
图8是示出实施例1的第4形态的剖面图。
图9是作为本发明的实施例2的半导体装置的平面结构的平面图。
图10是示出作为本发明的实施例3的半导体装置的平面结构的平面图。
图11是示出图10的A4-A4剖面的剖面图。
图12是示出图11的A5-A5剖面的剖面图。
图13是示出作为本发明的实施例4的第1形态的半导体装置的平面结构的平面图。
图14是示出作为本发明的实施例4的第2形态的半导体装置的平面结构的平面图。
图15是示出作为本发明的实施例4的第3形态的半导体装置的平面结构的平面图。
图16是示出PDSOI-MOSFET的类型5(其1)的平面结构的平面图。
图17是示出PDSOI-MOSFET的类型5(其2)的平面结构的平面图。
图18是示出类型A的PDSOI-MOSFET的剖面结构的剖面图。
图19是示出类型A的PDSOI-MOSFET的平面结构的平面图。
图20是示出类型B的PDSOI-MOSFET的平面结构的平面图。
图21是示出类型D的PDSOI-MOSFET的平面结构的平面图。
图22是概念性地示出实施例6的半导体装置的平面结构的说明图。
图23是示出实施例6的半导体装置的应用例1的电路图。
图24是示出实施例6的半导体装置的应用例2的电路图。
图25是示出被完全隔离了的FDSOI-MOSFET的结构的剖面图。
图26是示出作为本发明的实施例7的第1形态的半导体装置的电阻元件形成区的剖面图。
图27是示出实施例7的第1形态的平面图。
图28是示出一般的电阻元件形成区的剖面图。
图29是示出作为实施例7的第2形态的半导体装置的电阻元件形成区的剖面图。
图30是示出作为实施例7的第3形态的半导体装置的电阻元件形成区的剖面图。
图31是示出6晶体管CMOS结构的SRAM单元的电路图。
图32是示出实现图31中的SRAM单元用的布局结构的平面图。
图33是示出高电阻负载型的SRAM单元的电路图。
图34是示出实现图33中的SRAM单元用的布局结构的平面图。
图35是示出一般的H栅电极的平面图。
图36是作为本发明的实施例8的半导体装置的平面结构的平面图。
图37是示出图36的D1-D1剖面的剖面图。
图38是示出部分隔离流程的剖面图。
图39是示出部分隔离流程的剖面图。
图40是示出部分隔离流程的剖面图。
图41是示出部分隔离流程的剖面图。
图42是示出部分隔离流程的剖面图。
图43是示出部分隔离流程的剖面图。
图44是示出部分隔离流程的剖面图。
图45是示出部分隔离流程的剖面图。
图46是示出部分隔离流程的剖面图。
图47是示出部分隔离流程的剖面图。
图48是示出部分隔离流程的剖面图。
图49是示出部分隔离流程的剖面图。
图50是示出部分隔离流程的剖面图。
图51是示出部分隔离流程的剖面图。
图52是示出部分隔离流程的剖面图。
图53是示出完全隔离流程的剖面图。
图54是示出完全隔离流程的剖面图。
图55是示出完全隔离流程的剖面图。
图56是示出完全隔离流程的剖面图。
图57是示出完全隔离流程的剖面图。
图58是示出栅电极用的多晶硅层的形成时的部分隔离区周边区域的剖面图。
图59是示出栅电极用的多晶硅层的形成时的部分隔离区周边区域的剖面图。
具体实施方式
(技术背景)
部分隔离技术的优点是通过能从外部设定由部分隔离区设置在元件形成区外的体区的电位、能经部分氧化膜下的SOI层来固定衬底电位，但该优点对于高耐压元件或需要高的热载流子的可靠性的器件来说，不一定是充分的。这是因为，由于因部分氧化膜正下方的SOI层的膜厚薄而存在有限的体电阻，故也有产生了弯折的情况。由于这一点，即使在部分隔离技术中，也有热载流子的可靠性、延迟时间的频率依存性不一定充分的技术背景。
因此，在部分隔离技术或部分隔离及完全隔离合并使用技术中，为了防止因隔离边缘不同而引起的栅氧化膜可靠性的下降，通过在特别需要可靠性的部分上使用后述的H栅电极或T栅电极，可使体电位固定的可靠性提高、同时可抑制边缘漏泄电流的增加。
(单一种类的晶体管)
在具有体端子的部分隔离中，通过采用使用了以后详细地叙述的H栅电极、T栅电极和源系(source tie)结构中的一种结构的单一种类的晶体管，可进一步提高固定体电位的稳定性，可进一步解决热载流子、延迟时间的频率依存性的问题。但是，由于这样的方法使电路的速度下降，故希望在需要高速性的部分上使用现有的器件(使用通常结构的栅电极的器件等)。
(多种晶体管的组合)
此外，如果部分地不设置体端子、使晶体管在浮置状态下工作，则由于能降低阈值电压，故可制造漏电流大的晶体管。因而，通过与由体端子得到的体固定结构的晶体管一起、在电路内混入体浮置结构的晶体管，可制造高速、低功耗的电路。
此外，在部分隔离技术中，通过在各自的晶体管中使用设置体端子的H栅电极、T栅电极或源系结构，可抑制因离体端子的距离的不同引起的阈值离散性。此外，如果使用不采用体端子的浮置结构，则当然可抑制因体电阻引起的阈值离散性，这一点是明白的。但是，在浮置结构中，存在阈值电压有频率依存性的缺点。
这样，通过使具有各种各样的特长的多种晶体管组合在一起，在设计上可提供高功能的器件。
<实施例1>
(现有的PDSOI-MOSFET)
图1是示出作为现有的MOS晶体管的一种的PD(部分耗尽)SOI-MOSFET的一例的剖面图，图2是示出现有的PDSOI-MOSFET的平面图。图2的A1～A1剖面相当于图1。
PDSOI-MOSFET如图1中所示，具有栅电极7正下方的耗尽层90不到达埋入氧化膜2的特征。由于该特征的缘故，PDSOI-MOSFET在阈值电压的控制性方面良好。
如图1和图2中所示，通过在半导体衬底(未图示)上形成的埋入氧化膜2上形成SOI层4，施行了SOI结构的SOI衬底。利用由部分氧化膜31和部分氧化膜31下的p阱区11构成的部分隔离区，对SOI层4进行元件隔离。
在SOI层4中有选择地形成的源区51和漏区61分别以从SOI层4的表面到达背面(埋入氧化膜2的表面)的深度被形成。
在源区51、漏区61间的SOI层4上形成栅氧化膜5，在栅氧化膜5上形成栅电极7。此外，在栅电极7的侧面上形成侧壁6。而且，在源区51和漏区61上分别设置源端子26和漏端子27。
此外，用部分氧化膜31和其下方的p阱区11进行元件隔离，在从SOI层4的表面到背面形成体区10。体区10经p阱区11与栅电极7下的SOI层4、即体区主要部导电性地连接。
因而，对在该体区10上设置的体端子25供给规定的电位，通过进行图1的部分隔离及完全隔离合并使用的体固定(固定作为栅氧化膜5下的SOI层4的沟道电位)，可抑制上述的浮置效应。
(实施例1的PDSOI-MOSFET)
图3是示出作为本发明的实施例1的半导体装置的平面结构的平面图，图4是示出图3的A2-A2剖面的剖面图，图5是示出图3的B1-B1剖面的剖面图。
实施例1的半导体装置是在被部分隔离了的SOI层中设置的、由具有H栅电极的PDSOI-MOSFET进行了体固定的半导体装置。
如图3中所示，H栅电极71中，利用左右(图中上下)的“I”(栅延伸区、第1和第2体区源、漏邻接部)，导电性地隔离在源区51和漏区61上在栅宽W方向上邻接地形成的体区13与漏区61和源区51，中央的“-”起到原来的MOS晶体管的栅电极的功能。再有，在H栅电极71的左右(图中上下)的“I”的下方经绝缘膜形成了p-的体区。
而且，如图3和图5中所示，从作为H栅电极71的栅电极主要部下的SOI层4的体区主要部起，在沿栅长方向的第1方向和其相反的第2方向上延伸、而且在栅宽方向上邻接地形成2个体区13、13(第1和第2体区源、漏邻接部)。
因而，利用H栅电极71的左右的“I”，导电性地隔断源区51和漏区61与体区13、13，不会将从体端子28得到的体电位直接传递到漏区61、源区51上。
在SOI层4中有选择地形成的源区51和漏区61分别以从SOI层4的表面到达背面的深度被形成。
在源区51、漏区61间的SOI层4上形成栅氧化膜5，在栅氧化膜5上形成H栅电极71的中央的“-”部，在H栅电极71的侧面上形成侧壁6。而且，在源区51和漏区61上分别设置源端子26和漏端子27(在图4中，省略图示)。
此外，从SOI层4的表面到背面形成用部分氧化膜31和其下方的p阱区11的部分隔离区进行了元件隔离的体区10。体区10经p阱区11与H栅电极71下的SOI层4、即体区主要部导电性地连接。
再者，如上所述，与作为栅氧化膜5下的SOI层4的体区主要部(沟道区)邻接地形成了体区13。
因而，除了在体区10上设置的体端子25外，由于通过对在体区13上设置的体端子28供给规定的电位，可进行实施例的PDSOI-MOSFET的体固定，故可稳定地进行作为体区主要部的电位的体电位固定，可大幅度地抑制浮置效应。
这样的结构的实施例1的PDSOI-MOSFET具有H栅电极71的中央的“-”部的正下方的耗尽层90不到达埋入氧化膜2的特征。由于该特征的缘故，PDSOI-MOSFET在阈值电压的控制性方面良好。
因而，在实施例1的半导体装置中，通过作成H栅电极结构并在PDSOI-MOSFET的形成区域内设置体区13、13，与图1和图2中示出的现有的PDSOI-MOSFET相比，可降低体电阻，可进行稳定性良好的体电位固定。以下，详细地叙述这一点。
在图1和图2中示出的现有的PDSOI-MOSFET中，由于经部分隔离正下方的薄的p阱区11导电性地连接了体端子25与沟道区，故体电阻比较高，晶体管特性随离体端子25的距离容易产生离散性。
与此不同，在实施例1的结构中，除了经部分隔离区(部分氧化膜31和在其下方的p阱区11)设置的体区10上的体端子25外，可在PDSOI-MOSFET形成区内的源区51和漏区61附近形成的体区13上设置体端子28。利用该2种类型的体端子25、28，可降低体电阻的电阻值，可有效地抑制晶体管特性的离散性。
此外，通过降低体电阻，可提高漏击穿电压。相反，在部分氧化膜31下的p阱区11的膜厚与SOI层4的膜厚成比例的情况下，如果设定为相同的体电阻，则通过采用H栅电极结构，可减薄SOI层4的膜厚。
通过减薄SOI层4的膜厚，可减小源、漏的线分量(纵方向的分量)的结电容，具有可实现高速化的可能性。此外，通过作成H栅电极结构，可减小起因于隔离的边缘漏泄(边缘寄生MOS)。此外，可抑制因隔离边缘引起的栅氧化膜可靠性的恶化。再有，在后面详细地叙述起因于隔离的边缘漏泄和栅氧化膜可靠性的恶化。
如果将具有上述的特征的实施例1的PDSOI-MOSFET使用于强烈地要求体电位固定的I/O电路、模拟电路(PLL、读出放大电路)、定时电路、动态电路等，则是特别有效的。
(根据源、漏区的分类)
(第1形态：源区和漏区都直接与埋入氧化膜2相接的结构(在图3～图5中示出的结构))
如图4中所示，由于源区51和漏区61直接与埋入氧化膜2相接，故由体区10上的体端子25得到的体电位的固定效果较弱。
但是，在该第1形态的结构中，由于pn结界面的面积减小了不在源区51和漏区61的底面形成pn结的部分，故可抑制结漏泄。此外，可减小结电容。
(第2形态：源区和漏区不用说、连从源区和漏区延伸的耗尽层也不与埋入氧化膜2相接的结构)
图6是示出实施例1的第2形态的剖面图。再有，图6相当于图3的A2-A2剖面。
如该图中所示，在SOI层4内以不到达埋入氧化膜2的方式形成源区52和漏区62，再者，在通常工作时从源区52和漏区62延伸的耗尽层91也不到达埋入氧化膜2。再有，其它的结构与第1形态相同。
这样，第2形态具有下述优点：由于源区52和漏区62以及从源区52和漏区62延伸的耗尽层91都不到达埋入氧化膜2的缘故，故可谋求降低从体端子25到达沟道区的体电阻R1，使由体电阻25得到的体电位固定效果为最大。但是，存在pn结电容变大的缺点。
(第3形态：漏区没有与埋入氧化膜相接，但从漏区延伸的耗尽层与埋入氧化膜相接的结构)
图7是示出实施例1的第3形态的剖面图。再有，图7相当于图3的A2-A2剖面。
如该图中所示，在SOI层4内以不到达埋入氧化膜2的方式形成源区53和漏区63，但在通常工作时从源区53和漏区63延伸的耗尽层92到达埋入氧化膜2。再有，其它的结构与第1形态相同。
在第3形态中，由于漏区63未与埋入氧化膜2直接相接，故与第1形态相比，具有体电位固定效果。而且，由于耗尽层92与埋入氧化膜2相接，故也可减小pn结电容。该降低pn结电容的优点在从漏区63延伸的耗尽层92在电压0V下与埋入氧化膜2相接的情况下，其效果好。再有，在图7的例子中，虽然来自源区53的耗尽层92也与埋入氧化膜2相接，但在未与埋入氧化膜2相接的结构中也可起到同样的效果。
(第4形态：与源区相比，漏区的形成深度较深，漏区或从漏区延伸的耗尽层与埋入氧化膜相接的非对称结构)
图8是示出实施例1的第4形态的剖面图。再有，图8相当于图3的A2-A2剖面。
如该图中所示，呈现了源区52和从源区52延伸的耗尽层94不到达埋入氧化膜2、而漏区61与埋入氧化膜2直接相接的源、漏非对称结构。再有，其它的结构与第1形态相同。
再有，可作成抗蚀剂掩模分开进行源、漏的离子注入来制造源、漏非对称结构。
在这样的结构的第4形态中，由于源区52的结电容几乎对电路的工作速度没有影响，故即使从源区52延伸的耗尽层94不与埋入氧化膜2相接，也没有不良影响。通过来自源区52的耗尽层94未与埋入氧化膜2相接，从沟道区起可减小源区52附近区域下的体电阻R1S的电阻值。此外，虽然也可用耗尽层94与埋入氧化膜2相接的结构来形成源区，但希望作成耗尽层94不到达埋入氧化膜2的结构，以便能减小pn结界面的面积。
关于漏区61，由于漏区61与埋入氧化膜2相接，故可减小结电容和pn结界面的面积。再者，如果构成为漏区61不与埋入氧化膜2相接、在通常工作时的来自漏区61的耗尽层与埋入氧化膜2相接，则可谋求降低体电阻的电阻值。
<实施例2>
图9是示出作为本发明的实施例2的半导体装置的平面结构的平面图。再有，图9的A3-A3剖面与图4中示出的形状相同，图9的B1-B1剖面除了只在一方形成了体区13外，与图5中示出的形状相同。
如图9中所示，实施例2的PDSOI-MOSFET是采用了T栅电极72来代替实施例1的H栅电极71的结构。即，在实施例1的H栅电极71中，在左右的“I”的附近分别形成了体区13，但在实施例2的T栅电极72中，在一个“I”的附近与H栅电极71同样地形成了体区13。由于其它的结构与实施例1相同，故省略其说明。
因而，实施例2的T栅电极72与实施例1相同，通过利用在2种类型的体区10和13上设置的体端子25和28进行体固定，可降低体电阻的电阻值，可有效地抑制晶体管特性的离散性。
此外，因为实施例2的T栅电极72可减小覆盖有源区(源区51、漏区61等没有形成部分氧化膜31的区域)的边缘的面积，故与H栅电极71相比，可减小栅电容。因此，与实施例1的PDSOI-MOSFET相比，可高速地进行电路工作。
关于隔离边缘的问题，与实施例1相同，即使在具有T栅电极72的实施例2中，也有效果。
因而，如果将实施例2的PDSOI-MOSFET使用于强烈地要求体电位固定的I/O电路、模拟电路(PLL、读出放大器)、定时电路、动态电路等，则是特别有效的。
此外，关于实施例2的结构，根据源、漏区的结位置，可分类为与实施例1相同的第1形态至第4形态。
<实施例3>
图10是示出作为本发明的实施例3的半导体装置的平面结构的平面图。再有，图11是示出图10的A4-A4剖面的剖面图，图12是示出图11的A5-A5剖面的剖面图。
如这些图中所示，实施例3的源区在被分离为2个的源区54之间呈现了由p+区55(体固定用半导体区)构成的源系结构。
此外，分别以从SOI层4的表面到达背面的深度形成源区54、p+区55和漏区61。
在源区54(p+区55)、漏区61间的SOI层4上形成栅氧化膜5，在栅氧化膜5上形成栅电极7，在栅电极7的侧面上形成侧壁6。
此外，用部分氧化膜31和其下方的p阱区11进行元件隔离，在从SOI层4的表面到背面形成体区10。体区10经部分氧化膜31下的p阱区11与栅电极7下的SOI层4、即体区主要部导电性地连接。
这样的实施例3的PDSOI-MOSFET中的源系结构，如图10、图11和图12中所示，在源结区中，可同时固定源和体的电位。具体地说，由于源区的一部分成为p+区55，故通过将源区54和p+区55设定为相同的电位，能以良好的稳定性进行体电位固定。当然，也可进行由体区10得到的体固定。
因而，如果将实施例3的PDSOI-MOSFET使用于强烈地要求体电位固定的I/O电路、模拟电路(PLL、读出放大器)、定时电路、动态电路等，则是特别有效的。
此外，关于实施例3的结构，根据源、漏区的结位置，可分类为与实施例1相同的第1形态至第4形态。
<实施例4>
图13是示出作为本发明的实施例4的第1形态的半导体装置的平面结构的平面图。再有，图13的A6-A6剖面与图11中示出的形状相同，图13的A7-A7剖面与图12中示出的形状相同，图13的B3-B3剖面与图5中示出的形状相同。
实施例4的第1形态是将实施例1的H栅电极71与实施例3的源系结构组合起来的结构，通过合并实施例1和实施例3各自的体电位固定(由体区10、2个体区13和p+区55进行的体电位固定)，可谋求体电位固定的进一步的强化。
图14是示出作为本发明的实施例4的第2形态的半导体装置的平面结构的平面图。再有，图14的A8-A8剖面与图11中示出的形状相同，图14的A9-A9剖面与图12中示出的形状相同。
实施例4的第2形态是将实施例2的T栅电极72与实施例3的源系结构组合起来的结构，通过合并实施例2和实施例3各自的体电位固定(由体区10、1个体区13和p+区55进行的体电位固定)，可谋求体电位固定的进一步的强化。
图15是示出作为本发明的实施例4的第3形态的半导体装置的平面结构的平面图。再有，图15的A10-A10剖面与图11中示出的形状相同，图15的A11-A11剖面与图12中示出的形状相同，图15的B4-B4剖面与图5中示出的形状相同。
实施例4的第3形态是将改进了实施例1的H栅电极71的特殊H栅电极73与实施例3的源系结构组合起来的结构，通过合并实施例1和实施例3各自的体电位固定，可谋求体电位固定的进一步的强化。
再者，在实施例4的第3形态中，特殊H栅电极73利用分离部73a分离源区54与p+区55。
由于实施例3和实施例4的第1和第2形态的栅电极没有相当于分离部73a的部分，故在源区54上形成硅化物区时，源区54与p+区55短路了。因此，不能可逆地利用源和漏的作用。
另一方面，由于在第3形态中存在分离部73a，故即使在源区54上形成硅化物区，由于因分离部73a的缘故，源区54不与p+区55短路，故能可逆地利用源和漏的作用。但是，由于栅电容增加了分离部73a存在的部分，故与第1形态相比，工作速度变慢。再有，在分离部73a的下方经氧化膜形成了p-的体区。
因而，如果将实施例4的第1～第3形态的PDSOI-MOSFET使用于强烈地要求体电位固定的I/O电路、模拟电路(PLL、读出放大器)、定时电路、动态电路等，则是特别有效的。
此外，关于实施例4的结构，根据源、漏区的结位置，可分类为与实施例1相同的第1形态至第4形态。
<实施例5>
实施例1～实施例4分别是具有利用部分隔离区进行元件隔离的单一的PDSOI-MOSFET的半导体装置，但在实施例5中，是具有利用部分隔离区进行元件隔离的多种的PDSOI-MOSFET的半导体装置。以下，列举PDSOI-MOSFET的种类。
类型1：用通常的栅结构(参照图1和图2)进行体电位固定。
类型2：用H栅电极结构进行体电位固定(实施例1)。
类型3：用T栅电极结构进行体电位固定(实施例2)。
类型4：用源系结构进行体电位固定(实施例3)。
再有，有重复类型4与类型2或类型3的情况(实施例4)。
(体浮置类型)
图16是示出PDSOI-MOSFET的类型5(其1)的平面结构的平面图。如该图中所示，不存在体区10和体端子25的PDSOI-MOSFET的体区主要部呈浮置状态。
图17是示出PDSOI-MOSFET的类型5(其2)的平面结构的平面图。如该图中所示，在即使设置体区10但不进行由体端子进行的电位固定的结构中，PDSOI-MOSFET的体区也呈浮置状态。
这样，将使体区为浮置状态的类型作为新的种类来分类。类型5的PDSOI-MOSFET起到可将阈值电压设定得比进行体电位固定的类型1～类型4的阈值电压低的效果。
在这样的体浮置类型中，将栅电极7那样的通常的电极结构的类型分类为类型5，与类型2和类型3同样地用H栅电极结构和T栅电极结构置换栅电极7而使之成为体浮置的类型分类为类型6和类型7。再有，在类型6和类型7中，当然不进行由体区13上的体端子28进行的体电位固定。
以下，列举PDSOI-MOSFET的浮置类型的种类。
类型5：用通常的栅结构使之成为体浮置(通常，是用图15示出那样的不设置体区10的连结体结构)。
类型6：用H栅电极结构使之成为体浮置。
类型7：用T栅电极结构使之成为体浮置。
再有，由于体区的大小为类型6＞类型7＞类型5，故根据朝向体区的载流子的散逸的容易程度，在其它的条件相同的情况下，阈值电压成为类型5＜类型7＜类型6的顺序。
在利用部分隔离区进行了元件隔离的2个以上的元件形成区中形成了以上叙述的类型1～类型7中的2个以上的类型的PDSOI-MOSFET的半导体装置是实施例5的半导体装置。
在这样的结构实施例5的半导体装置中，在利用部分隔离区进行了元件隔离的多个元件形成区中，使体区的结构、栅电极的结构和体电位固定的有无中的至少一个因素不同，可设置阈值电压等的晶体管特性不同的多种PDSOI-MOSFET。
其结果，可使用多种PDSOI-MOSFET中的与晶体管特性对应的PDSOI-MOSFET来构成高功能的半导体集成电路。
再者，通过在多种PDSOI-MOSFET的每一种中分别变更沟道浓度、SOI层4的膜厚、栅氧化膜5的膜厚、材料等，可将多种PDSOI-MOSFET各自的阈值电压设定为不同的值。
此外，从类型1～类型4中使用2个以上的类型的PDSOI-MOSFET，通过将各自的衬底偏压(体电位固定电压)设定为不同的值，也可分别得到阈值电压不同的PDSOI-MOSFET。
<实施例6>
实施例6的半导体装置是除了利用部分隔离区进行了元件隔离的第1元件形成区外、还具有利用完全隔离区(从SOI层4的表面到达背面(埋入氧化膜2)的元件隔离用的绝缘膜)进行了元件隔离的第2元件形成区的部分隔离及完全隔离合并使用型的半导体装置。
以下，列举利用完全隔离区进行元件隔离的PDSOI-MOSFET的种类。
图18是示出类型A的PDSOI-MOSFET的剖面结构的剖面图。如该图中所示，在利用作为以从SOI层4的表面到达背面(埋入氧化膜2)的方式设置的完全隔离区的完全氧化膜32进行了元件隔离的区域中形成了PDSOI-MOSFET。再有，除了将部分氧化膜31置换为完全氧化膜32这一点和不存在体区10和体端子25这一点外，与图4中示出的实施例1的平面结构相同。
图19是示出类型A的PDSOI-MOSFET的平面结构的平面图。图19的A12-A12剖面相当于图18。
如该图中所示，除了将部分氧化膜31置换为完全氧化膜32这一点和不存在体区10这一点外，与图4中示出的实施例1的平面结构相同。
因而，类型A的PDSOI-MOSFET通过利用在2个体区13上设置的2个体端子28进行体电位固定，可降低体电阻的电阻值，可有效地抑制晶体管特性的离散性。但是，不能象实施例1那样进行由在体区10上设置的体端子25进行的体电位固定。
图20是示出类型B的PDSOI-MOSFET的平面结构的平面图。如该图中所示，除了将部分氧化膜31置换为完全氧化膜32这一点和不存在体区10这一点外，与实施例2的平面结构相同。此外，图20的A13-A13剖面与图18中示出的剖面结构相同。
因而，类型B的PDSOI-MOSFET通过利用在1个体区13上设置的体端子28进行体电位固定，可降低体电阻的电阻值，可有效地抑制晶体管特性的离散性。但是，不能象实施例2那样进行由在体区10上设置的体端子25进行的体电位固定。
此外，象实施例3那样，在完全隔离区中用源系结构进行了体电位固定的类型为类型C。
图21是示出类型D的PDSOI-MOSFET的平面结构的平面图。如该图中所示，除了将部分氧化膜31置换为完全氧化膜32这一点外，与在图16中示出的进行了部分隔离的类型5的PDSOI-MOSFET相同。此外，图21的A14-A14剖面与图18中示出的剖面结构相同。
同样，除了将部分氧化膜31置换为完全氧化膜32这一点外的与类型6和类型7的PDSOI-MOSFET同样的结构作为类型E和类型F而存在。
再有，基于与类型5～类型7同样的原因，在其它的条件相同的情况下，阈值电压成为类型D＜类型F＜类型E的关系。
以上，类型A～类型F是在利用完全隔离区进行了元件隔离的第2区域上形成的PDSOI-MOSFET的种类。如果将上述的类型A～类型F归纳起来，则如下所述。
类型A：用H栅电极结构进行体电位固定(与实施例1类似，但不进行由体区10进行的体电位固定)。
类型B：用T栅电极结构进行体电位固定(与实施例2类似，但不进行由体区10进行的体电位固定)。
类型C：用源系结构进行体电位固定(与实施例3类似，但不进行由p+区55进行的体电位固定)。
类型D：用通常的栅结构使之成为体浮置。
类型E：用H栅电极结构使之成为体浮置。
类型F：用T栅电极结构使之成为体浮置。
由于在利用完全隔离区进行了元件隔离的第2元件形成区中形成这些类型A～类型F的PDSOI-MOSFET，故可起到无“锁定”的效果。
此外，通过象类型A和类型B那样采用H栅电极结构和T栅电极结构、或象类型C那样采用源系结构，可固定体电位，抑制衬底浮置效应。
另一方面，在利用部分隔离区进行了元件隔离的第1元件形成区中形成的PDSOI-MOSFET的种类成为在实施例5中已叙述的类型1～类型7。
再有，关于PDSOI-MOSFET的阈值电压，在其它的条件相同的情况下，以下那样的关系成立。「完全隔离浮置结构(类型D～F)＜部分隔离浮置结构(类型5～7)＜体电位固定结构(类型A、B、类型1～4)」。
再有，之所以部分隔离浮置结构的阈值比完全隔离浮置结构的阈值高，是因为，由于部分隔离浮置结构的体区比完全隔离浮置结构的体区大，故具有使导致衬底浮置效应的载流子(在NMOS中，是空穴，在PMOS中，是电子)消失的效果。
实施例6是下述的半导体装置：在部分隔离及完全隔离合并使用结构中，在利用部分隔离区进行了元件隔离的第1元件形成区中形成上述的类型1～类型7中的1种以上的类型的PDSOI-MOSFET，同时在利用完全隔离区进行了元件隔离的第2元件形成区中形成上述的类型A～类型F中的1种以上的类型的PDSOI-MOSFET。
这样的结构的实施例6的半导体装置通过具有多种PDSOI-MOSFET，可设置适用于各自的用途的PDSOI-MOSFET。
再者，通过在多种PDSOI-MOSFET的每一种中分别变更沟道浓度、SOI层4的膜厚、栅氧化膜5的膜厚、材料等，可将多种PDSOI-MOSFET各自的阈值电压设定为不同的值。
此外，从类型1～类型4中使用2个以上的类型的PDSOI-MOSFET，通过将各自的衬底偏压(体电位固定电压)设定为不同的值，也可分别得到阈值电压不同的PDSOI-MOSFET。
图22是概念性地示出了实施例6的半导体装置的平面结构的说明图。如该图中所示，以混合存在的方式设置了由部分氧化膜31得到的部分隔离区131(131A～131G)和由完全氧化膜32得到的完全隔离区132。在图22的例子中，在部分隔离区131B中设置了类型1～4的体电位固定类型的PDSOI-MOSFET，在完全隔离区132中设置了类型A、类型B、类型D～类型F的PDSOI-MOSFET，在部分隔离区131D中设置了类型5的体浮置类型的PDSOI-MOSFET，在部分隔离区131E中设置了类型6和类型7的体浮置类型的PDSOI-MOSFET。
(应用例1)
图23是示出实施例6的半导体装置的应用例1的电路图。如该图中所示，由PMOS晶体管Q11～Q13和NMOS晶体管Q21～Q23构成了3输入端的与非门(半导体集成电路)。
在节点N1、接地电平之间按Q21～Q23的顺序串联地连接NMOS晶体管Q21～Q23，在输出端子33、节点N1之间并列地连接PMOS晶体管Q11～Q13。而且，将输入信号IN1输入到PMOS晶体管Q11和NMOS晶体管Q21的栅上，将输入信号IN2输入到PMOS晶体管Q12和NMOS晶体管Q22的栅上，将输入信号IN3输入到PMOS晶体管Q13和NMOS晶体管Q23的栅上。
在这样的结构中，对于NMOS晶体管Q21，使用完全隔离浮置结构(例如，类型D)，对于NMOS晶体管Q22，使用部分隔离浮置结构且没有体区和体端子的连结体结构(类型5)，对于NMOS晶体管Q23，使用部分隔离体电位固定结构(例如，类型1～类型4的某一种)。
这样，对于NMOS晶体管Q21～Q23分开使用多种PDSOI-MOSFET，对于NMOS晶体管Q21～Q23来说，配置成使衬底偏置效应变大。
即，通过按Q21～Q23的顺序使用衬底偏置效应的影响强的特性的MOS晶体管作为处于按Q21～Q23的顺序容易受到衬底偏置效应的影响的状况的NMOS晶体管Q21～Q23，可有效地抑制由衬底偏置效应引起的速度下降。
(应用例2)
图24是示出实施例6的半导体装置的应用例2的电路图。如该图中所示，通过串联地连接多个倒相器IV，施行了倒相器链(或环形振荡器)。
各倒相器IV由PMOS晶体管Q15和NMOS晶体管Q25构成，PMOS晶体管Q15与节点N2共同地连接，节点N2经PMOS晶体管Q14与电源电压VDD连接，对PMOS晶体管Q14的栅施加控制信号S14。此外，NMOS晶体管Q25的源共同地接地。
再有，在PMOS晶体管Q14为关断状态时，可使各倒相器IV成为非激活状态，在PMOS晶体管Q14为导通状态时，可使各倒相器IV成为激活状态。
在这样的结构中，对于构成倒相器IV的PMOS晶体管Q15和NMOS晶体管Q25，使用完全隔离浮置结构(类型D～类型F)或部分隔离连结体结构(类型5)。由于这些结构的阈值电压比体电位固定结构的阈值电压低，故可使倒相器IV高速地工作。
另一方面，通过对于倒相器IV的开关控制用PMOS晶体管Q14使用部分隔离体电位固定结构(类型1～类型4)，由于可提高阈值电压，故可谋求电源关断时的低功耗化。
这样，通过用构成倒相器IV的MOS晶体管Q15和Q25以及PMOS晶体管Q14分开使用多种PDSOI-MOSFET来改变两者的阈值电压，可谋求高速化、低功耗化。
(补充)
图25是示出被完全隔离区进行了元件隔离的FD(全耗尽)SOI-MOSFET的结构的剖面图。如该图中所示，外观上的结构与在图16中示出的完全隔离体浮置结构相同。
但是，FDSOI-MOSFET在栅电极7正下方的耗尽层94到达埋入氧化膜2这一点与PDSOI-MOSFET不同。此外，在FDSOI-MOSFET中，也可以是源、漏的n-区到达埋入氧化膜2的结构。
再有，图25中示出的FDSOI-MOSFET可用完全隔离结构的类型A～类型F的任一结构来实现，也可部分隔离结构的类型1～类型7的任一结构来实现。
FDSOI-MOSFET具有子阈值系数好、即开关速度快的优点。但是，也有因SOI层4的膜厚的离散性而导致阈值发生离散性的缺点。在这一点上，由于PDSOI-MOSFET的栅正下方的耗尽层不与埋入氧化膜相接，故阈值电压的控制性良好。
在实施例5或实施例6中使用的晶体管种类中，除了图25中示出的FDSOI-MOSFET外，也可谋求所使用的晶体管种类的进一步的多样化。
再有，在实施例1～实施例6中，主要示出了NMOS晶体管的结构，但也可应用于PMOS、CMOS中，这一点是明白的。
<实施例7>
(第1形态)
图26是示出作为本发明的实施例7的第1形态的半导体装置的电阻元件形成区的剖面图，图27是平面图。图27的C1-C1剖面相当于图26。
如这些图中所示，利用部分氧化膜31a及其下方的p阱区11进行隔离，设置p+区21和22。p+区21和p+区22经部分氧化膜31a下的p阱区11导电性地连接，在p+区21上的电阻端子23与p+区22上的电阻端子24之间，可形成电阻元件R3。
即，使用作为部分氧化膜31a下的SOI层4的p阱区11来形成电阻元件R3。而且，利用部分氧化膜31a膜厚(即，部分氧化膜31a下的p阱区11的膜厚)，可控制电阻元件R3的电阻值。
而且，利用与部分氧化膜31a不同的部分氧化膜31对电阻元件R3的外周进行元件隔离。形成n区12和n+保护环区20。n+保护环区20是在n区12中有选择地被形成的区域。利用n+保护环区20和n区12，可使被形成电阻元件R3的电阻元件形成区与其它的元件隔离。
图28是示出一般的电阻元件的剖面图。如该图中所示，在p阱区11的上层部有选择地设置p+区21和22。通过经p阱区11导电性地连接p+区21和p+区22，可在p+区21上的电阻端子23与p+区22上的电阻端子24之间形成电阻元件R3。再有，其它的结构与第1形态相同。
由于在图23中示出的第1形态利用部分氧化膜31下的p阱区11来形成电阻，故可增加在图28中示出的一般的电阻元件电阻值。
(第2形态)
图29是示出作为实施例7的第2形态的半导体装置的电阻元件的剖面图。第2形态采用了部分隔离及完全隔离合并使用结构。
如该图中所示，与第1形态相同，利用处于p+区21上的电阻端子23与p+区22上的电阻端子24之间的部分氧化膜31下的p阱区11，可形成电阻元件R3。
由于电阻元件R3被完全氧化膜32与周围完全隔离，故没有必要象第1形态那样设置n区12和n+保护环区20。
(第3形态)
图30是示出作为实施例7的第3形态的半导体装置的电阻元件形成区的剖面图。
如该图中所示，利用作为部分氧化膜31及其下方的p阱区11的部分隔离区进行元件隔离，设置p+区21和22。p+区21和p+区22经2个部分氧化膜31a下的p阱区11和不形成部分氧化膜31的p阱区11a导电性地连接，可在p+区21上的电阻端子23与p+区22上的电阻端子24之间形成电阻元件R34。再有，其它的结构与第1形态相同。
由于第3形态中利用在上部不形成部分氧化膜31的p阱区11a形成电阻元件R34，故可抑制在部分氧化膜31的形成时的凹坑问题。
在以上示出的实施例7中，由于在源、漏区形成时通过部分氧化膜31注入决定电阻值的杂质，故通过象第3形态那样设置不形成部分氧化膜31的区域，可抑制电阻值的离散性。
(应用例)
图31是示出6晶体管CMOS结构的SRAM单元的电路图。如该图中所示，通过在节点N11、N12间交叉连接由NMOS晶体管Q1和PMOS晶体管Q5构成的CMOS倒相器和由NMOS晶体管Q2和PMOS晶体管Q6构成的CMOS倒相器，构成了锁存器。
而且，在位线BL1与节点N11间插入NMOS晶体管Q3、在位线BL2与节点N12间插入NMOS晶体管Q4、NMOS晶体管Q3和Q4的栅连接到字线WL上。再有，NMOS晶体管Q1、Q2、PMOS晶体管Q5、Q6被称为驱动晶体管，NMOS晶体管Q3、Q4被称为存取晶体管。
图32是示出实现图31中示出的SRAM单元用的布局结构的平面图。如该图中所示，利用部分氧化膜31进行元件隔离，有选择地形成有源区66～69。再有，有源区66、69是n型杂质区，有源区67、68是p型杂质区。
而且，在图32上，横跨有源区66上形成栅电极78，横跨有源区66和67上形成栅电极79，横跨有源区68和69上形成栅电极80，横跨有源区69上形成栅电极81。
此外，关于有源区66～69、栅电极78～82，分别在规定的部位上设置接点76，经该接点76与未图示的位线BL、字线WL等的布线导电性地连接。此外，有源区67经共用接点77与栅电极80导电性地连接，有源区68经共用接点77与栅电极79导电性地连接。
通过这样来构成，利用有源区66和栅电极79构成了NMOS晶体管Q1，利用有源区69和栅电极80构成了NMOS晶体管Q2，利用有源区66和栅电极78构成了NMOS晶体管Q3，利用有源区69和栅电极81构成了NMOS晶体管Q4，利用有源区67和栅电极79构成了PMOS晶体管Q5，利用有源区68和栅电极80构成了PMOS晶体管Q6。
图33是示出高电阻负载型的SRAM单元的电路图。如该图中所示，通过在节点N11、N12间交叉连接由NMOS晶体管Q1和电阻R11构成的NMOS倒相器和由NMOS晶体管Q2和R12构成的NMOS倒相器，构成了锁存器。其它的结构与图31中示出的SRAM单元相同。
图34是示出实现图33中示出的SRAM单元用的布局结构的平面图。如该图中所示，利用部分氧化膜31进行元件隔离，有选择地形成有源区66、69。再有，有源区66、69是n型杂质区。
再者，有选择地形成p+区21a、21b、22a和22b，在p+区21a、21b与22a、22b之间分别设置分别在实施例7的第2形态中示出的形成电阻元件的电阻层形成阱区82a和82b。再有，利用在周围形成的完全氧化膜32，将电阻层形成阱区82a和p+区21a、22a以及电阻层形成阱区82b和p+区21b、22b与其它的元件完全隔离。
而且，在图34上，横跨有源区66上形成栅电极78，横跨有源区66上形成栅电极79，横跨有源区69上形成栅电极80，横跨有源区69上形成栅电极81。
此外，关于有源区66、69、栅电极78～82，分别在规定的部位上设置接点76，经该接点76与未图示的位线BL、字线WL等的布线导电性地连接。此外，p+区22a经共用接点77与栅电极80导电性地连接，p+区22b经共用接点77与栅电极79导电性地连接。
通过这样来构成，利用有源区66和栅电极79构成了NMOS晶体管Q1，利用有源区69和栅电极80构成了NMOS晶体管Q2，利用有源区66和栅电极78构成了NMOS晶体管Q3，利用有源区69和栅电极81构成了NMOS晶体管Q4，利用p+区21a、22a和电阻层形成阱区82a构成了成为负载电阻(负载元件)的电阻R11，利用p+区21b、22b和电阻层形成阱区82b构成了成为负载电阻的电阻R12。
如果比较图32与图34，则通过使电阻层形成阱区82a、82b的形成面积比有源区67、68的形成面积窄，可减小SRAM单元的面积。
<实施例8>
图35是示出一般的H栅电极的平面图。如图35中所示，在H栅电极71中，利用左右的“I”，导电性地隔离在源区50和漏区60上在栅宽W方向上邻接地形成的体区16与漏区60和源区50，中央的“-”起到原来的MOS晶体管的栅电极的功能。
在这样的结构中，注入到体区16中的p+注入掩模开口部15覆盖H栅电极71的端部。因而，在H栅电极71的端部，与n型的杂质一起也注入p型的杂质，存在对于H栅电极71下的栅氧化膜的杂质注入时的损伤变大的问题。此外，关于工艺温度，作为p型杂质被注入了的B、BF2等扩散到有源区中形成的栅电极区域，存在引起阈值电压的离散性的问题。
图36是示出作为本发明的实施例8的半导体装置的平面结构的平面图。图37是示出图36的D1-D1剖面的剖面图。
如这些图中所示，通过在H栅电极71中在与左右的“I”邻接的区域中设置p-体区17b、与p-体区17b邻接地设置p+体区17a，形成了体区17。
这样，通过从H栅电极71起离开距离r1设置p+体区17a，可将p+注入掩模开口部15b设置成可靠地不覆盖H栅电极71的端部。
因而，与图35中示出的结构相比，由于可大幅度地减轻对于H栅电极71下的栅氧化膜的杂质注入时的损伤，故可提高栅氧化膜的可靠性，有效地抑制阈值电压的离散性。
另外，由于在p+体区17a与H栅电极71之间设置了距离r1，故作为p型杂质被注入了的B、BF2等不会扩散到有源区中形成的栅电极区域而引起阈值电压的离散性。
即，在图36的结构中，由于p型的杂质注入到H栅电极71的端部的情况充其量成为袋状区域形成时的程度，故可将H栅电极71的端部的p型的杂质浓度抑制为5×1018cm-3以下，可抑制阈值电压的离散性。
此外，如图37中所示，在H栅电极71下的SOI层4与p+体区17a之间设置杂质浓度低的p-体区17b，可能导致体电阻的电阻值上升。
但是，通过在p-体区17b上设置硅化物等，可比较容易地解决该问题。再有，实施例8不仅可应用于H栅电极结构，也可原封不动地应用于T栅电极结构，这一点是明白的。
此外，关于隔离技术，实施例8被用于使用完全隔离、部分隔离、部分隔离及完全隔离合并使用制造的H栅电极结构和T栅电极结构。该结构也可应用于PMOS、CMOS，这一点是明白的。
再有，在实施例1～实施例8中，关于在单晶硅上制造的SOI晶体管进行了叙述，但当然也可应用于在多晶硅上制造的多晶硅TFT(薄膜晶体管)。
<部分隔离流程>
以下示出部分隔离、部分隔离及完全隔离合并使用流程的例子。
图38～图52是示出在由部分隔离区进行了元件隔离的第1区域中形成元件的部分隔离流程的剖面图。以下，参照这些图，说明部分隔离流程。
首先，如图38中所示，准备作为初始晶片的SOI衬底。SOI衬底由半导体衬底1、埋入氧化膜2和SOI层4的层叠结构形成，在典型的情况下，SOI层4的膜厚为30～400nm、埋入氧化膜2的膜厚为100～500nm。在功率器件的用途中，SOI层4的膜厚为几微米～几十微米。
其次，如图39中所示，在SOI层4的表面上形成氧化膜35。使用热氧化膜、TEOS氧化膜等作为氧化膜35。氧化膜35的膜厚约为5～40nm。其次，在氧化膜35上淀积氮化膜36。氮化膜36的膜厚约为50～300nm。可利用LPCVD(低压化学汽相淀积)或等离子氮化膜CVD来淀积氮化膜36。
其次，进行对于氮化膜36的光刻。即，将在氮化膜36上形成的抗蚀剂作为掩模来使用，在RIE(反应离子刻蚀)或ECR(电子回旋共振)装置中对氮化膜36进行构图。其次，用灰化法及过硫酸盐水溶液除去抗蚀剂。
然后，如图40中所示，将已被构图的氮化膜36作为掩模，使用RIE或ECR装置，对氧化膜35和SOI层4进行刻蚀，有选择地形成槽37。此时，以残存SOI层4的一部分的方式形成槽37。
其次，如图41中所示，在整个面上淀积氧化膜38。可使用等离子TEOS装置、HDP(高密度等离子)装置等来淀积氧化膜38。氧化膜38的膜厚约为100～500nm。其次，使用CMP(化学机械抛光)装置，使表面平坦化。此外，可作成将氧化膜38埋入到槽37中的状态。
其后，进行1000℃～1100℃的热处理，使已被淀积的氧化膜38的膜质量提高。此外，在淀积氧化膜38之前的图40中示出的阶段中，在槽37的内壁上进行900℃～1000℃的高温热氧化，使槽的上部和底部的SOI层4的角部变圆，由于这样做缓和了应力，故是有效的。
其次，如图42中所示，使用RIE、ECR或湿法刻蚀对氧化膜进行了回刻(etchback)后，其次，通过使用热磷酸来除去氮化膜36，完成部分氧化膜31。由该部分氧化膜31和部分氧化膜31下的SOI层4进行了隔离的区域成为元件形成区。此时，也可完全地除去残留在SOI层4(有源区)上的氧化膜35，再次淀积热氧化膜或氧化膜。
然后，如图43中所示，将用光刻处理进行了构图的抗蚀剂39作为掩模，注入B(硼)离子，形成p阱区11。
接着，如图44中所示，将用光刻处理进行了构图的抗蚀剂41作为掩模，注入P(磷)离子，形成n阱区12。
在n阱区12的形成中，除了P以外，也可使用As、Sb等的杂质，在p阱区11的形成中，除了B以外，也可使用BF2、In等的杂质。使p阱区11和n阱区12的杂质浓度都为1×1015～1×1019cm-3。
然后，如图45中所示，在利用湿法刻蚀除去了在SOI层4的表面上形成的氧化膜35后，形成栅氧化膜用的氧化膜56。作为氧化膜56，除了通常的热氧化膜、氮化氧化膜外，也可使用Al2O3等的金属氧化膜、Ta2O5、BST等的高介电常数氧化膜等。
其次，使用LPCVD装置，淀积约100～400nm的多晶硅层。作为多晶硅层，也可使用掺了P、B等的杂质的多晶硅层。此外，也可使用W、Ta、Al等的金属电极，来代替作为该栅电极的材料的多晶硅层。
其次，在进行了光刻后，使用RIE或ECR等的各向异性刻蚀装置对该多晶硅层进行加工、形成栅电极7。此时，也可在多晶硅层上淀积氧化膜或氮化膜/氧化膜的绝缘膜，在进行光刻后，以该绝缘膜作为掩模，对多晶硅层进行加工。在图45中，代表性地示出了栅电极7，但也可形成H栅电极71、T栅电极72、特殊H栅电极73等的结构的栅电极，也可在每个元件形成区中变更栅电极结构。
其次，如图46中所示，将由光刻处理进行了构图的抗蚀剂43和栅电极7作为掩模，注入p型的杂质，形成袋状区11a。袋状区11a起到抑制伴随微细化的短沟道效应的作用。短沟道效应也受源、漏的结深、栅氧化膜等的条件的影响。因而，如果将这些条件最佳化以抑制短沟道效应，则也可省略该袋状区的形成工序。
作为袋状区形成时的p型杂质，以约1×1012～1×1014cm-2的剂量注入B或BF2或In，形成袋状区11a。
再者，在袋状区形成后，以抗蚀剂43和栅电极7为掩模，注入n型杂质，形成n延伸区44。作为n型杂质，以约1×1013～1×1015cm-2的剂量使用As、P或Sb即可。
其次，如图47中所示，将由光刻处理进行了构图的抗蚀剂45和栅电极7作为掩模，注入n型的杂质，形成袋状区12a。
作为袋状区形成时的n型杂质，以约1×1012～1×1014cm-2的剂量使用As、P或Sb，形成袋状区11a。
再者，在袋状区形成后，以抗蚀剂45和栅电极7为掩模，注入p型杂质，形成p延伸区46。作为p型杂质，以约1×1013～1×1015cm-2的剂量使用B、BF2或In即可。
再有，在图46和图47中，为了方便起见，都用「p-」图示了袋状区11a和p延伸区46，但实际上p延伸区46的杂质浓度较高。同样，为了方便起见，都用「n-」图示了袋状区12a和n延伸区44，但实际上n延伸区44的杂质浓度较高。
在从此开始说明的图48以后的图中，以NMOS晶体管和PMOS晶体管中的NMOS晶体管为代表进行说明。再有，即使在PMOS晶体管中，除了导电型为与NMOS晶体管相反的关系这一点外，与NMOS晶体管同样地形成。
其次，如图48中所示，在栅电极7的侧面上淀积侧壁膜。作为该侧壁膜，使用TEOS膜、等离子氧化膜。此外，也可使用由LPCVD或等离子CVD形成的Si3N4或Si3N4/SiO2的二层结构的绝缘膜。在淀积后，进行回刻，形成侧壁6。
其次，进行光刻，在NMOS形成区域中注入n型的杂质，形成源区52和漏区62。作为n型的杂质，以约1×1014～1×1016cm-2的剂量注入As、P、Sb等。在源区52和漏区62的形成时，也可同时形成PMOS的n型的体区。
再有，虽然在图48中未图示，但可通过以约1×1014～1×1016cm-2的剂量注入B、BF2、In等来形成PMOS的源、漏区。此时，也可同时形成NMOS的p型的体区。其次，进行激活源、漏区用的退火处理(800～1150℃)。
其次，如图49中所示，除去进行硅化的部分(源区52、漏区62上或栅电极7上或体区(未图示)上等)的氧化膜56。因而，只残存栅电极7和侧壁6a下的氧化膜56，栅电极7下的氧化膜56成为栅氧化膜5，侧壁6a下的氧化膜56和侧壁6a成为侧壁6。然后，在源区52、漏区62或栅电极7的表面上形成硅化区47、48和49。
此时，通过在由部分隔离区进行了元件隔离的2个以上的元件形成区中分别形成类型1～类型7的PDSOI-MOSFET中的2个以上的PDSOI-MOSFET，可得到实施例5的半导体装置。
在图49中，描述了即使在源、漏和栅上也进行硅化的硅化工艺。也有只对栅进行硅化的工艺、或根据用途对于源、漏和栅都形成硅化物保护膜、不完全地进行硅化的情况。作为硅化物，可使用TiSi2、CoSi2、NiSi2、WSi2、TaSi2、MoSi2、HfSi2、Pd2Si、PtSi2、ZrSi2等。
其次，如图50中所示，在整个面上以约1微米的厚度淀积由氧化膜构成的层间绝缘膜85。其次，为了使层间绝缘膜85平坦化，进行CMP。其后，进行接点形成用的光刻，利用刻蚀处理在硅化区47、48上形成接触孔84。
其次，如图51中所示，在整个面上淀积W(钨)。也可淀积Al、TiN、D-多晶硅层。此外，作为成膜方法，关于W，有包封CVD法和选择CVD法。关于Al，有高温溅射法和回流溅射法，关于TiN、D-多晶硅层，有LPCVD法。为了提高W与基底绝缘膜的密接性，也可在淀积W之前形成Ti、TiN、TiW。在此，说明关于包封CVD法的情况的W。在W淀积后，利用回刻，实现完全的平坦化。
其次，如图52中所示，淀积成为第1层金属的铝布线层88。当然，作为铝布线层88的材料，可使用AlCuSi、Cu、D-多晶硅层。在光刻后，加工铝布线层88。
其次，在包含铝布线层88的整个面上淀积层间绝缘膜87，为了消除凹凸台阶差，使用CMP技术等进行平坦化。
其次，如图53中所示，开出成为第2层金属的与金属布线的连接孔(通路孔)，在与接点同样地进行了钨层89的埋入后，在与第1层金属同样地形成了成为第2层金属的铝布线层97后，在整个面上淀积层间绝缘膜96，与层间绝缘膜87同样地进行平坦化。
以后，在需要第3层金属以上的金属布线的器件的情况下，在重复进行了图52或图53中示出的工序后，淀积芯片保护膜(钝化膜)，开出键合引线连接用的窗口(pad)，结束全部的工序。
对于该CMOS工序，说明了使用n+栅、p+栅的双栅工艺，但当然也可使用单栅工艺或金属栅(W、Ta等)工艺。
<部分隔离及完全隔离合并使用流程>
图54～图57是示出部分隔离及完全隔离合并使用的半导体装置的制造方法的完全隔离区形成工序的剖面图。以下，参照这些图，说明部分隔离及完全隔离合并使用流程。
首先，在进行图38～图40中示出的部分隔离流程后，如图54中所示，以被光刻处理进行了构图的抗蚀剂98为掩模，附加进行对于槽37的槽刻蚀，关于完全隔离的部分，以贯通SOI层4的方式进行刻蚀，形成到达埋入氧化膜2的槽57。
其次，如图55中所示，在剥离抗蚀剂98后，在整个面上淀积氧化膜99。该氧化膜99是使用等离子TEOS、HDP装置等淀积的。氧化膜99的膜厚约为100～500nm。由于在部分隔离用的槽37与完全隔离用的槽57的深度中存在t1的差异，故对应于图中的t1这部分，在槽37与槽57之间在氧化膜99的形成高度上产生了反映t1的台阶差t2。
其后，如图56中所示，使用CMP装置使表面平坦化，成为将氧化膜99埋入槽37中、将氧化膜100埋入槽57中的状态。但是，由于在部分隔离区和完全隔离区中在氧化膜99上产生了上述的台阶差t2的高度，故产生完全隔离部分(氧化膜100)的凹坑。其后，进行1000℃～1100℃的热处理，使淀积膜的膜质量提高。此外，在淀积氧化膜之前，在槽内壁上进行900℃～1000℃的高温热氧化，使槽的上部和底部的SOI层4的角部变圆，由于这样做缓和了应力，故是有效的。
其次，如图57中所示，使用RIE、ECR或湿法刻蚀对氧化膜99和100进行回刻。其次，使用热磷酸除去氧化膜35。其结果，分别完成部分氧化膜31和完全氧化膜32。其结果，形成由部分氧化膜31与周围进行元件隔离的第1元件形成区和形成由完全氧化膜32与周围进行元件隔离的第2元件形成区。此时，也可完全除去在SOI层4的表面(有源区)上残存的氧化膜35，再次淀积热氧化或氧化膜。
图58是示出栅电极7用的多晶硅层70的形成时的部分隔离区周边区域的剖面图。如该图中所示，在以膜厚t0形成了多晶硅层70的情况下，反映在部分氧化膜31与氧化膜56之间产生的比较大的台阶差、部分氧化膜31的边缘附近区域上的膜厚为t11(＞t0)。
图59是示出栅电极7用的多晶硅层70的形成时的完全隔离区周边区域的剖面图。如该图中所示，在以膜厚t0形成了多晶硅层70的情况下，反映在完全氧化膜32与氧化膜56之间产生的比较小的台阶差、完全氧化膜32的边缘附近区域上的膜厚为t12(＞t0)。
这样，在部分隔离用的部分氧化膜31和完全隔离用的完全氧化膜32中，起因于各自的边缘形状、即隔离边缘形状不同，由于在部分氧化膜31与氧化膜56之间产生的台阶差比在完全氧化膜32与氧化膜56之间产生的台阶差大，故t11＞t12成立。
因而，为了得到图45中示出的栅电极7，在对多晶硅层70进行刻蚀处理时，决定刻蚀时间等的刻蚀参数来进行，以便能可靠地除去多晶硅层79中的最大的膜厚t11部分。
因此，关于膜厚t12的部分，相当于(t11-t12)的部分被过刻蚀，刻蚀损伤(等离子损伤)变大。其结果，可能导致成为完全氧化膜32的边缘附近区域的栅氧化膜的氧化膜56的可靠性的恶化。
关于该问题，在H栅电极中，由于用“I”的部分覆盖比通常的栅多的隔离边缘部分，故可抑制隔离边缘部分的栅氧化膜的可靠性恶化。
即，利用H栅电极的形成，有效地减小容易受到损伤的隔离边缘部分。此外，关于在隔离边缘形状变低的完全隔离的部分中制造的晶体管，因栅氧化膜变薄、阈值电压下降而引起的局部的寄生MOS导致的漏泄电流增加的问题令人担心。利用本发明的H栅电极也可抑制该问题。
其后的工序与部分隔离流程的图42～图54中示出的工序相同，如果在由部分隔离区进行了元件隔离的第1元件形成区上例如形成类型1～类型7的某一种PDSOI-MOSFET、在由完全隔离区进行了元件隔离的第2元件形成区上形成类型A～类型F的某一种PDSOI-MOSFET，则完成实施例6的半导体装置。
如以上所说明的那样，由于本发明的第1方面所述的半导体装置在元件形成区内具有可从外部进行电位固定的体区电位设定部，故能以良好的稳定性固定作为体区主要部的电位的体电位，其中，通过利用栅电极的栅延伸区导电性地隔断体区源、漏邻接部与源和漏区，体区源、漏邻接部的存在对MOS晶体管的工作不会产生任何不良影响，能以良好的稳定性固定体电位。
本发明的第2方面所述的半导体装置中，由于能从第1和第2体区源、漏邻接部分别进行体电位固定，故能进一步以良好的稳定性固定体电位。
本发明的第3方面所述的半导体装置中，一边作成一个栅延伸区，能将栅电容抑制到必要的最小限度，一边能利用一个体区源、漏邻接部以良好的稳定性固定体电位。
本发明的第4方面所述的半导体装置中，由于体区源、漏邻接部在从栅延伸区起隔开规定的距离的区域中具有与其它区域相比杂质浓度高的高浓度区域，故在高浓度区域形成用的第2导电型的杂质的注入时，能可靠地不对栅延伸区注入第2导电型的杂质。
本发明的第5方面所述的半导体装置中，由于可将栅延伸区的第2导电型的杂质浓度抑制为5×1018cm-3以下，故可抑制MOS晶体管的阈值电压的离散性。
本发明的第6方面所述的半导体装置中，通过进行与源区混在一起形成的第2导电型的体电位固定用半导体区的电位固定，能以良好的稳定性固定体电位。体电位固定用半导体区的存在不会对将体区和源区设定为相同的电位而工作的MOS晶体管产生任何不良影响。
本发明的第7方面所述的半导体装置中，除了体区电位设定部外，可从元件形成区外的体区经部分绝缘膜下半导体区进行体区的电位固定。
由于本发明的第8方面所述的半导体装置的MOS晶体管中的源和漏区具有到达埋入绝缘层的形成深度，故对应于在各自的底面上不形成pn结的部分，可抑制结漏泄。
由于本发明的第9方面所述的半导体装置的MOS晶体管中的源和漏区具有在通常工作时从源和漏区起延伸的耗尽层不到达埋入绝缘层的形成深度，故在从元件形成区外对体区进行电位固定的情况下，能以良好的稳定性固定体电位。
由于本发明的第10方面所述的半导体装置的MOS晶体管中的源和漏区具有不到达埋入绝缘层的形成深度、而在通常工作时从漏区起延伸的耗尽层到达埋入绝缘层的形成深度，故一边可减小结电容、一边可从元件形成区外进行体电位的固定。
由于本发明的第11方面所述的半导体装置的MOS晶体管中的漏区具有与源区相比其形成深度深的、而且在通常工作时从漏区起延伸的耗尽层到达埋入绝缘层的形成深度，故一边可从元件形成区外经源区进行体电位的固定、一边可将漏区中的结电容抑制得较小。
本发明的第12方面所述的半导体装置中，通过使第1和第2MOS晶体管间的体区的结构、栅电极的结构和体电位固定的有无中的至少一个因素不同，可构成由第1和第2MOS晶体管构成的高功能的半导体集成电路。
本发明的第13方面所述的半导体装置中，通过在由部分隔离区进行了元件隔离的第1MOS晶体管与由完全隔离区进行了元件隔离的第2MOS晶体管之间使晶体管特性不同，可构成由第1和第2MOS晶体管构成的高功能的半导体集成电路。

Claims (12)

1.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：
MOS晶体管，设置在上述SOI层的元件形成区中；以及
部分隔离区，设置在上述SOI层中，
上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，
上述MOS晶体管包含：
第1导电型的源和漏区，分别在上述SOI层内有选择地形成；
栅电极，在上述源和漏区间的上述SOI层的区域上，具有使栅氧化膜介于中间而形成的栅电极主要部；以及
体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；
第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；
第2导电型的第2体电位设定区，被上述源区所夹着而配置，与上述体区主要部连接。
2.如权利要求1中所述的半导体装置，其特征在于：
上述第2体电位设定区与包围上述源区的上述部分绝缘膜邻接。
3.如权利要求1或2中所述的半导体装置，其特征在于：
在上述源区和上述第2体电位设定区上具有连续地形成的硅化物层。
4.如权利要求1或2中所述的半导体装置，其特征在于：
具有对上述源区和上述第2体电位设定区供给共同电位的金属层。
5.如权利要求1或2中所述的半导体装置，其特征在于：
上述源区和上述漏区具有与上述埋入绝缘膜相接的结构。
6.如权利要求1或2中所述的半导体装置，其特征在于：
从上述源区和上述漏区延伸的耗尽层具有直接与上述埋入绝缘膜相接的结构。
7.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：
MOS晶体管，设置在上述SOI层的元件形成区中；以及
部分隔离区，设置在上述SOI层中，
上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，
上述MOS晶体管包含：
第1导电型的源和漏区，分别在上述SOI层内有选择地形成；
栅电极，在上述源和漏区间的上述SOI层的区域上具有经栅氧化膜形成的栅电极主要部、和从上述栅电极主要部的端部在上述MOS晶体管的栅长方向上伸展的栅电极延伸部；以及
体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；
第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；
第2导电型的第2体电位设定区，夹着上述栅电极延伸部，位于与上述体区主要部相反一侧；
第2导电型的第1半导体区，位于上述栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
8.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：
MOS晶体管，设置在上述SOI层的元件形成区中；以及
部分隔离区，设置在上述SOI层中，
上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，
上述MOS晶体管包含：
第1导电型的源和漏区，分别在上述SOI层内有选择地形成；
栅电极，在上述源和漏区间的上述SOI层的区域上，具有经栅氧化膜形成的栅电极主要部和从上述栅电极主要部的一端在上述MOS晶体管的栅长方向上伸展的第1栅电极延伸部、和从上述栅电极主要部的另一端在上述MOS晶体管的栅长方向上延伸的第2栅电极延伸部；以及
体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；
第2导电型的第1体电位设定区，夹着上述第1栅极延伸部，位于与上述体区主要部相反一侧；
第2导电型的第2体电位设定区，夹着上述第2栅电极延伸部，位于与上述体区主要部相反一侧，
第2导电型的第3体电位设定区，为上述源区所夹着而配设，与上述体区主要部连接；
第2导电型的第1半导体区，位于上述第1栅电极延伸部之下，连接上述体区主要部和上述第1体电位设定区；
第2导电型的第2半导体区，位于上述第2栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
9.如权利要求8中所述的半导体装置，其特征在于：
上述第3体电位设定区与包围上述源区的上述部分绝级膜邻接。
10.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：
MOS晶体管，设置在上述SOI层的元件形成区中；以及
部分隔离区，设置在上述SOI层中，
上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，
上述MOS晶体管包含：
第1导电型的源和漏区，分别在上述SOI层内有选择地形成；
栅电极，在上述源和漏区间的上述SOI层的区域上具有经栅氧化膜形成的栅电极主要部、和从上述栅电极主要部的端部在上述MOS晶体管的栅长方向上伸展的栅电极延伸部；以及
体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；
第2导电型的第1体电位设定区，通过上述部分绝缘膜下半导体区与上述体区主要部连接；
第2导电型的第2体电位设定区，夹着上述栅电极延伸部，位于与上述体区主要部相反一侧；
第2导电型的第3体电位设定区，被上述源区所夹着而配设，与上述体区主要部连接；
第2导电型的第1半导体区，位于上述栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
11.如权利要求10中所述的半导体装置，其特征在于：
上述第3体电位设定区与包围上述源区的上述部分绝级膜邻接。
12.一种半导体装置，该半导体装置是由半导体衬底、埋入绝缘层和SOI层构成的SOI结构的半导体装置，其特征在于具备：
MOS晶体管，设置在上述SOI层的元件形成区中；以及
部分隔离区，设置在上述SOI层中，
上述部分隔离区包含在上述SOI层的上层部设置的部分绝缘膜和存在于下层部的作为上述SOI层的一部分的第2导电型的部分绝缘膜下半导体区，
上述MOS晶体管包含：
第1导电型的源和漏区，分别在上述SOI层内有选择地形成；
栅电极，在上述源和漏区间的上述SOI层的区域上，具有使栅氧化膜介于中间而形成的栅电极主要部和从上述栅电极主要部的一端在上述MOS晶体管的栅长方向上伸展的第1栅电极延伸部、从上述栅电极主要部的另一端在上述MOS晶体管的栅长方向上延伸的第2栅电极延伸部、从上述第1栅电极延伸部和上述第2栅电极延伸部之间的上述栅电极主要部分在源区方向上延伸而形成的上述第1栅电极延伸部侧的第3栅电极延伸部、和上述第2栅电极延伸部侧的第4栅电极延伸部；以及
体区主要部，为上述源和漏区间的上述SOI层的第2导电型的区域；
第2导电型的第1体电位设定区，夹着上述第1栅极延伸部，位于与上述体区主要部相反一侧；
第2导电型的第2体电位设定区，夹着上述第2栅电极延伸部，位于与上述体区主要部相反一侧，
第2导电型的第3体电位设定区，被上述第3栅电极延伸部和第4栅电极延伸部所夹着而配设，与上述体区主要部连接；
第2导电型的第1半导体区，位于上述第1栅电极延伸部之下，连接上述体区主要部和上述第1体电位设定区；
第2导电型的第2半导体区，位于上述第2栅电极延伸部之下，连接上述体区主要部和上述第2体电位设定区。
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