KR101743527B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101743527B1
KR101743527B1 KR1020100077476A KR20100077476A KR101743527B1 KR 101743527 B1 KR101743527 B1 KR 101743527B1 KR 1020100077476 A KR1020100077476 A KR 1020100077476A KR 20100077476 A KR20100077476 A KR 20100077476A KR 101743527 B1 KR101743527 B1 KR 101743527B1
Authority
KR
South Korea
Prior art keywords
source
region
conductivity type
dopant
barrier
Prior art date
Application number
KR1020100077476A
Other languages
English (en)
Other versions
KR20120015181A (ko
Inventor
김용돈
김대식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100077476A priority Critical patent/KR101743527B1/ko
Priority to US13/175,976 priority patent/US8471339B2/en
Publication of KR20120015181A publication Critical patent/KR20120015181A/ko
Application granted granted Critical
Publication of KR101743527B1 publication Critical patent/KR101743527B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자가 제공된다. 반도체 소자는 제1 도전형의 도펀트로 도핑된 반도체 기판 내에 활성부(active portion)를 정의하는 소자 분리 패턴, 활성부는 제1 방향으로 나란히 연장하고 서로 마주보는 제1 및 제2 측벽을 포함하고, 제1 방향과 수직한(perpendicular) 제2 방향으로 연장되어 활성부를 가로지르는 게이트 패턴, 및 게이트 패턴의 일측의 활성부 내에 형성된 제1 소스/드레인 영역 및 제1 베리어 영역을 포함하되, 제1 베리어 영역은 제1 소스/드레인 영역 및 제1 측벽 사이에 배치되어 제1 측벽과 접촉하고, 제1 베리어 영역은 제1 도전형의 도펀트로 도핑되고, 제1 소스/드레인 영역은 제2 도전형의 도펀트로 도핑된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
경량화, 소형화 및/또는 낮은 코스트(cost) 등의 장점으로 인하여, 반도체 소자는 전자기기, 자동차 및/또는 선박 등의 다양한 산업 분야에서 활용되고 있다. 전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 소자를 구성하는 중요한 단일 요소들 중에 하나이다. 통상적으로, 트랜지스터는 반도체 기판에 서로 이격되어 형성된 소오스 및 드레인과, 소오스 및 드레인 사이의 채널 영역의 상부를 덮는 게이트 전극 포함할 수 있다. 소오스 및 드레인은 도펀트 이온들을 반도체 기판에 주입하여 형성될 수 있으며, 게이트 전극은 반도체 기판과 게이트 전극 사이에 개재된 게이트 산화막에 의하여 채널 영역과 절연될 수 있다. 이러한 형태의 트랜지스터는 반도체 소자 내에서 스위칭 소자 및/또는 논리회로를 구성하는 단일 요소 등으로 널리 사용되고 있다.
또한, 전자 산업이 고도 발전함에 따라, 트랜지스터의 신뢰성에 대한 요구가 높아지고 있다. 고 신뢰성을 갖는 트랜지스터를 구현하기 위한 방안들에 대한 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 반도체 기판 내에 활성부(active portion)를 정의하는 소자 분리 패턴, 상기 활성부는 제1 방향으로 나란히 연장하고 서로 마주보는 제1 및 제2 측벽을 포함하고 제1 도전형의 도펀트로 도핑되고, 상기 제1 방향과 수직한(perpendicular) 제2 방향으로 연장되어 상기 활성부를 가로지르는 게이트 패턴, 및 상기 게이트 패턴의 일측의 상기 활성부 내에 배치된 제1 소스/드레인 영역 및 제1 베리어 영역을 포함하되, 상기 제1 베리어 영역은 상기 제1 소스/드레인 영역 및 상기 제1 측벽 사이에 배치되어 상기 제1 측벽과 접촉하고, 상기 제1 베리어 영역은 상기 제1 도전형의 도펀트로 도핑되고, 상기 제1 소스/드레인 영역은 제2 도전형의 도펀트로 도핑된다.
상기 제1 베리어 영역의 상기 제1 도전형의 도펀트의 농도는 상기 활성부의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다.
상기 반도체 소자는 상기 게이트 패턴의 상기 일측의 상기 활성부 내에 배치된 제2 베리어 영역을 더 포함하되, 상기 제2 베리어 영역은 상기 제1 소스/드레인 영역 및 상기 제2 측벽 사이에 배치되고, 상기 제1 도전형의 도펀트로 도핑될 수 있다.
상기 반도체 소자는 상기 게이트 패턴의 타측의 상기 활성부 내에 형성되고 상기 제2 도전형의 도펀트로 도핑된 제2 소스/드레인 영역을 더 포함하되, 상기 제2 소스/드레인 영역은 상기 제1 및 제2 측벽들과 접촉할 수 있다.
상기 반도체 소자는 상기 게이트 패턴의 타측의 상기 활성부 내에 형성된 제2 소스/드레인 영역, 제3 베리어 영역, 및 제4 베리어 영역을 더 포함하되, 상기 제2 소스/드레인 영역은 상기 제2 도전형의 도펀트로 도핑되고, 상기 제3 베리어 영역은 상기 제2 소스/드레인 영역과 상기 제1 측벽 사이에 배치되고, 상기 제4 베리어 영역은 상기 제2 소스/드레인 영역과 상기 제2 측벽 사이에 배치되고, 상기 제3 및 제4 베리어 영역들은 상기 제1 도전형의 도펀트로 도핑될 수 있다.
상기 게이트 패턴은 상기 제2 방향으로 연장하는 메인부(main portion), 상기 메인부의 일단으로부터 상기 제1 방향으로 연장하는 제1 연장부를 포함하되, 상기 제1 연장부는 상기 제1 베리어 영역과 중첩될 수 있다.
상기 제1 연장부는 상기 소자 분리 패턴과 중첩되는 부분을 포함할 수 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은 반도체 기판 내에 활성부(active portion)를 정의하는 소자 분리 패턴을 형성하되, 상기 활성부는 제1 방향으로 나란히 연장하고 서로 마주보는 제1 및 제2 측벽을 포함하고 제1 도전형의 도펀트로 도핑되는 것, 상기 제1 방향과 수직한(perpendicular) 제2 방향으로 연장되어 상기 활성부를 가로지르는 게이트 패턴을 형성하는 것, 및 상기 게이트 패턴의 일측의 상기 활성부 내에 배치된 제1 소스/드레인 영역 및 제1 베리어 영역을 형성하는 것을 포함하되, 상기 제1 베리어 영역은 상기 제1 소스/드레인 영역 및 상기 제1 측벽 사이에 배치되어 상기 제1 측벽과 접촉하고, 상기 제1 베리어 영역은 상기 제1 도전형의 도펀트로 도핑되고, 상기 제1 소스/드레인 영역은 제2 도전형의 도펀트로 도핑된다.
상기 제1 소스/드레인 영역 및 상기 제1 베리어 영역들을 형성하는 것은, 상기 게이트 패턴의 일측에 배치되고 상기 제1 측벽에 인접한 상기 활성부의 제1 부분을 덮는 마스크 패턴을 형성하는 것 및 상기 마스크 패턴 및 상기 게이트 패턴을 이온 주입 마스크로 사용하여 제2 도전형의 도펀트를 주입하는 것을 포함하고, 상기 제1 베리어 영역은, 상기 게이트 패턴의 상기 일측에 배치되고 상기 마스크 패턴 아래의 상기 제1 측벽에 인접한 상기 활성부의 일부분으로 정의될 수 있다.
상기 마스크 패턴은, 상기 게이트 패턴의 일측에 배치되고 상기 제2 측벽에 인접한 상기 활성부의 제2 부분을 더 덮고, 상기 제1 도전형의 도펀트로 도핑된 제2 베리어 영역이 더 형성되되, 상기 제2 베리어 영역은, 상기 게이트 패턴의 상기 일측에 배치되고 상기 마스크 패턴 아래의 상기 제2 측벽에 인접한 상기 활성부의 일부분으로 정의될 수 있다.
상기 마스크 패턴은, 상기 게이트 패턴의 상기 일측에 배치되고 상기 제2 측벽에 인접한 상기 활성부의 제2 부분, 상기 게이트 패턴의 타측에 배치되고 상기 제1 측벽에 인접한 상기 활성부의 제3 부분, 및 상기 게이트 패턴의 상기 타측에 배치되고 상기 제2 측벽에 인접한 상기 활성부의 제4 부분을 더 덮고, 상기 제2 도전형의 도펀트 주입 공정에 의해, 제2 베리어 영역, 상기 제1 도전형의 도펀트로 도핑된 제3 베리어 영역, 상기 제1 도전형의 도펀트로 도핑된 제4 베리어 영역, 및 상기 제3 및 제4 베리어 영역들 사이의 상기 제2 도전형의 도펀트로 도핑된 제2 소스/드레인 영역을 형성하는 것을 더 포함하되, 상기 제2 베리어 영역은 상기 게이트 패턴의 상기 일측에 배치되고 상기 마스크 패턴 아래의 상기 제2 측벽에 인접한 상기 활성부의 일부분으로 정의되고, 상기 제3 및 제4 베리어 영역들은, 상기 게이트 패턴의 상기 타측에 배치되고 상기 마스크 패턴 아래의 상기 제1 및 제2 측벽에 인접한 상기 활성부의 일부분들로 각각 정의될 수 있다.
본 발명의 실시 예들에 따르면, 활성부는 게이트 패턴과 교차하는 제1 및 제2 측벽들을 포함하고, 상기 게이트 패턴의 일측의 상기 활성부 내에 소스 드레인 영역 및 베리어 영역이 형성되되, 상기 베리어 영역은 상기 활성부 및 상기 제1 측벽 사이에 배치되어 상기 제1 측벽과 접촉한다. 이로 인해, 상기 소스 드레인 영역은 상기 제1 측벽으로부터 이격되어 고신뢰성의 반도체 소자가 구현될 수 있다.
도 1 은 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2a 내지 도 2d 및 도 3a 내지 도 3d 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 4a 내지 도 4d 는 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 5a 내지 도 5d 는 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 6a 내지 도 6d 는 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 7 은 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 8a 내지 도 8d 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 9d 는 본 발명의 제2 실시 예의 제1 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 10a 내지 도 10d 는 본 발명의 제2 실시 예의 제2 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 11a 내지 도 11d 는 본 발명의 제2 실시 예의 제3 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 12 는 본 발명의 제3 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 사시도이다.
도 13a 내지 도 13d 는 본 발명의 제3 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 14a 내지 도 14d 는 본 발명의 제3 실시 예의 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 15 는 본 발명의 제4 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 사시도이다.
도 16a 내지 도 16d 는 본 발명의 제4 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 17a 내지 도 17d 는 본 발명의 제4 실시 예의 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 제1 실시 예 및 그 변형 들에 따른 반도체 소자 및 그 제조 방법이 설명된다. 도 1 은 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1 을 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(100)에 활성부(104, active portion)를 정의하는 소자 분리 패턴(102)이 배치될 수 있다. 상기 활성부(104)는 상기 소자분리 패턴(102)에 의하여 둘러싸인 상기 반도체 기판(100)의 일부분에 해당한다. 상기 활성부(104)는 제1 방향으로 나란히 연장하는 제1 측벽(104a) 및 제2 측벽(104b)을 포함할 수 있다. 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)은 서로 마주볼 수 있다. 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)은 상기 반도체 기판(100)과 상기 소자 분리 패턴(102)이 접하는 경계면일 수 있다.
상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 화합물 반도체 기판일 수 있다. 상기 소자 분리 패턴(102)은 트렌치형 소자 분리 패턴일 수 있다. 이 경우, 상기 소자 분리 패턴(102)은 상기 반도체 기판(100) 내에 트렌치를 형성하고, 상기 트렌치를 절연 물질로 채워 형성될 수 있다.
상기 활성부(104)를 가로지르는 게이트 패턴(GP)이 배치될 수 있다. 상기 게이트 패턴(GP)은 제2 방향으로 연장될 수 있다. 상기 제2 방향은 상기 제1 방향과 수직한(perpendicular)방향 일 수 있다. 상기 게이트 패턴(GP)은 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)과 중첩될 수 있다. 상기 게이트 패턴(GP)은 상기 활성부(104) 상에 배치된 게이트 절연막(106) 및 상기 게이트 절연막(106) 상의 게이트 전극(108)을 포함할 수 있다.
상기 게이트 절연막(106)은 산화물(ex, 열산화물 등), 질화물, 산화 질화물 및/또는 고유전물(ex, 산화알루미늄, 산화하프늄 등과 같은 금속 산화물 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 전극(114)은 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 게르마늄 등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 등), 도전성 금속 질화물(ex, 질화 티타늄, 질화 탄탈늄 등), 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 패턴(GP) 양측에 스페이서(110)가 배치될 수 있다. 상기 스페이서(110)는 산화막, 질화막 및/또는 산질화막을 포함할 수 있다.
상기 게이트 패턴(GP)의 일측의 상기 활성부(104) 내에 제1 소스/드레인 영역(114), 제1 베리어 영역(122), 및 제2 베리어 영역(124)이 배치될 수 있다. 상기 제1 베리어 영역(122)은 상기 제1 소스/드레인 영역(114) 및 상기 제1 측벽(104a) 사이에 배치될 수 있고, 상기 제2 베리어 영역(124)은 상기 제1 소스/드레인 영역(114) 및 상기 제2 측벽(104b) 사이에 배치될 수 있다. 이로 인해, 상기 제1 소스/드레인 영역(114)은 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)으로부터 이격될 수 있다. 상기 제1 측벽(104a)으로부터 상기 제1 베리어 영역(122), 상기 제1 소스/드레인 영역(114), 및 상기 제2 베리어 영역(124)은 순차적으로 배치될 수 있다. 상기 제1 및 제2 베리어 영역들(122, 124)은 상기 제1 및 제2 측벽(104a, 104b)과 각각 접촉할 수 있다.
상기 제1 소스/드레인 영역(114)은 제2 도전형의 도펀트로 도핑된 영역이고, 상기 제1 및 상기 제2 베리어 영역들(122, 124)은 제1 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 제1 베리어 영역(122)은 상기 제2 도전형의 도펀트로 도핑된지 않고 상기 제1 소스/드레인 영역(114) 및 상기 제1 측벽(104a) 사이에 배치된 상기 활성부(104)의 일부분일 수 있다. 상기 제2 베리어 영역(124)은 상기 제2 도전형의 도펀트로 도핑되지 않고 상기 제1 소스/드레인 영역(114) 및 상기 제2 측벽(104b) 사이에 배치된 상기 활성부(104)의 일부분일 수 있다. 따라서, 상기 제1 및 제2 베리어 영역들(122, 124)의 상기 제1 도전형의 도펀트의 농도는 상기 활성부(104)의 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
상기 게이트 패턴(GP)의 타측의 상기 활성부(104) 내에 제2 소스/드레인 영역(114)이 배치될 수 있다. 상기 제2 소스/드레인 영역(114)은 상기 제2 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 제2 소스/드레인 영역(116)은 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)과 접촉할 수 있다. 상기 제2 방향으로, 상기 제2 소스/드레인 영역(116)의 길이는 상기 제1 소스/드레인 영역(114)의 길이보다 길 수 있다.
제1 실리 사이드 패턴(132)이 상기 제1 소스/드레인 영역(114), 상기 제1 및 제2 베리어 영역(122, 124)을 덮을 수 있다. 제2 실리 사이드 패턴(134)이 상기 제2 소스/드레인 영역(116)을 덮을 수 있다. 제3 실리 사이드 패턴(136)이 상기 게이트 전극(108)을 덮을 수 있다. 상기 제1~제3 실리 사이드 패턴(132, 134, 136)은 금속 실리사이드를 포함할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 및 탄탄륨 실리사이드 중 어느 하나 일 수 있다.
게이트 패턴(GP) 아래의 상기 활성부(104) 내에 채널 영역이 정의될 수 있다. 상기 채널 영역은 상기 활성부(104)의 제1 측벽(104a)에 인접한 제1 가장자리부, 상기 제2 측벽(104b)에 인접한 제2 가장자리부, 및 상기 제1 및 제2 가장자리부들 사이의 중앙부를 포함할 수 있다.
상술된 본 발명의 제1 실시 예에 따르면, 상기 활성부(104)와 동일한 도전형의 도펀트로 도핑된 상기 제1 베리어 영역(122)에 의해, 상기 제1 소스/드레인 영역(114)이 상기 활성부(104)의 제1 측벽(104a)으로부터 이격될 수 있다. 이로써, 상기 제1 소스/드레인 영역(114)은 상기 제1 베리어 영역(122)에 의해, 상기 채널 영역의 상기 제1 가장자리부로부터 이격될 수 있다. 다시 말해서, 상기 제1 베리어 영역(122)이 상기 채널 영역의 상기 제1 가장자리부와 상기 제1 소스/드레인 영역(114) 사이에 배치될 수 있다. 그 결과, 상기 채널 영역의 제1 가장자리부를 통하여 누설전류가 발생될지라도, 상기 제1 베리어 영역에 의해 상기 누설 전류가 상기 제1 소스/드레인 영역(114)으로 흐르는 것이 차단될 수 있다. 즉, 상기 제1 베리어 영역(122)은 상기 누설 전류에 베리어(barrier)로 작용할 수 있다. 이와 마찬가지로, 상기 채널 영역의 상기 제2 가장자리부를 통한 누설전류는 상기 제2 베리어 영역(124)에 의해 차단될 수 있다. 이로 인해, 우수한 신뢰성을 갖는 반도체 소자가 제공될 수 있다.
상기 제1 및 제2 가장자리부들은 상기 활성부(104)의 상부면, 및 상기 제1 및 제2 측벽들(104a, 104b)이 만나는 모서리들을 각각 포함할 수 있다. 트랜지스터가 동작할 때, 상기 제1 및 제2 가장자리부들은 상기 중앙부보다 먼저 턴온(turn-on)될 수 있다. 다시 말해서, 상기 제1 및 제2 가장자리부들의 문턱전압들이 상기 중앙부의 문턱 전압보다 낮은 것과 같은 현상이 발생될 수 있다. 이는, 상기 모서리들에 전계가 집중되는 것 및/또는 상기 채널 영역 내에 도펀트 원소들이 상기 소자 분리 패턴으로 편석(segregation)되는 것 등에 기인할 수 있다. 만약, 상기 제1 소스/드레인 영역(114)이 상기 제1 측벽(104a)과 접촉하는 경우, 상기 제1 가장자리부를 통한 누설전류가 상기 제1 소스/드레인 영역(114)으로 흘러서, 반도체 소자의 특성이 열화될 수 있다.
하지만, 상술된 바와 같이, 본 발명에 따르면, 제1 소스/드레인 영역(114)이 상기 제1 및 제2 베리어 영역들(122, 124)에 의해 상기 제1 및 제2 측벽(104a, 104b)으로부터 이격됨으로써, 상기 제1 및 제2 가장자리부를 통한 누설전류가 차단될 수 있다. 이로 인해, 고신뢰성에 최적화된 반도체 소자가 제공될 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 2a 내지 2d 및 도 3a 내지 도 3d 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 2a 내지 도 3a 는 본 발명의 제1 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이고, 도 2b 내지 도 2d 의 각각은 도 2a 의 I'I', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 을 따라 취한 단면도고, 도 3b 내지 도 3d 의 각각은 도 3a 의 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'을 따라 취한 단면도들이다.
도 2a 내지 도 2d 를 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(100)에 소자 분리 패턴(102)을 형성하여 활성부(104)가 정의될 수 있다. 상기 활성부(104)는 제1 방향으로 나란히 연장하는 제1 측벽(104a) 및 제2 측벽(104b)을 포함할 수 있다. 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)은 서로 마주볼 수 있다. 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)은 상기 반도체 기판(100)과 상기 소자 분리 패턴(102)이 접하는 경계면일 수 있다.
상기 활성부(104) 상에 차례로 적층된 게이트 절연막(106) 및 게이트 전극(108)이 형성되어 게이트 패턴(GP)이 정의될 수 있다. 상기 게이트 패턴(GP)은 상기 제1 방향과 수직한 제2 방향으로 연장할 수 있다. 상기 게이트 패턴(GP)은 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)와 중첩될 수 있다.
상기 게이트 패턴(GP)의 양측벽 상에 스페이서(110)가 형성될 수 있다. 상기 스페이서(110)는 상기 게이트 패턴(GP)을 갖는 상기 반도체 기판(100) 상에 스페이서막을 형성하고, 상기 스페이서막을 이방성으로 식각하여 형성될 수 있다.
도 3a 내지 도 3d 를 참조하면, 상기 게이트 패턴(GP)을 갖는 상기 반도체 기판(100) 상에 마스크 패턴(112)이 형성될 수 있다. 상기 마스크 패턴(112)은 상기 제1 및 제2 측벽(104a, 104b)에 각각 인접한 상기 게이트 패턴(GP)의 일측의 상기 활성부(104)의 제1 및 제2 부분을 덮을 수 있다. 상기 마스크 패턴(112)은 상기 제1 및 제2 부분 사이의 상기 활성부(104)의 일부분, 및 상기 게이트 패턴(GP)의 타측의 상기 활성부(104)의 전체를 덮지 않을 수 있다. 상기 마스크 패턴(112)은 감광성 물질로 형성될 수 있다.
상기 마스크 패턴(112), 상기 게이트 패턴(GP) 및 상기 스페이서(110)를 이온 주입 마스크로 사용하여, 제2 도전형의 도펀트 이온이 주입될 수 있다. 이로 인해, 상기 마스크 패턴(112)으로 덮이지 않은 상기 활성부(104)의 일부분들이 제2 도전형의 도펀트로 도핑되어, 제1 소스/드레인 영역(114) 및 제2 소스/드레인 영역(116)이 형성될 수 있다. 상기 제1 소스/드레인 영역(114)은 상기 게이트 패턴(GP)의 상기 일측의 상기 활성부(104)의 노출된 부분이 상기 제2 도전형의 도펀트로 도핑되어 형성될 수 있다. 상기 제2 소스/드레인 영역(116)은 상기 게이트 패턴(GP)의 상기 타측의 노출된 상기 활성부(104)가 상기 제2 도전형의 도펀트로 도핑되어 형성될 수 있다.
상기 마스크 패턴(112)으로 덮인 상기 활성부(104)의 상기 제1 및 제2 부분들은 상기 제2 도전형의 도펀트로 도핑되지 않을 수 있다. 이로 인해, 상기 제1 소스/드레인 영역(114)과 상기 제1 측벽(104a) 사이, 및 상기 제1 소스/드레인 영역(114)과 상기 제2 측벽(104b) 사이에 상기 제1 도전형의 도펀트로 도핑된 제1 베리어 영역(122) 및 제2 베리어 영역(124)이 각각 정의될 수 있다. 상기 제1 소스/드레인 영역(114)은 상기 제1 베리어 영역(122)에 의해 상기 제1 측벽(104a)으로부터 이격될 수 있고, 상기 제2 베리어 영역(124)에 의해 상기 제2 측벽(104b)으로부터 이격될 수 있다. 상기 제1 및 제2 베리어 영역들(122, 124)은 상기 제2 도전형의 도핑되지 않은 상기 활성부(104)의 일부분일 수 있다. 상기 제1 및 제2 베리어 영역들(122, 124)은 상기 제1 도전형을 도펀트로 도핑된 영역일 수 있다. 상기 제1 및 제2 베리어 영역들(122, 124)의 상기 제1 도전형의 도펀트의 농도는 상기 활성부(100)의 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
계속해서 도 1 을 참조하면, 상기 마스크 패턴(112)을 제거하고, 금속 실리사이드 공정이 수행될 수 있다. 상기 금속 실리사이드 공정에 의해, 상기 제1 소스/드레인 영역(114), 제1 및 제2 베리어 영역들(122, 124)을 덮는 제1 실리사이드 패턴(132), 상기 제2 소스/드레인 영역(116)을 덮는 제2 실리 사이드 패턴(134), 및 상기 게이트 전극(108)을 덮는 제3 실리 사이드 패턴(136)이 형성될 수 있다. 예를 들어, 상기 금속 실리사이드 공정은 텅스텐 실리사이드 공정, 티타늄 실리사이드 공정, 코발트 실리사이드 공정, 및 탄탄륨 실리사이드 공정 중 어느 하나 일 수 있다.
상술된 바와는 달리, 베리어 영역들의 제1 도전형의 도펀트의 농도는 반도체 기판의 제1 도전형의 도펀트의 농도보다 높을 수 있다. 이를, 도 4a 내지 도 4d 를 참조하여 설명한다.
도 4a 내지 도 4d 는 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 4a 는 본 발명의 제1 실시 예의 제1 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 4b 내지 도 4d 는 각각 도 4a 의 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'을 따라 취한 단면도들이다.
도 4a 내지 도 4d 를 참조하면, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 제1 및 제2 베리어 영역들(122, 124)을 덮지 않고, 상기 제1 및 제2 소스/드레인 영역들(114, 116)이 덮이도록 추가 마스크 패턴(142)이 형성될 수 있다. 상기 추가 마스크 패턴(142)은 마스크 패턴(112)과 동일한 물질로 형성될 수 있다.
상기 추가 마스크 패턴(142) 및 게이트 패턴(GP)을 이온 주입 마스크로 사용하여 제1 도전형의 도펀트 이온이 주입되어, 상기 제1 및 제2 베리어 영역(122, 124)에 상기 제1 도전형의 도펀트가 주입될 수 있다. 이로 인해, 제1 도전형의 도펀트가 더 주입된 상기 제1 및 상기 제2 베리어 영역(122a, 124a)이 형성될 수 있다. 상기 제1 및 제2 베리어 영역(122a, 124a)의 상기 제1 도전형의 도펀트의 농도는 상기 활성부(100)의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다.
이후, 상기 추가 마스크 패턴(142)을 제거하고, 도 3a 내지 도 3d 를 참조하여 설명된 것과 같이, 금속 실리사이드 공정을 수행하여, 상기 제1 및 제2 소스/드레인 영역들(114, 116), 상기 제1 및 제2 베리어 영역들(122a, 124a) 및 상기 게이트 전극(108)을 덮는 금속 실리사이드 패턴들이 형성될 수 있다.
상술된 본 발명의 제1 실시 예 및 제1 실시 예의 제1 변형 예와는 달리 소스 드레인 영역들은 저농도 도핑 영역 및 고농도 도핑 영역을 포함할 수 있다. 이를 도 5a 내지 도 5d 및 도 6a 내지 도 6d 를 참조하여 설명한다.
도 5a 내지 도 5d 는 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 5a 는 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 5b 내지 도 5d 는 각각 도 5a 의 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'을 따라 취한 단면도들이다.
도 5a 내지 도 5d 를 참조하면, 도 2a 내지 도 2d 및 도 3a 내지 도 3d 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 상기 제1 및 제2 소스/드레인 영역들(114, 116)의 중앙부들을 덮지 않고, 상기 제1 및 제2 소스/드레인 영역들(114, 116)의 가장자리 부분들을 덮는 마스크 패턴이 형성되고, 상기 마스크 패턴을 이온 주입 마스크로 이용하여, 상기 제1 및 제2 소스/드레인 영역(114, 116)의 상기 중앙부들에 상기 제2 도전형의 도펀트가 더 주입될 수 있다. 이로 인해, 제1 저농도 도핑 영역(114a) 및 상기 제1 저농도 도핑 영역(114a) 내에 형성된 제1 고농도 도핑 영역(114b)을 포함하는 제1 소스/드레인 영역(114a, 114b)이 형성되고, 제2 저농도 도핑 영역(116a) 및 상기 제2 저농도 도핑 영역(116a) 내에 형성된 제2 고농도 도핑 영역(116b)을 포함하는 제2 소스/드레인 영역(116a, 116b)이 형성될 수 있다.
상기 제1 및 제2 저농도 도핑 영역(114a, 116a)의 각각은 상기 마스크 패턴으로 덮여 상기 제2 도전형의 도펀트에 의해 추가적으로 도핑되지 않은 상기 제1 및 제2 소스/드레인 영역(114, 116)의 일부분들이고, 상기 제1 및 제2 고농도 도핑 영역(114b, 116b)의 각각은 상기 제2 도전형의 도펀트로 추가적으로 도핑된 제1 및 제2 소스/드레인 영역(114, 116)의 일부분들일 수 있다. 상기 제1 및 제2 고농도 도핑 영역들(114b, 116b)의 제2 도전형의 도펀트의 농도는 상기 제1 및 제2 저농도 도핑 영역들(114a, 116a)의 제2 도전형의 도펀트의 농도보다 높을 수 있다.
상기 제1 고농도 도핑 영역(114b), 상기 제2 고농도 도핑 영역(116b) 및 및 상기 게이트 전극(108)을 각각 덮는 제1 내지 제3 실리 사이드 패턴(131, 133, 136)이 형성될 수 있다. 상기 제1 실리 사이드 패턴(131)은 제1 고농도 도핑 영역(114b)을 덮고, 상기 제1 저농도 도핑 영역(114a), 및 제1 및 제2 베리어 영역들(122, 124)을 덮지 않을 수 있다. 상기 제2 실리 사이드 패턴(133)은 상기 제2 고농도 도핑 영역(116b)을 덮고, 상기 제2 저농도 도핑 영역(116a)을 덮지 않을 수 있다. 예를 들어, 상기 제1~제3 실리 사이드 패턴들(131, 133, 136)은 블로킹 마스크 패턴을 형성하고, 상기 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 제1 및 제2 저농도 도핑 영역들(114a, 116a) 및 제1 및 제2 베리어 영역들(122, 124)을 덮고, 상기 게이트 전극(108), 상기 제1 및 제2 고농도 도핑 영역들(114b, 116b)을 덮지 않을 수 있다.
상술된 본 발명의 제1 실시 예의 제2 변형 예에 따른 반도체 소자와는 달리, 베리어 영역들의 제1 도전형의 도펀트의 농도는 반도체 기판의 제1 도전형의 도펀트의 농도보다 높고, 베리어 영역들은 실리 사이드 패턴으로 덮일 수 있다. 이를 도 6a 내지 도 6d 를 참조하여 설명한다.
도 6a 내지 도 6d 는 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 6a 는 본 발명의 제1 실시 예의 제3 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 6b 내지 도 6d 는 각각 도 6a 의 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'을 따라 취한 단면도들이다.
도 6a 내지 도 6d 를 참조하면, 도 2a 내지 도 2d 및 도 3a 내지 도 3d 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 이 후, 도 5a 내지 도 5d 를 참조하여 설명된 방법에 따라, 제1 저농도 도핑 영역(114a) 및 제1 고농도 도핑 영역(114b)을 포함하는 제1 소스/드레인 영역(114a, 114b), 및 제2 저농도 도핑 영역(116a) 및 제2 고농도 도핑 영역(116b)을 포함하는 제2 소스/드레인 영역(116a, 116b)이 형성될 수 있다.
제1 및 제2 베리어 영역들(122, 124)을 덮지 않고, 상기 제1 소스/드레인 영역(114a, 114b) 및 상기 제2 소스/드레인 영역(116a, 116b)을 덮는 마스크 패턴이 형성될 수 있다. 상기 마스크 패턴 및 게이트 패턴(GP)을 이온 주입 마스크로 사용하여 제1 도전형의 도펀트가 주입 공정이 수행될 수 있다. 이로 인해, 제1 도전형의 도펀트가 주입된 제1 및 제2 베리어 영역들(122a, 124a)이 형성될 수 있다. 상기 제1 및 제2 베리어 영역들(122a, 124a)의 제1 도전형의 도펀트의 농도는 활성부(100)의 제1 도전형의 도펀트의 농도보다 높을 수 있다.
상기 제1 소스/드레인 영역(114a, 114b), 제1 및 제2 베리어 영역들(122a, 124a)을 덮는 제1 실리 사이드 패턴(132), 제2 고농도 도핑 영역(116b)을 덮고 제2 저농도 도핑 영역(116a)을 덮지 않는 제2 실리 사이드 패턴(133), 및 게이트 전극(108)을 덮는 제3 실리 사이드 패턴(136)이 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 실리 사이드 패턴들(132, 133, 136)은 블로킹 마스크 패턴을 형성하고, 상기 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 상기 제2 저농도 도핑 영역(116a)을 덮고, 상기 게이트 전극(108), 상기 제2 고농도 도핑 영역(116b) 및 상기 제1 소스/드레인 영역(114a, 114b)이 노출되도록 형성될 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자가 설명된다. 도 7 은 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 7 을 참조하면, 도 1 을 참조하여 설명된 반도체 기판(100), 소자 분리 패턴(102), 활성부(104), 제1 측벽(104a), 제2 측벽(104b), 게이트 패턴(GP), 및 스페이서(110)가 제공될 수 있다. 상기 게이트 패턴(GP) 일측의 상기 활성부(104) 내에 도 1 을 참조하여 설명된 제1 소스/드레인 영역(114), 제1 베리어 영역(122) 및 제2 베리어 영역(124)가 배치될 수 있다.
상기 게이트 패턴(GP)의 타측의 상기 활성부(104) 내에 제2 소스/드레인 영역(156), 제3 베리어 영역(166), 및 제4 베리어 영역(168)이 배치될 수 있다. 상기 제3 베리어 영역(166)은 상기 제2 소스/드레인 영역(156) 및 상기 제1 측벽(104a) 사이에 배치될 수 있고, 상기 제4 베리어 영역(168)은 상기 제2 소스/드레인 영역(156) 및 상기 제2 측벽(104b) 사이에 배치될 수 있다. 이로 인해, 상기 제2 소스/드레인 영역(156)은 상기 제1 측벽(104a) 및 상기 제2 측벽(104b)으로부터 이격될 수 있다. 상기 제1 측벽(104a)으로부터, 상기 제3 베리어 영역(166), 상기 제2 소스/드레인 영역(156), 및 상기 제4 베리어 영역(168)은 순차적으로 배치될 수 있다. 상기 제3 및 제4 베리어 영역들(166, 168)은 상기 제1 및 제2 측벽들(104a, 104b)과 각각 접촉할 수 있다. 상기 제3 및 제4 베리어 영역들(166, 168)은 상기 소자 분리 패턴(102)과 접촉할 수 있다.
상기 제2 소스/드레인 영역(156)은 제2 도전형의 도펀트로 도핑된 영역이고, 상기 제3 베리어 영역(166) 및 상기 제4 베리어 영역(168)은 제1 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 제3 베리어 영역(166)은 상기 제2 소스/드레인 영역(156) 및 상기 제1 측벽(104a) 사이에 배치된 상기 활성부(100)의 일부분일 수 있다. 상기 제4 베리어 영역(168)은 상기 제2 소스/드레인 영역(156) 및 상기 제2 측벽(104b) 사이에 배치된 상기 활성부(100)의 일부분일 수 있다. 따라서, 상기 제3 및 제4 베리어 영역(166, 168)의 상기 제1 도전형의 도펀트의 농도는 상기 반도체 기판(100)의 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
제1 실리 사이드 패턴(172)이 상기 제1 소스/드레인 영역(114), 상기 제1 및 제2 베리어 영역(122, 124)을 덮을 수 있다. 제2 실리 사이드 패턴(174)이 상기 제2 소스/드레인 영역(156)을 덮고, 상기 제3 및 제4 베리어 영역들(166, 168)은 덮지 않을 수 있다. 상기 제2 실리 사이트 패턴(174)과 상기 제3 및 제4 베리어 영역들(166, 168)은 서로 절연될 수 있다. 제3 실리 사이드 패턴(176)이 상기 게이트 전극(108)을 덮을 수 있다. 상기 제1~제3 실리 사이드 패턴(172, 174, 176)은 금속 실리사이드를 포함할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 및 탄탄륨 실리사이드 중 어느 하나 일 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 8a 내지 도 8d 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 8a 는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이고, 도 8b 내지 도 8d 는 각각 도 8a 의 Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취한 단면도들이다.
도 8a 내지 도 8d 를 참조하면, 도 2a 내지 도 2d 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 게이트 패턴(GP)을 갖는 반도체 기판(100) 상에 마스크 패턴(143)이 형성될 수 있다. 상기 마스크 패턴(143)은 상기 게이트 패턴(GP)의 일측에 배치되고 각각 제1 및 제2 측벽(104a, 104b)에 인접한 상기 활성부(104)의 제1 및 제2 부분을 덮을 수 있다. 상기 마스크 패턴(143)은 상기 게이트 패턴(GP)의 타측에 배치되고 각각 제1 및 제2 측벽(104a, 104b)에 인접한 상기 활성부(104)의 제3 및 제4 부분을 덮을 수 있다. 상기 마스크 패턴(143)은 상기 제1 및 제2 부분들 사이의 상기 활성부(104)의 일부분 및 상기 제3 및 제4 부분들 사이의 상기 활성부(104)의 일부분을 덮지 않을 수 있다.
상기 마스크 패턴(143) 및 상기 게이트 패턴(GP)을 이온 주입 마스크로 사용하여, 제2 도전형의 도펀트 이온이 주입될 수 있다. 이로 인해, 상기 마스크 패턴(143) 및 상기 게이트 패턴(GP)으로 덮이지 않은 상기 활성부(104)의 상기 일부분들이 제2 도전형의 도펀트로 도핑되어, 제1 및 제2 소스/드레인 영역들(114, 156)이 형성될 수 있다. 상기 제1 소스/드레인 영역(114)은 상기 게이트 패턴(GP)의 상기 일측의 상기 활성부(104)의 일부분이 상기 제2 도전형의 도펀트로 도핑되어 형성된 것이고, 상기 제2 소스/드레인 영역(156)은 상기 게이트 패턴(GP)의 상기 타측의 상기 활성부(104)의 일부분이 상기 제2 도전형의 도펀트로 도핑되어 형성된 것일 수 있다.
상기 마스크 패턴(143)으로 덮인 상기 활성부(104)의 상기 제1 내지 제4 부분들은 상기 제2 도전형의 도펀트로 도핑되지 않는다. 이로 인해, 상기 제1 소스/드레인 영역(114)과 상기 제1 측벽(104a) 사이, 및 상기 제1 소스/드레인 영역(114)과 상기 제2 측벽(104b) 사이에 제1 도전형의 도펀트로 도핑된 제1 및 제2 베리어 영역들(122, 124)이 각각 정의되고, 상기 제2 소스/드레인 영역(156)과 상기 제1 측벽(104a) 사이, 및 상기 제2 소스/드레인 영역(156)과 상기 제2 측벽(104b) 사이에 제1 도전형의 도펀트로 도핑된 제3 및 제4 베리어 영역들(166, 168)이 각각 정의될 수 있다. 상기 제1 내지 제4 베리어 영역들(122, 124, 166, 168)은 상기 제2 도전형의 도펀트로 도핑되지 않은 상기 활성부(104)의 일부분일 수 있다. 상기 제1 및 제3 베리어 영역들(122, 166)은 상기 제1 측벽(104a)과 접촉하고, 상기 제2 및 제4 베리어 영역들(124, 168)은 상기 제2 측벽(104)과 접촉할 수 있다. 상기 제1 내지 제4 베리어 영역들(122, 124, 166, 168)의 제1 도전형의 도펀트의 농도는 반도체 기판(100)의 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
계속해서 도 7 을 참조하면, 상기 제1 소스/드레인 영역(114), 제1 및 제2 베리어 영역들(122, 124)을 덮는 제1 실리 사이드 패턴(172), 상기 제2 소스/드레인 영역(156)을 덮고 상기 제3 및 제4 베리어 영역들(166, 168)을 덮지 않은 제2 실리 사이드 패턴(174), 및 상기 게이트 전극(108)을 덮는 제3 실리 사이드 패턴(176)이 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 실리 사이드 패턴들(172, 174, 176)은 블로킹 마스크 패턴을 형성하고, 상기 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 상기 제1 소스/드레인 영역(114), 상기 제1 및 제2 베리어 영역들(122, 124), 및 상기 제2 소스/드레인 영역(156)이 노출되고, 상기 제3 및 제4 베리어 영역들(166, 168)이 덮이도록 형성될 수 있다. 이 경우, 상기 제1 소스/드레인 영역(114)은 소스의 기능을 수행하고, 상기 제2 소스/드레인 영역(156)은 드레인 기능을 수행할 수 있다.
상술된 바와는 달리, 베리어 영역들의 제1 도저형의 도펀트의 농도는 반도체 기판의 제1 도전형의 도펀트의 농도보다 높을 수 있다. 이를, 도 9a 내지 도 9d 를 참조하여 설명한다.
도 9a 내지 도 9d 는 본 발명의 제2 실시 예의 제1 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 9a 는 본 발명의 제2 실시 예의 제1 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 9b 내지 도 9d 는 각각 도 9a 의 Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취한 단면도들이다.
도 9a 내지 도 9d 를 참조하면, 도 2a 내지 도 2d, 및 도 8a 내지 도 8d 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 제1 및 제2 베리어 영역들(122, 124)을 덮지 않고, 제1 및 제2 소스/드레인 영역들(114, 156), 및 제3 및 제4 베리어 영역들(166, 168)을 덮는 추가 마스크 패턴(144)이 형성될 수 있다.
상기 추가 마스크 패턴(144) 및 게이트 패턴(GP)을 이온 주입 마스크로 사용하여 제1 도전형의 도펀트 이온을 주입하여, 노출된 상기 제1 및 제2 베리어 영역들(122, 124)에 제1 도전형의 도펀트가 주입될 수 있다. 이로 인해, 제1 도전형의 도펀트가 더 주입된 제1 및 제2 베리어 영역들(122a, 124a)이 형성될 수 있다. 상기 제1 및 제2 베리어 영역들(122a, 124a)의 상기 제1 도전형의 도펀트의 농도는 활성부(104)의 상기 제1 도전형의 도펀트의 농도보다 높을 수 있다.
이후, 상기 제1 소스/드레인 영역(114), 제1 및 제2 베리어 영역들(122a, 124a)을 덮는 제1 실리 사이드 패턴, 상기 제2 소스/드레인 영역(156)을 덮고 상기 제3 및 제4 베리어 영역들(166, 168)을 덮지 않은 제2 실리 사이드 패턴, 및 상기 게이트 전극(108)을 덮는 제3 실리 사이드 패턴이 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 실리 사이드 패턴들은 블로킹 마스크 패턴을 형성하고, 상기 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리 사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 상기 게이트 전극(108), 상기 제1 소스/드레인 영역(114), 상기 제1 및 제2 베리어 영역들(122a, 124a), 및 상기 제2 소스/드레인 영역(156)이 노출되고, 상기 제3 및 제4 베리어 영역들(166, 168)이 덮이도록 형성될 수 있다.
상술된 본 발명의 제2 실시 예 및 제2 실시 예의 제1 변형 예와는 달리, 제1 및 제2 소스/드레인 영역들은 저농도 도핑 영역 및 고농도 도핑 영역을 포함할 수 있다. 이를 도 10a 내지 도 10d 를 참조하여 설명한다.
도 10a 내지 도 10d 는 본 발명의 제2 실시 예의 제2 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 10a 는 본 발명의 제2 실시 예의 제2 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 10b 내지 도 10d 는 각각 도 10a 의 Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취한 단면도들이다.
도 10a 내지 도 10d 를 참조하면, 도 2a 내지 도 2d 및 도 8a 내지 도 8d 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 제1 및 제2 소스/드레인 영역들(114, 156)의 중앙부들을 덮지 않고, 상기 제1 및 제2 소스/드레인 영역들(114, 156)의 가장자리 부분들을 덮는 마스크 패턴이 형성되고, 상기 마스크 패턴을 이온 주입 마스크로 사용하여, 제2 도전형의 도펀트 이온이 상기 제1 및 제2 소스 드레인들(114, 156)의 상기 중앙부들에 더 주입될 수 있다. 이로 인해, 제1 저농도 도핑 영역(114a) 및 상기 제1 저농도 도핑 영역(114a) 내에 형성된 제1 고농도 도핑 영역(114b)을 포함하는 제1 소스/드레인 영역(114a, 114b), 및 제2 저농도 도핑 영역(156a) 및 상기 제2 저농도 도핑 영역(156a) 내에 형성된 제2 고농도 도핑 영역(156b)을 포함하는 제2 소스/드레인 영역(156a, 156b)이 형성될 수 있다. 상기 제1 및 제2 저농도 도핑 영역(114a, 156a)의 각각은 상기 마스크 패턴으로 덮여 상기 제2 도전형의 도펀트로 더 도핑되지 않은 상기 제1 및 제2 소스/드레인 영역들(114, 156)의 일부분들이고, 상기 제1 및 제2 고농도 도핑 영역들(114b, 156b)의 각각은 상기 제2 도전형의 도펀트로 더 도핑된 상기 제1 및 제2 소스/드레인 영역들(114, 156)의 일부분들일 수 있다.
상기 제1 고농도 도핑 영역(114b), 상기 제2 고농도 도핑 영역(156b), 및 상기 게이트 전극(108)을 각각 덮는 제1 내지 제3 실리 사이드 패턴(171, 173, 176)이 형성될 수 있다. 상기 제1 실리 사이드 패턴(171)은 상기 제1 저농도 도핑 영역(114a), 제1 및 제2 베리어 영역들(122, 124)을 덮지 않을 수 있다. 상기 제2 실리 사이드 패턴(133)은 상기 제2 저농도 도핑 영역(116a), 제3 및 제4 베리어 영역들(166, 168)을 덮지 않을 수 있다. 상기 제1 내지 제3 실리 사이드 패턴들(171, 173, 176)은 금속 실리 사이드 공정을 수행하여 형성될 수 있다. 예를 들어, 상기 제1~제3 실리 사이드 패턴들(171, 173, 176)은 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 상기 제1 내지 제4 베리어 영역들(122, 124, 166, 168), 및 상기 제1 및 제2 저농도 도핑 영역들(114a, 116a)을 덮고, 상기 게이트 전극(108), 및 상기 제1 및 제2 고농도 도핑 영역들(114b, 116b)이 노출되도록 형성될 수 있다.
상술된 본 발명의 제2 실시 예의 제2 변형 예에 따른 반도체 소자와는 달리, 베리어 영역들의 제1 도전형의 도펀트이 농도는 반도체 기판의 제1 도전형의 도펀트의 농도보다 높을 수 있다. 이를 도 11a 내지 도 11d 를 참조하여 설명한다.
도 11a 내지 도 11d 는 본 발명의 제2 실시 예의 제3 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 11a 는 본 발명의 제2 실시 예의 제3 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 11b 내지 도 11d 는 각각 도 11a 의 Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', 및 Ⅶ-Ⅶ'을 따라 취한 단면도들이다.
도 11a 내지 도 11d 를 참조하면, 도 2a 내지 도 2d 및 도 8a 내지 도 8d 를 참조하여 설명된 반도체 소자의 제조 방법이 제공된다. 이 후, 도 10a 내지 도 10d 를 참조하여 설명된 방법에 따라, 제1 저농도 도핑 영역(114a) 및 제1 고농도 도핑 영역(114b)을 포함하는 제1 소스/드레인 영역(114a, 114b), 및 제2 저농도 도핑 영역(156a) 및 제2 고농도 도핑 영역(156b)을 포함하는 제2 소스/드레인 영역(156a, 156b)이 형성될 수 있다.
제1 및 제2 베리어 영역들(122, 124)을 덮지 않고, 상기 제1 소스/드레인 영역(114a, 114b), 제 소스 드레인 영역(156a, 156b), 제3 및 제4 베리어 영역들(166, 168)을 덮는 마스크 패턴이 형성될 수 있다. 상기 마스크 패턴을 이온 주입 마스크로 사용하여 제1 도전형의 도펀트 주입 공정이 수행될 수 있다. 이로 인해, 제1 도전형의 도펀트가 더 주입된 제1 및 제2 베리어 영역들(122a, 124a)이 형성될 수 있다. 상기 제1 및 제2 베리어 영역들(122a, 124a)의 제1 도전형의 도펀트의 농도는 활성부(104)의 제1 도전형의 도펀트의 농도보다 높을 수 있다. 상기 제1 및 제2 베리어 영역들(122a, 124a)의 제1 도전형의 도펀트의 농도는 상기 제3 및 제4 베리어 영역들(166, 168)의 제1 도전형의 도펀트의 농도보다 높을 수 있다.
상기 제1 소스/드레인 영역(114a, 114b), 제1 및 제2 베리어 영역들(122a, 124a)을 덮는 제1 실리 사이드 패턴(172), 제2 고농도 도핑 영역(156b)을 덮고 제2 저농도 도핑 영역(156a), 제3 및 제4 베리어 영역들(166, 168)을 덮지 않는 제2 실리 사이드 패턴(173), 및 상기 게이트 전극(108)을 덮는 제3 실리 사이드 패턴(176)이 형성될 수 있다. 상기 제1 내지 제3 실리 사이드 패턴들(172, 173, 176)은 금속 실리 사이드 공정으로 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 실리 사이드 패턴들(132, 133, 136)은 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 상기 제2 저농도 도핑 영역(116a), 제3 및 제4 베리어 영역들(166, 168)이 덮고, 상기 게이트 전극(108), 상기 제2 고농도 도핑 영역(156b), 상기 제1 소스/드레인 영역(114a, 114b), 및 제1 및 제2 베리어 영역들(122a, 124a)이 노출되도록 형성될 수 있다.
본 발명의 제3 실시 예 및 그 변형 예들에 따른 반도체 소자 및 그 제조 방법이 설명된다.
도 12, 도 13a 내지 도 13d 는 본 발명의 제3 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 12 는 본 발명의 제3 실기 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 사시도이고, 도 13a 는 본 발명의 제3 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 13b 내지 도 13d 는 각각 도 13a 의 Ⅶ-Ⅶ', Ⅷ-Ⅷ', 및 Ⅸ-Ⅸ' 을 따라 취한 단면도들이다. 설명의 편의를 위해, 도 12 및 도 13a 에서 후술되는 실리 사이드 패턴들을 도시하지 않았다.
도 12, 및 도 13a 내지 도 13d 를 참조하면, 제1 도전형의 도펀트로 도핑된 반도체 기판(200)에 활성부(204, active portion)를 정의하는 소자 분리 패턴(202)이 배치될 수 있다. 상기 활성부(204)는 상기 소자분리 패턴(202)에 의하여 둘러싸인 상기 반도체 기판(200)의 일부분에 해당한다. 상기 활성부(204)는 제1 방향으로 나란히 연장하는 제1 측벽(204a) 및 제2 측벽(204b)을 포함할 수 있다. 상기 제1 측벽(204a) 및 상기 제2 측벽(204b)은 서로 마주볼 수 있다. 상기 제1 측벽(204a) 및 상기 제2 측벽(204b)은 상기 반도체 기판(200)과 상기 소자 분리 패턴(202)이 접하는 경계면일 수 있다. 상기 반도체 기판(200)은 도 1 을 참조하여 설명된 반도체 기판(100)과 동일한 것일 수 있고, 상기 소자 분리 패턴(202)은 도 2a 내지 도 2c 를 참조하여 설명된 소자 분리 패턴(102)과 동일한 방법으로 형성될 수 있다.
상기 활성부(204)를 가로지르는 게이트 패턴(GPa, GPb, GPc)이 배치될 수 있다. 상기 게이트 패턴(GPa, GPb, GPc)은 상기 제1 방향과 수직인 제2 방향으로 연장하는 메인부(GPa, main portion), 및 상기 메인부(GPa)의 양 단에서 상기 제1 방향으로 각각 연장하는 제1 및 제2 연장부들(GPb, GPc)을 포함할 수 있다.
상기 제1 및 제2 연장부들(GPb, GPc)은 제1 및 제2 측벽(204a, 204b)과 각각 중첩될 수 있다. 상기 제1 및 제2 연장부들(GPb, GPc)은 상기 소자 분리 패턴(202)과 중첩될 수 있다.
상기 게이트 패턴(GPa, GPb, GPc)은 상기 반도체 기판(200) 상의 게이트 절연막(206) 및 상기 게이트 절연막(206) 상의 게이트 전극(208)을 포함할 수 있다. 상기 게이트 절연막(206) 및 상기 게이트 전극(208)은 도 1 을 참조하여 설명된 게이트 절연막(106) 및 게이트 전극(108)과 각각 동일한 물질을 포함할 수 있다.
상기 게이트 패턴(GPa. GPb, GPc)의 메인부(GPa)의 일측의 상기 활성부(204) 내에 제1 소스/드레인 영역(214), 제1 베리어 영역(222), 및 제2 베리어 영역(224)이 배치될 수 있다. 상기 제1 베리어 영역(222)은 상기 제1 소스/드레인 영역(214) 및 상기 제1 측벽(204a) 사이에 배치될 수 있고, 상기 제2 베리어 영역(224)은 상기 제1 소스/드레인 영역(214) 및 상기 제2 측벽(204b) 사이에 배치될 수 있다. 이로 인해, 상기 제1 소스/드레인 영역(214)은 상기 제1 측벽(204a) 및 상기 제2 측벽(204b)으로부터 이격될 수 있다. 상기 제1 측벽(204a)으로부터 상기 제1 베리어 영역(222), 상기 제1 소스/드레인 영역(214), 및 상기 제2 베리어 영역(224)은 순차적으로 배치될 수 있다. 상기 제1 및 제2 베리어 영역들(222, 224)은 상기 제1 및 제2 측벽(204a, 204b)과 각각 접촉할 수 있다. 상기 제1 및 제2 베리어 영역들(222, 224)은 상기 제1 및 제2 연장부들(GPb, GPc) 아래에 각각 배치되어, 상기 제1 연장부(GPb)와 상기 제1 베리어 영역(222)이 서로 중첩되고, 상기 제2 연장부(GPc)와 상기 제2 베리어 영역(224)이 서로 중첩될 수 있다.
상기 제1 소스/드레인 영역(214)은 제2 도전형의 도펀트로 도핑된 영역이고, 상기 제1 및 상기 제2 베리어 영역들(222, 224)은 제1 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 제1 베리어 영역(222)은 상기 제2 도전형의 도펀트로 도핑된지 않고 상기 제1 소스/드레인 영역(214) 및 상기 제1 측벽(204a) 사이에 배치된 상기 활성부(204)의 일부분일 수 있다. 상기 제2 베리어 영역(224)은 상기 제2 도전형의 도펀트로 도핑되지 않고 상기 제1 소스/드레인 영역(214) 및 상기 제2 측벽(204b) 사이에 배치된 상기 활성부(204)의 일부분일 수 있다. 따라서, 상기 제1 및 제2 베리어 영역들(222, 224)의 상기 제1 도전형의 도펀트의 농도는 상기 활성부(204)의 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
상기 게이트 패턴(GPa, GPb, GPc)의 타측의 상기 활성부(204) 내에 제2 소스/드레인 영역(214)이 배치될 수 있다. 상기 제2 소스/드레인 영역(214)은 상기 제2 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 제2 소스/드레인 영역(216)은 상기 제1 측벽(204a) 및 상기 제2 측벽(204b)과 접촉할 수 있다. 상기 제2 방향으로, 상기 제2 소스/드레인 영역(216)의 길이는 상기 제1 소스/드레인 영역(214)의 길이보다 길 수 있다.
상기 제1 소스/드레인 영역(214), 상기 제2 소스/드레인 영역(214, 216), 및 상기 게이트 전극(208)을 각각 덮는 제1, 제2 및 제3 실리 사이드 패턴(232, 234, 236)이 배치될 수 있다.
계속해서, 도 12, 도 13a 내지 도 13d 를 참조하여 본 발명의 제3 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 12, 도 13a 내지 도 13d 를 참조하면, 반도체 기판(200) 내에 활성부(204)를 정의하는 소자 분리 패턴(202)이 형성될 수 있다. 이후, 상기 반도체 기판(200) 상에 게이트 패턴(GPa, GPb, GPc) 및 스페이서(210)가 형성될 수 있다. 상기 게이트 패턴(GPa, GPb, GPc)은 게이트 절연막(206) 및 게이트 전극(208)을 포함할 수 있고, 상기 스페이서(210)는 도 2a 내지 도 2d 를 참조하여 설명된 스페이서(110)를 형성하는 방법에 따라 형성될 수 있다.
상기 게이트 패턴(GPa, GPb), GPc)은 제2 방향으로 연장하는 제1 방향과 수직인 제2 방향으로 연장하는 메인부(GPa, main portion), 및 상기 메인부(GPa)의 양 단에서 상기 제1 방향으로 각각 연장하는 제1 및 제2 연장부들(GPb, GPc)을 포함할 수 있다.
상기 제1 연장부(GPb)는 상기 메인부(GPa)의 일측에 배치되고 상기 제1 측벽(204a)에 인접한 상기 활성부(204)의 제1 부분을 덮을 수 있다. 상기 제2 연장부(GPb)는 상기 메인부(GPa)의 상기 일측에 배치되고 상기 제2 측벽(204b)에 인접한 상기 활성부(204)의 제2 부분을 덮을 수 있다. 상기 제1 부분 및 상기 제2 부분 사이의 상기 활성부(204)의 일부분 및 상기 메인부(GPa)의 타측에 배치된 상기 활성부(204)의 일부분은 상기 게이트 패턴(GPa, GPb, GPc)으로 덮이지 않을 수 있다.
상기 게이트 패턴(GPa, GPb, GPc)을 이온 주입 마스크로 사용하여, 제2 도전형의 도펀트 이온이 주입될 수 있다. 상기 게이트 패턴(GPa, GPb, GPc)으로 덮이지 않은 상기 활성부(204)에 상기 제2 도전형의 도펀트가 주입되어, 제1 및 제2 소스/드레인 영역(214, 216)이 형성될 수 있다. 구체적으로, 상기 제1 소스/드레인 영역(214)은 상기 제1 부분 및 상기 제2 부분 사이의 상기 활성부(204)의 일부분이 상기 제2 도전형의 도펀트로 도핑되어 형성될 수 있다. 상기 제2 소스/드레인 영역(216)은 상기 게이트 패턴(GPa, GPb, GPc)의 상기 타측에 배치된 상기 활성부(204)가 상기 제2 도전형의 도펀트로 도핑되어 형성될 수 있다.
상기 제1 연장부(GPb) 및 상기 제2 연장부(GPc) 아래에 배치된 상기 활성부(204)의 상기 제1 및 제2 부분은 상기 제2 도전형의 도펀트로 도핑되지 않을 수 있다. 이로 인해, 상기 제1 소스/드레인 영역(214)과 상기 제1 측벽(204a) 사이, 및 상기 제1 소스/드레인 영역(214)과 상기 제2 측벽(204b) 사이에 상기 제1 도전형의 도펀트로 도핑된 제1 및 제2 베리어 영역들(222, 224)이 각각 정의될 수 있다.
이후, 금속 실리사이드 공정을 수행하여, 제1 소스/드레인 영역(214), 제2 소스/드레인 영역(216) 및 상기 게이트 전극(208)을 각각 덮는 제1 내지 제3 실리 사이드 패턴들(232, 234, 236)이 형성될 수 있다.
상술된 바와는 달리, 소스 드레인 영역들은 저농도 도핑 영역 및 고농도 도핑 영역을 포함할 수 있다. 이를 도 14a 내지 도 14d 를 참조하여 설명한다.
도 14a 내지 도 14d 는 본 발명의 제3 실시 예의 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 14a 는 본 발명의 제3 실시 예의 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 14b 내지 도 14d 는 각각 도 14a 의 Ⅶ-Ⅶ', Ⅷ-Ⅷ', 및 Ⅸ-Ⅸ' 을 따라 취한 단면도들이다. 설명의 편의를 위해, 도 14a 에서 후술되는 실리 사이드 패턴들을 생략하여 도시하였다.
도 14a 내지 도 14d 를 참조하면, 도 13a 내지 도 13d 를 참조하여 설명된 반도체 기판(200), 소자 분리 패턴(202), 활성부(204), 게이트 패턴(GPa, GPb, GPc), 제1 및 제2 소스/드레인 영역들(214, 216)이 제공된다. 상기 제1 및 제2 소스/드레인 영역들(214, 216)의 중앙부들을 덮지 않고, 상기 제1 및 제2 소스/드레인 영역둘(214, 216)의 가장자리 부분들을 덮는 마스크 패턴이 형성되고, 상기 마스크 패턴을 이온 주입 마스크로 이용하여, 상기 제1 및 제2 소스/드레인 영역들(214, 216)의 상기 중앙부들에 제2 도전형의 도펀트가 더 주입될 수 있다. 이로 인해, 제1 저농도 도핑 영역(214a) 및 상기 제1 저농도 도핑 영역(214a) 내에 형성된 제1 고농도 도핑 영역(214b)을 포함하는 제1 소스/드레인 영역(214a, 214b)이 형성되고, 제2 저농도 도핑 영역(216a) 및 상기 제2 저농도 도핑 영역(216a) 내에 형성된 제2 고농도 도핑 영역(216b)을 포함하는 제2 소스/드레인 영역(216a, 216b)이 형성될 수 있다. 상기 제1 및 제2 저농도 도핑 영역(214a, 216a)의 각각은 상기 마스크 패턴으로 덮여 상기 제2 도전형의 도펀트에 의해 추가적으로 도핑되지 않은 상기 제1 및 제2 소스/드레인 영역(214, 216)의 일부분들이고, 상기 제1 및 제2 고농도 도핑 영역(214b, 216b)의 각각은 상기 제2 도전형의 도펀트로 더 도핑된 제1 및 제2 소스/드레인 영역(214, 216)의 일부분들일 수 있다.
상기 제1 고농도 도핑 영역(214b), 상기 제2 고농도 도핑 영역(216b) 및 및 상기 게이트 전극(208)을 각각 덮는 제1 내지 제3 실리 사이드 패턴(231, 233, 236)이 형성될 수 있다. 상기 제1 실리 사이드 패턴(231)은 제1 고농도 도핑 영역(214b)을 덮고, 상기 제1 저농도 도핑 영역(114a)을 덮지 않을 수 있다. 상기 제2 실리 사이드 패턴(233)은 상기 제2 고농도 도핑 영역(216b)을 덮고, 상기 제2 저농도 도핑 영역(216a)을 덮지 않을 수 있다. 예를 들어, 상기 제1~제3 실리 사이드 패턴들(231, 233, 236)은 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 상기 제1 및 제2 저농도 도핑 영역들(216a, 214a)을 덮고, 상기 게이트 전극(208), 상기 제1 및 제2 고농도 도핑 영역들(216a, 214b)이 노출되도록 형성될 수 있다.
본 발명의 제4 실시 예에 따른 반도체 소자 및 그 제조 방법이 설명된다.
도 15 및 도 16a 내지 도 16d 는 본 발명의 제4 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 15 는 본 발명의 제4 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 사시도이고, 도 16a 는 본 발명의 제4 실시 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 16b 내지 도 16d 는 각각 도 16a 의 Ⅹ-Ⅹ', ⅩⅠ-ⅩⅠ', 및 ⅩⅡ-ⅩⅡ' 을 따라 취한 단면도들이다. 설명의 편의를 위해, 도 15 및 도 16a 에서 후술되는 실리사이드 패턴들을 생략하여 도시하였다.
도 15, 및 도 16a 내지 도 16d 를 참조하면, 도 13a 내지 도 13d 를 참조하여 설명된 것과 같이, 반도체 기판(200), 소자 분리 패턴(202), 및 활성부(204)가 제공되고, 상기 활성부(204)는 제1 방향으로 나란히 연장하는 제1 및 제2 측벽(204a, 204b)를 포함할 수 있다.
상기 활성부(204)를 가로지르는 게이트 패턴(GPd, GPe, GPf)이 배치될 수 있다. 상기 게이트 패턴(GPd, GPe, GPf)은 상기 제1 방향에 수직한 제2 방향으로 연장하는 메인부(GPd), 상기 메인부(GPd)의 일단에서 상기 제1 방향으로 연장하는 제1 연장부(GPe), 및 상기 메인부(GPd)의 타단에서 상기 제1 방향과 반평행한(antiparallel) 방향으로 연장하는 제2 연장부(GPf)를 포함할 수 있다.
상기 제1 및 제2 연장부들(GPe, GPf)은 제1 및 제2 측벽(204a, 204b)과 각각 중첩될 수 있다. 상기 제1 및 제2 연장부들(GPe, GPf)은 상기 소자 분리 패턴(202)과 중첩될 수 있다.
상기 게이트 패턴(GPd, GPe, GPf)은 상기 반도체 기판(200) 상의 게이트 절연막(205) 및 상기 게이트 절연막(205) 상의 게이트 전극(207)을 포함할 수 있다. 상기 게이트 절연막(205) 및 상기 게이트 전극(207)은 도 1 을 참조하여 설명된 게이트 절연막(106) 및 게이트 전극(108)과 각각 동일한 물질을 포함할 수 있다.
상기 게이트 패턴(GPd, GPe, GPf)의 메인부(GPd) 일측의 상기 활성부(204) 내에 제1 소스/드레인 영역(213) 및 제1 베리어 영역(223)이 배치될 수 있다. 상기 게이트 패턴(GPd, GPe, GPf)의 타측의 상기 활성부 내에 제2 소스/드레인 영역(215) 및 제2 베리어 영역(225)이 배치될 수 있다. 상기 제1 베리어 영역(223)은 상기 제1 소스/드레인 영역(213)과 상기 제1 측벽(204a) 사이에 배치될 수 있다. 상기 제2 베리어 영역(225)은 상기 제2 소스/드레인 영역(215)과 상기 제2 측벽(204b) 사이에 배치될 수 있다. 상기 제1 및 제2 베리어 영역들(223, 225)은 상기 제1 및 제2 측벽(204a, 204b)과 각각 접촉할 수 있다. 상기 제1 및 제2 베리어 영역들(223, 225)은 상기 제1 및 제2 연장부들(GPe, GPf)의 각각 아래에 배치되어, 상기 제1 베리어 영역(223)은 상기 제1 연장부(GPe)와 중첩되고, 상기 제2 베리어 영역(225)은 상기 제2 연장부(GPf)와 중첩될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(213, 215)은 제2 도전형의 도펀트로 도핑된 영역이고, 상기 제1 및 제2 베리어 영역들(223, 225)은 상기 제1 도전형의 도펀트로 도핑된 영역일 수 있다. 제1 베리어 영역(223)은 상기 제2 도전형의 도펀트로 도핑된지 않고 상기 제1 소스/드레인 영역(213) 및 상기 제1 측벽(204a) 사이에 배치된 상기 활성부(204)의 일부분일 수 있다. 상기 제2 베리어 영역(225)은 상기 제2 도전형의 도펀트로 도핑되지 않고 상기 제2 소스/드레인 영역(215) 및 상기 제2 측벽(204b) 사이에 배치된 상기 활성부(204)의 일부분일 수 있다. 따라서, 상기 제1 및 제2 베리어 영역들(223, 225)의 상기 제1 도전형의 도펀트의 농도는 상기 활성부(204)의 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
상기 제1 소스/드레인 영역(213), 상기 제2 소스/드레인 영역(215), 및 상기 게이트 전극(207)을 각각 덮는 제1, 제2 및 제3 실리 사이드 패턴(237, 238, 239)이 배치될 수 있다.
계속해서, 도 15, 도 16a 내지 도 16d 를 참조하여 본 발명의 제4 실시 예에 따른 반도체 소자의 제조 방법이 설명된다.
도 15 및 도 16a 내지 도 16d 를 참조하면, 반도체 기판(200) 내에 활성부(204)를 정의하는 소자 분리 패턴(202)이 형성될 수 있다. 이후, 상기 반도체 기판(200) 상에 게이트 패턴(GPd, GPe, GPf) 및 스페이서(210)가 형성될 수 있다. 상기 게이트 패턴(GPd, GPe, GPf)은 게이트 절연막(206) 및 게이트 전극(208)을 포함할 수 있고, 상기 스페이서(209)는 도 2a 내지 도 2d 를 참조하여 설명된 스페이서(110)를 형성하는 방법에 따라 형성될 수 있다. 상기 게이트 패턴(GPd, GPe, GPf)은 상기 제1 방향에 수직한 제2 방향으로 연장하는 메인부(GPd), 상기 메인부(GPd)의 일단에서 상기 제1 방향으로 연장하는 제1 연장부(GPe), 및 상기 메인부(GPd)의 타단에서 상기 제1 방향과 반평행한(antiparallel) 방향으로 연장하는 제2 연장부(GPf)를 포함할 수 있다.
상기 제1 연장부(GPe)는 상기 메인부(GPd)의 일측에 배치되고 상기 제1 측벽(204a)에 인접한 상기 활성부(204)의 제1 부분을 덮을 수 있다. 상기 제2 측벽(204b) 및 상기 제1 부분 사이의 상기 활성부(204)의 일부분은 덮지 않을 수 있다. 상기 제2 연장부(GPf)는 상기 메인부(GPd)의 타측에 배치되고 상기 제2 측벽(204b)에 인접한 상기 활성부(204)의 제2 부분을 덮을 수 있다. 상기 제1 측벽(204a) 및 상기 제2 부분 사이의 상기 활성부(204)의 일부분은 덮지 않을 수 있다. 상기 게이트 패턴(GPa, GPb, GPc)은 상기 반도체 기판(200) 상의 게이트 절연막(205) 및 상기 게이트 절연막(205) 상의 게이트 전극(207)을 포함할 수 있다.
상기 게이트 패턴(GPd, GPe, GPf)을 이온 주입 마스크로 사용하여 제2 도전형의 도펀트 이온이 주입될 수 있다. 상기 활성부(204)에 상기 제2 도전형의 도펀트가 주입되어, 제1 및 제2 소스/드레인 영역(213, 215)이 형성될 수 있다. 구체적으로, 상기 제1 소스/드레인 영역(213)은 상기 메인부(GPd)의 상기 일측에 배치된 상기 활성부(204)의 일부분이 상기 제2 도전형의 도펀트로 도핑되어 형성될 수 있고, 상기 제2 소스/드레인 영역(215)은 상기 메인부(GPd)의 상기 타측에 배치된 상기 활성부(204)의 일부분이 상기 제2 도전형의 도펀트로 도핑되어 형성될 수 있다.
상기 제1 연장부(GPe) 및 상기 제2 연장부(GPf) 아래에 각각 배치된 상기 활성부(204)의 상기 제1 및 제2 부분은 상기 제2 도전형의 도펀트로 도핑되지 않을 수 있다. 이로 인해, 상기 제1 소스/드레인 영역(213)과 상기 제1 측벽(204a) 사이에 상기 제1 도전형의 도펀트로 도핑된 제1 베리어 영역(223)이 정의되고, 상기 제2 소스/드레인 영역(215)과 상기 제2 측벽(204b) 사이에 상기 제1 도전형의 도펀트로 도핑된 제2 베리어 영역(225)이 정의될 수 있다. 상기 제1 및 제2 베리어 영역들(223, 225)은 상기 제2 도전형의 도펀트로 도핑되지 않은 상기 활성부(204)의 일부분을 포함할 수 있다. 상기 제1 및 제2 베리어 영역들(223, 225)의 상기 제1 도전형의 도펀트의 농도는 상기 활성부(204)의 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
이후, 금속 실리 사이드 공정을 수행하여, 상기 제1 소스/드레인 영역(213), 상기 제2 소스/드레인 영역(215), 및 상기 게이트 전극(208)을 각각 덮는 제1, 제2 및 제3 실리 사이드 패턴(237, 238, 239)이 형성될 수 있다.
상술된 본 발명의 제4 실시 예에 따른 반도체 소자와는 달리, 소스 드레인 영역들은 저농도 도핑 영역 및 고농도 도핑 영역을 포함할 수 있다. 이를 도 17a 내지 도 17d 를 참조하여 설명한다.
도 17a 내지 도 17d 는 본 발명의 제4 실시 예의 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 것으로, 도 17a 는 본 발명의 제4 실시 예의 변형 예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 평면도이고, 도 17b 내지 도 17d 는 각각 도 17a 의 Ⅹ-Ⅹ', ⅩⅠ-ⅩⅠ', 및 ⅩⅡ-ⅩⅡ' 을 따라 취한 단면도들이다. 설명의 편의를 위해, 도 17a에서 후술되는 실리사이드 패턴들을 생략하여 도시하였다.
도 17a 내지 도 17d 를 참조하면, 도 14a 내지 도 14d 를 참조하여 설명된 반도체 기판(200), 소자 분리 패턴(202), 활성부(204), 게이트 패턴(GPd, GPe, GPf), 제1 및 제2 소스/드레인 영역들(213, 215)이 제공된다. 상기 제1 및 제2 소스/드레인 영역(213, 215)의 중앙부들을 덮지 않고, 상기 제1 및 제2 소스/드레인 영역(213, 215)의 가장자리 부분들이 덮이도록 마스크 패턴이 형성되고, 상기 마스크 패턴을 이온 주입 마스크로 이용하여, 상기 제1 및 제2 소스/드레인 영역(213, 215)의 상기 중앙부들에 제2 도전형의 도펀트가 더 주입될 수 있다. 이로 인해, 제1 저농도 도핑 영역(213a) 및 상기 제1 저농도 도핑 영역(213a) 내에 형성된 제1 고농도 도핑 영역(215b)을 포함하는 제1 소스/드레인 영역(213a, 213b)이 형성되고, 제2 저농도 도핑 영역(215a) 및 상기 제2 저농도 도핑 영역(215a) 내에 형성된 제2 고농도 도핑 영역(215b)을 포함하는 제2 소스/드레인 영역(215a, 215b)이 형성될 수 있다. 상기 제1 및 제2 저농도 도핑 영역(213a, 215a)의 각각은 상기 마스크 패턴으로 덮여 상기 제2 도전형의 도펀트에 의해 추가적으로 도핑되지 않은 상기 제1 및 제2 소스/드레인 영역(213, 215)의 일부분들이고, 상기 제1 및 제2 고농도 도핑 영역(213b, 215b)의 각각은 상기 제2 도전형의 도펀트로 추가적으로 도핑된 제1 및 제2 소스/드레인 영역(213, 215)의 일부분들일 수 있다.
상기 제1 고농도 도핑 영역(213b), 상기 제2 고농도 도핑 영역(215b) 및 및 상기 게이트 전극(208)을 각각 덮는 제1 내지 제3 실리 사이드 패턴(237, 238, 239)이 형성될 수 있다. 상기 제1 실리 사이드 패턴(237)은 제1 고농도 도핑 영역(213b)을 덮고, 상기 제1 저농도 도핑 영역(213a)을 덮지 않을 수 있다. 상기 제2 실리 사이드 패턴(238)은 상기 제2 고농도 도핑 영역(215b)을 덮고, 상기 제2 저농도 도핑 영역(215a)을 덮지 않을 수 있다. 예를 들어, 상기 제1~제3 실리 사이드 패턴들(237, 238, 239)은 블로킹 마스크 패턴을 마스크로 사용하여 금속 실리사이드 공정을 수행하여 형성될 수 있다. 이 경우, 상기 블로킹 마스크 패턴은 상기 제1 및 제2 저농도 도핑 영역들(213a, 215a)을 덮고, 상기 제1 및 제2 고농도 도핑 영역들(213b, 215b), 및 상기 게이트 전극(207)이 노출되도록 형성될 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
GP: 게이트 패턴
114, 116: 제1 및 제2 소스/드레인 영역
122, 124: 제1 및 제2 베리어 영역

Claims (10)

  1. 반도체 기판 내에 활성부(active portion)를 정의하는 소자 분리 패턴, 상기 활성부는 제1 방향으로 나란히 연장하고 서로 마주보는 제1 및 제2 측벽들을 포함하고, 상기 제1 및 제2 측벽들은 각각 상기 반도체 기판과 상기 소자 분리 패턴의 경계면들이며,
    상기 활성부의 상기 제1 및 제2 측벽들을 가로지르도록 상기 제1 방향과 수직한(perpendicular) 제2 방향으로 연장되어 상기 소자 분리 패턴과 중첩되는 게이트 패턴; 및
    상기 반도체 기판의 상기 활성부는 상기 게이트 패턴의 일측의 제1 소스/드레인 영역 및 제1 베리어 영역을 포함하되,
    상기 제1 베리어 영역은 상기 제2 방향으로, 상기 제1 소스/드레인 영역 및 상기 소자 분리 패턴의 일 부분 사이에 개재되어 상기 제1 측벽과 접촉하고,
    상기 활성부 및 상기 제1 베리어 영역은 제1 도전형의 도펀트로 도핑되고, 상기 제1 소스/드레인 영역은 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑된 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 베리어 영역의 상기 제1 도전형의 도펀트의 농도는 상기 활성부의 상기 제1 도전형의 도펀트의 농도보다 높은 반도체 소자.
  3. 제1 항에 있어서,
    상기 게이트 패턴의 상기 일측의 상기 활성부 내에 배치된 제2 베리어 영역을 더 포함하되,
    상기 제2 베리어 영역은 상기 제1 소스/드레인 영역 및 상기 제2 측벽 사이에 배치되고, 상기 제1 도전형의 도펀트로 도핑된 반도체 소자.
  4. 제3 항에 있어서,
    상기 게이트 패턴의 타측의 상기 활성부 내에 형성되고 상기 제2 도전형의 도펀트로 도핑된 제2 소스/드레인 영역을 더 포함하되,
    상기 제2 소스/드레인 영역은 상기 제1 및 제2 측벽들과 접촉하는 반도체 소자.
  5. 제3 항에 있어서,
    상기 게이트 패턴의 타측의 상기 활성부 내에 형성된 제2 소스/드레인 영역, 제3 베리어 영역, 및 제4 베리어 영역을 더 포함하되,
    상기 제2 소스/드레인 영역은 상기 제2 도전형의 도펀트로 도핑되고,
    상기 제3 베리어 영역은 상기 제2 소스/드레인 영역과 상기 제1 측벽 사이에 배치되고,
    상기 제4 베리어 영역은 상기 제2 소스/드레인 영역과 상기 제2 측벽 사이에 배치되고,
    상기 제3 및 제4 베리어 영역들은 상기 제1 도전형의 도펀트로 도핑된 반도체 소자.
  6. 제1 항에 있어서,
    상기 게이트 패턴은 상기 제2 방향으로 연장하는 메인부(main portion), 상기 메인부의 일단으로부터 상기 제1 방향으로 연장하는 제1 연장부를 포함하되,
    상기 제1 연장부는 상기 제1 베리어 영역과 중첩되는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 연장부는 상기 소자 분리 패턴과 중첩되는 부분을 포함하는 반도체 소자.
  8. 반도체 기판 내에 활성부(active portion)를 정의하는 소자 분리 패턴을 형성하되, 상기 활성부는 제1 방향으로 나란히 연장하고 서로 마주보는 제1 및 제2 측벽들을 포함하고 제1 도전형의 도펀트로 도핑되는 것;
    상기 제1 방향과 수직한(perpendicular) 제2 방향으로 연장되어 상기 활성부의 상기 제1 및 제2 측벽들을 가로지르는 게이트 패턴을 형성하는 것; 및
    상기 게이트 패턴의 일측의 상기 활성부 내에 배치된 제1 소스/드레인 영역 및 제1 베리어 영역을 형성하는 것을 포함하되,
    상기 제1 베리어 영역은 상기 제2 방향으로 연장되어 상기 제1 소스/드레인 영역 및 상기 소자 분리 패턴의 일 부분 사이에 개재되어 상기 제1 측벽과 접촉하고,
    상기 제1 베리어 영역은 상기 제1 도전형의 도펀트로 도핑되고, 상기 제1 소스/드레인 영역은 제2 도전형의 도펀트로 도핑되되,
    상기 제1 및 제2 측벽들은 각각 상기 반도체 기판과 상기 소자 분리 패턴의 경계면들인 반도체 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 소스/드레인 영역 및 상기 제1 베리어 영역들을 형성하는 것은,
    상기 게이트 패턴의 일측에 배치되고 상기 제1 측벽에 인접한 상기 활성부의 제1 부분을 덮는 마스크 패턴을 형성하는 것; 및
    상기 마스크 패턴 및 상기 게이트 패턴을 이온 주입 마스크로 사용하여 제2 도전형의 도펀트 이온을 주입하는 것을 포함하고,
    상기 제1 베리어 영역은, 상기 게이트 패턴의 상기 일측에 배치되고 상기 마스크 패턴 아래의 상기 제1 측벽에 인접한 상기 활성부의 일부분으로 정의되는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 마스크 패턴은, 상기 게이트 패턴의 상기 일측에 배치되고 상기 제2 측벽에 인접한 상기 활성부의 제2 부분, 상기 게이트 패턴의 타측에 배치되고 상기 제1 측벽에 인접한 상기 활성부의 제3 부분, 및 상기 게이트 패턴의 상기 타측에 배치되고 상기 제2 측벽에 인접한 상기 활성부의 제4 부분을 더 덮고,
    상기 제2 도전형의 도펀트 주입 공정에 의해, 제2 베리어 영역, 상기 제1 도전형의 도펀트로 도핑된 제3 베리어 영역, 상기 제1 도전형의 도펀트로 도핑된 제4 베리어 영역, 및 상기 제3 및 제4 베리어 영역들 사이의 상기 제2 도전형의 도펀트로 도핑된 제2 소스/드레인 영역을 형성하는 것을 더 포함하되,
    상기 제2 베리어 영역은 상기 게이트 패턴의 상기 일측에 배치되고 상기 마스크 패턴 아래의 상기 제2 측벽에 인접한 상기 활성부의 일부분으로 정의되고,
    상기 제3 및 제4 베리어 영역들은, 상기 게이트 패턴의 상기 타측에 배치되고 상기 마스크 패턴 아래의 상기 제1 및 제2 측벽에 인접한 상기 활성부의 일부분들로 각각 정의되는 반도체 소자의 제조방법.
KR1020100077476A 2010-08-11 2010-08-11 반도체 소자 및 그 제조 방법 KR101743527B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100077476A KR101743527B1 (ko) 2010-08-11 2010-08-11 반도체 소자 및 그 제조 방법
US13/175,976 US8471339B2 (en) 2010-08-11 2011-07-05 Semiconductor device and related method of fabrication

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100077476A KR101743527B1 (ko) 2010-08-11 2010-08-11 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120015181A KR20120015181A (ko) 2012-02-21
KR101743527B1 true KR101743527B1 (ko) 2017-06-07

Family

ID=45564201

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100077476A KR101743527B1 (ko) 2010-08-11 2010-08-11 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8471339B2 (ko)
KR (1) KR101743527B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102061722B1 (ko) * 2013-10-15 2020-02-20 에스케이하이닉스 주식회사 반도체 장치
US11705514B2 (en) * 2015-07-29 2023-07-18 Mediatek Inc. MOS transistor structure with hump-free effect
US9966435B2 (en) * 2015-12-09 2018-05-08 Qualcomm Incorporated Body tied intrinsic FET

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246600A (ja) 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2004200372A (ja) 2002-12-18 2004-07-15 Renesas Technology Corp 半導体装置
KR20040067015A (ko) 2003-01-21 2004-07-30 주식회사 하이닉스반도체 반도체소자의 이중 험프현상 개선방법 및 반도체소자
KR20060098191A (ko) 2005-03-10 2006-09-18 삼성전자주식회사 고전압 트랜지스터 제조 방법.
KR20070069726A (ko) 2005-12-28 2007-07-03 주식회사 하이닉스반도체 트랜지스터 및 그의 형성 방법

Also Published As

Publication number Publication date
KR20120015181A (ko) 2012-02-21
US20120037995A1 (en) 2012-02-16
US8471339B2 (en) 2013-06-25

Similar Documents

Publication Publication Date Title
KR100724575B1 (ko) 매립 게이트전극을 갖는 반도체소자 및 그 형성방법
KR102065973B1 (ko) 반도체 장치 및 그 제조 방법
KR101811316B1 (ko) 반도체 소자 및 그 제조 방법
US7838929B2 (en) Semiconductor devices having a recessed active edge
KR102173638B1 (ko) 반도체 소자 및 그 형성방법
US9450087B2 (en) Semiconductor device, and manufacturing method for same
KR20180134542A (ko) 반도체 장치
KR102544153B1 (ko) 반도체 장치 및 그 제조 방법
KR102449211B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR20140052693A (ko) 반도체 장치의 제조방법
KR20190025098A (ko) 반도체 장치
EP2495756A2 (en) Non-volatile memory structure and method for manufacturing the same
TW201813061A (zh) 半導體裝置及其製造方法
KR20170017366A (ko) Mos 구조를 포함하는 반도체 소자
KR20180061478A (ko) 반도체 소자
US20130230965A1 (en) Manufacturing method of semiconductor device
KR101743527B1 (ko) 반도체 소자 및 그 제조 방법
US20070284634A1 (en) Semiconductor device and method of manufacturing the same
KR101674179B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법
CN111261704A (zh) 半导体器件及其制造方法
KR101715762B1 (ko) 반도체 소자
US11393922B2 (en) Semiconductor devices having a metal oxide semiconductor structure
KR102449608B1 (ko) 반도체 소자의 제조 방법
US20130037867A1 (en) Semiconductor device and manufacturing method thereof
KR101804420B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right