KR102061722B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102061722B1
KR102061722B1 KR1020130122587A KR20130122587A KR102061722B1 KR 102061722 B1 KR102061722 B1 KR 102061722B1 KR 1020130122587 A KR1020130122587 A KR 1020130122587A KR 20130122587 A KR20130122587 A KR 20130122587A KR 102061722 B1 KR102061722 B1 KR 102061722B1
Authority
KR
South Korea
Prior art keywords
region
active region
gate
semiconductor device
active
Prior art date
Application number
KR1020130122587A
Other languages
English (en)
Other versions
KR20150043774A (ko
Inventor
황선하
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130122587A priority Critical patent/KR102061722B1/ko
Priority to US14/141,229 priority patent/US9196621B2/en
Publication of KR20150043774A publication Critical patent/KR20150043774A/ko
Application granted granted Critical
Publication of KR102061722B1 publication Critical patent/KR102061722B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판에 정의되고 제1 방향으로 배열되는 제1 도전형의 제1 활성영역 및 제2 도전형의 제2 활성영역; 상기 제1 방향으로 연장하는 일직선 상에 위치하여, 상기 제1 활성영역 및 상기 제2 활성영역을 가로지르는 게이트; 상기 게이트 아래의 상기 제1 및 제2 활성영역 내에 각각 정의된 제1 및 제2 채널 영역; 상기 게이트 양측의 상기 제1 활성영역 내에 형성되고, 제1 채널 영역에서부터 순차적으로 배치된 제2 도전형의 제1 저농도 도핑 영역 및 제1 고농도 도핑 영역; 및 상기 게이트 양측의 상기 제2 활성영역 내에 형성되고, 상기 제2 채널 영역에서부터 순차적으로 배치된 제1 도전형의 제2 저농도 도핑 영역 및 제2 고농도 도핑 영역을 포함하고, 상기 제2 채널 영역은, 상기 제2 고농도 도핑 영역에 비하여 상기 제1 방향에서 상기 제1 활성영역을 향하여 돌출된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 특허 문헌은 반도체 장치에 관한 것으로, 보다 상세하게는 에스램 셀(SRAM Cell, Static Random Access Memory Cell)과 같이 엔모스 트랜지스터(NMOS transistor) 및 피모스 트랜지스터(PMOS transistor)를 포함할 수 있는 반도체 장치에 관한 것이다.
반도체 메모리 셀은 비휘발성 메모리 셀 및 휘발성 메모리 셀로 구분될 수 있다. 비휘발성 메모리 셀은 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 특성을 가지며, 플래쉬 메모리 셀(flash memory cell), 상변화 메모리 셀(phase change memory cell), 자기 메모리 셀(magnetic memory cell) 등이 이에 해당할 수 있다. 반면, 휘발성 메모리 셀은 전원 공급이 중단되는 경우에 저장된 데이터를 잃어버리는 특성을 가지며, 디램 셀(DRAM cell, Dynamic Random Access Memory cell), 에스램 셀 등이 이에 해당할 수 있다.
특히, 에스램 셀은 디램 셀에 비하여 동작 속도가 빠르고, 또한, 리프레쉬(refresh)가 요구되지 않는다. 다만, 에스램 셀은 디램 셀에 비하여 넓은 단위 면적을 차지하는 문제가 있다. 이 때문에, 에스램 셀의 성능을 확보하면서도 에스램 셀의 사이즈를 감소시킬 수 있는 많은 연구가 진행되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 성능 확보가 가능하면서도 사이즈를 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판에 정의되고 제1 방향으로 배열되는 제1 도전형의 제1 활성영역 및 제2 도전형의 제2 활성영역; 상기 제1 방향으로 연장하는 일직선 상에 위치하여, 상기 제1 활성영역 및 상기 제2 활성영역을 가로지르는 게이트; 상기 게이트 아래의 상기 제1 및 제2 활성영역 내에 각각 정의된 제1 및 제2 채널 영역; 상기 게이트 양측의 상기 제1 활성영역 내에 형성되고, 제1 채널 영역에서부터 순차적으로 배치된 제2 도전형의 제1 저농도 도핑 영역 및 제1 고농도 도핑 영역; 및 상기 게이트 양측의 상기 제2 활성영역 내에 형성되고, 상기 제2 채널 영역에서부터 순차적으로 배치된 제1 도전형의 제2 저농도 도핑 영역 및 제2 고농도 도핑 영역을 포함하고, 상기 제2 채널 영역은, 상기 제2 고농도 도핑 영역에 비하여 상기 제1 방향에서 상기 제1 활성영역을 향하여 돌출된다
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 반도체 기판에 정의되고 제1 방향으로 배열되는 제1 도전형의 제1 활성영역 및 제2 도전형의 제2 활성영역; 상기 제1 방향으로 연장하는 일직선 상에 위치하여, 상기 제1 활성영역 및 상기 제2 활성영역을 가로지르는 게이트; 및 상기 게이트 측벽의 게이트 스페이서를 포함하고, 상기 제2 활성영역 중 상기 게이트와 중첩하는 제1 부분은 상기 게이트 및 상기 게이트 스페이서와 중첩하지 않는 제2 부분에 비하여 상기 제1 방향에서 상기 제1 활성영역을 향하여 돌출된다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 제1 방향으로 배열되는 엔모스 활성영역 및 피모스 활성영역; 상기 제1 방향으로 연장하여 상기 엔모스 활성영역 및 상기 피모스 활성영역을 가로지르는 공유 게이트; 상기 제2 방향에서 상기 공유 게이트와 이격되고, 상기 제1 방향으로 연장하여 상기 엔모스 활성영역을 가로지르는 패스 게이트; 상기 공유 게이트 아래의 상기 엔모스 활성영역 및 상기 피모스 활성영역 내에 각각 정의된 제1 엔모스 채널 영역 및 피모스 채널 영역; 상기 패스 게이트 아래의 상기 엔모스 활성영역 내에 정의된 제2 엔모스 채널 영역; 상기 공유 게이트 양측의 상기 엔모스 활성영역 내에 정의되고 상기 제1 엔모스 채널 영역으로부터 순차적으로 배치된 제1 저농도 N형 영역 및 제1 고농도 N형 영역; 상기 패스 게이트 양측의 상기 엔모스 활성영역 내에 정의되고 상기 제2 엔모스 채널 영역으로부터 순차적으로 배치된 제2 저농도 N형 영역 및 제2 고농도 N형 영역; 및 상기 공유 게이트 양측의 상기 피모스 활성영역 내에 정의되고 상기 피모스 채널 영역으로부터 순차적으로 배치된 저농도 P형 영역 및 고농도 P형 영역을 포함하고, 상기 제1 엔모스 채널 영역은, 상기 제1 고농도 N형 영역에 비하여 상기 제1 방향에서 상기 피모스 활성영역을 향하여 돌출된다.
본 발명의 실시예들의 반도체 장치에 의하면, 성능 확보가 가능하면서도 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 에스램 셀의 회로도이다.
도 2는 도 1의 에스램 셀의 활성영역 및 게이트를 보여주는 평면도이다.
도 3a는 도 2의 A-A'선에 따른 단면도이고, 도 3b는 도 2의 B-B'선에 따른 단면도이고, 도 3c는 도 2의 C-C'선에 따른 단면도이다.
도 4b는 도 2의 D-D'선에 따른 단면도이고, 도 4a는 도 4b의 장치를 제조하기 위한 중간 공정 단계를 나타내는 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 에스램 셀의 회로도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 에스램 셀은, 제1 패스 트랜지스터(TP1), 제2 패스 트랜지스터(TP2), 제1 풀업(pull-up) 트랜지스터(TU1), 제2 풀업 트랜지스터(TU2), 제1 풀다운(pull-down) 트랜지스터(TD1) 및 제2 풀다운 트랜지스터(TD2)를 포함할 수 있다. 여기서, 제1 및 제2 풀업 트랜지스터(TU1, TU2)는 피모스 트랜지스터일 수 있고, 제1 및 제2 패스 트랜지스터(TP1, TP2)와 제1 및 제2 풀다운 트랜지스터(TD1, TD2)는 엔모스 트랜지스터일 수 있다.
제1 풀업 트랜지스터(TU1) 및 제1 풀다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있고, 제2 풀업 트랜지스터(TU2) 및 제2 풀다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 구체적으로, 제1 풀업 트랜지스터(TU1)의 드레인 및 제1 풀다운 트랜지스터(TD1)의 드레인은 제1 노드(N1)에 연결될 수 있고, 제1 풀업 트랜지스터(TU1)의 게이트는 제1 풀다운 트랜지스터(TD1)의 게이트에 전기적으로 접속될 수 있다. 제1 풀업 트랜지스터(TU1)의 소스는 전원 전압 라인(VCC)에 연결될 수 있고, 제1 풀다운 트랜지스터(TD1)의 소스는 접지 라인에 연결될 수 있다. 이와 마찬가지로, 제2 풀업 트랜지스터(TU2)의 드레인 및 제2 풀다운 트랜지스터(TD2)의 드레인은 제2 노드(N2)에 연결될 수 있으며, 제2 풀업 트랜지스터(TU2)의 게이트는 제2 풀다운 트랜지스터(TD2)의 게이트에 전기적으로 접속될 수 있다. 제2 풀업 트랜지스터(TU2)의 소스는 전원 전압 라인(VCC)에 연결될 수 있으며, 제2 풀다운 트랜지스터(TD2)의 소스는 접지 라인에 연결될 수 있다.
서로 연결된 제1 풀업 및 제1 풀다운 트랜지스터(TU1, TD1)의 게이트가 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 제1 인버터의 출력단에 해당할 수 있다. 또한, 서로 연결된 제2 풀업 및 제2 풀다운 트랜지스터(TU2, TD2)의 게이트는 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 제2 인버터의 출력단에 해당할 수 있다. 제1 및 제2 인버터들은 래치 구조(latch structure)로 결합될 수 있다. 즉, 제1 풀업 및 제1 풀다운 트랜지스터(TU1, TU2)의 게이트는 제2 노드(N2)에 연결될 수 있으며, 제2 풀업 및 제2 풀다운 트랜지스터들(TU2, TD2)의 게이트는 제1 노드(N1)에 연결될 수 있다.
제1 패스 트랜지스터(TP1)의 소스는 제1 노드(N1)에 연결될 수 있고, 드레인은 비트라인(BL)에 연결될 수 있다. 제2 패스 트랜지스터(TP2)의 소스는 제2 노드(N2)에 연결될 수 있고, 드레인은 비트바 라인(/BL)에 연결될 수 있다. 제1 및 제2 패스 트랜지스터(TP1, TP2) 각각의 게이트는 대응하는 워드라인(WL)에 연결될 수 있다.
이와 같은 에스램 셀에서 특히, 트랜지스터 부분만을 도 2 내지 도 3c에 나타내었다.
도 2는 도 1의 에스램 셀의 활성영역 및 게이트를 보여주는 평면도이고, 도 3a는 도 2의 A-A'선에 따른 단면도이고, 도 3b는 도 2의 B-B'선에 따른 단면도이고, 도 3c는 도 2의 C-C'선에 따른 단면도이다.
도 2 내지 도 3c를 참조하면, 본 발명의 일 실시예에 따른 에스램 셀은, 소자분리막(120)에 의해 반도체 기판(100)에 정의되고 서로 이격하여 제1 방향으로 배열되는 제1 및 제2 활성영역(100A, 100B)을 포함할 수 있다.
여기서, 제1 활성영역(100A)은 제1 및 제2 풀업 트랜지스터(TU1, TU2)의 활성영역으로서, 피모스 트랜지스터를 구성하는 피모스 활성영역일 수 있다. 제2 활성영역(100B)은 제1 및 제2 풀 다운 트랜지스터(TD1, TD2)와 제1 및 제2 패스 트랜지스터(TP1, TP2)의 활성영역으로서, 엔모스 트랜지스터를 구성하는 엔모스 활성영역일 수 있다. 본 실시예에서, 두 개의 제1 활성영역(100A) 및 두 개의 제2 활성영역(100B)이 제1 방향으로 배열되되, 두 개의 제1 활성영역(100A)은 서로 인접하면서 두 개의 제2 활성영역(100B) 사이에 배치될 수 있다.
제1 및 제2 활성영역(100A, 100B) 각각은 제1 방향에서 단축을 갖고 제1 방향과 교차하는 제2 방향에서 장축을 갖는 형상일 수 있다. 아울러, 후술하겠지만, 제2 활성영역(100B)은 제1 방향에서 제1 활성영역(100A)을 향하여 부분적으로 돌출된 형상을 가질 수 있다.
제1 활성영역(100A)은 반도체 기판(100) 내에 형성된 제1 도전형의 제1 웰(110A) 내에 형성될 수 있다. 제1 활성영역(100A)이 피모스 활성영역인 경우, 제1 도전형은 N형일 수 있다. 반면, 제2 활성영역(100B)은 반도체 기판(100) 내에 형성되고 제1 도전형과 상이한 제2 도전형의 제2 웰(110B) 내에 형성될 수 있다. 제2 활성영역(100B)이 엔모스 활성영역인 경우, 제2 도전형은 P형일 수 있다. 본 실시에에서, 두 개의 제1 활성영역(100A)이 서로 인접하므로 두 개의 제1 활성영역(100A)은 하나의 제1 웰(110A) 내에 형성될 수 있다. 반면, 두 개의 제2 활성영역(100B)은 서로 이격하므로 두 개의 제2 활성영역(100B) 각각은 대응하는 제2 웰(110B) 내에 형성될 수 있다. 다시 말하면, 제1 방향으로 제2 웰(110B), 제1 웰(110A) 및 제2 웰(110B)이 순서대로 배열될 수 있고, 이들 각각에 제2 활성영역(100B), 두 개의 제1 활성영역(100A) 및 제2 활성영역(100B)이 정의될 수 있다.
반도체 기판(100) 상에는 서로 인접한 제1 활성영역(100A) 및 제2 활성영역(100B)을 가로지르는 공유 게이트(140)와, 제2 활성영역(100B)을 가로지르는 패스 게이트(160)가 형성될 수 있다. 본 실시예에서, 상측의 제1 활성영역(100A) 및 제2 활성영역(100B)을 가로지르는 공유 게이트(140), 하측의 제1 활성영역(100A) 및 제2 활성영역(100B)을 가로지르는 공유 게이트(140), 및 두 개의 제2 활성영역(100B) 각각을 가로지르는 두 개의 패스 게이트(160)가 형성될 수 있으며, 이들 공유 게이트(140) 및 패스 게이트(160)는 서로 이격될 수 있다. 이를 위하여 동일한 제2 활성영역(100B)을 가로지르는 공유 게이트(140) 및 패스 게이트(160)는 제2 방향에서 서로 이격되도록 배치될 수 있다.
공유 게이트(140)의 측벽 상에는 공유 게이트 스페이서(150)가 형성될 수 있고, 패스 게이트(160)의 측벽 상에는 패스 게이트 스페이서(170)가 형성될 수 있다. 또한, 도시하지는 않았지만, 반도체 기판(100)과 공유 게이트(140) 사이, 및 반도체 기판(100)과 패스 게이트(160) 사이에는 게이트 절연막이 배치될 수 있다.
이때, 제2 활성영역(100B)은 공유 게이트(140) 및 공유 게이트 스페이서(150)와 중첩하는 부분이 나머지 부분에 비하여 인접한 제1 활성영역(100A)을 향하여 돌출된 형상을 가질 수 있다. 그에 따라, 제2 활성영역(100B)의 공유 게이트(140) 및 공유 게이트 스페이서(150)와 중첩하는 부분의 폭(예컨대, Wd 참조)은 다른 부분의 폭(예컨대, Wp 참조)에 비하여 더 클 수 있다. 본 실시예에서는, 제2 활성영역(100B)의 돌출부가 공유 게이트(140) 및 공유 게이트 스페이서(150)와 중첩하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 제2 활성영역(100B)의 돌출부는 공유 게이트(140)와 중첩하면서 후술하는 제2 고농도 도핑 영역(135B)과 중첩하지 않으면 족하다. 제2 활성영역(100B)의 돌출부를 제외한 나머지 부분의 제1 방향 폭은 일정할 수 있다. 또한, 제1 활성영역(100A)의 제1 방향 폭(예컨대, Wu 참조)은 일정할 수 있다.
제1 활성영역(100A) 중 공유 게이트 스페이서(150)와 중첩하는 영역 내에는 제1 웰(110A)과 상이한 제2 도전형 예컨대, P형의 도펀트가 저농도로 도핑된 제1 저농도 도핑 영역(130A)이 형성될 수 있다. 제1 활성영역(100A) 중 공유 게이트(140) 및 공유 게이트 스페이서(150)와 중첩하지 않는 나머지 영역 내에는 제2 도전형 예컨대, P형의 도펀트가 제1 저농도 도핑 영역(130A)에 비하여 고농도로 도핑된 제1 고농도 도핑 영역(135A)이 형성될 수 있다. 제1 활성영역(100A) 중 공유 게이트(140)와 중첩하는 영역 내에는 제1 및 제2 풀업 트랜지스터(TU1, TU2) 각각의 채널 영역이 정의될 수 있다. 제1 및 제2 풀업 트랜지스터(TU1, TU2) 각각의 채널 영역은, 제1 웰(110A)과 동일하게 제1 도전형 예컨대, N형의 도펀트가 저농도로 도핑된 영역일 수 있고, 길이는 Lu, 폭은 Wu로 표기하였다.
제2 활성영역(100B) 중 공유 게이트 스페이서(150) 및 패스 게이트 스페이서(170) 각각과 중첩하는 영역 내에는 제2 웰(110B)과 상이한 제1 도전형 예컨대, N형의 도펀트가 저농도로 도핑된 제2 저농도 도핑 영역(130B)이 형성될 수 있다. 제2 활성영역(100B) 중 공유 게이트(140), 공유 게이트 스페이서(150), 패스 게이트(160) 및 패스 게이트 스페이서(170)와 중첩하지 않는 나머지 영역 내에는 제1 도전형 예컨대, N형의 도펀트가 제2 저농도 도핑 영역(130B)에 비하여 고농도로 도핑된 제2 고농도 도핑 영역(135B)이 형성될 수 있다. 제2 활성영역(100B) 중 공유 게이트(140)와 중첩하는 영역 내에는 제1 및 제2 풀다운 트랜지스터(TD1, TD2) 각각의 채널 영역이 정의될 수 있다. 제1 및 제2 풀다운 트랜지스터(TD1, TD2) 각각의 채널 영역은, 제2 웰(110B)과 동일하게 제2 도전형 예컨대, P형의 도펀트가 저농도로 도핑된 영역일 수 있고, 길이는 Ld, 폭은 Wd로 표기하였다. 또한, 제2 활성영역(100B) 중 패스 게이트(160)와 중첩하는 영역 내에는 제1 및 제2 패스 트랜지스터(TP1, TP2) 각각의 채널 영역이 정의될 수 있다. 제1 및 제2 패스 트랜지스터(TP1, TP2) 각각의 채널 영역은, 제2 웰(110B)과 동일하게 제2 도전형 예컨대, P형의 도펀트가 저농도로 도핑된 영역일 수 있고, 길이는 Lp, 폭은 Wp로 표기하였다.
제2 활성영역(100B)의 형상을 도핑 영역을 중심으로 다시 설명하면, 제2 활성영역(100B)의 채널 영역 및 제2 저농도 도핑 영역(130B)은 제2 고농도 도핑 영역(135B)에 비하여 인접한 제1 활성영역(100A)을 향하여 돌출된 형상을 가질 수 있다. 그에 따라, 제2 활성영역(100B)의 채널 영역 및 제2 저농도 도핑 영역(130B)의 폭(Wd 참조)은 제2 고농도 도핑 영역(135B)의 폭(Wp 참조)보다 클 수 있다. 본 실시예에서는, 채널 영역 및 제2 저농도 도핑 영역(130B)이 제1 활성영역(100A)을 향하여 돌출하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 채널 영역만 또는 채널 영역 및 제2 저농도 도핑 영역(130B)의 일부가 제2 고농도 도핑 영역(135B)보다 돌출될 수도 있다.
제1 활성영역(100A), 제1 활성영역(100A) 상의 공유 게이트(140), 및 공유 게이트(140) 양측의 제1 활성영역(100A) 내에 형성되고 공유 게이트(140)에 가까운 쪽부터 순차적으로 배열되는 제1 저농도 도핑 영역(130A) 및 제1 고농도 도핑 영역(135A)이 제1 및 제2 풀업 트랜지스터(TU1, TU2) 각각을 구성할 수 있다. 또한, 제2 활성영역(100B), 제2 활성영역(100B) 상의 공유 게이트(140), 및 공유 게이트(140) 양측의 제2 활성영역(100B) 내에 형성되고 공유 게이트(140)에 가까운 쪽부터 순차적으로 배열되는 제2 저농도 도핑 영역(130B) 및 제2 고농도 도핑 영역(135B)이 제1 및 제2 풀다운 트랜지스터(TD1, TD2) 각각을 구성할 수 있다. 또한, 제2 활성영역(100B), 제2 활성영역(100B) 상의 패스 게이트(160), 및 패스 게이트(160) 양측의 제2 활성영역(100B) 내에 형성되고 패스 게이트(160)에 가까운 쪽부터 순차적으로 배열되는 제2 저농도 도핑 영역(130B) 및 제2 고농도 도핑 영역(135B)이 제1 및 제2 패스 트랜지스터(TP1, TP2) 각각을 구성할 수 있다.
제1 풀업 트랜지스터(TU1), 제1 풀다운 트랜지스터(TD1) 및 제1 패스 트랜지스터(TP1)를 구성하는 제1 및 제2 활성영역(100A, 100B), 공유 게이트(140) 및 패스 게이트(160)와, 제2 풀업 트랜지스터(TU2), 제2 풀다운 트랜지스터(TD2) 및 제2 패스 트랜지스터(TP2)를 구성하는 제1 및 제2 활성영역(100A, 100B), 공유 게이트(140) 및 패스 게이트(160)는, 에스램 셀이 형성된 영역의 중심점을 기준으로 점대칭으로 배치될 수 있다.
이상으로 설명한 에스램 셀에 의하면 다음과 같은 효과가 있을 수 있다.
우선, 제1 및 제2 풀다운 트랜지스터(TD1, TD2)의 채널 영역의 폭(Wd)이 증가하므로 셀 전류(Icell) 및 셀 비율(Cell ratio)가 증가할 수 있어, 에스램 셀의 동작 특성이 향상될 수 있다. 여기서, 셀 비율이라 함은, 제1 패스 트랜지스터(TP1)와 제1 풀다운 트랜지스터(TD1)의 전류비(또는, 제2 패스 트랜지스터(TP2)와 제2 풀다운 트랜지스터(TD2)의 전류비)로서, 예컨대, (Wd/Ld)/(Wp/Lp)의 수식으로 정의될 수 있다. 따라서, Wd를 증가시킨다면 셀 전류 및 셀 비율이 증가할 수 있다.
나아가, 제1 및 제2 풀다운 트랜지스터(TD1, TD2)의 채널 영역의 폭(Wd)을 증가시키기 위해 제2 활성영역(100B)의 폭을 증가시키되, 특히, 공유 게이트(140) 및/또는 공유 게이트 스페이서(150)와 중첩하는 부분만을 인접한 제1 활성영역(100A)을 향하여 돌출시킴으로써, 셀의 사이즈 증가를 억제하여 칩 면적을 감소시킬 수 있다.
단, 제2 활성영역(100B)이 공유 게이트(140) 및/또는 공유 게이트 스페이서(150)와 중첩하는 부분에서 제2 활성영역(100B)과 제1 활성영역(100A) 사이의 거리가 가까워지기는 하나, 해당 부분에는 저농도의 도핑 영역들 즉, 저농도의 채널 영역, 제1 저농도 도핑 영역(130A) 또는 제2 저농도 도핑 영역(130B)이 배치되기 때문에, 에스램 셀의 성능을 열화시킬 염려가 없다. 예컨대, 평면상 제1 저농도 도핑 영역(130A)과 제2 저농도 도핑 영역(130B) 사이의 거리가 제1 고농도 도핑 영역(135A)과 제2 고농도 도핑 영역(135B) 사이의 거리보다 물리적으로 감소한다 할지라도, 제1 저농도 도핑 영역(130A)과 제2 웰(110B) 사이의 실제 거리(도 3a의 ① 참조)는 제1 고농도 도핑 영역(135A)과 제2 웰(110B) 사이의 실제 거리(도 3b의 ③ 참조)보다 감소하지 않는다. 이는, 제1 저농도 도핑 영역(130A)은 제1 고농도 도핑 영역(135A)에 비하여 낮은 에너지로 임플란트되어 Rp(Projected Range)점의 깊이가 낮고, 저농도이므로 공핍(depletion) 깊이 역시 낮기 때문이다. 유사하게, 제2 저농도 도핑 영역(130B)과 제1 웰(110A) 사이의 실제 거리(도 3a의 ② 참조)는 제2 고농도 도핑 영역(135B)과 제1 웰(110A) 사이의 실제 거리(도 3b의 ④ 참조)보다 감소하지 않는다. 따라서, 제2 활성영역(100B)의 일부 폭을 증가시키면서 사이즈 유지를 위하여 제2 활성영역(100B)과 인접한 제1 활성영역(100A) 사이의 거리가 가까워지더라도, 저농도 도핑 영역에서의 거리 감소이므로 이로 인한 에스렘 셀의 성능 열화를 방지할 수 있다.
제2 활성영역(100B)이 공유 게이트(140) 및 공유 게이트 스페이서(150)와 중첩하지 않는 부분에서는 폭이 증가하지 않으므로, 해당 부분에서는 제2 활성영역(100B)과 제1 활성영역(100A) 사이의 거리가 유지될 수 있다. 다시 말하면, 제1 고농도 도핑 영역(135A)과 제2 고농도 도핑 영역(135B) 사이의 거리는 유지될 수 있다.
이하, 도 4a 및 도 4b를 참조하여, 본 발명의 일 실시예에 따른 에스램 셀의 제조 방법을 설명하기로 한다. 도 4b는 도 2의 D-D'선에 따른 단면도이고, 도 4a는 도 4b의 장치를 제조하기 위한 중간 공정 단계를 나타내는 단면도이다.
도 4a를 참조하면, 반도체 기판(100)을 제공한다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다.
이어서, 반도체 기판(100) 내에 선택적으로 필요한 도펀트를 임플란트함으로써 제1 웰(도 2 내지 도 3c의 110A 참조) 및 제2 웰(110B)을 형성할 수 있다.
이어서, 반도체 기판(100)의 소자분리영역을 선택적으로 식각하여 트렌치를 형성한 후 트렌치 내에 산화물, 질화물 등의 절연 물질을 매립함으로써, 제1 활성영역(도 2 내지 도 3c의 100A 참조) 및 제2 활성영역(100B)을 정의하는 소자분리막(도 3a 내지 도 3c의 120 참조)을 형성할 수 있다.
이어서, 반도체 기판(100) 상에 게이트 절연막(미도시됨)을 형성한 후, 게이트 절연막 상에 도전막을 형성하고 이를 패터닝하여 공유 게이트(140) 및 패스 게이트(도 2 내지 도 3c의 160 참조)를 형성할 수 있다.
이어서, 공유 게이트(140) 및 패스 게이트에 의해 노출된 제1 활성영역 및 제2 활성영역(100B) 내에 선택적으로 필요한 저농도의 도펀트를 임플란트함으로써, 제1 활성영역에 초기 제1 저농도 도핑 영역(미도시됨)을 형성하고, 제2 활성영역(100B)에 초기 제2 저농도 도핑 영역(130B')을 형성할 수 있다.
도 4b를 참조하면, 공유 게이트(140) 및 패스 게이트가 형성된 결과물의 전면을 따라 절연 물질을 증착한 후, 전면 식각을 수행함으로써 공유 게이트(140)의 측벽 상에 공유 게이트 스페이서(150)를 형성하고, 패스 게이트의 측벽 상에 패스 게이트 스페이서(도 2 내지 도 3c의 170 참조)를 형성할 수 있다.
이어서, 공유 게이트(140), 공유 게이트 스페이서(150), 패스 게이트 및 패스 게이트 스페이서에 의해 노출된 제1 활성영역 및 제2 활성영역(100B) 내에 선택적으로 필요한 고농도의 도펀트를 임플란트함으로써, 제1 활성영역에 제1 고농도 도핑 영역(도 3a 내지 도 3c의 135A 참조)을 형성하고, 제2 활성영역(100B)에 제2 고농도 도핑 영역(135B)을 형성할 수 있다. 이에 의해서, 초기 제1 저농도 도핑 영역은, 패스 게이트 스페이서와 중첩하는 영역에 한정되는 제1 저농도 도핑 영역(도 3a 내지 도 3c의 130A 참조)이 될 수 있고, 초기 제2 저농도 도핑 영역(130B')은 공유 게이트 스페이서(150)와 중첩하는 영역에 한정되는 제2 저농도 도핑 영역(130B)이 될 수 있다.
이상으로 설명한 실시예들에서는 에스램 셀에 관하여 예시적으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명은, 서로 인접한 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하는 구조에서, 엔모스 트랜지스터 및 피모스 트랜지스터 중 적어도 하나의 채널 폭을 증가시켜야 하는 경우에 적용될 수 있다. 예컨대, 엔모스 활성영역 중 게이트와 중첩하는 영역(또는 게이트 및 게이트 스페이서와 중첩하는 영역) 다시 말하면 채널 영역(또는 채널 영역 및 저농도 도핑 영역)을 인접한 피모스 활성영역을 향하여 돌출시키는 제1 경우, 피모스 활성영역 중 게이트와 중첩하는 영역(또는 게이트 및 게이트 스페이서와 중첩하는 영역) 다시 말하면 채널 영역(또는 채널 영역 및 저농도 도핑 영역)을 인접한 엔모스 활성영역을 향하여 돌출시키는 제2 경우, 또는 제1 경우와 제2 경우가 동시에 구현되는 경우가 존재할 수 있다. 여기서, 엔모스 트랜지스터의 게이트와 피모스 트랜지스터의 게이트가 에스램과 같이 반드시 연결될 필요는 없으며, 제1 방향으로 연장하는 직선 상에 위치하되, 서로 분리되어도 무방하다. 이러한 경우, 전술한 실시예들과 마찬가지로 장치의 사이즈를 증가시키지 않고서도 거리 감소로 인한 성능 열화를 방지할 수 있는 효과가 나타날 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
TD1, TD2: 제1, 제2 풀다운 트랜지스터
TU1, TU2: 제1, 제2 풀업 트랜지스터
100A, 100B: 제1, 제2 활성영역
110A, 110B: 제1, 제2 웰
140: 공유 게이트 150: 공유 게이트 스페이서
160: 패스 게이트 170: 패스 게이트 스페이서

Claims (18)

  1. 반도체 기판에 정의되고 제1 방향으로 배열되는 제1 도전형의 제1 활성영역 및 제2 도전형의 제2 활성영역;
    상기 제1 방향으로 연장하는 일직선 상에 위치하여, 상기 제1 활성영역 및 상기 제2 활성영역을 가로지르는 게이트;
    상기 게이트 아래의 상기 제1 및 제2 활성영역 내에 각각 정의된 제1 및 제2 채널 영역;
    상기 게이트 양측의 상기 제1 활성영역 내에 형성되고, 제1 채널 영역에서부터 순차적으로 배치된 제2 도전형의 제1 저농도 도핑 영역 및 제1 고농도 도핑 영역; 및
    상기 게이트 양측의 상기 제2 활성영역 내에 형성되고, 상기 제2 채널 영역에서부터 순차적으로 배치된 제1 도전형의 제2 저농도 도핑 영역 및 제2 고농도 도핑 영역을 포함하고,
    상기 제2 채널 영역은, 상기 제2 고농도 도핑 영역에 비하여 상기 제1 방향에서 상기 제1 활성영역을 향하여 돌출된
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 저농도 도핑 영역은 상기 제2 고농도 도핑 영역에 비하여 상기 제1 방향에서 상기 제1 활성영역을 향하여 돌출된
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    제2 채널 영역의 제1 방향 폭은 제2 고농도 도핑 영역의 제1 방향 폭보다 큰
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 제2 채널 영역 및 상기 제2 저농도 도핑 영역의 제1 방향 폭은 상기 제2 고농도 도핑 영역의 제1 방향 폭보다 큰
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 방향에서, 제2 채널 영역과 상기 제1 채널 영역 사이의 간격은 상기 제2 고농도 도핑 영역과 상기 제1 고농도 도핑 영역 사이의 간격보다 작은
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 제1 방향에서, 제2 채널 영역과 상기 제1 채널 영역 사이의 간격 및 상기 제2 저농도 도핑 영역과 상기 제1 저농도 도핑 영역 사이의 간격은 상기 제2 고농도 도핑 영역과 상기 제1 고농도 도핑 영역 사이의 간격보다 작은
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트 측벽의 게이트 스페이서를 더 포함하고,
    상기 제2 저농도 도핑 영역은 상기 게이트 스페이서와 중첩하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 도전형은, N형이고,
    상기 제2 도전형은, P형인
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 채널 영역은, 상기 제1 고농도 도핑 영역에 비하여 상기 제1 방향에서 상기 제2 활성영역을 향하여 돌출된
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 제1 저농도 도핑 영역은 상기 제1 고농도 도핑 영역에 비하여 상기 제1 방향에서 상기 제2 활성영역을 향하여 돌출된
    반도체 장치.
  11. 반도체 기판에 정의되고 제1 방향으로 배열되는 제1 도전형의 제1 활성영역 및 제2 도전형의 제2 활성영역;
    상기 제1 방향으로 연장하는 일직선 상에 위치하여, 상기 제1 활성영역 및 상기 제2 활성영역을 가로지르는 게이트; 및
    상기 게이트 측벽의 게이트 스페이서를 포함하고,
    상기 제2 활성영역 중 상기 게이트와 중첩하는 제1 부분은 상기 게이트 및 상기 게이트 스페이서와 중첩하지 않는 제2 부분에 비하여 상기 제1 방향에서 상기 제1 활성영역을 향하여 돌출된
    반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제2 활성영역 중 상기 게이트 스페이서와 중첩하는 제3 부분은, 상기 제2 부분에 비하여 상기 제1 방향에서 상기 제1 활성영역을 향하여 돌출된
    반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제2 부분은, 상기 제3 부분과 동일한 도전형을 가지면서 상기 제3 부분에 비하여 높은 농도의 도펀트를 포함하는
    반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제1 활성영역 중 상기 게이트와 중첩하는 제4 부분은 상기 게이트 및 상기 게이트 스페이서와 중첩하지 않는 제5 부분에 비하여 상기 제1 방향에서 상기 제2 활성영역을 향하여 돌출된
    반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 제1 활성영역 중 상기 게이트 스페이서와 중첩하는 제6 부분은, 상기 제5 부분에 비하여 상기 제1 방향에서 상기 제2 활성영역을 향하여 돌출된
    반도체 장치.
  16. 제1 방향으로 배열되는 엔모스 활성영역 및 피모스 활성영역;
    상기 제1 방향으로 연장하여 상기 엔모스 활성영역 및 상기 피모스 활성영역을 가로지르는 공유 게이트;
    제2 방향에서 상기 공유 게이트와 이격되고, 상기 제1 방향으로 연장하여 상기 엔모스 활성영역을 가로지르는 패스 게이트;
    상기 공유 게이트 아래의 상기 엔모스 활성영역 및 상기 피모스 활성영역 내에 각각 정의된 제1 엔모스 채널 영역 및 피모스 채널 영역;
    상기 패스 게이트 아래의 상기 엔모스 활성영역 내에 정의된 제2 엔모스 채널 영역;
    상기 공유 게이트 양측의 상기 엔모스 활성영역 내에 정의되고 상기 제1 엔모스 채널 영역으로부터 순차적으로 배치된 제1 저농도 N형 영역 및 제1 고농도 N형 영역;
    상기 패스 게이트 양측의 상기 엔모스 활성영역 내에 정의되고 상기 제2 엔모스 채널 영역으로부터 순차적으로 배치된 제2 저농도 N형 영역 및 제2 고농도 N형 영역; 및
    상기 공유 게이트 양측의 상기 피모스 활성영역 내에 정의되고 상기 피모스 채널 영역으로부터 순차적으로 배치된 저농도 P형 영역 및 고농도 P형 영역을 포함하고,
    상기 제1 엔모스 채널 영역은, 상기 제1 고농도 N형 영역에 비하여 상기 제1 방향에서 상기 피모스 활성영역을 향하여 돌출된
    반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 제1 저농도 N형 영역은, 상기 제1 고농도 N형 영역에 비하여 상기 제1 방향에서 상기 피모스 활성영역을 향하여 돌출된
    반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서,
    상기 공유 게이트 측벽의 공유 게이트 스페이서 및 상기 패스 게이트 측벽의 패스 게이트 스페이서를 더 포함하고,
    상기 제1 저농도 N형 영역 및 상기 저농도 P형 영역은 공유 게이트 스페이서와 중첩하고,
    상기 제2 저농도 N형 영역은 패스 게이트 스페이서와 중첩하는
    반도체 장치.
KR1020130122587A 2013-10-15 2013-10-15 반도체 장치 KR102061722B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130122587A KR102061722B1 (ko) 2013-10-15 2013-10-15 반도체 장치
US14/141,229 US9196621B2 (en) 2013-10-15 2013-12-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130122587A KR102061722B1 (ko) 2013-10-15 2013-10-15 반도체 장치

Publications (2)

Publication Number Publication Date
KR20150043774A KR20150043774A (ko) 2015-04-23
KR102061722B1 true KR102061722B1 (ko) 2020-02-20

Family

ID=52808972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130122587A KR102061722B1 (ko) 2013-10-15 2013-10-15 반도체 장치

Country Status (2)

Country Link
US (1) US9196621B2 (ko)
KR (1) KR102061722B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102018124855B4 (de) * 2017-11-16 2024-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-Gate-Dielektrikum-Transistor und Verfahren
US11754614B2 (en) * 2021-04-30 2023-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and analyzing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030006433A1 (en) 2001-07-09 2003-01-09 Kota Funayama Semiconductor integrated circuit device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101743527B1 (ko) * 2010-08-11 2017-06-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8183639B2 (en) 2010-10-07 2012-05-22 Freescale Semiconductor, Inc. Dual port static random access memory cell layout
US8642451B2 (en) 2010-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Active region patterning in double patterning processes
KR20120101911A (ko) * 2011-03-07 2012-09-17 삼성전자주식회사 에스램 셀

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030006433A1 (en) 2001-07-09 2003-01-09 Kota Funayama Semiconductor integrated circuit device

Also Published As

Publication number Publication date
KR20150043774A (ko) 2015-04-23
US9196621B2 (en) 2015-11-24
US20150102415A1 (en) 2015-04-16

Similar Documents

Publication Publication Date Title
USRE49525E1 (en) Semiconductor device having gate electrode with spacers on fin structure and silicide layer filling the recess
KR102045212B1 (ko) 반도체 장치 및 그 제조 방법
US8830732B2 (en) SRAM cell comprising FinFETs
US9076552B2 (en) Device including a dual port static random access memory cell and method for the formation thereof
TWI478321B (zh) 建構於半導體基底的積體電路及方法
KR101459220B1 (ko) FinFET을 구비한 SRAM 셀
US8472227B2 (en) Integrated circuits and methods for forming the same
US8710592B2 (en) SRAM cells using shared gate electrode configuration
US9484458B2 (en) Semiconductor device including first and second trenches having substantially equal depths
US10529723B2 (en) Layout pattern for static random access memory
TWI638432B (zh) 積體電路晶片、半導體裝置及其形成方法
US9773869B2 (en) Semiconductor device and method of fabricating the same
KR102002453B1 (ko) 반도체 장치 및 그 제조 방법
US9466703B2 (en) Method for fabricating semiconductor device
US9589966B2 (en) Static random access memory
US20230363134A1 (en) Preventing gate-to-contact bridging by reducing contact dimensions in finfet sram
CN106298782B (zh) 静态随机存取存储器
KR102316220B1 (ko) 반도체 장치 및 그 제조 방법
KR20140029024A (ko) 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법
KR102061722B1 (ko) 반도체 장치
JP2017055087A (ja) 半導体装置
US9053974B2 (en) SRAM cells with dummy insertions
US9806194B2 (en) FinFET with fin having different Ge doped region
US9576953B2 (en) Layout design system, semiconductor device fabricated by using the system and method for fabricating the semiconductor device
KR20160118449A (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right