TWI638432B - 積體電路晶片、半導體裝置及其形成方法 - Google Patents

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Abstract

積體電路晶片包含邏輯電路單元陣列及靜態隨機存取記憶體(static random access memory；SRAM)單元陣列。邏輯電路單元陣列包含在第一方向彼此鄰接的複數個邏輯電路單元。邏輯電路單元陣列包含一或更多個連續的第一鰭線，每一第一鰭線在第一方向延伸橫跨鄰接邏輯電路單元中至少三個單元。靜態隨機存取記憶體單元陣列包含複數個在第一方向上彼此鄰接之靜態隨機存取記憶體單元。靜態隨機存取記憶體單元陣列包含複數個不連續的第二鰭線。

Description

積體電路晶片、半導體裝置及其形 成方法
本揭示中所述實施例內容是有關於一種電路技術。
在深次微米(deep sub-micron)積體電路技術中，嵌入式靜態隨機存取記憶體(static random access memory；SRAM)裝置已成為具有高速通訊、影像處理及晶片上系統(system on chip；SOC)產品之風行的儲存單元。微處理器及晶片上系統中之嵌入式靜態隨機存取記憶體的數量提高以滿足每一代新技術的效能要求。隨著矽技術一代代持續發展，最小幾何尺寸塊平面電晶體的固有(intrinsic)臨限電壓(Vt)變異之影響減少了互補金屬氧化物半導體(metal oxide semiconductor；CMOS)靜態隨機存取記憶體單元的靜態雜訊邊限(static noise margin；SNM)。由日益變小之電晶體幾何形狀引起的此靜態雜訊邊 限減少是不當的。當Vcc縮小至更低電壓時，靜態雜訊邊限更進一步減少。
為解決靜態隨機存取記憶體問題及改良的單元縮小容量，鰭場效電晶體(fin field effect transistor；FinFET)裝置常常被考慮用於一些應用。鰭式場效電晶體提供速度及裝置穩定性。鰭式場效電晶體具有關連於頂表面及相對側壁的通道(被稱作鰭式通道)。益處可源於額外側壁裝置寬度(Ion效能)及更佳之短通道控制(次臨限漏電流)。因此，鰭式場效電晶體被期待在閘極長度縮放及固有的Vt波動方面具有優勢。然而，現有鰭式場效電晶體靜態隨機存取記憶體裝置仍具有缺點，例如與單元寫入邊限(write margins)或晶片速度相關之缺點。
因此儘管現有鰭式場效電晶體靜態隨機存取記憶體裝置一般已適用於其所擬用途，但此等裝置並非在各方面盡如人意。
本揭示內容之一實施方式係關於一種積體電路晶片。積體電路晶片包含一邏輯電路單元陣列以及一靜態隨機存取記憶體單元陣列。邏輯電路單元陣列包含在一第一方向彼此鄰接之複數個邏輯電路單元。邏輯電路單元陣列包含一或更多個連續的第一鰭線。第一鰭線中每一者在第一方向延伸橫跨該等鄰接邏輯電路單元中至少三者。靜態隨機存取記憶體單元陣列包含複數個在第一方向上彼此鄰接之靜態 隨機存取記憶體單元。靜態隨機存取記憶體單元陣列包含複數個不連續的第二鰭線。
本揭示內容之一實施方式係關於一種半導體裝置。半導體裝置包含複數個邏輯電路單元、一第一鰭線、複數個靜態隨機存取記憶體單元以及複數個第二鰭線。該等邏輯電路單元在一第一方向上彼此相鄰安置。第一鰭線在第一方向連續地延伸橫跨該等邏輯電路單元中至少三個單元。該等靜態隨機存取記憶體單元在第一方向彼此相鄰安置。第二鰭線每一者延伸至不超過兩個該等靜態隨機存取記憶體單元中。該等第二鰭線彼此斷開。該等第二鰭線是P通道金屬氧化物半導體鰭線。第二鰭線中每一者包含矽鍺。
本揭示內容之一實施方式係關於一種半導體裝置的形成方法。半導體裝置的形成方法包含：在一邏輯電路單元陣列中形成一或更多個連續的第一鰭線，邏輯電路單元陣列包含在一第一方向彼此鄰接之複數個邏輯電路單元，其中形成該一或更多個連續的第一鰭線，以使得其每一者在第一方向延伸橫跨該等鄰接邏輯電路單元中至少三個單元；以及在一靜態隨機存取記憶體單元陣列中形成複數個不連續的第二鰭線，靜態隨機存取記憶體單元陣列包含在第一方向上彼此鄰接之複數個靜態隨機存取記憶體單元，其中該等不連續的第二鰭線中每一者延伸至不超過兩個該等鄰接靜態隨機存取記憶體單元中。
50‧‧‧鰭式場效電晶體裝置
60‧‧‧閘極
60A‧‧‧閘電極組件
60B‧‧‧閘極介電質
70‧‧‧源極
80‧‧‧汲極
85‧‧‧通道側壁深度
Wfin‧‧‧寬度
LG‧‧‧長度
tox‧‧‧厚度
X、Y、Z‧‧‧方向
90‧‧‧P型鰭式場效電晶體
91‧‧‧N型鰭式場效電晶體
95‧‧‧鰭
96‧‧‧鰭
100‧‧‧標準單元陣列
110‧‧‧P型鰭式場效電晶體鰭線
111‧‧‧P型鰭式場效電晶體鰭線
120‧‧‧N型鰭式場效電晶體鰭線
121‧‧‧N型鰭式場效電晶體鰭線
131‧‧‧標準單元
132‧‧‧標準單元
133‧‧‧標準單元
134‧‧‧標準單元
135‧‧‧標準單元
136‧‧‧標準單元
137‧‧‧標準單元
138‧‧‧標準單元
139‧‧‧標準單元
140‧‧‧標準單元
200‧‧‧靜態隨機存取記憶體單元陣列
210‧‧‧靜態隨機存取記憶體單元
211‧‧‧靜態隨機存取記憶體單元
212‧‧‧靜態隨機存取記憶體單元
213‧‧‧靜態隨機存取記憶體單元
214‧‧‧靜態隨機存取記憶體單元
215‧‧‧靜態隨機存取記憶體單元
216‧‧‧靜態隨機存取記憶體單元
217‧‧‧靜態隨機存取記憶體單元
220‧‧‧鰭線
221‧‧‧鰭線
222‧‧‧鰭線
223‧‧‧鰭線
224‧‧‧鰭線
230‧‧‧鰭線
231‧‧‧鰭線
232‧‧‧鰭線
233‧‧‧鰭線
234‧‧‧鰭線
240‧‧‧鰭線
241‧‧‧鰭線
242‧‧‧鰭線
243‧‧‧鰭線
250‧‧‧間隙
251‧‧‧間隙
252‧‧‧間隙
310‧‧‧鰭線
311‧‧‧鰭線
320‧‧‧鰭線
321‧‧‧鰭線
350‧‧‧互補金氧半導體閘極
370‧‧‧源極觸點
380‧‧‧汲極觸點
400‧‧‧閘極
410‧‧‧閘極
450‧‧‧切線
500‧‧‧單埠靜態隨機存取記憶體單元
BL‧‧‧位元線
BLB‧‧‧互補位元線
CVdd‧‧‧電源電壓
CVss‧‧‧接地電壓
PU1‧‧‧電晶體
PU2‧‧‧電晶體
PD1‧‧‧電晶體
PD2‧‧‧電晶體
PG1‧‧‧電晶體
PG2‧‧‧電晶體
WL‧‧‧字元線
SN1‧‧‧第一儲存節點
SNB1‧‧‧互補第一儲存節點
500A‧‧‧靜態隨機存取記憶體單元
500B‧‧‧靜態隨機存取記憶體單元
510‧‧‧N型金屬氧化物半導體鰭式場效電晶體鰭線
511‧‧‧鰭線
511A‧‧‧鰭線
511B‧‧‧鰭線
512‧‧‧鰭線
513‧‧‧N型金屬氧化物半導體鰭式場效電晶體鰭線
530‧‧‧切線
550‧‧‧閘極
551‧‧‧閘極
700‧‧‧互補金屬氧化物半導體場效電晶體裝置
701‧‧‧互補金屬氧化物半導體場效電晶體裝置
710‧‧‧介電絕緣結構
720‧‧‧鰭結構
721‧‧‧鰭結構
730‧‧‧鰭結構
731‧‧‧鰭結構
740‧‧‧閘極介電質層
750‧‧‧閘極介電質層
760‧‧‧P型功函數金屬層
761‧‧‧N型功函數金屬層
770‧‧‧P型功函數金屬層
771‧‧‧N型功函數金屬層
780‧‧‧厚度
790‧‧‧厚度
800‧‧‧充填金屬
810‧‧‧介電層
850‧‧‧互連結構
M1‧‧‧金屬層
M2‧‧‧金屬層
M3‧‧‧金屬層
M4‧‧‧金屬層
BTC‧‧‧鄰接觸點
Gate_CO‧‧‧閘極觸點
STI‧‧‧淺溝槽絕緣
900‧‧‧方法
910‧‧‧步驟
920‧‧‧步驟
本揭示之實施例最佳在閱讀附圖時根據下文之詳細說明來進行理解。應強調，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。亦應強調，附圖僅圖示本揭示之典型實施例，且因此不視作限制範疇，因為本揭示可同樣應用於其他實施例。
第1A圖是一示例性鰭式場效電晶體裝置之透視圖；第1B圖圖示互補金屬氧化物半導體配置中之鰭式場效電晶體的圖解式橫剖面側視圖；第2圖圖示根據本揭示之實施例的標準(STD)單元陣列俯視圖；第3圖圖示根據本揭示之實施例之靜態隨機存取記憶體單元陣列之俯視圖；第4圖圖示根據本揭示之實施例的標準(STD)單元陣列之俯視圖；第5圖圖示根據本揭示之實施例之靜態隨機存取記憶體單元陣列的俯視圖；第6A圖圖示根據本揭示之一些實施例的多種邏輯閘極的電路示意圖；第6B圖圖示根據本揭示之一些實施例對應於第6A圖中圖示邏輯閘極之佈置的俯視圖；第6C圖圖示根據本揭示之一些實施例在第圖中圖示的對應單元之圖解式不完整橫剖面視圖； 第7A圖圖示根據本揭示之實施例的單埠靜態隨機存取記憶體單元之電路示意圖；第7B圖圖示根據本揭示之實施例在第7A圖中圖示的單埠靜態隨機存取記憶體單元的俯視圖佈置；第8A圖圖示根據本揭示之實施例之兩個鄰接的靜態隨機存取記憶體單元之橫剖面側視圖；第8B圖圖示根據本揭示之實施例第8A圖的兩個鄰接靜態隨機存取記憶體單元在俯視圖中之佈置；第9A圖是根據本揭示之實施例標準單元中互補金屬氧化物半導體場效電晶體裝置的一部分之圖解示不完整橫剖面側視圖側視圖；第9B圖是根據本揭示之實施例在靜態隨機存取記憶體單元中的互補金屬氧化物半導體場效電晶體裝置的一部分之圖解式不完整橫剖面側視圖側視圖；第10圖是根據本揭示之實施例之互連結構中一部分的圖解式不完整橫剖面側視圖側視圖；以及第11圖是圖示根據本揭示之一實施例的方法的流程圖。
以下揭示內容提供眾多不同的實施例或實例以用於實施本案提供之標的物的不同特徵。下文中描述組件及排列之特定實例以簡化本揭示。此等組件及排列當然僅為實例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包含其中第一特徵與第二 特徵以直接接觸方式形成的實施例，及亦可包含其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。此外，本揭示在多個實例中可重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
此外，本案中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等之空間相對術語在以便於描述，以描述一個元件或特徵與另一或更多個元件或特徵之關係，如圖式中所圖示。空間相對術語意欲包含在使用或操作中之裝置除圖式中繪示之定向以外的不同定向。設備可經定向(旋轉90度或其他定向)，及本案中使用之空間相對描述詞同樣可相應地進行解釋。
本揭示係關於但並非限於鰭式場效電晶體裝置(fin-like field-effect transistor；FinFET)裝置。鰭式場效電晶體裝置例如可為互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)裝置，CMOS裝置包含P型金屬氧化物半導體(P-type metal oxide semiconductor；PMOS)鰭式場效電晶體裝置及N型金屬氧化物半導體(N-type metal oxide semiconductor；NMOS)鰭式場效電晶體裝置。以下揭示內容將繼續介紹一或更多個鰭式場效電晶體實例以說明本 揭示之多個實施例。然而，應理解，本揭示不應限定於特定種類之裝置，除非具體主張。
鰭式場效電晶體裝置之使用在半導體工業中已日益風行。請參看第1A圖，此圖圖示示例性鰭式場效電晶體裝置50之透視圖。鰭式場效電晶體裝置50是非平面的多閘極電晶體，此電晶體構建在基板上方(如整塊基板)。薄含矽「鰭狀」結構(以下簡稱「鰭」)形成鰭式場效電晶體裝置50之主體。鰭沿第1A圖中圖示之X方向延伸。鰭具有鰭寬度Wfin，鰭寬度Wfin是沿Y方向測得，Y方向與X方向正交。鰭式場效電晶體裝置50之閘極60環繞此鰭，例如圍繞鰭之頂表面及鰭之相對側壁表面。因此，閘極60之一部分於Z方向位於鰭上方，Z方向與X方向及Y方向皆正交。
長度LG標誌在X方向測得之閘極60的長度(或寬度，取決於透視)。閘極60可包含閘電極組件60A及閘極介電組件60B。閘極介電質60B具有在Y方向測得之厚度tox。閘極60之一部分位於諸如淺溝槽絕緣(shallow trench isolation；STI)之介電絕緣結構上方。鰭式場效電晶體裝置50之源極70及汲極80形成於閘極60相對側上的鰭的延伸部分中。被閘極60環繞之鰭之一部分充當鰭式場效電晶體裝置50的通道。鰭式場效電晶體裝置50之有效通道長度由鰭之尺寸決定。
第1B圖圖示互補金屬氧化物半導體配置中之鰭式場效電晶體的圖解式橫剖面側視圖。互補金屬氧化物半導體鰭式場效電晶體包含基板，例如矽基板。N型井及P型 井形成於基板中。諸如淺溝槽絕緣(shallow trench isolation；STI)(標註為STI)之介電絕緣結構形成於N型井及P型井上方。P型鰭式場效電晶體90形成於N型井上方，及N型鰭式場效電晶體91形成於P型井上方。P型鰭式場效電晶體90包含從淺溝槽絕緣中向上突出的鰭95，且N型鰭式場效電晶體91包含從淺溝槽絕緣中向上突出的鰭96。鰭95包含P型鰭式場效電晶體90之通道區域，且鰭96包含N型鰭式場效電晶體91之通道區域。在一些實施例中，鰭95由矽鍺組成，且鰭96由矽組成。閘極介電質形成於淺溝槽絕緣上方的鰭95~96上方，且閘電極形成於閘極介電質上方。在一些實施例中，閘極介電質包含高介電常數介電材料，且閘電極包含金屬閘電極，如鋁及/或其他耐火金屬。在一些其他實施例中，閘極介電質可包含SiON，及閘電極可包含多晶矽。閘極觸點(標註為gata Contact)形成於閘電極上以提供閘極之電連接。
鰭式場效電晶體裝置提供優於傳統金屬氧化物半導體場效應電晶體(Metal Oxide Semiconductor Field Effect Transistor；MOSFET)裝置(亦被稱作平面電晶體裝置)之數個優勢。此等優勢可包含更佳晶片面積效率、改良載流子遷移率，及可與平面裝置製造處理相容的製造處理。因此，可能需要設計一種積體電路(integrated circuit；IC)晶片，此晶片中一部分或全部使用鰭式場效電晶體裝置。
然而，傳統的鰭式場效電晶體製造方法仍可能具有缺點，如缺乏對嵌入式靜態隨機存取記憶體製造的最佳化。例如，傳統的鰭式場效電晶體製造可能面對與靜態隨機存取記憶體單元寫入邊限及邏輯電路速度相關之問題。本揭示描述鰭式場效電晶體邏輯電路及改良靜態隨機存取記憶體單元寫入邊限而未減少邏輯電路速度的靜態隨機存取記憶體單元，如下文更詳細地論述。
第2圖圖示根據本揭示之實施例的標準(STD)單元陣列100之俯視圖。標準單元陣列100可包含邏輯電路或邏輯裝置，及因此亦被稱作邏輯單元陣列或邏輯電路陣列。在多個實施例中，邏輯電路或裝置可包含諸如反相器、反及閘、反或閘、正反器之組件，或上述各者之組合。
如第2圖中圖示，標準單元陣列100包含具有P型井之N型鰭式場效電晶體，及具有N型井之P型鰭式場效電晶體。標準單元陣列100亦包含複數個延長鰭線，例如鰭線110~111，以作為P型鰭式場效電晶體之部分，及包含鰭線120~121以作為N型鰭式場效電晶體之部分。P型鰭式場效電晶體鰭線110~111位於N型井(標註為N-type well)上方，而N型鰭式場效電晶體鰭線120~121位於P型井上方。
例如，本案圖示的標準單元陣列100包含十個標準單元(標註為STD cell)131~140，其中標準單元131~135排列在首列內，而標準單元136~140排列在鄰近於第一列之第二列中。當然，第2圖僅圖示標準單元陣列100 實例，及其他實施例可具有不同的眾多單元及/或可以不同方式排列。
如第2圖所示，鰭線110~111及120~121中每一者在X方向(第1A圖的X方向)延伸橫跨標準單元的各個列(例如鰭線110及120延伸橫跨標準單元131~135，及鰭線111及121延伸橫跨標準單元136~140)。因此，可將鰭線110~111及120~121每一者視為「連續的」。
如上文參考第1A圖所論述，鰭線110~111及120~121中每一者包含通道區域及定位於通道區域旁(例如在其相對側)的源極/汲極區域。標準單元陣列100的每一個鰭式場效電晶體包含各自的閘電極，此閘電極以上述參考第1A圖的方式環繞鰭線110~111或120~121中各自一者。在本實施例中，P型金屬氧化物半導體鰭式場效電晶體(PMOSFET)鰭線110~111由矽鍺(SiGe)材料(用於增強應變效應)組成，而N型金屬氧化物半導體鰭式場效電晶體(NMOSFET)鰭線120~121則由非含鍺半導體材料組成，例如矽(Si)。因此，在一些實施例中，P型金屬氧化物半導體鰭式場效電晶體具有矽鍺(SiGe)通道，但N型金屬氧化物半導體鰭式場效電晶體具有矽通道。在一些實施例中，N型金屬氧化物半導體鰭式場效電晶體之通道鰭寬度窄於P型金屬氧化物半導體鰭式場效電晶體之通道鰭寬度。在一些實施例中，N型金屬氧化物半導體鰭式場效電晶體之源極/汲極區域包含選自由以下各者組成之磊晶材料(epi-material)：SiP、SiC、SiPC、SiAs、Si，或上述各者之組合。在一些 實施例中，P型金屬氧化物半導體鰭式場效電晶體之源極/汲極區域具有比通道區域更寬之寬度。
在一些實施例中，對於P型金屬氧化物半導體鰭式場效電晶體而言，SiGe通道區域中之鍺原子濃度小於源極/汲極區域中之鍺原子濃度。例如，在某些實施例中，SiGe通道區域中之鍺原子濃度可在約10%與約40%之間的範圍中，及源極/汲極區域中之鍺原子濃度可處於約30%與約75%之範圍中。
在一些實施例中，對於P型金屬氧化物半導體鰭式場效電晶體而言，SiGe通道鰭寬度小於SiGe通道側壁深度。例如，在某些實施例中，P型金屬氧化物半導體鰭式場效電晶體之SiGe通道鰭寬度可處於3奈米與約10奈米之間的範圍中，且SiGe通道側壁深度(在第1A圖中標記為通道側壁深度85)可處於約30奈米與約90奈米之間的範圍中。
如上文論述，標準單元陣列100的鰭線110~111與120~121中每一者是連續的。例如，鰭線110~111與120~121中每一者延伸橫跨至少三個鄰接單元(例如在X方向鄰接的單元)。在第2圖中圖示的實施例中，鰭線110與120每一者延伸橫跨五個鄰接標準單元131~135，且鰭線111與121每一者延伸橫跨另外五個鄰接標準單元136~140。
現請參看第3圖，圖示根據本揭示之實施例之靜態隨機存取記憶體單元陣列200的俯視圖。靜態隨機存取記憶體單元陣列200包含靜態隨機存取記憶體單元，例如靜態 隨機存取記憶體單元(標註為SRAM cell)210~217。在圖示實施例中，靜態隨機存取記憶體單元210~213經排列在於(第1A圖的)X方向延伸之第一列內，且靜態隨機存取記憶體單元214~217經排列在亦於X方向延伸之第二列內，其中第一列在(第1A圖的)Y方向上安置在第二列鄰近處。靜態隨機存取記憶體單元210~217中每一者包含兩個上拉(pull-up；PU)電晶體、兩個通閘(pass gate；PG)電晶體，及兩個下拉(pull-down；PD)電晶體，此等電晶體可作為鰭式場效電晶體而實施。
靜態隨機存取記憶體單元陣列200包含複數個伸長的鰭線，例如包含鰭線220~224及230~234，以作為靜態隨機存取記憶體單元陣列200的上拉(pull-up；PU)部分中之P型鰭式場效電晶體的部分，且包含鰭線240~243以作為靜態隨機存取記憶體單元陣列200之通閘(pass gate；PG)及下拉(pull-down；PD)部分中之N型鰭式場效電晶體之部分。P型鰭式場效電晶體線220~224及230~234位於N型井上方，而N型鰭式場效電晶體鰭線240~243則位於P型井上方。
鰭線220~224、230~234，及240~243中之每一者在X方向延伸進入各個靜態隨機存取記憶體單元中之一或更多者。例如N型鰭式場效電晶體鰭線240~241中每一者連續延伸延伸橫跨靜態隨機存取記憶體單元210~213，且N型鰭式場效電晶體鰭線242~243中每一者連續延伸延伸橫跨靜態隨機存取記憶體單元214~217。相較而言，P型鰭 式場效電晶體鰭線220~224及230~234是「不連續的」或「彼此斷開的」。例如，P型鰭式場效電晶體鰭線220部分地延伸進入靜態隨機存取記憶體單元210內，鰭線221部分地延伸進入靜態隨機存取記憶體單元210~211內，鰭線222部分地延伸進入靜態隨機存取記憶體單元211~212內，鰭線223部分地延伸進入靜態隨機存取記憶體單元212~213內，且鰭線224部分地延伸進入靜態隨機存取記憶體單元213內。鰭線221在X方向上與鰭線220及222重疊，但在Y方向上與鰭線220及222相隔開。同樣地，鰭線223在X方向上與鰭線222及224重疊，但在Y方向上與鰭線222及224相隔開。
在相鄰的單元214~217列中，P型鰭式場效電晶體鰭線230部分地延伸進入靜態隨機存取記憶體單元214內，鰭線231部分地延伸進入靜態隨機存取記憶體單元214~215內，鰭線232部分地延伸進入靜態隨機存取記憶體單元215~216內，鰭線233部分地延伸進入靜態隨機存取記憶體單元216~217內，且鰭線234部分地延伸進入靜態隨機存取記憶體單元217內。鰭線231在X方向上與鰭線230及232重疊，但在Y方向上與鰭線230及232相隔開。同樣地，鰭線233在X方向上與鰭線232及234重疊，但在Y方向上與鰭線232及234相隔開。
如上文參考第1A圖所論述，鰭線220~234、230~234，及240~243中每一者包含通道區域及定位於通道區域旁(例如在其相對側)的源極/汲極區域。鰭式場效電 晶體的每一者包含閘電極，此閘電極以上述參考第1A圖的方式環繞鰭線220~224、230~234，及240~243中各自一者。在本實施例中，P型鰭式場效電晶體鰭線220~224及230~234由矽鍺(SiGe)材料(用於增強應變效應)組成，而N型鰭式場效電晶體鰭線240~243則由非含鍺材料組成，例如矽(Si)。
可見，儘管在第2圖中圖示的標準單元陣列100中，P型鰭式場效電晶體之鰭線110~111及N型鰭式場效電晶體之鰭線120~121中每一者皆為連續的，且第3圖中圖示的靜態隨機存取記憶體單元陣列200中之N型鰭式場效電晶體的鰭線240~243是連續的，但靜態隨機存取記憶體單元陣列200中P型鰭式場效電晶體之鰭線220~224及230~234則是「不連續的」。例如，P型鰭式場效電晶體鰭線220~224原本可作為橫跨靜態隨機存取記憶體單元210~213的單個連續鰭線(例如類似於N型鰭式場效電晶體鰭線240)而實施，但根據本揭示一些實施例，假設的單個鰭線劃分為五個不連續及單獨的鰭線220、221、222、223，及224。鰭線220及222由(在X方向上)橫跨靜態隨機存取記憶體單元210~211之間邊界的間隙250隔開，且鰭線222及224由(在X方向上)橫跨靜態隨機存取記憶體單元212~213之間邊界的間隙251隔開。鰭線221及223由(在X方向)橫跨靜態隨機存取記憶體單元211~212之間邊界的間隙252隔開。至少部分地由於此等間隙250~252，可以說，靜態隨機存取記憶體 單元200中之P型鰭式場效電晶體具有不連續或分裂的鰭線。
靜態隨機存取記憶體單元214~217中之鰭線230~234以與鰭線220~224類似的方式排列(亦即分裂為不連續的鰭線)。因此，儘管鰭線220~224及230~234每一者部分地延伸延伸橫跨兩個相鄰的靜態隨機存取記憶體單元，可以說，靜態隨機存取記憶體單元陣列200的P型鰭式場效電晶體具有總體「不連續」鰭線形狀，而標準單元陣列100或靜態隨機存取記憶體單元陣列200的N型鰭式場效電晶體則情況並非如此。在一些實施例中，每一「不連續」鰭線的末端位於另一互補金屬氧化物半導體鰭式場效電晶體的閘電極下。在一些實施例中，不連續或斷開的鰭線220~224及230~234中每一者延伸至不超過兩個相鄰安置的靜態隨機存取記憶體單元。
標準單元陣列100之鰭線是連續的而靜態隨機存取記憶體單元陣列200的鰭線(用於P型鰭式場效電晶體)則是不連續的，此歸因於Ion(導通電流)問題。如若靜態隨機存取記憶體單元之P型鰭式場效電晶體裝置具有連續的鰭線，則Ion電流將過高，此不利於靜態隨即存取記憶體的寫入邊限。根據本揭示，靜態隨機存取記憶體單元陣列200之P型鰭式場效電晶體鰭線被「分裂」或以「不連續」方式配置。此破壞或減少(SiGe應變通道的)應變效應。因此，減少了靜態隨機存取記憶體單元陣列200之P型鰭式場效電晶體鰭線的Ion電流，從而減輕了靜態隨機存取記憶體的寫 入邊限問題。同時，連續的鰭線有利於邏輯電路速度。連續的鰭線亦解決線端收縮控制問題的相關問題，及針對邏輯電路的P型金屬氧化物半導體鰭式場效電晶體佈置依賴效應。因而，邏輯單元(或標準單元)經配置以具有連續的鰭線。
第4圖至第5圖分別圖示標準單元陣列100的另一實施例及靜態隨機存取記憶體單元陣列200。標準單元陣列100之實施例及靜態隨機存取記憶體單元陣列200類似於第2圖至第3圖中圖示的實施例，且因此，此兩個實施例中出現的類似元件在本案中作相同標記。然而，第4圖中圖示的標準單元陣列100的實施例不具有N型鰭式場效電晶體鰭線120~121，且第5圖中圖示靜態隨機存取記憶體單元陣列200的實施例不具有N型鰭式場效電晶體鰭線240~243。儘管如此，第5圖中圖示的靜態隨機存取記憶體單元陣列200實施例仍具有不連續的或中斷的鰭線，以上文所論述同樣理由(例如Ion電流)用於其P型鰭式場效電晶體。
第6A圖、第6B圖、第6C圖圖示根據本揭示之一些實施例的一或更多個標準單元。更詳細而言，第6A圖圖示某些利用互補金屬氧化物半導體鰭式場效電晶體構建的常見邏輯閘極的電路示意圖，第6B圖圖示對應於第6A圖中圖示之此等邏輯閘極的俯視圖佈置，且第6C圖圖示第6B圖中圖示的對應單元之圖解式不完整橫剖面側視圖。應理解，第6B圖中圖示的俯視圖佈置可對應於第2圖或第4圖中圖示之標準單元中之一個或多者(或其部分)。
例如，第6A圖中圖示的邏輯閘極包含反相器閘(標註為Inverter(CMOS))、反及閘(標註為NAND)、反或閘(標註為NOR)。反相器閘、反及閘，及反或閘中每一者包含一或更多個N型金屬氧化物半導體鰭式場效電晶體(NMOSFET)及一或更多個P型金屬氧化物半導體鰭式場效電晶體(PMOSFET)。特定類型之邏輯閘極藉由在如第6A圖至第6B圖所示的特定配置中耦合N型金屬氧化物半導體鰭式場效電晶體與P型金屬氧化物半導體鰭式場效電晶體的閘極、源極及汲極而決定。每一邏輯閘極的輸入、輸出亦在第6A圖中如此標記。另外，共用氧化物擴散區以Common OD標註之。
第6B圖的俯視圖佈置圖示具有N型井區域之P型金屬氧化物半導體鰭式場效電晶體，及具有P型井區域之N型金屬氧化物半導體鰭式場效電晶體。複數個伸長鰭線310~311及320~321在X方向以伸長方式而延伸。鰭線310~311是P型金屬氧化物半導體鰭式場效電晶體中部分，及鰭線320~321是N型金屬氧化物半導體鰭式場效電晶體中部分。P型金屬氧化物半導體鰭式場效電晶體鰭線310~311位於N型井區域上方，而N型金屬氧化物半導體鰭式場效電晶體鰭線320~321則位於P型井區域上方。
如上文參考第1A圖所論述，鰭線310~311及320~321中每一者包含通道區域及定位於通道區域旁(例如在其相對側)的源極(標註為source)/汲極(標註為drain)區域。在當前實施例中，P型金屬氧化物半導體鰭式場效電晶 體鰭線310~311由矽鍺(SiGe)材料(用於增強應變效應)組成，而N型金屬氧化物半導體鰭式場效電晶體鰭線320~321則由非含鍺半導體材料組成，例如矽(Si)。鰭線310~311及320~321中每一者是連續的，例如延伸橫跨三個或三個以上鄰接單元(例如鄰接在X方向的單元)。
在每一電路單元(例如反相器、反及，或反或)中，一或更多個互補金氧半導體閘極350在Y方向上延伸至N型井區域及P型井區域內。閘極350中位於N型井區域上方的部分形成P型金屬氧化物半導體鰭式場效電晶體的閘極，及閘極350中位於P型井區域上方的部分形成N型金屬氧化物半導體鰭式場效電晶體的閘極。每一閘極350以上文參考第1A圖所述的方式環繞鰭線310~311及320~321。例如，P型金屬氧化物半導體鰭式場效電晶體中之閘極350環繞鰭線310~311，及N型金屬氧化物半導體鰭式場效電晶體中之閘極350環繞鰭線320~321。源極/汲極觸點(提供對鰭式場效電晶體之源極/汲極的電連接)亦在第6B圖的俯視圖佈置中圖示，其中某些實例在本案中標記為源極觸點370及汲極觸點380。應理解，矽化物層可形成於源極/汲極區域上，源極/汲極觸點可形成於矽化物層上。
根據本揭示內容的一些實施例，複數個絕緣電晶體在相鄰單元之間實施，以在相鄰的電路單元之間提供電絕緣。更詳細而言，P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體包含閘極400，及N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體包含閘極410。閘極400~410中每一者 位於兩個相鄰電路單元之間的邊界上，例如位於反相器單元與反及單元之間的邊界上，位於反及單元與反或單元之間的邊界上，等等。P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體之閘極400中每一者連至電壓源Vdd，且N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體之閘極410中每一者連至電壓源Vss。
對於P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體，其閘極400環繞具有SiGe通道的鰭線310~311。P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的源極區域與來自標準單元之P型金屬氧化物半導體鰭式場效電晶體之一者的P型源極/汲極區域是同一區域，且P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的汲極區域與來自標準單元的P型金屬氧化物半導體鰭式場效電晶體中另一者的P型源極/汲極區域是同一區域。同樣，對於N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體而言，其閘極410環繞具有Si通道之鰭線320~321。N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的源極區域與來自標準單元之N型金屬氧化物半導體鰭式場效電晶體之一者的N型源極/汲極區域是同一區域，且N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的汲極區域與來自標準單元的N型金屬氧化物半導體鰭式場效電晶體中另一者的N型源極/汲極區域是同一區域。
至少部分地由於其位置(例如閘極410位於電路單元邊界上)及其電性配置(例如閘極410電連至Vdd)，P 型金屬氧化物半導體鰭式場效電晶體絕緣電晶體在P型金屬氧化物半導體鰭式場效電晶體的相鄰電路單元之間提供電絕緣，例如在反相器單元與反及單元之間，或在反及單元與反或之間。同樣地，N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體在N型金屬氧化物半導體鰭式場效電晶體的相鄰電路單元之間提供電絕緣，例如在反相器單元與反及單元之間，或在反及單元與反或單元之間。另外，共用汲極以Common drain標註之。
第6C圖之橫剖面側視圖藉由沿第6B圖中標準單元佈置的俯視圖的N型井區域中切線450切割而獲得。如第6C圖所示，標準單元具有形成於矽基板中之N型井。連續的鰭線310形成於N型井上方。複數個源極及汲極區域(包含常見節點)形成於鰭線310中，且複數個閘極(標註為gate)形成於鰭線310上方。此等閘極中之一些者是上述絕緣電晶體的閘極400。複數個觸點(contact；CO)(標註為CO)形成於源極與汲極區域上方，以提供對此等區域之電連接。
第7A圖圖示單埠靜態隨機存取記憶體單元500之電路示意圖，且第7B圖圖示根據本揭示之實施例之單埠靜態隨機存取記憶體單元500的俯視圖中之對應佈置。單埠靜態隨機存取記憶體單元500包含上拉電晶體PU1及PU2、下拉電晶體PD1及PD2、及通閘電晶體PG1及PG2。如電路圖中所示，電晶體PU1及PU2是P型電晶體，如上述所討論的P型鰭式場效電晶體，而電晶體PG1、PG2、PD1及PD2是上述所討論的N型鰭式場效電晶體。
上拉電晶體PU1及下拉電晶體PD1之汲極耦接在一起，且上拉電晶體PU2及下拉電晶體PD2的汲極耦接在一起。電晶體PU1及PD1與電晶體PU2及PD2交叉耦合以形成第一資料鎖存器。電晶體PU2及PD2的閘極耦接在一起且耦接至電晶體PU1及PD1的汲極以形成第一儲存節點SN1，且電晶體PU1及PD1的閘極耦接在一起及耦接至電晶體PU2及PD2的汲極以形成互補第一儲存節點SNB1。上拉電晶體PU1及PU2的源極耦接至電源電壓CVdd，及下拉電晶體PD1及PD2的源極耦接至接地電壓CVss。
第一資料鎖存器之第一儲存節點SN1經由通閘電晶體PG1耦接至位元線BL，互補第一儲存節點SNB1經由通閘電晶體PG2耦接至互補位元線BLB。第一儲存節點N1及互補第一儲存節點SNB1是常常處於相對邏輯位準(邏輯高或邏輯低)之互補節點。通閘電晶體PG1及PG2之閘極耦接至字元線WL。
如第7B圖的俯視圖佈置所示，單埠靜態隨機存取記憶體單元500包含複數個鰭線510~513(亦被稱作主動區域，或OD)。N型鰭線510及513包含非含鍺半導體材料，例如矽。P型鰭線511~512包含矽鍺，以增強應變效應。
類似於上文參考第5圖論述之靜態隨機存取記憶體單元，位於靜態隨機存取記憶體單元500的P型井區域上方的鰭線510及513在X方向連續延伸，而位於靜態隨機存取記憶體單元500的N型井區域上方的鰭線511及512在X方向不連續地延伸。換言之，鰭線511及鰭線512中每一 者部分地延伸至靜態隨機存取記憶體單元500，但並非完全穿過。根據第7B圖中圖示實施例，鰭線511從靜態隨機存取記憶體單元500的「底部」延伸至靜態隨機存取記憶體單元500，且終止在靜態隨機存取記憶體單元500的上拉電晶體PU1的汲極側上。鰭線512從靜態隨機存取記憶體單元500的「頂部」延伸至靜態隨機存取記憶體單元500，且終止在靜態隨機存取記憶體單元500的上拉電晶體PU2的汲極側上。此類配置有助於防止相鄰上拉電晶體的汲極節點之間發生資料節點漏電。另外，源極以source標註之，源極節點以Source node標註之，儲存節點以Storage-node標註之，互補儲存節點以Storage-node bar標註之，位元線節點以Bit-line-node標註之，互補位元線節點以Bit-line bar node標註之，互補位元線以Bit-line bar(M1)標註之，Vdd節點1以Vdd-node1標註之，Vdd節點2以Vdd-node2標註之。
第8A圖圖示兩個鄰接的靜態隨機存取記憶體單元500A~500B的橫剖面側視圖，及第8B圖圖示根據本揭示之實施例之一俯視圖中兩個鄰接的靜態隨機存取記憶體單元500A~500B的對應佈置。靜態隨機存取記憶體單元500A及500B中每一者與第7A圖至第7B圖中之靜態隨機存取記憶體單元500進行相同配置。在第8B圖中，靜態隨機存取記憶體單元500A經「上下翻轉」且與未翻轉的靜態隨機存取記憶體單元500B連接。換言之，靜態隨機存取記憶體單元500A及500B圍繞軸520而對稱安置。
如上文參考第7B圖論述，N型金屬氧化物半導體鰭式場效電晶體鰭線510及513(位於P型井區域上方)連續延伸延伸橫跨至少兩個靜態隨機存取記憶體單元500A~500B。比較而言，靜態隨機存取記憶體單元500A~500B具有不連續的P型金屬氧化物半導體鰭式場效電晶體鰭線。例如，鰭線511A~511B及512是位於N型井區域上方的P型金屬氧化物半導體鰭式場效電晶體鰭線，且具有SiGe含量。鰭線511A部分地延伸至靜態隨機存取記憶體單元500A內，但不延伸至靜態隨機存取記憶體單元500B內，鰭線512部分地(但非完全)延伸至靜態隨機存取記憶體單元500A及500B中，且鰭線511B部分地延伸至靜態隨機存取記憶體單元500B內，但不延伸至靜態隨機存取記憶體單元500A內。鰭線511A、512，及511B亦不連接到彼此。不連續的鰭線511A~511B及512中每一者終止在上拉電晶體PU1或PU2的汲極側。如上文參考第7B圖所論述，此類中斷鰭線佈置在本案中用以防止或減少一個靜態隨機存取記憶體單元500A之上拉電晶體汲極節點與相鄰靜態隨機存取記憶體單元500B的上拉電晶體汲極節點之間的資料節點漏電。
第8A圖中圖示橫剖面側視圖藉由沿切線530切割第8B圖的俯視圖而獲得。由於切線530的位置，鰭線512在第8A圖的橫剖面視圖中圖示。鰭線512位於N型井上方，其形成於基板中或上。源極及汲極區域形成於鰭線512中，且上拉電晶體PU1及PU2的閘極(標註為Gate)形成於鰭線 512上方。觸點(標註為CO)形成於源極與汲極區域上方，以提供對此等區域之電連接。P型金屬氧化物半導體鰭式場效電晶體鰭線的不連續性在第8A圖中表現為鰭線512並非完全橫向延伸，例如不在閘極550及551下充分延伸。亦如第8A圖所示，鰭線512兩端終止在其各個汲極側面。
本揭示另一實施例涉及用於標準單元及靜態隨機存取記憶體單元的多個功函數金屬。此在第9A圖及第9B圖中更詳細地圖示，其中第9A圖是標準單元中互補金屬氧化物半導體場效電晶體裝置700的一部分的圖解式不完整的橫剖面側視圖(例如作為上述標準單元陣列100的一部分)，及第9B圖是靜態隨機存取記憶體單元中互補金屬氧化物半導體場效電晶體裝置701的一部分的圖解式不完整的橫剖面側視圖(例如作為上述靜態隨機存取記憶體單元陣列200的一部分)。應理解，第9A圖及第9B圖的橫剖面側視圖藉由沿第1A圖中Y方向切割而獲得。互補金屬氧化物半導體場效電晶體裝置700~701的P通道金屬氧化物半導體及N通道金屬氧化物半導體部分在第9A圖及第9B圖中標記。
互補金屬氧化物半導體場效電晶體裝置700~701中每一者包含介電絕緣結構710，例如淺溝槽絕緣(shallow trench isolation；STI)。標準單元互補金屬氧化物半導體場效電晶體裝置700包含鰭結構720及721，此等鰭結構從介電絕緣結構710中垂直突出(例如在第1A圖的Z方向)。鰭結構720是標準單元互補金屬氧化物半導體場效電晶體裝置700的P通道金屬氧化物半導體的一部分，及鰭 結構721是標準單元互補金屬氧化物半導體場效電晶體裝置700的N通道金屬氧化物半導體的一部分。靜態隨機存取記憶體單元的互補金屬氧化物半導體場效電晶體裝置701包含鰭結構730及731，此等鰭結構從介電絕緣結構710中垂直突出(例如在第1A圖的Z方向)。鰭結構730是靜態隨機存取記憶體單元互補金屬氧化物半導體場效電晶體裝置701的P通道金屬氧化物半導體的一部分，及鰭結構731是靜態隨機存取記憶體單元互補金屬氧化物半導體場效電晶體裝置701的N通道金屬氧化物半導體的一部分。如上文論述，P通道金屬氧化物半導體之鰭結構720及730包含矽鍺(SiGe)，而N通道金屬氧化物半導體之鰭結構721及731包含非含鍺半導體材料，諸如矽(Si)。互補金屬氧化物半導體場效電晶體裝置700及701的通道區域形成於鰭結構720~721及730~731中。
互補金屬氧化物半導體場效電晶體裝置700包含形成於介電絕緣結構710上方及鰭結構720~721上方的閘極介電質層740，及互補金屬氧化物半導體場效電晶體裝置701包含形成於介電絕緣結構710上方及鰭結構730~731上方的閘極介電質層750。在一些實施例中，閘極介電質層740及750包含氮氧化矽、氮化矽，或氧化矽。在其他實施例中，閘極介電質層740及750包含高介電常數介電材料，此材料是介電常數大於SiO2之介電常數的材料。在一實施例中，高介電常數閘極介電質材料包含氧化鉿(HfO2)，此材料具有範圍自約18至約40之介電常數。在替代性實施例 中，高介電常數閘極介電質材料可包含ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO，或SrTiO。
P型功函數金屬層760在互補金屬氧化物半導體場效電晶體裝置700的P通道金屬氧化物半導體區域中形成於閘極介電質層740上方，且N型功函數金屬層761在互補金屬氧化物半導體場效電晶體裝置700的N通道金屬氧化物半導體區域中形成於閘極介電質層740上方。同時，P型功函數金屬層770在互補金屬氧化物半導體場效電晶體裝置701的P通道金屬氧化物半導體區域中形成於閘極介電質層750上方，且N型功函數金屬層771在互補金屬氧化物半導體場效電晶體裝置701的N通道金屬氧化物半導體區域中形成於閘極介電質層750上方。
在一些實施例中，P型功函數金屬層760及770中每一者包含氮化鈦(TiN)或氮化鉭(TaN)金屬材料。應理解，額外金屬層可堆疊在P型功函數金屬層760及770上方。在一些實施例中，N型功函數金屬層761及771中每一者包含氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)，或碳氮化鉭(TaCN)金屬材料。
亦如第9A圖及第9B圖所示，P型功函數金屬層760具有厚度780，且P型功函數金屬層770具有厚度790。在一些實施例中，厚度780大於厚度790。在一些實施例中，厚度790處於約5Å與約80Å的範圍中，及厚度780處於約5Å 與約30Å的範圍中。此厚度差異導致P型功函數金屬層760具有比P型功函數金屬層770更低之臨限電壓Vt。在一些實施例中，關連於P型功函數金屬層760的臨限電壓Vt比關連於P型功函數金屬層770的臨限電壓Vt小50mV至200mV。
在一些實施例中，N型功函數金屬層761具有比N型功函數金屬層771更低的臨限電壓Vt。此更低臨限電壓Vt藉由調整功函數層761與771的鋁含量而實現。例如，功函數金屬層761可具有比功函數金屬層771更高的鋁含量(例如在TaAl或TiAl化合物中)。在一些實施例中，層761與771之鋁濃度處於約2%與約50%之間的範圍中，但應理解，層761中之鋁濃度仍高於層771。在一些實施例中，藉由以不同方式調整功函數金屬層761與771的鋁含量，關連於N型功函數金屬層761的臨限電壓Vt比關連於N型功函數金屬層771的臨限電壓Vt小50mV至200mV。因而，靜態隨機存取記憶體互補金屬氧化物半導體場效電晶體比邏輯電路互補金屬氧化物半導體場效電晶體具有更高的臨限電壓Vt(用於P通道金屬氧化物半導體與N通道金屬氧化物半導體)。此舉切合需要，因為靜態隨機存取記憶體單元通常需要比標準邏輯電路單元更高的臨限電壓Vt。
充填金屬800亦形成於功函數金屬760~761及770~771上方。充填金屬800作為閘電極的主要導電部分。在一些實施例中，充填金屬800包含鎢(W)。在其他實施例中，充填金屬800包含鋁(Al)。功函數金屬層760~761與770~771及填充金屬800共同構成互補金屬氧化物半導體 場效電晶體的金屬閘電極。介電層810亦圍繞金屬閘電極。在一些實施例中，介電層810包含低介電常數介電材料。
第10圖是根據本揭示之實施例之互連結構850中一部分的圖解式不完整橫剖面側視圖側視圖。互連結構850可用以使標準單元或上述靜態隨機存取記憶體單元的元件互連。如第10圖中圖示，互連結構850包含複數個金屬層，例如金屬層M1、M2、M3及M4(分別標註為M1、M2、M3及M4)。諸如淺溝槽絕緣(shallow trench isolation；STI)的絕緣結構形成於基板中。複數個閘極形成於基板上方。導電觸點(標註為Gate_CO)形成於基板上方及閘極上方。此等觸點中一些觸點是鄰接觸點(butted contact；BTC)(標註為BTC)。複數個通孔(如通孔0、通孔1、通孔2、通孔3)(標註為Via0、Via1、Via2、Via3)在金屬層與閘極(及其他組件，如源極/汲極)之間提供電連接。
第11圖是圖示根據本揭示之一實施例的方法900的流程圖。方法900包含步驟910，其中一或更多個連續的第一鰭線形成於包含複數個在第一方向彼此鄰接之邏輯電路單元的邏輯電路單元陣列中。形成一或更多個連續的第一鰭線，以使得其每一者在第一方向延伸橫跨至少三個鄰接的邏輯電路單元。
方法900包含步驟920，其中不連續的第二鰭線形成於靜態隨機存取記憶體單元陣列中，此單元陣列包含複數個在第一方向上彼此鄰接之靜態隨機存取記憶體單元。不 連續的第二鰭線中每一者延伸至鄰接的靜態隨機存取記憶體單元中不多於兩個記憶體單元內。
在一些實施例中，每一不連續的第二鰭線在第一方向延伸橫跨鄰接靜態隨機存取記憶體單元中之不超過兩者。
在一些實施例中，不連續的第二鰭線包含至少：一第一區段、一第二區段以及一第三區段。第一區段部分地延伸至第一靜態隨機存取記憶體單元及鄰接至第一靜態隨機存取記憶體單元的第二靜態隨機存取記憶體單元。第二區段部分地延伸至第二靜態隨機存取記憶體單元與鄰接至第二靜態隨機存取記憶體單元的第三靜態隨機存取記憶體單元。第三區段部分地延伸至第三靜態隨機存取記憶體單元與鄰接至第三靜態隨機存取記憶體單元的第四靜態隨機存取記憶體單元。在一些實施例中，第一區段與第三區段在第一方向上藉由第一間隙而隔開，第二區段與第一區段或第三區段在第二方向上藉由第二間隙隔開，第二方向不同於第一方向，及第一間隙延伸橫跨第二靜態隨機存取記憶體單元與第三靜態隨機存取記憶體單元之間的邊界。
在一些實施例中，靜態隨機存取記憶體單元陣列包含P型金屬氧化物半導體鰭式場效電晶體及N型金屬氧化物半導體鰭式場效電晶體。不連續的第二鰭線是P型金屬氧化物半導體鰭式場效電晶體的鰭線。在一些實施例中，靜態隨機存取記憶體單元陣列進一步包含一或更多個連續的第三鰭線以用於N型金屬氧化物半導體鰭式場效電晶體。在 一些實施例中，連續的第三鰭線中每一者在第一方向上延伸橫跨鄰接靜態隨機存取記憶體單元中之至少三者。在一些實施例中，不連續的第二鰭線中每一者包含矽鍺；及連續的第三鰭線中每一者包含非含鍺半導體材料。
在一些實施例中，靜態隨機存取記憶體單元之每一者包含上拉電晶體。不連續的第二鰭線中每一者終止在上拉電晶體汲極。
在一些實施例中，邏輯電路單元陣列進一步包含一或更多個絕緣電晶體，其每一者位於兩個各自鄰接的邏輯電路單元之間。絕緣電晶體中每一者經配置以在兩個各自鄰接電路單元之間提供電絕緣。在一些實施例中，絕緣電晶體包含P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體及N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體。P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的閘極電連至Vdd電壓源。N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的閘極電連至Vss接地。在一些實施例中，絕緣電晶體中每一者包含各自閘極，此閘極位於兩個鄰接邏輯電路單元之間的各個邊界上。
在一些實施例中，邏輯電路單元陣列及靜態隨機存取記憶體單元陣列中每一者包含N型金屬氧化物半導體鰭式場效電晶體及P型金屬氧化物半導體鰭式場效電晶體。邏輯電路單元陣列的P型金屬氧化物半導體鰭式場效電晶體的閘極包含第一功函數金屬。靜態隨機存取記憶體單元陣列的P型金屬氧化物半導體鰭式場效電晶體的閘極包含 第二功函數金屬。邏輯電路單元陣列的N型金屬氧化物半導體鰭式場效電晶體的閘極包含第三功函數金屬；靜態隨機存取記憶體單元陣列的N型金屬氧化物半導體鰭式場效電晶體的閘極包含第四功函數金屬。及第一、第二、第三及第四功函數金屬中至少一者不同於第一、第二、第三及第四功函數金屬中其餘金屬。在一些實施例中，第一功函數金屬厚度大於第二功函數金屬。在一些實施例中，第三功函數金屬具有比第四功函數金屬更大的鋁含量。
應理解，可在方法900的步驟910~920之前、期間或之後執行額外製程。簡明起見，本揭示內容中不詳細論述此等額外步驟。
基於上述論述，可見，本揭示提供優於習用鰭式場效電晶體靜態隨機存取記憶體裝置的優勢。但應理解，其他實施例可提供額外的優勢，本揭示中並非必須論述全部優勢，且並無特定優勢為所有實施例所必需。一個優勢是，靜態隨機存取記憶體的不連續P通道金屬氧化物半導體鰭線減少應變效應，由此抑制Ion電流。Ion電流的減少改良靜態隨機存取記憶體寫入邊限。同時，邏輯電路單元的鰭線是連續的。連續的鰭線必需更快的晶片速度。另一優勢是，絕緣電晶體經實施以在相鄰的單元之間提供電絕緣。又一優勢是，邏輯電路單元及靜態隨機存取記憶體單元可實施多個功函數金屬。功函數金屬含量及/或厚度經配置以使得靜態隨機存取記憶體金屬氧化物半導體場效電晶體具有比邏輯電路金屬氧化物半導體場效電晶體更大的臨限電壓Vt，此亦 為所需。其他的優勢包含與現有製程流程之相容性及易於實施。
本揭示之一個實施例係關於一積體電路晶片。積體電路晶片包含邏輯電路單元陣列及靜態隨機存取記憶體單元陣列。邏輯電路單元陣列包含複數個在第一方向彼此鄰接的邏輯電路單元。邏輯電路單元陣列包含一或更多個連續的第一鰭線，每一第一鰭線在第一方向延伸橫跨鄰接邏輯電路單元中至少三個單元。靜態隨機存取記憶體單元陣列包含複數個在第一方向上彼此鄰接之靜態隨機存取記憶體單元。靜態隨機存取記憶體單元陣列包含不連續的第二鰭線。
本揭示之又一實施例係關於一半導體裝置。複數個邏輯電路單元在第一方向上彼此相鄰安置。第一鰭線在第一方向連續地延伸延伸橫跨邏輯電路單元中至少三個單元。複數個靜態隨機存取記憶體單元在第一方向彼此相鄰安置。複數個第二鰭線中每一者延伸至靜態隨機存取記憶體單元的不超過兩個。第二鰭線彼此斷開。第二鰭線是P通道金屬氧化物半導體鰭線。第二鰭線中每一者包含矽鍺。
本揭示之又一實施例係關於一方法。一或更多個連續的第一鰭線形成於包含複數個在第一方向彼此鄰接之邏輯電路單元的邏輯電路單元陣列中。形成一或更多個連續的第一鰭線，以使得其每一者在第一方向延伸橫跨至少三個鄰接的邏輯電路單元。不連續的第二鰭線在包含複數個在第一方向彼此鄰接的靜態隨機存取記憶體單元之靜態隨機存取記憶體單元陣列中形成。此等不連續的第二鰭線中每一 者延伸至鄰接的靜態隨機存取記憶體單元中不多於兩個記憶體單元內。
前述內容已概括數個實施例之特徵，以便彼等熟習此項技術者可更佳地理解隨後的詳細說明。彼等熟習此項技術者應瞭解，本揭示可易於用作設計或修正其他製程及結構之基礎，以實現與本案介紹之實施例相同的目的及/或達到與其相同的優勢。彼等熟習此項技術者亦應瞭解，此種同等構造不脫離本揭示之精神及範疇，及可在不脫離本揭示精神及範疇之情況下在本案中進行多種變更、取代及更動。例如，藉由為位元線導體與字元線導體實施不同的厚度，可獲得不同的導體電阻。然而，亦可使用改變金屬導體電阻的其他技術。

Claims (10)

  1. 一種積體電路(integrated circuit；IC)晶片，該積體電路晶片包含：一邏輯電路單元陣列，包含在一第一方向彼此鄰接之複數個邏輯電路單元，其中該邏輯電路單元陣列包含一或更多個連續的第一鰭線，該等第一鰭線中每一者在該第一方向延伸橫跨該等鄰接邏輯電路單元中至少三者，其中該邏輯電路單元陣列進一步地包含一或更多個絕緣電晶體，該每一絕緣電晶體位於兩個各自鄰接邏輯電路單元之間，該等絕緣電晶體中每一者經配置以在該兩個各自鄰接的電路單元之間提供電絕緣；以及一靜態隨機存取記憶體(static random access memory；SRAM)單元陣列，包含複數個在該第一方向上彼此鄰接之靜態隨機存取記憶體單元，其中該靜態隨機存取記憶體單元陣列包含複數個不連續的第二鰭線。
  2. 如請求項1所述之積體電路晶片，其中每一不連續的第二鰭線在該第一方向延伸橫跨不超過兩個該等鄰接的靜態隨機存取記憶體單元中。
  3. 如請求項1所述之積體電路晶片，其中該等不連續的第二鰭線包含至少：一第一區段，部分地延伸至一第一靜態隨機存取記憶體單元中及鄰接至該第一靜態隨機存取記憶體單元的一第二靜態隨機存取記憶體單元中；一第二區段，部分地延伸至該第二靜態隨機存取記憶體單元中及鄰接至該第二靜態隨機存取記憶體單元的一第三靜態隨機存取記憶體單元中；以及一第三區段，部分地延伸至該第三靜態隨機存取記憶體單元中及鄰接至該第三靜態隨機存取記憶體單元的一第四靜態隨機存取記憶體單元中，其中該第一區段在該第一方向藉由一第一間隙與該第三區段隔開，該第二區段在一第二方向藉由一第二間隙與該第一區段或該第三區段隔開，該第二方向不同於該第一方向，及該第一間隙延伸橫跨該第二靜態隨機存取記憶體單元與該第三靜態隨機存取記憶體單元之間的一邊界。
  4. 如請求項1所述之積體電路晶片，其中：該靜態隨機存取記憶體單元陣列包含複數個P型金屬氧化物半導體鰭式場效電晶體及複數個N型金屬氧化物半導體鰭式場效電晶體；及該等不連續的第二鰭線用於該等P型金屬氧化物半導體鰭式場效電晶體，其中該靜態隨機存取記憶體單元陣列進一步包含一或更多個連續的第三鰭線，該一或更多個連續的第三鰭線用於該等N型金屬氧化物半導體鰭式場效電晶體，其中該等連續的第三鰭線中每一者在該第一方向上延伸橫跨該等鄰接靜態隨機存取記憶體單元中之至少三者，其中該等不連續的第二鰭線中每一者包含矽鍺，且該等連續的第三鰭線中每一者包含一非含鍺半導體材料。
  5. 如請求項1所述之積體電路晶片，其中：該等靜態隨機存取記憶體單元中每一者包含一上拉電晶體；及該等不連續的第二鰭線之每一者終止於該上拉電晶體的一汲極中。
  6. 如請求項1所述之積體電路晶片，其中：該等絕緣電晶體包含一P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體及一N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體，該P型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的一閘極電連至一電壓源，及該N型金屬氧化物半導體鰭式場效電晶體絕緣電晶體的一閘極電連至地，其中該等絕緣電晶體中每一者包含一各自閘極，此閘極位於兩個鄰接邏輯電路單元之間的一各自邊界上。
  7. 如請求項1所述之積體電路晶片，其中：該邏輯電路單元陣列及該靜態隨機存取記憶體單元陣列中每一者包含一N型金屬氧化物半導體鰭式場效電晶體及一P型金屬氧化物半導體鰭式場效電晶體；該邏輯電路單元陣列的該P型金屬氧化物半導體鰭式場效電晶體的一閘極包含一第一功函數金屬；該靜態隨機存取記憶體單元陣列的該P型金屬氧化物半導體鰭式場效電晶體的一閘極包含一第二功函數金屬；該邏輯電路單元陣列的該N型金屬氧化物半導體鰭式場效電晶體的一閘極包含一第三功函數金屬；該靜態隨機存取記憶體單元陣列的該N型金屬氧化物半導體鰭式場效電晶體的一閘極包含一第四功函數金屬；及該第一功函數金屬、第二功函數金屬、第三功函數金屬及第四功函數金屬之至少一者不同於該些功函數金屬中之其餘，其中該第一功函數金屬厚於該第二功函數金屬，且該第三功函數金屬具有比該第四功函數金屬更大的一鋁含量。
  8. 一種半導體裝置，包含：複數個邏輯電路單元，在一第一方向上彼此相鄰安置；一第一鰭線，在該第一方向連續地延伸橫跨該等邏輯電路單元中至少三個單元，其中該等邏輯電路單元中該至少三個單元包含不同型式之邏輯電路單元；複數個靜態隨機存取記憶體單元，在該第一方向彼此相鄰安置；及複數個第二鰭線，其中每一者延伸至不超過兩個該等靜態隨機存取記憶體單元中，其中該等第二鰭線彼此斷開，該等第二鰭線是P通道金屬氧化物半導體鰭線，及該等第二鰭線中每一者包含矽鍺。
  9. 如請求項8所述之半導體裝置，進一步包含：一第三鰭線，其在該第一方向上連續地延伸橫跨該等靜態隨機存取記憶體單元中至少三個單元，其中該第三鰭線包含矽而非鍺。
  10. 一種半導體裝置的形成方法，包含：在一邏輯電路單元陣列中形成一或更多個連續的第一鰭線，該邏輯電路單元陣列包含在一第一方向彼此鄰接之複數個邏輯電路單元，其中形成該一或更多個連續的第一鰭線，以使得其每一者在該第一方向延伸橫跨該等鄰接邏輯電路單元中至少三個單元，其中該等邏輯電路單元中該至少三個單元包含不同型式之邏輯電路單元；及在一靜態隨機存取記憶體單元陣列中形成複數個不連續的第二鰭線，該靜態隨機存取記憶體單元陣列包含在該第一方向上彼此鄰接之複數個靜態隨機存取記憶體單元，其中該等不連續的第二鰭線中每一者延伸至不超過兩個該等鄰接靜態隨機存取記憶體單元中。
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