KR20190143425A - 불연속적인 pmos 핀 라인들을 갖는 finfet sram - Google Patents

불연속적인 pmos 핀 라인들을 갖는 finfet sram Download PDF

Info

Publication number
KR20190143425A
KR20190143425A KR1020190168122A KR20190168122A KR20190143425A KR 20190143425 A KR20190143425 A KR 20190143425A KR 1020190168122 A KR1020190168122 A KR 1020190168122A KR 20190168122 A KR20190168122 A KR 20190168122A KR 20190143425 A KR20190143425 A KR 20190143425A
Authority
KR
South Korea
Prior art keywords
work function
function metal
sram
logic circuit
cells
Prior art date
Application number
KR1020190168122A
Other languages
English (en)
Other versions
KR102245977B1 (ko
Inventor
존지 리아오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190143425A publication Critical patent/KR20190143425A/ko
Application granted granted Critical
Publication of KR102245977B1 publication Critical patent/KR102245977B1/ko

Links

Images

Classifications

    • H01L27/1104—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

IC 칩은 로직 회로 셀 어레이 및 정적 랜덤 액세스 메모리(SRAM) 셀 어레이를 포함한다. 로직 회로 셀 어레이는 제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들을 포함한다. 로직 회로 셀 어레이는, 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 제 1 방향으로 각각 연장되는 하나 이상의 연속적인 제 1 핀 라인을 포함한다. 정적 랜덤 액세스 메모리(SRAM) 셀 어레이는 제 1 방향으로 서로 인접해 있는 복수의 SRAM 셀들을 포함한다. SRAM 셀 어레이는 불연속적인 제 2 핀 라인들을 포함한다.

Description

불연속적인 PMOS 핀 라인들을 갖는 FINFET SRAM{FINFET SRAM HAVING DISCONTINUOUS PMOS FIN LINES}
본 발명은 불연속적인 PMOS 핀 라인들을 갖는 FINFET SRAM에 관한 것이다.
딥 서브 미크론(deep sub-micron) 집적 회로 기술에서, 임베딩된 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스는 고속 통신, 이미지 프로세싱 및 시스템 온 칩(system-on-chip; SOC) 제품들의 통속적인 저장 유닛이 되었다. 각각의 차세대 기술에서의 성능 요건을 충족시키기 위해 마이크로프로세서들 및 SOC들 내의 임베딩되는 SRAM의 양이 증가된다. 실리콘 기술이 한 세대로부터 다음 세대로 스케일링되는 것을 지속함에 따라, 최소 기하구조(geometry) 사이즈 벌크(bulk) 평면 트랜지스터들 내의 고유(intrinsic) 문턱 전압(threshold voltage, Vt) 변화들의 영향은, 상보형 금속 산화물 반도체(complimentary metal-oxide-semiconductor; CMOS) SRAM 셀 정적 잡음 마진(static noise margin; SNM)을 감소시킨다. 점점 더 작아지는 트랜지스터 기하구조들에 의해 유발되는 SNM에서의 이 감소는 바람직하지 않다. SNM은 또한, Vcc가 더 낮은 전압으로 스케일링될 때 감소된다.
SRAM 문제들을 해결하고 셀 축소(shrink) 능력을 향상시키기 위해, 몇몇 응용예들에 대해 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스들이 종종 고려된다. FinFET은 속도 및 디바이스 안정성 둘 다를 제공한다. FinFET은 상면, 및 서로 반대편에 있는 측벽들과 연관되는 채널(핀 채널로 칭해짐)을 갖는다. 추가적인 측벽 디바이스 폭(Ion 성능) 뿐만 아니라 더 나은 짧은 채널 제어[서브 문턱 누설(sub-threshold leakage)]로부터 이점들이 유도될 수 있다. 따라서, FinFET들은 게이트 길이 스케일링 및 고유 Vt 변동(fluctuation)의 관점에서 장점들을 가질 것으로 예상된다. 그러나, 기존의 FinFET SRAM 디바이스들은 여전히 단점들, 예를 들어 셀 기록(write) 마진들 또는 칩 속도들과 관련된 단점들을 갖는다.
따라서, 기존의 FinFET SRAM 디바이스들이 일반적으로 그들의 의도된 목적들에 적합했지만, 이들이 모든 면에서 전적으로 만족스럽지는 않았다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다. 본 발명이 다른 실시예들에 균등하게 잘 적용될 수 있기 때문에, 첨부된 도면들이 본 발명의 일반적인 실시예들만을 예시하고 따라서 범위를 제한하는 것으로 간주되어서는 안된다는 점이 또한 강조된다.
도 1a는 예시적인 FinFET 디바이스의 사시도이다.
도 1b는 CMOS 구성에서의 FinFET 트랜지스터들의 개략적인 측단면도(cross-sectional side view)를 예시한다.
도 2는 본 개시의 실시예들에 따른 스탠다드(standard; STD) 셀 어레이의 상면도를 예시한다.
도 3은 본 개시의 실시예들에 따른 SRAM 셀 어레이의 상면도를 예시한다.
도 4는 본 개시의 실시예들에 따른 스탠다드(STD) 셀 어레이의 상면도를 예시한다.
도 5는 본 개시의 실시예들에 따른 SRAM 셀 어레이의 상면도를 예시한다.
도 6a는 본 개시의 몇몇 실시예들에 따른 다양한 로직 게이트들의 회로 얼개도(circuit schematic)들을 예시한다.
도 6b는 본 개시의 몇몇 실시예들에 따른 도 6a에 도시된 로직 게이트들에 대응하는 레이아웃의 상면도를 예시한다.
도 6c는 본 개시의 몇몇 실시예들에 따른 도 6b에 도시된 대응하는 셀들의 개략적인 부분적 단면도를 예시한다.
도 7a는 본 개시의 실시예들에 따른 단일 포트(single-port) SRAM 셀에 대한 회로 얼개도를 예시한다.
도 7b는 본 개시의 실시예들에 따른 도 7a에 도시된 단일 포트 SRAM 셀의 상면도에서의 레이아웃을 예시한다.
도 8a는 본 개시의 실시예들에 따른 2개의 인접해 있는 SRAM 셀들의 측단면도를 예시한다.
도 8b는 본 개시의 실시예들에 따른 상면도에서의 도 8a의 2개의 인접해 있는 SRAM 셀들의 레이아웃을 예시한다.
도 9a는 본 개시의 실시예들에 따른 스탠다드 셀에서의 CMOSFET 디바이스의 일부분의 개략적인 부분적 측단면도이다.
도 9b는 본 개시의 실시예들에 따른 SRAM 셀에서의 CMOSFET 디바이스의 일부분의 개략적인 부분적 측단면도이다.
도 10은 본 개시의 실시예들에 따른 상호연결 구조물의 일부분의 개략적인 부분적 측단면도이다.
도 11은 본 시의 실시예에 따른 방법을 예시하는 흐름도이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적이도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
본 개시는 비제한적인 예시로서 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 디바이스에 관한 것이다. FinFET 디바이스는, 예를 들어 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 디바이스 및 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 이어지는 개시는 본 개시의 다양한 실시예들을 예시하기 위해 하나 이상의 FinFET 예시를 계속할 것이다. 그러나, 응용예들은 특별히 언급되는 것을 제외하고 특정 유형의 디바이스에 제한되어서는 안된다는 점이 이해되어야 한다.
FinFET 디바이스들의 사용은 반도체 산업에서 인기를 얻고 있다. 도 1a를 참조하면, 예시적인 FinFET 디바이스(50)의 사시도가 예시된다. FinFET 디바이스(50)는 (벌크 기판과 같은) 기판 위에 구축되는 비평면(non-planar) 다중 게이트 트랜지스터이다. 얇은 실리콘 함유 “핀형” 구조물(이후부터 “핀”으로 지칭됨)은 FinFET 디바이스(50)의 바디를 형성한다. 핀은 도 1a에 도시된 X 방향을 따라 연장된다. 핀은 X 방향에 직교하는 Y 방향을 따라 측정되는 핀 폭(Wfin)을 갖는다. FinFET 디바이스(50)의 게이트(60)는 이 핀 주위를, 예를 들어 핀의 상면, 및 서로 반대편에 있는 측벽 표면들 주위를 둘러싼다(wrap). 따라서, 게이트(60)의 일부분은 X 방향 및 Y 방향 둘 다에 직교하는 Z 방향으로 핀 위에 위치된다.
LG는 X 방향으로 측정되는 게이트(60)의 길이(또는, 관점에 따라 폭)를 나타낸다. 게이트(60)는 게이트 전극 컴포넌트(60A) 및 게이트 유전체 컴포넌트(60B)를 포함할 수 있다. 게이트 유전체 컴포넌트(60B)는 Y 방향으로 측정되는 두께(tox)를 갖는다. 게이트(60)의 일부분은 얕은 트렌치 격리부(shallow trench isolation; STI)와 같은 유전체 격리부 위에 위치된다. FinFET 디바이스(50)의 소스(70) 및 드레인(80)은, 게이트(60)의 서로 반대편에 있는 측부들 상의 핀의 연장부들 내에 형성된다. 게이트(60)에 의해 주위가 둘러싸인 핀의 일부분은 FinFET 디바이스(50)의 채널로서 역할한다. FinFET 디바이스(50)의 유효 채널 길이는 핀의 치수들에 의해 결정된다.
도 1b는 CMOS 구성에서의 FinFET 트랜지스터들의 개략적인 측단면도를 예시한다. CMOS FinFET은 기판, 예를 들어 실리콘 기판을 포함한다. 기판(10) 내에 N형 웰 및 P형 웰이 형성된다. N형 웰 및 P형 웰 위에 얕은 트렌치 격리부(STI)와 같은 유전체 격리 구조물이 형성된다. N형 웰 위에 P형 FinFET(90)이 형성되고, P형 웰 위에 N형 FinFET(91)이 형성된다. P형 FinFET(90)은 STI의 외측으로 상향으로 돌출되는 핀들(95)을 포함하고, N형 FinFET(91)은 STI의 외측으로 상향으로 돌출되는 핀들(96)을 포함한다. 핀들(95)은 P형 FinFET(90)의 채널 영역들을 포함하고, 핀들(96)은 N형 FinFET(91)의 채널 영역들을 포함한다. 몇몇 실시예들에서, 핀들(95)은 실리콘 게르마늄으로 구성되고, 핀들(96)은 실리콘으로 구성된다. 핀들(95 및 96) 위에 그리고 STI 위에 게이트 유전체가 형성되고, 게이트 유전체 위에 게이트 전극이 형성된다. 몇몇 실시예들에서, 게이트 유전체는 하이 k(high-k) 유전체 재료를 포함하고, 게이트 전극은 알루미늄 및/또는 다른 내화 금속(refractory metal)들과 같은 금속 게이트 전극을 포함한다. 몇몇 다른 실시예들에서, 게이트 유전체는 SiON을 포함할 수 있고, 게이트 전극은 폴리실리콘을 포함할 수 있다. 게이트에 전기적 연결성(electrical connectivity)을 제공하기 위해 게이트 전극 상에 게이트 콘택트(contact)가 형성된다.
FinFET 디바이스들은 종래의 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor; MOSFET) 디바이스들(또한 평면 트랜지스터 디바이스들로 지칭됨)에 대해 몇몇 장점들을 제공한다. 이 장점들은 더 나은 칩 영역 효율(efficiency), 향상된 캐리어 이동도(carrier mobility), 및 평면 디바이스들의 제작 프로세싱과 호환가능한 제작 프로세싱을 포함할 수 있다. 따라서, IC 칩의 일부분 또는 IC 칩 전체에 대해 FinFET 디바이스들을 사용하여 집적 회로(integrated circuit; IC)를 설계하는 것이 바람직할 수 있다.
그러나, 종래의 FinFET 제작 방법들은, 임베딩되는 SRAM 제조에 대한 최적화의 부족(lack)과 같은 단점들을 여전히 갖는다. 예를 들어, 종래의 FinFET 제작은 SRAM 셀 기록 마진 및 로직 회로 속도들에 관련된 우려사항들에 직면할 수 있다. 본 개시는 아래에서 더 상세히 설명될 바와 같이 로직 회로 속도들을 감소시키지 않고 SRAM 셀 기록 마진을 향상시키는 FinFET 로직 회로 및 SRAM 셀들을 설명한다.
도 2는 본 개시의 실시예들에 따른 스탠다드(STD) 셀 어레이(100)의 상면도를 예시한다. 스탠다드 셀 어레이(100)는 로직 회로들 또는 로직 디바이스들을 포함할 수 있으며, 그에 따라 로직 셀 어레이 또는 로직 회로 어레이로도 지칭된다. 다양한 실시예들에서, 로직 회로들 또는 디바이스들은 인버터들, NAND 게이트들, NOR 게이트들, 플립플롭들, 또는 이들의 조합들과 같은 컴포넌트들을 포함할 수 있다.
도 2에 예시된 바와 같이, 스탠다드 셀 어레이(100)는 P형 웰을 갖는 N형 FinFET 트랜지스터들 뿐만 아니라 N형 웰을 갖는 P형 FinFET 트랜지스터들을 포함한다. 스탠다드 셀 어레이(100)는 또한 복수의 세장형(elongated) 핀 라인들, 예를 들어 P형 FinFET 트랜지스터들의 일부들로서의 핀 라인들(110 및 111) 뿐만 아니라 N형 FinFET 트랜지스터들의 일부들로서의 핀 라인들(120 및 121)을 포함한다. P형 FinFET 핀 라인들(110 및 111)은 N형 웰들 위에 위치되는 반면, N형 FinFET 핀 라인들(120 및 121)은 P형 웰들 위에 위치된다.
예시로서, 여기에 도시된 스탠다드 셀 어레이(100)는 10개의 스텐다드 셀들(131 내지 140)을 포함하는데, 셀들(131 내지 135)은 제 1 열에 배열되고, 셀들(136 내지 140)은 제 1 열에 인접한 제 2 열에 배열된다. 물론, 도 2가 단지 스탠다드 셀 어레이(100)의 예시를 예시하며, 다른 실시예들이 상이한 개수의 셀들을 가질 수 있고/있거나 상이하게 배열될 수 있다.
도 2에 도시된 바와 같이, 핀 라인들(110 및 111, 120 및 121)은 각각 스탠다드 셀들의 개별적인 열을 통해 연장된다[예를 들어, 핀 라인들(110 및 120)은 스탠다드 셀들(131 내지 135)을 통해 연장되고, 핀 라인들(111 및 121)은 X 방향(도 1a의 X 방향)으로 스탠다드 셀들(136 내지 140)을 통해 연장된다]. 따라서, 핀 라인들(110 및 111, 120 및 121)은 각각 “연속적”으로 간주될 수 있다.
도 1a를 참조하여 위에서 논의된 바와 같이, 핀 라인들(110 및 111, 120 및 121)은 각각 채널 영역 뿐만 아니라, 채널 영역 바로 옆에(예를 들어, 채널 영역의 서로 반대편에 있는 측부들 상에) 위치되는 소스/드레인 영역들을 포함한다. STD 셀 어레이(100)의 FinFET 트랜지스터들은 각각, 도 1a를 참조하여 위에서 설명된 방식으로 핀 라인들(110 및 111, 또는 120 및 121) 중 개별적인 하나의 핀 라인 주위를 둘러싸는 개별적인 게이트 전극을 포함한다. 본 실시예들에서, P형 FinFET(PMOSFET) 핀 라인들(110 및 111)은 [스트레인(strain) 효과를 향상시키기 위한] 실리콘 게르마늄(silicon germanium; SiGe) 금속으로 구성되지만, N형 FinFET(NMOSFET) 핀 라인들(120 및 121)은 게르마늄 미함유 반도체 재료, 예를 들어 실리콘(silicon; Si)으로 구성된다. 따라서, 몇몇 실시예들에서, PMOSFET은 SiGe 채널을 갖지만, NMOSFET은 Si 채널을 갖는다. 몇몇 실시예들에서, NMOSFET의 채널 핀 폭은 PMOSFET의 채널 핀 폭보다 좁다. 몇몇 실시예들에서, NMOSFET의 소스/드레인 영역들은 SiP, SiC, SiPC, SiAs, Si, 또는 이들의 조합들로 이루어지는 그룹으로부터 선택되는 에피 재료(epi-material)를 포함한다. 몇몇 실시예들에서, PMOSFET의 소스/드레인 영역은 채널 영역보다 넓은 폭을 갖는다.
몇몇 실시예들에서, PMOSFET에 대해, SiGe 채널 영역 내의 게르마늄 원자 농도는 소스/드레인 영역 내의 게르마늄 원자 농도보다 적다. 예를 들어, 몇몇 실시예들에서 SiGe 채널 영역 내의 게르마늄 원자 농도는 약 10 % 내지 약 40 % 사이의 범위일 수 있고, 소스/드레인 영역 내의 게르마늄 원자 농도는 약 30 % 내지 약 75 % 사이의 범위일 수 있다.
몇몇 실시예들에서, PMOSFET에 대해, SiGe 채널 핀 폭은 SiGe 채널 측벽 깊이보다 작다. 예를 들어, 몇몇 실시예들에서 PMOSFET에 대한 SiGe 채널 핀 폭은 약 3 나노미터(nanometers; nm) 내지 약 10 nm 사이의 범위일 수 있고, [도 1a에 채널 측벽 깊이(85)로서 라벨링된] SiGe 채널 측벽 깊이는 약 30 nm 내지 약 90 nm 사이의 범위일 수 있다.
위에서 논의된 바와 같이, 스탠다드 셀 어레이(100)의 핀 라인들(110 및 111, 120 및 121) 각각은 연속적이다. 예를 들어, 핀 라인들(110 및 111, 120 및 121)은 각각 적어도 3개의 인접해 있는 셀들(예를 들어, X 방향으로 인접해 있는 셀들)을 가로질러 연장된다. 도 2에 도시된 실시예에서, 핀 라인들(110 및 120)은 각각 5개의 인접해 있는 스탠다드 셀들(131 내지 135)을 가로질러 연장되고, 핀 라인들(111 및 121) 각각은 5개의 다른 인접해 있는 스탠다드 셀들(136 내지 140)을 가로질러 연장된다.
이제 도 3을 참조하면, 본 개시의 실시예들에 따른 SRAM 셀 어레이(200)의 상면도가 예시된다. SRAM 셀 어레이(200)는 SRAM 셀들, 예를 들어 SRAM 셀들(210 내지 217)을 포함한다. 예시된 실시예에서, SRAM 셀들(210 내지 213)은 (도 1a의) X 방향으로 연장되는 제 1 열에 배열되고, SRAM 셀들(214 내지 217)은 또한 X 방향으로 연장되는 제 2 열에 배열되며, 제 1 열은 (도 1a의) Y 방향으로 제 2 열에 인접하게 배치된다. SRAM 셀들(210 내지 217) 각각은 FinFET들로서 구현될 수 있는 2개의 풀업(pull-up; PU) 트랜지스터들, 2개의 패스 게이트(pass-gate; PG) 트랜지스터들, 및 2개의 풀다운(pull-down; PD) 트랜지스터들을 포함한다.
SRAM 셀 어레이(200)는 복수의 세장형 핀 라인들, 예를 들어 SRAM 셀 어레이(200)의 풀업(PU) 부분 내의 P형 FinFET 트랜지스터들의 일부들로서의 핀 라인들(220 내지 224, 및 230 내지 234) 뿐만 아니라 SRAM 셀 어레이(200)의 패스 게이트(PG) 부분 및 풀다운(PD) 부분 내의 N형 FinFET 트랜지스터들의 일부들로서의 핀 라인들(240 내지 243)을 포함한다. P형 FinFET 핀 라인들(220 내지 224, 및 230 내지 234)은 N형 웰들 위에 위치되는 반면, N형 FinFET 핀 라인들(240 내지 243)은 P형 웰들 위에 위치된다.
핀 라인들(220 내지 224, 230 내지 234, 및 240 내지 243)은 각각 X 방향으로 개별적인 SRAM 셀들 중 하나 이상의 SRAM 셀 내로 연장된다. 예를 들어, N형 FinFET 핀 라인들(240 및 241)은 각각 SRAM 셀들(210 내지 213)을 가로질러 연속적으로 연장되고, N형 FinFET 핀 라인들(242 및 243)은 SRAM 셀들(214 내지 217)을 가로질러 연속적으로 연장된다. 이와 비교하여, P형 FinFET 핀 라인들(220 내지 224, 및 230 내지 234)은 “불연속적”이거나 또는 “서로 비결합된다(disjointed)”. 예를 들어, P형 FinFET 핀 라인(220)은 SRAM 셀(210) 내로 부분적으로 연장되고, 핀 라인(221)은 SRAM 셀들(210 및 211) 내로 부분적으로 연장되며, 핀 라인(222)은 SRAM 셀들(211 및 212) 내로 부분적으로 연장되고, 핀 라인(223)은 SRAM 셀들(212 및 213) 내로 부분적으로 연장되며, 핀 라인(224)은 SRAM 셀(213) 내로 부분적으로 연장된다. 핀 라인(221)은 X 방향으로 핀 라인들(220 및 222)과 오버랩되지만, Y 방향으로 핀 라인들(220 및 222)로부터 이격된다. 마찬가지로, 핀 라인(223)은 핀 라인들(222 및 224)과 X 방향으로 오버랩되지만, 핀 라인들(222 및 224)로부터 Y 방향으로 이격된다.
셀들(214 내지 217)의 인접한 열에서, P형 FinFET 핀 라인(230)은 SRAM 셀(214) 내로 부분적으로 연장되고, 핀 라인(231)은 SRAM 셀들(214 및 215) 내로 부분적으로 연장되며, 핀 라인(232)은 SRAM 셀들(215 및 216) 내로 부분적으로 연장되고, 핀 라인(233)은 SRAM 셀들(216 및 217) 내로 부분적으로 연장되며, 핀 라인(234)은 SRAM 셀(217) 내로 부분적으로 연장된다. 핀 라인(231)은 핀 라인들(230 및 232)과 X 방향으로 오버랩되지만, 핀 라인들(230 및 232)로부터 Y 방향으로 이격된다. 마찬가지로, 핀 라인(233)은 핀 라인들(232 및 234)과 X 방향으로 오버랩되지만, 핀 라인들(232 및 234)로부터 Y 방향으로 이격된다.
도 1a를 참조하여 위에서 논의된 바와 같이, 핀 라인들(220 내지 224, 230 내지 234, 및 240 내지 243)은 각각 채널 영역 뿐만 아니라, 채널 영역 바로 옆에(예를 들어, 채널 영역의 서로 반대편에 있는 측부들 상에) 위치되는 소스/드레인 영역들을 포함한다. FinFET 트랜지스터들은 각각 도 1a를 참조하여 위에서 설명된 방식으로 핀 라인들(220 내지 224, 230 내지 234, 및 240 내지 243) 중 개별적인 하나의 핀 라인 주위를 둘러싸는 게이트 전극을 포함한다. 본 실시예들에서, P형 FinFET 핀 라인들(220 내지 224, 및 230 내지 234)은 (스트레인 효과 증대를 위해) 실리콘 게르마늄(SiGe) 재료로 구성되지만, N형 FinFET 핀 라인들(240 내지 243)은 게르마늄 비함유(non-germanium-containing) 재료, 예를 들어 Si로 구성된다.
도 2에 도시된 스탠다드 셀 어레이(100) 내의 P형 FinFET들에 대한 핀 라인들(110 및 111) 및 N형 FinFET들에 대한 핀 라인들(120 및 121) 둘 다가 각각 연속적이고, 도 3에 도시된 SRAM 셀 어레이(200) 내의 N형 FinFET들에 대한 핀 라인들(240 내지 243)이 연속적인 반면, SRAM 셀 어레이(200) 내의 P형 FinFET들에 대한 핀 라인들(220 내지 224, 및 230 내지 234)이 “불연속적”이라는 점을 알 수 있다. 예를 들어, P형 FinFET 핀 라인들(220 내지 224)은 [예를 들어, N형 FinFET 핀 라인(240)과 유사하게] SRAM 셀들(210 내지 213)을 가로질러 이어지는 단일의 연속적인 핀 라인으로서 구현될 수 있지만, 본 개시의 다양한 양태들에 따라, 그 가정된 단일 핀 라인은 5개의 개별적이고 분리적인 핀 라인들(220, 221, 222, 223, 및 224)로 분해된다(broken up). 핀 라인들(220 및 222)은 SRAM 셀들(210 및 211) 사이의 경계(boundary)를 가로질러 (X 방향으로) 이어지는 갭(250)에 의해 분리되고, 핀 라인들(222 및 224)은 SRAM 셀들(212 및 213) 사이의 경계를 가로질러 (X 방향으로) 이어지는 갭(251)에 의해 분리된다. 핀 라인들(221 및 223)은 SRAM 셀들(211 및 212) 사이의 경계를 가로질러 (X 방향으로) 이어지는 갭(252)에 의해 분리된다. 적어도 부분적으로 이 갭들(250 내지 252)로 인해, SRAM 셀들(200) 내의 P형 FinFET들은 불연속적이거나 또는 분해된 핀 라인들을 갖는다라고 말할 수 있다.
SRAM 셀들(214 내지 217) 내의 핀 라인들(230 내지 234)은 핀 라인들(220 내지 224)과 유사한 방식으로 (즉, 불연속적인 핀 라인들로 분해되어) 배열된다. 따라서, 핀 라인들(220 내지 224, 및 230 내지 234) 각각이 2개의 인접한 SRAM 셀들을 부분적으로 가로질러 연장되지만, SRAM 셀 어레이(200)가 자신의 P형 FinFET들에 대해 전체적으로 “불연속적인” 핀 라인 형상을 갖는다라고 말할 수 있으며, 이는 스탠다드 셀 어레이(100)에 대해 또는 SRAM 셀 어레이(200)의 N형 FinFET들에 대해서는 그렇지 않다. 몇몇 실시예들에서, 각각의 “불연속적인” 핀 라인의 단부는 다른 CMOSFET의 게이트 전극 아래에 위치된다. 몇몇 실시예들에서, 불연속적이거나 또는 비결합된 핀 라인들(220 내지 224, 및 230 내지 234)은 각각 2개 이하의 인접하게 배치된 SRAM 셀들 내로 연장된다.
스탠다드 셀 어레이(100)에 대한 핀 라인들이 연속적이지만 SRAM 셀 어레이(200)에 대한 (P형 FinFET에 대한) 핀 라인들이 불연속적인 이유는 (전류 상의) Ion 우려사항들 때문이다. SRAM 셀들에 대한 P형 FinFET 디바이스들이 연속적인 핀 라인들을 가지면 Ion 전류가 너무 높을 것이며, 이는 SRAM 기록 마진들에 대해 좋지 않다. 본 개시에 따르면, SRAM 셀 어레이(200)에 대한 P형 FinFET 핀 라인들은 “불연속적인” 방식으로 “분해되거나” 또는 구성된다. 이는 (SiGe 스트레이닝된 채널들에 대한) 스트레인 효과를 파괴하거나 또는 감소시킨다. 결론적으로, SRAM 셀 어레이(200)의 P형 FinFET 핀 라인들에 대한 Ion 전류가 감소되므로, SRAM 기록 마진 우려사항들을 완화시킨다. 한편, 연속적인 핀 라인들은 로직 회로 속도들에 대해 좋다. 연속적인 핀 라인들은 또한 로직 회로들에 대한 라인 단부 축소 제어 문제들 PMOSFET 레이아웃 종속 효과(dependent effects)에 관련된 문제들을 해결한다. 그와 같이, 로직 셀들(또는 STD 셀들)은 연속적인 핀 라인들을 갖도록 구성된다.
도 4 및 도 5는 각각 STD 셀 어레이(100) 및 SRAM 셀 어레이(200)의 다른 실시예를 예시한다. STD 셀 어레이(100) 및 SRAM 셀 어레이(200)의 실시예는 도 2 및 도 3에 도시된 실시예와 유사하고, 따라서 실시예들 둘 다에서 나타나는 유사한 엘리먼트들은 여기서 동일하게 라벨링된다. 그러나, 도 4에 도시된 STD 셀 어레이(100)의 실시예는 N형 FinFET 핀 라인들(120 및 121)을 갖지 않으며, 도 5에 도시된 SRAM 셀 어레이(200)의 실시예는 N형 FinFET 핀 라인들(240 내지 243)을 갖지 않는다. 그럼에도 불구하고, 도 5에 도시된 SRAM 셀 어레이(200)의 실시예는 위에서 논의된 바와 동일한 이유들(예를 들어, Ion 전류) 때문에 자신의 P형 FinFET들에 대해 불연속적이거나 또는 분해된 핀 라인들을 여전히 갖는다.
도 6a, 도 6b, 도 6c는 본 개시의 몇몇 실시예들에 따른 하나 이상의 스탠다드 셀을 예시한다. 더 상세하게, 도 6a는 CMOS FinFET들을 사용하여 구축된 몇몇 공통 로직 게이트들의 회로 얼개도들을 예시하고, 도 6b는 도 6a에 도시된 이 로직 게이트들에 대응하는 상면 레이아웃을 예시하며, 도 6c는 도 6b에 도시된 대응하는 셀들의 개략적인 부분적 측단면도를 예시한다. 도 6b에 도시된 상면 레이아웃이 도 2 또는 도 4에 도시된 STD 셀들(또는 이들의 부분들) 중 하나 이상의 STD 셀에 대응할 수 있다는 점이 이해되어야 한다.
예시들로서, 도 6a에 도시된 로직 게이트들은 인버터 게이트, NAND 게이트, 및 NOR 게이트를 포함한다. 인버터 게이트, NAND 게이트, 및 NOR 게이트는 각각 하나 이상의 N형 MOSFET(NMOSFET) 및 하나 이상의 P형 MOSFET(PMOSFET)을 포함한다. 특정 유형의 로직 게이트는, 도 6a 및 도 6b에 도시된 바와 같은 특정 구성에서의 NMOSFET들 및 PMOSFET들의 게이트, 소스, 및 드레인을 커플링함으로써 결정된다. 각각의 로직 게이트의 입력 단자 및 출력 단자는 또한 도 6a에서와 같이 라벨링된다.
도 6b의 상면 레이아웃은 N형 웰 영역을 갖는 PMOSFET들 및 P형 웰 영역을 갖는 NMOSFET들을 예시한다. 복수의 세장형 핀 라인들(310 및 311, 320 및 321)은 세장형 방식으로 X 방향으로 연장된다. 핀 라인들(310 및 311)은 PMOSFET의 일부들이고, 핀 라인들(320 및 321)은 NMOSFET의 일부들이다. PMOSFET 핀 라인들(310 및 311)은 N형 웰 영역 위에 위치되는 반면, NMOSFET 핀 라인들(320 및 321)은 P형 웰 영역 위에 위치된다.
도 1a를 참조하여 위에서 논의된 바와 같이, 핀 라인들(310 및 311, 320 및 321)은 각각 채널 영역 뿐만 아니라, 채널 영역 바로 옆에(예를 들어, 채널 영역의 서로 반대편에 있는 측부들 상에) 위치되는 소스/드레인 영역들을 포함한다. 본 실시예들에서, PMOSFET 핀 라인들(310 및 311)은 (스트레인 효과 증대를 위해) 실리콘 게르마늄(SiGe) 재료로 구성되지만, NMOSFET 핀 라인들(320 및 321)은 게르마늄 비함유 반도체 재료, 예를 들어 Si로 구성된다. 핀 라인들(310 및 311, 320 및 321)은 각각 연속적이며, 예를 들어 이들은 각각 3개 이상의 인접해 있는(X 방향으로 인접해 있는) 셀들을 가로질러 연장된다.
회로 셀들(예를 들어, 인버터, NAND, 또는 NOR) 각각에서, 하나 이상의 CMOS 게이트(350)는 N형 웰 영역 및 P형 웰 영역 둘 다 내로 Y 방향으로 연장된다. N형 웰 영역 위에 위치되는 게이트(350)의 부분은 PMOSFET의 게이트를 형성하고, P형 웰 영역 위에 위치되는 게이트(350)의 부분은 NMOSFET의 게이트를 형성한다. 게이트들(350) 각각은, 도 1a를 참조하여 위에서 설명된 방식으로 핀 라인들(310 및 311, 320 및 321) 주위를 둘러싼다. 예를 들어, PMOSFET 내의 게이트들(350)은 핀 라인들(310 및 311) 주위를 둘러싸고, NMOSFET 내의 게이트들(350)은 핀 라인들(320 및 321) 주위를 둘러싼다. (FinFET들의 소스/드레인에 전기적 연결성을 제공하는) 소스/드레인 콘택트들이 또한 도 6b의 상면 레이아웃에 예시되고, 이들의 몇몇 예시들은 여기서 소스 콘택트들(370) 및 드레인 콘택트들(380)로서 라벨링된다. 소스/드레인 영역들 상에 규화물(silicide) 층들이 형성될 수 있고, 규화물 층들 상에 소스/드레인 콘택트들이 형성될 수 있다는 점이 이해되어야 한다.
본 개시의 다양한 양태들에 따르면, 인접한 회로 셀들 사이에 전기적 격리를 제공하기 위해 인접한 셀들 사이에 복수의 격리 트랜지스터들이 구현된다. 더 상세하게, PMOSFET 격리 트랜지스터들은 게이트들(400)을 포함하고, NMOSFET 격리 트랜지스터들은 게이트들(410)을 포함한다. 게이트들(400 및 410)은 각각 2개의 인접한 회로 셀들 사이의 보더(border) 상에, 예를 들어 인버터 셀과 NAND 셀 사이의 보더 상에, NAND 셀과 NOR 셀 사이의 보더 상에, 등등에 위치된다. PMOSFET 격리 트랜지스터들의 게이트들(400)은 각각 전압원(voltage source, Vdd)에 결속되고(tied), NMOSFET 격리 트랜지스터들의 게이트들(410)은 각각 전압원(Vss)에 결속된다.
PMOSFET 격리 트랜지스터들에 대해, 이들의 게이트들(400)은 SiGe 채널들을 갖는 핀 라인들(310 및 311) 주위를 둘러싼다. PMOSFET 격리 트랜지스터의 소스 영역은 스탠다드 셀들로부터의 PMOSFET 트랜지스터들 중 하나의 PMOSFET 트랜지스터의 P형 소스/드레인 영역과 공통이고, PMOSFET 격리 트랜지스터의 드레인 영역은 스탠다드 셀들로부터의 PMOSFET 트랜지스터들 중 다른 하나의 PMOSFET 트랜지스터의 P형 소스/드레인 영역과 공통이다. 마찬가지로, NMOSFET 격리 트랜지스터들에 대해, 이들의 게이트들(410)은 Si 채널들을 갖는 핀 라인들(320 및 321) 주위를 둘러싼다. NMOSFET 격리 트랜지스터의 소스 영역은 스탠다드 셀들로부터의 NMOSFET 트랜지스터들 중 하나의 NMOSFET 트랜지스터의 N형 소스/드레인 영역과 공통이고, NMOSFET 격리 트랜지스터의 드레인 영역은 스탠다드 셀들로부터의 NMOSFET 트랜지스터들 중 다른 하나의 NMOSFET 트랜지스터의 N형 소스/드레인 영역과 공통이다.
적어도 부분적으로 게이트들의 위치들[예를 들어, 게이트들(410)은 회로 셀 보더들 상에 위치됨] 및 게이트들의 전기적 구성[예를 들어, 게이트들(410)은 Vdd에 전기적으로 결속됨]으로 인해, PMOSFET 격리 트랜지스터들은 PMOSFET에 대한 인접한 회로 셀들 사이의, 예를 들어 인버터 셀과 NAND 셀 사이의, 또는 NAND 셀과 NOR 셀 사이의 전기적 격리를 제공한다. 유사하게, NMOSFET 격리 트랜지스터들은 NMOSFET에 대한 인접한 회로 셀들 사이의, 예를 들어 인버터 셀과 NAND 셀 사이의, 또는 NAND 셀과 NOR 셀 사이의 전기적 격리를 제공한다.
도 6c의 측단면도는 도 6b의 스탠다드 셀 레이아웃의 상면의 N형 웰 영역 내의 커트라인(450)을 따라 절단함으로써 획득된다. 도 6c에 도시된 바와 같이, 스탠다드 셀은 실리콘 기판 내에 형성되는 N형 웰을 갖는다. N형 웰 위에 연속적인 핀 라인(310)이 형성된다. (공통 노드를 포함하여) 복수의 소스 및 드레인 영역들은 핀 라인(310) 내에 형성되고, 복수의 게이트들은 핀 라인(310) 위에 형성된다. 이 게이트들 중 몇몇은 위에서 논의된 격리 트랜지스터들의 게이트들(400)이다. 여기에 전기적 연결성을 제공하기 위해 소스 및 드레인 영역들 위에 복수의 콘택트(contact; CO)들이 형성된다.
도 7a는 본 개시의 실시예들에 따른 단일 포트 SRAM 셀(500)에 대한 회로 얼개도를 예시하고, 도 7b는 단일 포트 SRAM 셀(500)의 상면에서의 대응하는 레이아웃을 예시한다. 단일 포트 SRAM 셀(500)은 풀업 트랜지스터들(PU1, PU2); 풀다운 트랜지스터들(PD1, PD2); 및 패스 게이트 트랜지스터들(PG1, PG2)을 포함한다. 회로 얼개도에 도시된 바와 같이, 트랜지스터들(PU1 및 PU2)은 위에서 논의된 p형 FinFET들과 같은 p형 트랜지스터들이고, 트랜지스터들(PG1, PG2, PD1, 및 PD2)은 위에서 논의된 n형 FinFET들이다.
풀업 트랜지스터(PU1) 및 풀다운 트랜지스터(PD1)의 드레인들이 함께 컴플링되고, 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD2)의 드레인들이 함께 커플링된다. 트랜지스터들(PU1 및 PD1)이 트랜지스터들(PU2 및 PD2)과 크로스 커플링되어(cross-coupled) 제 1 데이터 래치(latch)를 형성한다. 트랜지스터들(PU2 및 PD2)의 게이트들이 함께 커플링되고 그리고 트랜지스터들(PU1 및 PD1)의 드레인들에 커플링되어 제 1 저장 노드(SN1)를 형성하고, 트랜지스터들(PU1 및 PD1)의 게이트들이 함께 커플링되고 그리고 트랜지스터들(PU2 및 PD2)의 드레인들에 커플링되어 상보형 제 1 저장 노드(SNB1)를 형성한다. 풀업 트랜지스터들(PU1 및 PU2)의 소스들이 전력 전압(CVdd)에 커플링되고, 풀다운 트랜지스터들(PD1 및 PD2)의 소스들이 그라운드 전압(CVss)에 커플링된다.
제 1 데이터 래치의 제 1 저장 노드(SN1)가 패스 게이트 트랜지스터(PG1)를 통해 비트 라인(BL)에 커플링되고, 상보형 제 1 저장 노드(SNB1)가 패스 게이트 트랜지스터(PG2)를 통해 상보형 비트 라인(BLB)에 커플링된다. 제 1 저장 노드(N1) 및 상보형 제 1 저장 노드(SNB1)는 보통 반대 로직 레벨들[로직 하이(logic high) 또는 로직 로우(logic low)]에 있는 상보형 노드들이다. 패스 게이트 트랜지스터들(PG1 및 PG2)의 게이트들은 워드 라인(WL)에 커플링된다.
도 7b의 상면 레이아웃에 도시된 바와 같이, 단일 포트 SRAM 셀(500)은 복수의 핀 라인들(510 내지 513)(또한, 활성 영역 또는 OD로 칭해짐)을 포함한다. N형 핀 라인들(510 및 513)은 게르마늄 비함유 반도체 재료, 예를 들어 실리콘으로 구성된다. P형 핀 라인들(511 및 512)은 스트레인 효과 증대를 위해 실리콘 게르마늄으로 구성된다.
도 5를 참조하여 위에서 논의된 SRAM 셀들과 유사하게, SRAM 셀(500)의 P형 웰 영역 위에 위치되는 핀 라인들(510 및 513)은 X 방향으로 연속적으로 연장되는 반면, SRAM 셀(500)의 N형 웰 영역 위에 위치되는 핀 라인들(511 및 512)은 X 방향으로 불연속적으로 연장된다. 환언하면, 핀 라인(511) 및 핀 라인(512)은 각각 부분적으로 SRAM 셀(500) 내로, 그러나 전체적으로 통과하지는 않고 연장된다. 도 7b에 도시된 실시예에 따르면, 핀 라인(511)은 SRAM 셀(500)의 “바닥부”로부터 SRAM 셀(500) 내로 연장되고, 이는 풀업 트랜지스터(PU1)의 드레인 측부 상의 SRAM 셀(500)에서 종단된다. 핀 라인(512)은 SRAM 셀(500)의 “상단부”로부터 SRAM 셀(500) 내로 연장되고, 이는 풀업 트랜지스터(PU2)의 드레인 측부 상의 SRAM 셀(500)에서 종단된다. 이 유형의 구성은 인접한 풀업 트랜지스터들의 드레인 노드들 사이의 데이터 노드 누설을 방지하는 것을 돕는다.
도 8a는 본 개시의 실시예들에 따른 2개의 인접해 있는 SRAM 셀들(500A 및 500B)의 측단면도를 예시하고, 도 8b는 상면에서의 2개의 인접해 있는 SRAM 셀들(500A 및 500B)의 대응하는 레이아웃을 예시한다. SRAM 셀들(500A 및 500B)은 각각 도 7a 및 도 7b 내의 SRAM 셀(500)과 동일하게 구성된다. 도 8b에서, SRAM 셀(500A)은 “상하 반전되고(flipped upside down)”, 반전되지 않은 SRAM 셀(500B)과 결합된다. 환언하면, SRAM 셀들(500A 및 500B)은 축(520) 주위에 대칭으로 배치된다.
도 7b를 참조하여 위에서 논의된 바와 같이, (P형 웰 영역 위에 위치되는) NMOSFET 핀 라인들(510 및 513)은 적어도 2개의 SRAM 셀들(500A 및 500B)을 통해 연속적으로 연장된다. 이와 비교하여, SRAM 셀들(500A 및 500B)은 불연속적인 PMOSFET 핀 라인들을 갖는다. 예를 들어, 핀 라인들(511A, 511B 및 512)은 N형 웰 영역 위에 위치되는 PMOSFET 핀 라인들이고 SiGe 함량(content)을 갖는다. 핀 라인(511A)은 SRAM 셀(500A) 내로 부분적으로 연장되지만 SRAM 셀(500B) 내로 연장되지 않고, 핀 라인(512)은 SRAM 셀들(500A 및 500B) 둘 다 내로 부분적으로(그러나, 비전체적으로) 연장되며, 핀 라인(511B)은 부분적으로 SRAM 셀(500B) 내로 연장되지만 SRAM 셀(500A) 내로 연장되지 않는다. 핀 라인들(511A, 512, 및 511B)은 또한 서로 연결되지 않는다. 불연속적인 핀 라인들(511A, 511B 및 512)은 각각 풀업 트랜지스터들(PU1 또는 PU2)의 드레인 측부에서 종료된다. 도 7b를 참조하여 위에서 논의된 바와 같이, 이 유형의 분해된 핀 라인 레이아웃은 하나의 SRAM 셀(500A)의 풀업 트랜지스터 드레인 노드와, 인접한 SRAM 셀(500B)의 풀업 트랜지스터 드레인 노드 사이의 데이터 노드 누설을 방지하거나 또는 감소시키기 위해 본원에서 사용된다.
도 8a에 도시된 측단면도는 도 8b의 상면을 커트라인(530)을 따라 절단함으로써 획득된다. 커트라인(530)의 위치로 인해, 도 8a의 단면도에 핀 라인(512)이 도시된다. 핀 라인(512)은 기판 내에/위에 형성되는 N_웰 위에 위치된다. 핀 라인(512) 내에 소스 및 드레인 영역들이 형성되고, 핀 라인(512) 위에 풀업 트랜지스터들(PU1 및 PU2)에 대한 게이트들이 형성된다. 여기에 전기적 연결성을 제공하기 위해 소스 및 드레인 영역들 위에 콘택트들(CO)이 형성된다. 핀 라인(512)이 완전히 횡측으로(laterally) 연장되지 않으므로, 예를 들어 게이트들(550 및 551) 아래로 완전히 연장되지 않으므로, PMOSFET 핀 라인들의 불연속적인 속성(nature)이 도 8a에 나타내어진다. 또한 도 8a에 도시된 바와 같이, 핀 라인(512)의 양 단부들은 그들의 드레인들의 각각의 측부들 상에서 종단된다.
본 개시의 다른 양태는, 스탠다드 셀들 및 SRAM 셀들에 대한 다수의 일함수(work-function) 금속들을 포함한다. 이는 도 9a 및 도 9b에 더 상세히 예시되며, 도 9a는 [예를 들어, 위에서 논의된 스탠다드 셀 어레이(100)의 일부로서의] 스탠다드 셀 내의 CMOSFET 디바이스(700)의 일부분의 개략적인 부분적 측단면도이고, 도 9b는 [예를 들어, 위에서 논의된 SRAM 셀 어레이(200)의 일부로서의] SRAM 셀 내의 CMOSFET 디바이스(701)의 일부분의 개략적인 부분적 측단면도이다. 도 9a 및 도 9b의 측단면도들이 도 1a 내의 Y 방향을 따라 절단함으로써 획득된다는 점이 이해되어야 한다. CMOSFET 디바이스들(700 및 701)의 PMOS 및 NMOS 섹션들이 도 9a 및 도 9b에 라벨링된다.
CMOSFET 디바이스들(700 및 701)은 각각 유전체 격리 구조물(710), 예를 들어 얕은 트렌치 격리부(STI)를 포함한다. STD 셀 CMOSFET 디바이스(700)는 유전체 격리 구조물(710)의 외측으로 수직으로(예를 들어, 도 1a의 Z 방향으로) 돌출되는 핀 구조물들(720 및 721)을 포함한다. 핀 구조물(720)은 STD 셀 CMOSFET 디바이스(700)의 PMOS의 일부이고, 핀 구조물(721)은 STD 셀 CMOSFET 디바이스(700)의 NMOS의 일부이다. SRAM 셀 CMOSFET 디바이스(701)는 유전체 격리 구조물(710)의 외측으로 수직으로(예를 들어, 도 1a의 Z 방향으로) 돌출되는 핀 구조물들(730 및 731)을 포함한다. 핀 구조물(730)은 SRAM 셀 CMOSFET 디바이스(701)의 PMOS의 일부이고, 핀 구조물(731)은 SRAM 셀 CMOSFET 디바이스(701)의 NMOS의 일부이다. 위에서 논의된 바와 같이, PMOS에 대한 핀 구조물들(720 및 730)은 실리콘 게르마늄(SiGe)을 포함하는 반면, NMOS에 대한 핀 구조물들(721 및 731)은 실리콘(Si)과 같은 게르마늄 비함유 반도체 재료를 포함한다. CMOSFET 디바이스들(700 및 701)의 채널 영역들은 핀 구조물들(720 및 721, 730 및 731) 내에 형성된다.
CMOSFET 디바이스(700)는 유전체 격리 구조물(710) 위에 그리고 핀 구조물들(720 및 721) 위에 형성되는 게이트 유전체 층(740)을 포함하고, CMOSFET 디바이스(701)는 유전체 격리 구조물(710) 위에 그리고 핀 구조물들(730 및 731) 위에 형성되는 게이트 유전체 층(750)을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층들(740 및 750)은 실리콘 산화질화물, 실리콘 질화물, 또는 실리콘 산화물을 포함한다. 다른 실시예들에서, 게이트 유전체 층(740 및 750)은, SiO2의 유전 상수(dielectric constant)보다 큰 유전 상수를 갖는 재료인 하이 k 유전체 재료를 포함한다. 실시예에서, 하이 k 게이트 유전체 재료는, 대략 18 내지 대략 40 범위 내에 있는 유전 상수를 갖는 하프늄 산화물(HfO2)을 포함한다. 대안적인 실시예들에서, 하이 k 게이트 유전체 재료는 ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, 또는 SrTiO를 포함할 수 있다.
CMOSFET 디바이스(700)의 PMOS 영역 내의 게이트 유전체 층(740) 위에 P형 일함수 금속 층(760)이 형성되고, CMOSFET 디바이스(700)의 NMOS 영역 내의 게이트 유전체 층(740) 위에 N형 일함수 금속 층(761)이 형성된다. 한편, CMOSFET 디바이스(701)의 PMOS 영역 내의 게이트 유전체 층(750) 위에 P형 일함수 금속 층(770)이 형성되고, CMOSFET 디바이스(701)의 NMOS 영역 내의 게이트 유전체 층(750) 위에 N형 일함수 금속 층(771)이 형성된다.
몇몇 실시예들에서, P형 일함수 금속 층들(760 및 770)은 각각 티타늄 질화물(titanium nitride; TiN) 또는 탄탈륨 질화물(tantalum nitride; TaN)인 금속 재료를 포함한다. P형 일함수 금속 층들(760 및 770) 위에 추가적인 금속 층들이 적층될 수 있다는 점이 이해되어야 한다. 몇몇 실시예들에서, N형 일함수 금속 층들(761 및 771)은 각각 티타늄 질화물(TiN), 티타늄 알루미늄(titanium aluminum; TiAl), 티타늄 알루미늄 질화물(titanium aluminum nitride; TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(tantalum aluminum; TaAl), 탄탈륨 알루미늄 질화물(tantalum aluminum nitride; TaAlN), 탄탈륨 알루미늄 탄화물(tantalum aluminum carbide; TaAlC), 또는 탄탈륨 탄소 질화물(tantalum carbon nitride; TaCN)인 금속 재료를 포함한다.
또한 도 9a 및 도 9b에 도시된 바와 같이, P형 일함수 금속 층(760)은 두께(780)를 갖고, P형 일함수 금속 층(770)은 두께(790)를 갖는다. 몇몇 실시예들에서, 두께(780)는 두께(790)보다 크다. 몇몇 실시예들에서, 두께(780)는 약 5 옹스트롬(angstroms) 내지 약 80 옹스트롬 사이의 범위 내에 있고, 두께(790)는 약 5 옹스트롬 내지 약 30 옹스트롬 사이의 범위 내에 있다. 이 두께 차이는 P형 일함수 금속 층(760)이 P형 일함수 금속 층(770)보다 낮은 문턱 전압(Vt)을 갖는 것을 초래한다. 몇몇 실시예들에서, P형 일함수 금속 층(760)과 연관된 문턱 전압(Vt)은 P형 일함수 금속 층(770)과 연관된 문턱 전압(Vt)보다 50 mV 내지 200 mV 작다.
몇몇 실시예들에서, N형 일함수 금속 층(761)은 N형 일함수 금속 층(771)보다 낮은 문턱 전압(Vt)을 갖는다. 이 더 낮은 문턱 전압(Vt)은 일함수 금속 층(761 및 771)의 알루미늄 함량을 구성함으로써 획득된다. 예를 들어, 일함수 금속 층(761)은 일함수 금속 층(771)보다 높은 [예를 들어, TaAl 또는 TiAl 화합물(compound) 내의] 알루미늄 함량을 가질 수 있다. 몇몇 실시예들에서, 일함수 금속 층들(761 및 771) 둘 다에 대한 알루미늄 농도는 약 2 % 내지 약 50 % 사이의 범위 내에 있지만, 알루미늄 농도는 일함수 금속 층(771)보다 일함수 금속 층(761)에 대해 여전히 더 높다는 점이 이해되어야 한다. 몇몇 실시예들에서, 알루미늄 함량을 일함수 금속 층들(761 및 771)에 대해 상이하게 구성함으로써, N형 일함수 금속 층(761)과 연관된 문턱 전압(Vt)은 N형 일함수 금속 층(771)과 연관된 문턱 전압(Vt)보다 50 mV 내지 200 mV 작다. 그와 같이, SRAM CMOSFET은 (PMOS 및 NMOS 둘 다에 대한) 로직 회로 CMOSFET보다 높은 문턱 전압(Vt)을 갖는다. 이는, SRAM 셀들이 일반적으로 스탠다드 로직 회로 셀들보다 높은 문턱 전압(Vt)을 필요로 하기 때문에 바람직하다.
일함수 금속 층들(760 및 761, 770 및 771) 위에 충전(fill) 금속(800)이 또한 형성된다. 충전 금속(800)은 게이트 전극의 메인 도전성 부분으로서 역할한다. 몇몇 실시예들에서, 충전 금속(800)은 텅스텐(W)을 포함한다. 다른 실시예들에서, 충전 금속(800)은 알루미늄(Al)을 포함한다. 일함수 금속 층들(760 및 761, 770 및 771) 및 충전 금속(800)은 총체적으로 CMOSFET에 대한 금속 게이트 전극을 구성한다. 유전체 층(810)은 또한 금속 게이트 전극을 에워싼다(surround). 몇몇 실시예들에서, 유전체 층(810)은 로우 k(low-k) 유전체 재료를 포함한다.
도 10은 본 개시의 실시예들에 따른 상호연결 구조물(850)의 일부분의 개략적인 부분적 측단면도이다. 상호연결 구조물(850)은 위에서 논의된 스탠다드 셀들 또는 SRAM 셀들의 엘리먼트들을 상호연결하기 위해 사용될 수 있다. 도 10에 예시된 바와 같이, 상호연결 구조물(850)은 복수의 금속 층들, 예를 들어 금속 층들(M1, M2, M3, 및 M4)을 포함한다. 얕은 트렌치 격리물(STI)과 같은 격리 구조물들이 기판 내에 형성된다. 기판 위에 복수의 게이트들이 형성된다. 기판 위에 그리고 게이트들 위에 도전성 콘택트들(CO)이 형성된다. 이 콘택트들 중 몇몇은 버티드 콘택트(butted contact; BTC)들이다. (비아 0, 비아 1, 비아 2, 비아 3과 같은) 복수의 비아들은 금속 층들과 게이트들(또한 소스/드레인과 같은 다른 컴포넌트들) 사이의 전기적 연결성을 제공한다.
도 11은 본 개시의 실시예에 따른 방법(900)을 예시하는 흐름도이다. 방법(900)은, 제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들을 포함하는 로직 회로 셀 어레이 내에 하나 이상의 연속적인 제 1 핀 라인이 형성되는 단계(910)를 포함한다. 하나 이상의 연속적인 제 1 핀 라인은, 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 제 1 방향으로 각각 연장되도록 형성된다.
방법(900)은, 제 1 방향으로 서로 인접해 있는 복수의 SRAM 셀들을 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀 어레이 내에 불연속적인 제 2 핀 라인들이 형성되는 단계(920)를 포함한다. 불연속적인 제 2 핀 라인들은 인접해 있는 SRAM 셀들 중 2개 이하의 SRAM 셀들 내로 각각 연장된다.
몇몇 실시예들에서, 불연속적인 제 2 핀 라인들 각각은, 인접해 있는 SRAM 셀들 중 2개 이하의 SRAM 셀을 가로질러 제 1 방향으로 연장된다.
몇몇 실시예들에서, 불연속적인 제 2 핀 라인들은 적어도, 제 1 SRAM 셀, 및 제 1 SRAM 셀에 인접해 있는 제 2 SRAM 셀 내로 부분적으로 연장되는 제 1 세그먼트; 제 2 SRAM 셀, 및 제 2 SRAM 셀에 인접해 있는 제 3 SRAM 셀 내로 부분적으로 연장되는 제 2 세그먼트; 및 제 3 SRAM 셀, 및 제 3 SRAM 셀에 인접해 있는 제 4 SRAM 셀 내로 부분적으로 연장되는 제 3 세그먼트를 포함한다. 몇몇 실시예들에서, 제 1 세그먼트는 제 1 갭에 의해 제 1 방향으로 제 3 세그먼트로부터 분리되고, 제 2 세그먼트는 제 2 갭에 의해 제 2 방향으로 제 1 세그먼트 또는 제 3 세그먼트로부터 분리되며, 제 2 방향은 제 1 방향과 상이하고, 제 1 갭은 제 2 SRAM 셀과 제 3 SRAM 셀 사이의 경계를 가로질러 연장된다.
몇몇 실시예들에서, SRAM 셀 어레이는 PMOSFET들 및 NMOSFET들을 포함하고; 불연속적인 제 2 핀 라인들은 PMOSFET들에 대한 핀 라인들이다. 몇몇 실시예들에서, SRAM 셀 어레이는 NMOSFET들에 대한 하나 이상의 연속적인 제 3 핀 라인을 더 포함한다. 몇몇 실시예들에서, 연속적인 제 3 핀 라인들 각각은, 인접해 있는 SRAM 셀들 중 적어도 3개의 SRAM 셀들을 가로질러 제 1 방향으로 연장된다. 몇몇 실시예들에서, 불연속적인 제 2 핀 라인들은 각각 실리콘 게르마늄을 포함하고, 연속적인 제 3 핀 라인들 각각은 게르마늄 미함유 반도체 재료를 포함한다.
몇몇 실시예들에서, SRAM 셀들 각각은 풀업 트랜지스터를 포함하고; 불연속적인 제 2 핀 라인들 각각은 풀업 트랜지스터의 드레인에서 종단된다.
몇몇 실시예들에서, 로직 회로 셀 어레이는 2개의 개별적인 인접해 있는 로직 회로 셀들 사이에 각각 위치되는 하나 이상의 격리 트랜지스터를 더 포함하고; 격리 트랜지스터들 각각은 2개의 개별적인 인접해 있는 회로 셀들 사이의 전기적 격리를 제공하도록 구성된다. 몇몇 실시예들에서, 격리 트랜지스터들은 PMOSFET 격리 트랜지스터 및 NMOSFET 격리 트랜지스터를 포함하고; PMOSFET 격리 트랜지스터의 게이트는 Vdd 전압원에 전기적으로 결속되며; NMOSFET 격리 트랜지스터의 게이트는 Vss 그라운드에 전기적으로 결속된다. 몇몇 실시예들에서, 격리 트랜지스터들 각각은 2개의 인접해 있는 로직 회로 셀들 사이의 개별적인 보더에 위치되는 개별적인 게이트를 포함한다.
몇몇 실시예들에서, 로직 회로 셀 어레이 및 SRAM 셀 어레이는 각각 NMOSFET 및 PMOSFET를 포함하고; 로직 회로 셀 어레이의 PMOSFET의 게이트는 제 1 일함수 금속을 포함하며; SRAM 셀 어레이의 PMOSFET의 게이트는 제 2 일함수 금속을 포함하고; 로직 회로 셀 어레이의 NMOSFET의 게이트는 제 3 일함수 금속을 포함하며; SRAM 셀 어레이의 NMOSFET의 게이트는 제 4 일함수 금속을 포함하고; 제 1 일함수 금속, 제 2 일함수 금속, 제 3 일함수 금속, 및 제 4 일함수 금속 중 적어도 하나의 일함수 금속은 제 1 일함수 금속, 제 2 일함수 금속, 제 3 일함수 금속, 및 제 4 일함수 금속 중 나머지 일함수 금속과 상이하다. 몇몇 실시예들에서, 제 1 일함수 금속은 제 2 일함수 금속보다 두껍다. 몇몇 실시예들에서, 제 3 일함수 금속은 제 4 일함수 금속보다 큰 알루미늄 함량을 갖는다.
방법(900)의 단계들(910 및 920) 전에, 단계들(910 및 920) 동안, 또는 단계들(910 및 920) 후에 추가적인 프로세스들이 수행될 수 있다는 점이 이해되어야 한다. 단순화의 이유들 때문에, 이 추가적인 단계들은 본원에서 상세히 논의되지 않는다.
위에서의 논의들에 기반하면, 본 개시가 종래의 FinFET SRAM 디바이스들에 대한 장점들을 제공한다는 점을 알 수 있다. 그러나, 다른 실시예들이 추가적인 장점들을 제공할 수 있고, 반드시 모든 장점들이 본원에 개시되는 것은 아니며, 모든 실시예들에 대해 특정 장점이 필요되는 것은 아니라는 점이 이해되어야 한다. 하나의 장점은, SRAM에 대한 불연속적인 PMOS 핀 라인들이 스트레인 효과를 감소시킨다는 점이며, 이는 Ion 전류를 억제한다. Ion 전류의 감소는 SRAM 기록 마진들을 향상시킨다. 한편, 로직 회로 셀들에 대한 핀 라인들은 연속적이다. 연속적인 핀 라인들은 더 빠른 칩 속도를 수반한다. 다른 장점은, 인접한 셀들 사이의 전기적 격리를 제공하도록 격리 트랜지스터들이 구현된다는 점이다. 또 다른 장점은, 로직 회로 셀들 및 SRAM 셀들에 대해 다수의 일함수 금속들이 구현된다는 점이다. 일함수 금속들의 함량 및/또는 두께들은, SRAM MOSFET들이 로직 회로 MOSFET들보다 큰 문턱 전압(Vt)을 갖도록 구성되며, 이는 또한 바람직하다. 다른 장점들은 기존의 제조 프로세스 흐름과의 호환성 및 구현의 용이성을 포함한다.
본 개시의 일 양태는 IC 칩에 관한 것이다. IC 칩은 로직 회로 셀 어레이 및 정적 랜덤 액세스 메모리(SRAM) 셀 어레이를 포함한다. 로직 회로 셀 어레이는 제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들을 포함한다. 로직 회로 셀 어레이는, 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 제 1 방향으로 각각 연장되는 하나 이상의 연속적인 제 1 핀 라인을 포함한다. 정적 랜덤 액세스 메모리(SRAM) 셀 어레이는 제 1 방향으로 서로 인접해 있는 복수의 SRAM 셀들을 포함한다. SRAM 셀 어레이는 불연속적인 제 2 핀 라인들을 포함한다.
본 개시의 다른 양태는 반도체 디바이스에 관한 것이다. 복수의 로직 회로 셀들은 제 1 방향으로 서로 인접하게 배치된다. 제 1 핀 라인은 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 제 1 방향으로 연속적으로 연장된다. 복수의 정적 랜덤 액세스 메모리(SRAM) 셀들은 제 1 방향으로 서로 인접하게 배치된다. 복수의 제 2 핀 라인들은 SRAM 셀들 중 2개 이하의 SRAM 셀들 내로 각각 연장된다. 제 2 핀 라인들은 서로 비결합된다. 제 2 핀 라인들은 PMOS 핀 라인들이다. 제 2 핀 라인들은 각각 실리콘 게르마늄을 포함한다.
본 개시의 또 다른 양태는 방법에 관한 것이다. 제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들을 포함하는 로직 회로 셀 어레이 내에 하나 이상의 연속적인 제 1 핀 라인이 형성된다. 하나 이상의 연속적인 제 1 핀 라인은, 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 제 1 방향으로 각각 연장되도록 형성된다. 제 1 방향으로 서로 인접해 있는 복수의 SRAM 셀들을 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀 어레이 내에 불연속적인 제 2 핀 라인들이 형성된다. 불연속적인 제 2 핀 라인들은 인접해 있는 SRAM 셀들 중 2개 이하의 SRAM 셀들 내로 각각 연장된다.
상술한 것은 당업자가 이어지는 상세한 설명을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 약술해왔다. 당업자는, 본원에 소개되는 실시예들과 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다. 예를 들어, 비트 라인 컨덕터 및 워드 라인 컨덕터에 대한 상이한 두께들을 구현함으로써, 컨덕터들에 대한 상이한 저항들을 달성할 수 있다. 그러나, 금속 컨덕터들의 저항들을 변화시키는 다른 기술들도 또한 이용될 수 있다.
실시예들
실시예 1. IC(integrated circuit) 칩으로서,
제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들을 포함하는 로직 회로 셀 어레이 - 상기 로직 회로 셀 어레이는 상기 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 상기 제 1 방향으로 각각 연장되는 하나 이상의 연속적인 제 1 핀 라인을 포함함 - ;
상기 제 1 방향으로 서로 인접해 있는 복수의 SRAM(static random access memory) 셀들을 포함하는 SRAM 셀 어레이 - 상기 SRAM 셀 어레이는 불연속적인 제 2 핀 라인들을 포함함- 를 포함하는, IC 칩.
실시예 2. 실시예 1에 있어서, 상기 불연속적인 제 2 핀 라인들 각각은, 상기 인접해 있는 SRAM 셀들 중 2개 이하의 SRAM 셀들을 가로질러 상기 제 1 방향으로 연장되는 것인, IC 칩.
실시예 3. 실시예 1에 있어서, 상기 불연속적인 제 2 핀 라인들은 적어도,
제 1 SRAM 셀, 및 상기 제 1 SRAM 셀에 인접해 있는 제 2 SRAM 셀 내로 부분적으로 연장되는 제 1 세그먼트;
상기 제 2 SRAM 셀, 및 상기 제 2 SRAM 셀에 인접해 있는 제 3 SRAM 셀 내로 부분적으로 연장되는 제 2 세그먼트; 및
상기 제 3 SRAM 셀, 및 상기 제 3 SRAM 셀에 인접해 있는 제 4 SRAM 셀 내로 부분적으로 연장되는 제 3 세그먼트를 포함하고,
상기 제 1 세그먼트는 제 1 갭에 의해 상기 제 1 방향으로 상기 제 3 세그먼트로부터 분리되며,
상기 제 2 세그먼트는 제 2 갭에 의해 제 2 방향 - 상기 제 2 방향은 상기 제 1 방향과 상이함 - 으로 상기 제 1 세그먼트 또는 상기 제 3 세그먼트로부터 분리되고,
상기 제 1 갭은 상기 제 2 SRAM 셀과 상기 제 3 SRAM 셀 사이의 경계(boundary)를 가로질러 연장되는 것인, IC 칩.
실시예 4. 실시예 1에 있어서,
상기 SRAM 셀 어레이는 PMOSFET들 및 NMOSFET들을 포함하고,
상기 불연속적인 제 2 핀 라인들은 상기 PMOSFET들에 대한 핀 라인들인 것인, IC 칩.
실시예 5. 실시예 4에 있어서, 상기 SRAM 셀 어레이는, 상기 NMOSFET들에 대한 하나 이상의 연속적인 제 3 핀 라인을 더 포함하는 것인, IC 칩.
실시예 6. 실시예 5에 있어서, 상기 연속적인 제 3 핀 라인들 각각은, 상기 인접해 있는 SRAM 셀들 중 적어도 3개의 SRAM 셀들을 가로질러 상기 제 1 방향으로 연장되는 것인, IC 칩.
실시예 7. 실시예 5에 있어서,
상기 불연속적인 제 2 핀 라인들은 각각 실리콘 게르마늄을 포함하고,
상기 연속적인 제 3 핀 라인들은 각각 게르마늄 비함유(non-germanium-containing) 반도체 재료를 포함하는 것인, IC 칩.
실시예 8. 실시예 1에 있어서,
상기 SRAM 셀들 각각은 풀업(pull-up) 트랜지스터들을 포함하고,
상기 불연속적인 제 2 핀 라인들 각각은 상기 풀업 트랜지스터의 드레인에서 종단되는 것인, IC 칩.
실시예 9. 실시예 1에 있어서,
상기 로직 회로 셀 어레이는 2개의 개별적인 인접해 있는 로직 회로 셀들 사이에 각각 위치되는 하나 이상의 격리 트랜지스터를 더 포함하고,
상기 격리 트랜지스터들 각각은 상기 2개의 개별적인 인접해 있는 로직 회로 셀들 사이의 전기적 격리를 제공하도록 구성되는 것인, IC 칩.
실시예 10. 실시예 9에 있어서,
상기 격리 트랜지스터들은 PMOSFET 격리 트랜지스터 및 NMOSFET 격리 트랜지스터를 포함하고,
상기 PMOSFET 격리 트랜지스터의 게이트는 Vdd 전압원(voltage source)에 전기적으로 결속되며(tied),
상기 NMOSFET 격리 트랜지스터의 게이트는 Vss 그라운드에 전기적으로 결속되는 것인, IC 칩.
실시예 11. 실시예 9에 있어서, 상기 격리 트랜지스터들 각각은 2개의 인접해 있는 로직 회로 셀들 사이의 개별적인 보더(border)에 위치되는 개별적인 게이트를 포함하는 것인, IC 칩.
실시예 12. 실시예 1에 있어서,
상기 로직 회로 셀 어레이 및 상기 SRAM 셀 어레이는 각각 NMOSFET 및 PMOSFET를 포함하고,
상기 로직 회로 셀 어레이의 PMOSFET의 게이트는 제 1 일함수(work function) 금속을 포함하며,
상기 SRAM 셀 어레이의 PMOSFET의 게이트는 제 2 일함수 금속을 포함하고,
상기 로직 회로 셀 어레이의 NMOSFET의 게이트는 제 3 일함수 금속을 포함하며,
상기 SRAM 셀 어레이의 NMOSFET의 게이트는 제 4 일함수 금속을 포함하고,
상기 제 1 일함수 금속, 상기 제 2 일함수 금속, 상기 제 3 일함수 금속, 및 상기 제 4 일함수 금속 중 적어도 하나의 일함수 금속은, 상기 제 1 일함수 금속, 상기 제 2 일함수 금속, 상기 제 3 일함수 금속, 및 상기 제 4 일함수 금속 중 나머지 일함수 금속과 상이한 것인, IC 칩.
실시예 13. 실시예 12에 있어서, 상기 제 1 일함수 금속은 상기 제 2 일함수 금속보다 두꺼운 것인, IC 칩.
실시예 14. 실시예 12에 있어서, 상기 제 3 일함수 금속은 상기 제 4 일함수 금속보다 큰 알루미늄 함량(content)을 갖는 것인, IC 칩.
실시예 15. 반도체 디바이스로서,
제 1 방향으로 서로 인접하게 배치되는 복수의 로직 회로 셀들;
상기 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 상기 제 1 방향으로 연속적으로 연장되는 제 1 핀 라인;
상기 제 1 방향으로 서로 인접하게 배치되는 복수의 SRAM(static random access memory) 셀들; 및
상기 SRAM 셀들 중 2개 이하의 SRAM 셀들 내로 각각 연장되는 복수의 제 2 핀 라인들을 포함하고,
상기 제 2 핀 라인들은 서로 비결합되며,
상기 제 2 핀 라인들은 PMOS 핀 라인들이고,
상기 제 2 핀 라인들은 각각 실리콘 게르마늄을 포함하는 것인, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 SRAM 셀들 중 적어도 3개의 SRAM 셀들을 가로질러 상기 제 1 방향으로 연속적으로 연장되는 제 3 핀 라인 - 상기 제 3 핀 라인은 실리콘을 포함하지만 게르마늄을 포함하지 않음 - 을 더 포함하는, 반도체 디바이스.
실시예 17. 실시예 15에 있어서,
상기 SRAM 셀들 각각은 풀업 트랜지스터들을 포함하고,
상기 제 2 핀 라인들 각각은 상기 풀업 트랜지스터의 드레인에서 종단되는 것인, 반도체 디바이스.
실시예 18. 실시예 15에 있어서, 2개의 개별적인 인접하게 배치되는 로직 회로 셀들 사이의 보더 상에 위치되는 게이트를 각각 포함하는 복수의 PMOS 격리 트랜지스터들 및 NMOS 격리 트랜지스터들을 더 포함하고,
상기 PMOS 격리 트랜지스터들의 각각의 게이트는 Vdd 전압원에 전기적으로 결속되며,
상기 NMOS 격리 트랜지스터들의 각각의 게이트는 Vss 그라운드에 전기적으로 결속되는 것인, 반도체 디바이스.
실시예 19. 실시예 15에 있어서,
상기 로직 회로 셀들 및 상기 SRAM 셀들은 각각 NMOS 및 PMOS를 포함하고,
상기 로직 회로 셀들의 PMOS의 게이트는 제 1 일함수 금속을 포함하며,
상기 SRAM 셀들의 PMOS의 게이트는 제 2 일함수 금속을 포함하고,
상기 로직 회로 셀들의 NMOS의 게이트는 제 3 일함수 금속을 포함하며,
상기 SRAM 셀들의 NMOS의 게이트는 제 4 일함수 금속을 포함하고,
상기 제 1 일함수 금속은 상기 제 2 일함수 금속보다 두꺼우며,
상기 제 3 일함수 금속은 상기 제 4 일함수 금속보다 큰 알루미늄 함량을 갖는 것인, 반도체 디바이스.
실시예 20. 방법으로서,
제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들을 포함하는 로직 회로 셀 어레이 내에 하나 이상의 연속적인 제 1 핀 라인 - 상기 하나 이상의 연속적인 제 1 핀 라인은 상기 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 상기 제 1 방향으로 각각 연장되도록 형성됨 - 을 형성하는 단계; 및
상기 제 1 방향으로 서로 인접해 있는 복수의 SRAM 셀들을 포함하는 SRAM(static random access memory) 셀 어레이 내에 불연속적인 제 2 핀 라인들 - 상기 불연속적인 제 2 핀 라인들은 상기 인접해 있는 SRAM 셀들 중 2개 이하의 SRAM 셀들 내로 각각 연장됨 - 을 형성하는 단계를 포함하는, 핀 라인 형성 방법.

Claims (10)

  1. IC(integrated circuit) 칩으로서,
    로직 회로 셀 어레이; 및
    SRAM(static random access memory) 셀 어레이를 포함하고,
    상기 로직 회로 셀 어레이는,
    제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들 - 상기 로직 회로 셀 어레이는 상기 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 상기 제 1 방향으로 각각 연장되는 하나 이상의 연속적인 제 1 핀 라인을 포함함 - ; 및
    2개의 개별적인 인접해 있는 로직 회로 셀들 사이에 각각 위치되는 하나 이상의 격리 트랜지스터 - 상기 격리 트랜지스터 각각은 상기 2개의 개별적인 인접해 있는 로직 회로 셀들 사이의 전기적 격리를 제공하도록 구성됨 - 를 포함하고,
    상기 SRAM 셀 어레이는 상기 제 1 방향으로 서로 인접해 있는 복수의 SRAM 셀들을 포함하고, 상기 SRAM 셀 어레이는 불연속적인 제 2 핀 라인들을 포함하고,
    상기 SRAM 셀들 각각은 풀업(pull-up) 트랜지스터를 포함하고,
    상기 불연속적인 제 2 핀 라인들 각각은 상기 풀업 트랜지스터의 게이트에서 종단되며,
    상기 로직 회로 셀 어레이 및 상기 SRAM 셀 어레이는 각각 NMOSFET 및 PMOSFET를 포함하고,
    상기 로직 회로 셀 어레이의 PMOSFET의 게이트는 제 1 일함수(work function) 금속을 포함하며,
    상기 SRAM 셀 어레이의 PMOSFET의 게이트는 제 2 일함수 금속을 포함하고,
    상기 로직 회로 셀 어레이의 NMOSFET의 게이트는 제 3 일함수 금속을 포함하며,
    상기 SRAM 셀 어레이의 NMOSFET의 게이트는 제 4 일함수 금속을 포함하고,
    상기 제 1 일함수 금속, 상기 제 2 일함수 금속, 상기 제 3 일함수 금속, 및 상기 제 4 일함수 금속 중 적어도 하나의 일함수 금속은, 상기 제 1 일함수 금속, 상기 제 2 일함수 금속, 상기 제 3 일함수 금속, 및 상기 제 4 일함수 금속 중 나머지 일함수 금속과 상이하며,
    상기 제 1 일함수 금속은 상기 제 2 일함수 금속보다 두꺼우며,
    상기 제 3 일함수 금속은 상기 제 4 일함수 금속보다 큰 알루미늄 함량(content)을 갖는 것인, IC 칩.
  2. 제 1 항에 있어서, 상기 불연속적인 제 2 핀 라인들 각각은, 상기 인접해 있는 SRAM 셀들 중 2개 이하의 SRAM 셀들을 가로질러 상기 제 1 방향으로 연장되는 것인, IC 칩.
  3. 제 1 항에 있어서, 상기 불연속적인 제 2 핀 라인들은 적어도,
    제 1 SRAM 셀, 및 상기 제 1 SRAM 셀에 인접해 있는 제 2 SRAM 셀 내로 부분적으로 연장되는 제 1 세그먼트;
    상기 제 2 SRAM 셀, 및 상기 제 2 SRAM 셀에 인접해 있는 제 3 SRAM 셀 내로 부분적으로 연장되는 제 2 세그먼트; 및
    상기 제 3 SRAM 셀, 및 상기 제 3 SRAM 셀에 인접해 있는 제 4 SRAM 셀 내로 부분적으로 연장되는 제 3 세그먼트를 포함하고,
    상기 제 1 세그먼트는 제 1 갭에 의해 상기 제 1 방향으로 상기 제 3 세그먼트로부터 분리되며,
    상기 제 2 세그먼트는 제 2 갭에 의해 제 2 방향 - 상기 제 2 방향은 상기 제 1 방향과 상이함 - 으로 상기 제 1 세그먼트 또는 상기 제 3 세그먼트로부터 분리되고,
    상기 제 1 갭은 상기 제 2 SRAM 셀과 상기 제 3 SRAM 셀 사이의 경계(boundary)를 가로질러 연장되는 것인, IC 칩.
  4. 제 1 항에 있어서,
    상기 불연속적인 제 2 핀 라인들은 상기 SRAM 셀 어레이의 PMOSFET에 대한 핀 라인들인 것인, IC 칩.
  5. 제 4 항에 있어서,
    상기 SRAM 셀 어레이는, NMOSFET에 대한 하나 이상의 연속적인 제 3 핀 라인을 더 포함하는 것인, IC 칩.
  6. 제 5 항에 있어서,
    상기 연속적인 제 3 핀 라인 각각은, 상기 인접해 있는 SRAM 셀들 중 적어도 3개의 SRAM 셀들을 가로질러 상기 제 1 방향으로 연장되는 것인, IC 칩.
  7. 제 1 항에 있어서,
    상기 격리 트랜지스터는 PMOSFET 격리 트랜지스터 및 NMOSFET 격리 트랜지스터를 포함하고,
    상기 PMOSFET 격리 트랜지스터의 게이트는 Vdd 전압원(voltage source)에 전기적으로 결속되며(tied),
    상기 NMOSFET 격리 트랜지스터의 게이트는 Vss 그라운드에 전기적으로 결속되는 것인, IC 칩.
  8. 제 1 항에 있어서,
    상기 격리 트랜지스터 각각은 2개의 인접해 있는 로직 회로 셀들 사이의 개별적인 보더(border)에 위치되는 개별적인 게이트를 포함하는 것인, IC 칩.
  9. 반도체 디바이스로서,
    제 1 방향으로 서로 인접하게 배치되는 복수의 로직 회로 셀들;
    상기 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 상기 제 1 방향으로 연속적으로 연장되는 제 1 핀 라인 - 상기 로직 회로 셀들 중 상기 적어도 3개의 로직 회로 셀들은 상이한 유형의 로직 회로 셀들을 포함함 - ;
    상기 제 1 방향으로 서로 인접하게 배치되는 복수의 SRAM 셀들 - 상기 SRAM 셀들 각각은 풀업 트랜지스터를 포함함 -; 및
    상기 SRAM 셀들 중 2개 이하의 SRAM 셀들 내로 각각 연장되는 복수의 제 2 핀 라인들을 포함하고,
    상기 제 2 핀 라인들은 서로 비결합되며(disjointed),
    상기 제 2 핀 라인들은 PMOS 핀 라인들이고,
    상기 제 2 핀 라인들은 각각 실리콘 게르마늄을 포함하고,
    상기 제 2 핀 라인들 각각은 상기 풀업 트랜지스터의 게이트에서 종단되고,
    상기 로직 회로 셀들 및 상기 SRAM 셀들은 각각 NMOS 및 PMOS를 포함하고,
    상기 로직 회로 셀들의 PMOS의 게이트는 제 1 일함수 금속을 포함하며,
    상기 SRAM 셀들의 PMOS의 게이트는 제 2 일함수 금속을 포함하고,
    상기 로직 회로 셀들의 NMOS의 게이트는 제 3 일함수 금속을 포함하며,
    상기 SRAM 셀들의 NMOS의 게이트는 제 4 일함수 금속을 포함하고,
    상기 제 1 일함수 금속은 상기 제 2 일함수 금속보다 두꺼우며,
    상기 제 3 일함수 금속은 상기 제 4 일함수 금속보다 큰 알루미늄 함량을 갖는 것인, 반도체 디바이스.
  10. 방법으로서,
    제 1 방향으로 서로 인접해 있는 복수의 로직 회로 셀들을 포함하는 로직 회로 셀 어레이 내에 하나 이상의 연속적인 제 1 핀 라인 - 상기 하나 이상의 연속적인 제 1 핀 라인은 상기 인접해 있는 로직 회로 셀들 중 적어도 3개의 로직 회로 셀들을 가로질러 상기 제 1 방향으로 각각 연장되도록 형성되고, 상기 인접해 있는 로직 회로 셀들 중 상기 적어도 3개의 로직 회로 셀들은 상이한 유형의 로직 회로 셀들을 포함함 - 을 형성하는 단계; 및
    상기 제 1 방향으로 서로 인접해 있는 복수의 SRAM 셀들을 포함하는 SRAM 셀 어레이 내에 불연속적인 제 2 핀 라인들 - 상기 불연속적인 제 2 핀 라인들은 상기 인접해 있는 SRAM 셀들 중 2개 이하의 SRAM 셀들 내로 각각 연장됨 - 을 형성하는 단계를 포함하고,
    상기 SRAM 셀들 각각은 풀업 트랜지스터를 포함하고,
    상기 불연속적인 제 2 핀 라인들 각각은 상기 풀업 트랜지스터의 게이트에서 종단되고,
    상기 로직 회로 셀 어레이 및 상기 SRAM 셀 어레이는 각각 NMOSFET 및 PMOSFET를 포함하고,
    상기 로직 회로 셀 어레이의 PMOSFET의 게이트는 제 1 일함수 금속을 포함하며,
    상기 SRAM 셀 어레이의 PMOSFET의 게이트는 제 2 일함수 금속을 포함하고,
    상기 로직 회로 셀 어레이의 NMOSFET의 게이트는 제 3 일함수 금속을 포함하며,
    상기 SRAM 셀 어레이의 NMOSFET의 게이트는 제 4 일함수 금속을 포함하고,
    상기 제 1 일함수 금속, 상기 제 2 일함수 금속, 상기 제 3 일함수 금속, 및 상기 제 4 일함수 금속 중 적어도 하나의 일함수 금속은, 상기 제 1 일함수 금속, 상기 제 2 일함수 금속, 상기 제 3 일함수 금속, 및 상기 제 4 일함수 금속 중 나머지 일함수 금속과 상이하며,
    상기 제 1 일함수 금속은 상기 제 2 일함수 금속보다 두꺼우며,
    상기 제 3 일함수 금속은 상기 제 4 일함수 금속보다 큰 알루미늄 함량을 갖는 것인, 방법.
KR1020190168122A 2017-04-20 2019-12-16 불연속적인 pmos 핀 라인들을 갖는 finfet sram KR102245977B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/492,777 2017-04-20
US15/492,777 US10056390B1 (en) 2017-04-20 2017-04-20 FinFET SRAM having discontinuous PMOS fin lines

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170065168A Division KR20180118019A (ko) 2017-04-20 2017-05-26 불연속적인 pmos 핀 라인들을 갖는 finfet sram

Publications (2)

Publication Number Publication Date
KR20190143425A true KR20190143425A (ko) 2019-12-30
KR102245977B1 KR102245977B1 (ko) 2021-04-30

Family

ID=63144030

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170065168A KR20180118019A (ko) 2017-04-20 2017-05-26 불연속적인 pmos 핀 라인들을 갖는 finfet sram
KR1020190168122A KR102245977B1 (ko) 2017-04-20 2019-12-16 불연속적인 pmos 핀 라인들을 갖는 finfet sram

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170065168A KR20180118019A (ko) 2017-04-20 2017-05-26 불연속적인 pmos 핀 라인들을 갖는 finfet sram

Country Status (5)

Country Link
US (4) US10056390B1 (ko)
KR (2) KR20180118019A (ko)
CN (1) CN108735747B (ko)
DE (1) DE102017109004A1 (ko)
TW (1) TWI638432B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056390B1 (en) 2017-04-20 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM having discontinuous PMOS fin lines
US10522528B2 (en) 2017-09-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device layout
US10515967B2 (en) * 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
US10854612B2 (en) 2018-03-21 2020-12-01 Samsung Electronics Co., Ltd. Semiconductor device including active region with variable atomic concentration of oxide semiconductor material and method of forming the same
US11264288B2 (en) * 2018-09-28 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method
US11675949B2 (en) 2019-02-21 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Space optimization between SRAM cells and standard cells
CN111952304B (zh) * 2019-05-17 2023-05-26 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
US20230046028A1 (en) * 2021-08-12 2023-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory Active Region Layout for Improving Memory Performance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130210A (ja) * 2007-11-26 2009-06-11 Toshiba Corp 半導体装置
KR20140107090A (ko) * 2013-02-27 2014-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 셀 경계들을 넘어서는 채널 도핑 연장
KR20140111928A (ko) * 2013-03-12 2014-09-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 절연 게이트 구조체를 포함하는 반도체 디바이스 및 그 제조 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339534B2 (ja) * 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
CN1755835B (zh) * 2004-09-27 2011-11-23 国际商业机器公司 具有改进的阵列稳定性的集成电路芯片
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US8198655B1 (en) 2009-04-27 2012-06-12 Carnegie Mellon University Regular pattern arrays for memory and logic on a semiconductor substrate
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8174868B2 (en) 2009-09-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded SRAM structure and chip
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
JP5438727B2 (ja) * 2011-07-27 2014-03-12 株式会社日立製作所 燃焼器、バーナ及びガスタービン
KR101835637B1 (ko) * 2011-08-22 2018-04-20 에스케이하이닉스 주식회사 집적회로 칩 및 이를 포함하는 송/수신 시스템
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
KR20140010709A (ko) 2012-07-16 2014-01-27 한국철도기술연구원 철도차량용 레일의 교환 및 점검 주기 관리 시스템 및 방법
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9254998B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with a capping substrate
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
KR102352154B1 (ko) 2015-03-03 2022-01-17 삼성전자주식회사 집적회로 소자
US9496269B1 (en) * 2015-10-29 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory
US10056390B1 (en) 2017-04-20 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM having discontinuous PMOS fin lines

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130210A (ja) * 2007-11-26 2009-06-11 Toshiba Corp 半導体装置
KR20140107090A (ko) * 2013-02-27 2014-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 셀 경계들을 넘어서는 채널 도핑 연장
KR20140111928A (ko) * 2013-03-12 2014-09-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 절연 게이트 구조체를 포함하는 반도체 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
TW201839916A (zh) 2018-11-01
KR102245977B1 (ko) 2021-04-30
US10818676B2 (en) 2020-10-27
TWI638432B (zh) 2018-10-11
KR20180118019A (ko) 2018-10-30
CN108735747B (zh) 2020-12-22
US10056390B1 (en) 2018-08-21
US20200091159A1 (en) 2020-03-19
CN108735747A (zh) 2018-11-02
DE102017109004A1 (de) 2018-10-25
US20190006374A1 (en) 2019-01-03
US10490560B2 (en) 2019-11-26
US11488966B2 (en) 2022-11-01
US20210066311A1 (en) 2021-03-04

Similar Documents

Publication Publication Date Title
KR102245977B1 (ko) 불연속적인 pmos 핀 라인들을 갖는 finfet sram
US11791337B2 (en) Integrated circuit structure including multi-length source/drain contacts
KR101442353B1 (ko) Ｓｒａｍ 회로를 위한 구조물 및 방법
US11456228B2 (en) Integrated circuit structure
US10763863B2 (en) Semiconductor device for logic and memory co-optimization
US10879174B2 (en) Semiconductor device and manufacturing method thereof
US11107888B2 (en) Method for manufacturing semiconductor device
US20220209774A1 (en) Semiconductor Device For Logic and Memory Co-Optimization
US10879243B2 (en) Semiconductor device and method for manufacturing the same
US11616131B2 (en) Device and method for tuning threshold voltage by implementing different work function metals in different segments of a gate
US20230046028A1 (en) Memory Active Region Layout for Improving Memory Performance

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right