CN108735747A - 半导体器件、集成电路芯片及其形成方法 - Google Patents

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Abstract

IC芯片包括逻辑电路单元阵列和静态随机存取存储器(SRAM)单元阵列。逻辑电路单元阵列包括在第一方向彼此邻接的多个逻辑电路单元。逻辑电路单元阵列包括均在第一方向上延伸跨越至少三个邻接的逻辑电路单元的一个或多个连续的第一鳍线。静态随机存取存储器(SRAM)单元阵列包括在第一方向上彼此邻接的多个SRAM单元。SRAM单元阵列包括不连续的第二鳍线。本发明还提供了半导体器件及形成IC芯片的方法。

Description

半导体器件、集成电路芯片及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及半导体器件、集成电路芯片及其形成方法。
背景技术
在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件已经成为高速通信、图像处理和芯片上系统(SOC)产品的流行存储单元。微处理器和SOC中的嵌入式SRAM的数量增加以满足每个新技术时代的性能要求。随着硅技术从一代到下一代的不断扩大，本征阈值电压(Vt)变化对最小几何尺寸块状平面晶体管的影响降低了互补金属氧化物半导体(CMOS)SRAM单元静态噪声容限(SNM)。由越来越小的晶体管几何形状引起的SNM的这种减少是不期望的。当Vcc按比例缩小至较低电压时，SNM进一步减小。
为了解决SRAM问题并且提高单元的收缩能力，在某些应用中经常考虑鳍式场效应晶体管(FinFET)器件。FinFET提供速度和器件稳定性。FinFET具有与顶面和相对侧壁相关联的沟道(称为鳍沟道)。可以从额外的侧壁器件宽度(Ion性能)以及更好的短沟道控制(亚阈值泄漏)获得益处。因此，预期FinFET在栅极长度缩放和本征Vt波动方面具有优势。然而，现有的FinFET SRAM器件仍然存在缺陷，例如与单元写入容限或芯片速度相关的缺陷。
因此，虽然现有的FinFET SRAM器件通常已经足以满足其预期目的，但它们还没有在各个方面完全令人满意。
发明内容
根据本发明的一方面，提供了一种集成电路(IC)芯片，包括：逻辑电路单元阵列，包括在第一方向上彼此邻接的多个逻辑电路单元，其中，所述逻辑电路单元阵列包括一个或多个连续的第一鳍线，每个连续的第一鳍线在所述第一方向上延伸跨越至少三个邻接的逻辑电路单元；以及静态随机存取存储器(SRAM)单元阵列，包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述静态随机存取存储器单元阵列包括不连续的第二鳍线。
根据本发明的另一方面，提供了一种半导体器件，包括：多个逻辑电路单元，在第一方向上彼此相邻地设置；第一鳍线，在所述第一方向上连续延伸跨越至少三个所述逻辑电路单元；多个静态随机存取存储器(SRAM)单元，在所述第一方向上彼此相邻地设置；以及多个第二鳍线，均延伸到不超过两个静态随机存取存储器单元中；其中：所述第二鳍线彼此未连接；所述第二鳍线是P型金属氧化物半导体鳍线；以及所述第二鳍线均包括硅锗。
根据本发明的又一方面，提供了一种形成集成电路芯片的方法，包括：在逻辑电路单元阵列中形成一个或多个连续的第一鳍线，其中，所述逻辑电路单元阵列包括在第一方向上彼此邻接的多个逻辑电路单元，其中，形成一个或多个连续的第一鳍线，从而使得它们均在所述第一方向上延伸跨越至少三个邻接的所述逻辑电路单元；以及在静态随机存取存储器(SRAM)单元阵列中形成不连续的第二鳍线，所述静态随机存取存储器单元阵列包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述不连续的第二鳍线均延伸到不超过两个邻接的静态随机存取存储器单元中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。还要强调的是，附图仅示出了本发明的典型实施例，并且因此在本发明的范围上不认为是限制性的，因为本发明还可以同样适用于其他实施例。
图1A是示例性FinFET器件的透视图。
图1B示出CMOS配置中的FinFET晶体管的示意性截面侧视图。
图2示出根据本发明的实施例的标准(STD)单元阵列的顶视图。
图3示出根据本发明的实施例的SRAM单元阵列的顶视图。
图4示出根据本发明的实施例的标准(STD)单元阵列的顶视图。
图5示出根据本发明的实施例的SRAM单元阵列的顶视图。
图6A示出根据本发明的一些实施例的各种逻辑门的电路原理图。
图6B示出根据本发明的一些实施例的对应于图6A所示的逻辑门的布局的顶视图。
图6C示出根据本发明的一些实施例的图6B所示的对应单元的示意性局部截面图。
图7A示出根据本发明的实施例的用于单端口SRAM单元的电路原理图。
图7B示出根据本发明的实施例的图7A所示的单端口SRAM单元的顶视图中的布局。
图8A示出根据本发明的实施例的两个邻接的SRAM单元的截面侧视图。
图8B示出根据本发明的实施例的在顶视图中图8A的两个邻接的SRAM单元的布局。
图9A是根据本发明的实施例的标准单元中的CMOSFET器件的部分的示意性局部截面侧视图。
图9B是根据本发明的实施例的SRAM单元中的CMOSFET器件的部分的示意性局部截面侧视图。
图10是根据本发明的实施例的互连结构的部分的示意性局部截面侧视图。
图11是根据本发明的实施例示出方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明涉及但不以其他方式限制于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续结合一个或多个FinFET实例以示出本发明的各个实施例。然而，应当理解，除了明确声明之外，本申请不应限制于特定类型的器件。
FinFET器件的使用在半导体产业中越来越受欢迎。参考图1A，示出示例性FinFET器件50的透视图。FinFET器件50是在衬底(诸如块状衬底)上方构建的非平面多栅极晶体管。薄的含硅“鳍式”结构(以下称为“鳍”)形成FinFET器件50的主体。鳍沿着图1A所示的X方向延伸。鳍具有鳍宽度Wfin，其中，沿着与X方向正交的Y方向测量鳍宽度Wfin。FinFET器件50的栅极60包裹在鳍的周围，例如在鳍的顶面和相对的侧壁表面周围。因此，栅极60的一部分在Z方向上位于鳍的上方，其中，该Z方向与X方向和Y方向都正交。
LG表示在X方向上测量的栅极60的长度(或宽度，这取决于透视图)。栅极60可以包括栅电极组件60A和栅极电介质组件60B。栅极电介质60B具有在Y方向上测量的厚度tox。栅极60的部分位于诸如浅沟槽隔离件(STI)的介质隔离结构上方。在鳍的位于栅极60的相对侧上的延伸件中形成FinFET器件50的源极70和漏极80。鳍的由栅极60包裹在周围的部分用作FinFET器件50的沟道。通过鳍的尺寸确定FinFET器件50的有效沟道长度。
图1B示出CMOS结构中的FinFET晶体管的示意性截面侧视图。CMOS FinFET包括例如硅衬底的衬底。在衬底中形成N型阱和P型阱。在N型阱和P型阱上方形成诸如浅沟槽隔离件(STI)的介质隔离结构。在N型阱上方形成P型FinFET 90，并且在P型阱上方形成N型FinFET 91。P型FinFET 90包括在STI之外向上突出的鳍95，并且N型FinFET 91包括从STI之外向上突出的鳍96。鳍95包括P型FinFET 90的沟道区，并且鳍96包括N型FinFET 91的沟道区。在一些实施例中，鳍95包括硅锗，并且鳍96包括硅。在鳍95-96上方和STI上方形成栅极电介质，并且在栅极电介质上方形成栅电极。在一些实施例中，栅极电介质包括高k介电材料，并且栅电极包括诸如铝和/或其他难熔金属的金属栅电极。在一些其他实施例中，栅极电介质可以包括SiON，并且栅电极可以包括多晶硅。在栅电极上形成栅极接触件以提供与栅极的电连接。
FinFET器件提供了超过传统的金属氧化物半导体场效应晶体管(MOSFET)器件(还称为平面晶体管器件)的若干优势。这些优势可包括较好的芯片面积效率、改进的载流子迁移率和与平面器件的制造工艺兼容的制造工艺。因此，可能期望使用用于部分或整个IC芯片的FinFET器件设计集成电路(IC)芯片。
然而，传统的FinFET制造方法可能仍然存在缺陷，诸如缺乏嵌入式SRAM制造的优化。例如，传统的FinFET制造可能会面临与SRAM单元写入容限和逻辑电路速度有关的问题。如下面更详细讨论的，本发明描述了FinFET逻辑电路和SRAM单元，其具有改进的SRAM单元写入容限，而没有降低逻辑电路速度。
图2示出根据本发明的实施例的标准(STD)单元阵列100的顶视图。标准单元阵列100可以包括逻辑电路或逻辑器件，并且因此它们还称为逻辑单元阵列或逻辑电路阵列。在各个实施例中，逻辑电路或器件可以包括诸如反相器、NAND门、NOR门、触发器或它们的组合的组件。
如图2所示，标准单元阵列100包括具有P型阱的N型FinFET晶体管，以及具有N型阱的P型FinFET晶体管。标准单元阵列100还包括多个纵长的鳍线(elongated fin line)，例如作为P型FinFET晶体管的部分的鳍线110-111，以及作为N型FinFET晶体管的部分的鳍线120-121。P型FinFET鳍线110-111位于N型阱上方，而N型FinFET鳍线120-121位于P型阱上方。
作为实例，本文所示的标准单元阵列100包括10个标准单元131至140，其中单元131至135布置成第一列，并且单元136至140布置成与第一列相邻的第二列。当然，图2仅示出标准单元阵列100的多个实例，并且其他实施例可以具有不同数量的单元和/或可以布置为不同。
如图2所示，鳍线110-111和120-121均在X方向(图1A的X方向)上延伸穿过标准单元的对应列(例如，鳍线110和120延伸穿过标准单元131-135，以及鳍线111和121延伸跨越标准单元136-140)。因此，鳍线110-111和120-121均可以认为是“连续的”。
如上参考图1A所讨论的，鳍线110-111和120-121均包括沟道区以及位于与沟道区相邻(例如，在沟道区的相对侧上)的源极/漏极区。STD单元阵列100的FinFET晶体管均包括对应的栅电极，其中，对应的栅电极以上述参考图1A描述的方式包裹在鳍线110-111或120-121中对应的一个鳍线的周围。在本实施例中，P型FinFET(PMOSFET)鳍线110-111包括硅锗(SiGe)材料(用于增强应变效应)，但N型FinFET(NMOSFET)鳍线120-121包括例如硅(Si)的非含锗的半导体材料。因此，在一些实施例中，PMOSFET具有SiGe沟道，但NMOSFET具有Si沟道。在一些实施例中，NMOSFET的沟道鳍宽度窄于PMOSFET的沟道鳍宽度。在一些实施例中，NMOSFET的源极/漏极区包括选自由以下材料所构成的组的外延材料：SiP、SiC、SiPC、SiAs、Si或它们的组合。在一些实施例中，PMOSFET的源极/漏极区具有比沟道区更宽的宽度。
在一些实施例中，对于PMOSFET，SiGe沟道区中的锗原子浓度小于源极/漏极区中的锗原子浓度。例如，在一些实施例中，SiGe沟道区中的锗原子浓度可以在约10％和约40％之间的范围内，以及源极/漏极区中的锗原子浓度可以在约30％和约75％之间的范围内。
在一些实施例中，对于PMOSFET，SiGe沟道鳍宽度小于SiGe沟道侧壁深度。例如，在一些实施例中，PMOSFET的SiGe沟道鳍宽度可以在约3纳米(nm)和约10nm之间的范围内，并且SiGe沟道侧壁深度(在图1A中标记为沟道侧壁深度85)可以在约30nm和约90nm之间的范围内。
如上所述，标准单元阵列100的每个鳍线110-111和120-121是连续的。例如，鳍线110-111和120-121均延伸跨越至少三个邻接的单元(例如，在X方向上邻接的单元)。在图2所示的实施例中，鳍线110和120均延伸跨越五个邻接的标准单元131-135，并且鳍线111和121均延伸跨越五个其他邻接的标准单元136-140。
现在参考图3，根据本发明的实施例示出SRAM单元阵列200的顶视图。SRAM单元阵列200包括例如SRAM单元210-217的SRAM单元。在所示实施例中，SRAM单元210-213布置成在(图1A的)X方向上延伸的第一列，并且SRAM单元214-217布置成也在X方向上延伸的第二列，其中，在(图1A的)Y方向上，第一列设置为与第二列相邻。每个SRAM单元210-217均包括可以实施为FinFET的两个上拉(PU)晶体管、两个传输门(PG)晶体管和两个下拉(PD)晶体管。
SRAM单元阵列200包括多个纵长的鳍线，例如鳍线220-224作为SRAM单元阵列200的上拉(PU)部分中的P型FinFET晶体管的部分和230-234，以及鳍线240-243作为SRAM单元阵列200的传输门(PG)和下拉(PD)部分中的N型FinFET晶体管的部分。P型鳍FinFET线220-224和230-234位于N型阱上方，而N型FinFET鳍线240-243位于P型阱上方。
鳍线220-224、230-234和240-243均在X方向上延伸到对应SRAM单元的一个或多个中。例如，N型FinFET鳍线240-241均连续延伸跨越SRAM单元210-213，并且N型FinFET鳍线242-243均连续延伸跨越SRAM单元214-217。相比之下，P型FinFET鳍线220-224和230-234是“不连续的”或“彼此未连接的”。例如，P型FinFET鳍线220部分地延伸到SRAM单元210中，鳍线221部分地延伸到SRAM单元210-211中，鳍线222部分地延伸到SRAM单元211-212中，鳍线223部分地延伸到SRAM单元212-213中，并且鳍线224部分地延伸到SRAM单元213中。鳍线221在X方向上与鳍线220和222重叠，但是在Y方向上与鳍线220和222间隔开。同样地，鳍线223在X方向上与鳍线222和224重叠，但是在Y方向上与鳍线222和224间隔开。
在单元214-217的相邻列中，P型FinFET鳍线230部分地延伸到SRAM单元214中，鳍线231部分地延伸到SRAM单元214-215中，鳍线232部分地延伸到SRAM单元215-216中，鳍线233部分地延伸到SRAM单元216-217中，并且鳍线234部分地延伸到SRAM单元217中。鳍线231在X方向上与鳍线230和232重叠，但是在Y方向上与鳍线230和232间隔开。同样地，鳍线233在X方向上与鳍线232和234重叠，但是在Y方向上与鳍线232和234间隔开。
如上参考图1A所述，鳍线220-224、230-234和240-243均包括沟道区以及与沟道区相邻(例如，在沟道区的相对侧上)的源极/漏极区。FinFET晶体管均包括以上述参考图1A描述的方式包裹在鳍线220-224、230-234和240-243中的对应一个周围的栅电极。在本实施例中，P型FinFET鳍线220-224和230-234包括硅锗(SiGe)材料(用于应变效应增强)，但N型FinFET鳍线240-243包括例如Si的非含锗材料。
可以看出，图2所示的标准单元阵列100中的用于P型FinFET的鳍线110-111和用于N型FinFET的鳍线120-121这两者均是连续的，并且图3所示的用于SRAM单元阵列200中的N型FinFET的鳍线240-243是连续的，SRAM单元阵列200中的用于P型FinFET的鳍线220-224和230-234是“不连续的”。例如，P型FinFET鳍线220-224可以实施为跨越SRAM单元210-213的单个连续鳍线(例如，类似于N型FinFET鳍线240)，但是根据本发明的各个方面，假设单鳍线断开成五个分立且分离的鳍线220、221、222、223和224。由跨越SRAM单元210-211(在X方向上)之间的边界的间隙250分离鳍线220和222，由跨越SRAM单元212-213之间(在X方向上)的边界的间隙251分离鳍线222和224。由跨越SRAM单元211-212(在X方向上)之间的边界的间隙252分离鳍线221和223。至少部分地由于这些间隙250-252，可以说SRAM单元200中的P型FinFET具有不连续或断开的鳍线。
以与鳍线230-234类似的方式布置SRAM单元214-217中的鳍线230-234(即，断开为不连续的鳍线)。因此，尽管每个鳍线220-224和230-234均部分地延伸跨越两个相邻的SRAM单元，但是可以说SRAM单元阵列200具有用于其P型FinFET的整个“不连续的”鳍线形状，其中对于标准单元阵列100或SRAM单元阵列200的N型FinFET不存在这种情况。在一些实施例中，每个“不连续的”鳍线的端部位于另一CMOSFET的栅极下方。在一些实施例中，不连续或未连接的鳍线220-224和230-234均延伸到不超过两个相邻设置的SRAM单元中。
用于标准单元阵列100的鳍线是连续的但是由于Ion(导通电流)问题，用于SRAM单元阵列200的(用于P型FinFET的)鳍线是不连续的。如果用于SRAM单元的P型FinFET器件具有连续的鳍线，则Ion电流将太高，这对于SRAM写入容限是不利的。根据本发明，用于SRAM单元阵列200的P型FinFET鳍线“断开”或以“不连续”的方式进行配置。这会破坏或降低应变效应(对于SiGe应变沟道)。因此，对于SRAM单元阵列200的P型FinFET鳍线，Ion电流减小，从而缓解了SRAM写入容限问题。同时，连续的鳍线对逻辑电路速度是有益的。连续的鳍线还解决了与线端收缩控制问题相关的问题，而PMOSFET布局依赖性会影响逻辑电路。因此，逻辑单元(或STD单元)配置为具有连续的鳍线。
图4-图5分别示出STD单元阵列100和SRAM单元阵列200的另一实施例。STD单元阵列100和SRAM单元阵列200的实施例类似于图2-图3所示的实施例，并且因此在本文中的两个实施例中出现的类似元件被标记为相同的参考标号。然而，图4所示的STD单元阵列100的实施例不具有N型FinFET鳍线120-121，并且图5所示的SRAM单元阵列200的实施例不具有N型FinFET鳍线240-243。然而，图5所示的SRAM单元阵列200的实施例由于上述相同的原因(例如，Ion电流)仍然具有用于其P型FinFET的不连续或断开的鳍线。
图6A、图6B、图6C示出根据本发明的一些实施例的一个或多个标准单元。更详细地，图6A示出使用CMOS FinFET构建的一些常见逻辑门的电路原理图，图6B示出对应于图6A所示的这些逻辑门的顶视图布局，并且图6C示出图6B所示的对应单元的示意性局部截面侧视图。可以理解，图6B所示的顶视图布局可对应于图2或图4所示的一个或多个STD单元(或其部分)。
作为实例，图6A所示的逻辑门包括反相器门、NAND门和NOR门。该反相器门、NAND门和NOR门均包括一个或多个N型MOSFET(NMOSFET)和一个或多个P型MOSFET(PMOSFET)。通过图6A-图6B所示的特定配置连接NMOSFET和PMOSFET的栅极、源极和漏极来确定逻辑门的特定类型。还在图6A中标出每个逻辑门的输入端和输出端。
图6B的顶视图布局示出具有N型阱区的PMOSFET和具有P型阱区的NMOSFET。多个纵长的鳍线310-311和320-321在X方向上以纵长的方式延伸。鳍线310-311是PMOSFET的部分，并且鳍线320-321是NMOSFET的部分。PMOSFET鳍线310-311位于N型阱区上方，而NMOSFET鳍线320-321位于P型阱区上方。
如上参考图1A所述，鳍线310-311和320-321均包括沟道区以及定位为与沟道区相邻(例如，在沟道区的相对侧上)的源极/漏极区。在本实施例中，PMOSFET鳍线310-311包括硅锗(SiGe)材料(用于应变效应增强)，但NMOSFET鳍线320-321包括例如Si的非含锗的半导体材料。鳍线310-311和320-321均是连续的，例如，它们均延伸跨越三个或多个邻接(在X方向上邻接)的单元。
在每个电路单元(例如，反相器、NAND门或NOR门)中，一个或多个CMOS栅极350均在Y方向上延伸到N型阱区和P型阱区中。栅极350的位于N型阱区上方的部分形成PMOSFET的栅极，并且栅极350的位于P型阱区上方的部分形成NMOSFET的栅极。每个栅极350以上文参考图1A所描述的方式包裹在鳍线310-311和320-321的周围。例如，PMOSFET中的栅极350包裹在鳍线310-311的周围，并且NMOSFET中的栅极350包裹在鳍线320-321的周围。还在图6B的顶视图布局中示出源极/漏极接触件(提供至FinFET的源极/漏极的电连接)，其中的一些实例在本文中标记为源极接触件370和漏极接触件380。可以理解，可以在源极/漏极区上形成硅化物层，并且可以在硅化物层上形成源极/漏极接触件。
根据本发明的各个方面，可以在相邻的单元之间实施多个隔离晶体管，以提供相邻的电路单元之间的电隔离。更详细地，PMOSFET隔离晶体管包括栅极400，并且NMOSFET隔离晶体管包括栅极410。栅极400-410均位于两个相邻的电路单元之间的边界上，例如位于反相器单元和NAND单元之间的边界上，位于NAND单元和NOR单元之间的边界上等。每个PMOSFET隔离晶体管的栅极400连接至电压源Vdd，并且每个NMOSFET隔离晶体管的栅极410连接至电压源Vss。
对于PMOSFET隔离晶体管，它们的栅极400包裹在具有SiGe沟道的鳍线310-311周围。PMOSFET隔离晶体管的源极区与来自标准单元的一个PMOSFET晶体管的P型源极/漏极区相同，以及PMOSFET隔离晶体管的漏极区与来自标准单元的另一PMOSFET晶体管的P型源极/漏极区相同。类似地，对于NMOSFET隔离晶体管，它们的栅极410包裹在具有Si沟道的鳍线320-321周围。NMOSFET隔离晶体管的源极区与来自标准单元的一个NMOSFET晶体管的N型源极/漏极区相同，并且NMOSFET隔离晶体管的漏极区与来自标准单元的另一NMOSFET晶体管的N型源极/漏极区相同。
至少部分地由于它们的位置(例如，栅极410位于电路单元边界上)以及它们的电配置(例如，栅极410电连接至Vdd)，PMOSFET隔离晶体管在PMOSFET的相邻电路单元之间(例如在反相器单元和NAND单元之间，或者在NAND单元和NOR单元之间)提供电隔离。类似地，NMOSFET隔离晶体管在NMOSFET的相邻电路单元之间(例如在反相器单元和NAND单元之间，或在NAND单元与NOR单元之间)提供电隔离。
通过沿着图6B的标准单元布局的顶视图的N型阱区中的切割线450获得图6C的截面侧视图。如图6C所示，标准单元具有形成在硅衬底中的N型阱。在N型阱上方形成连续的鳍线310。在鳍线310中形成多个源极和漏极区(包括公共节点)，并且在鳍线310上方形成多个栅极。这些栅极中的一些是上述隔离晶体管的栅极400。在源极和漏极区上方形成多个接触件(CO)以提供连接至该源极和漏极区的电连接。
图7A示出用于单端口SRAM单元500的电路原理图，并且图7B示出根据本发明的实施例的单端口SRAM单元500的顶视图中的对应布局。单端口SRAM单元500包括上拉晶体管PU1、PU2；下拉晶体管PD1、PD2；和传输门晶体管PG1、PG2。如电路图所示，晶体管PU1和PU2是诸如上述p型FinFET的p型晶体管，并且晶体管PG1、PG2、PD1和PD2是上述n型FinFET。
上拉晶体管PU1和下拉晶体管PD1的漏极连接在一起，并且上拉晶体管PU2和下拉晶体管PD2的漏极连接在一起。晶体管PU1和PD1与晶体管PU2和PD2交叉连接以形成第一数据锁存器。晶体管PU2和PD2的栅极连接在一起并连接至晶体管PU1和PD1的漏极以形成第一存储节点SN1，并且晶体管PU1和PD1的栅极连接在一起并连接至晶体管PU2和PD2的漏极以形成第一互补存储节点SNB1。上拉晶体管PU1和PU2的源极连接至电源电压CVdd，并且下拉晶体管PD1和PD2的源极连接至地电压CVss。
第一数据锁存器的第一存储节点SN1通过传输门晶体管PG1连接至位线BL，并且第一互补存储节点SNB1通过传输门晶体管PG2连接至互补位线BLB。第一存储节点SN1和第一互补存储节点SNB1是通常处于相反的逻辑电平(逻辑高或逻辑低)处的互补节点。传输门晶体管PG1和PG2的栅极连接至字线WL。
如图7B的顶视图布局所示，单端口SRAM单元500包括多个鳍线510-513(还称为有源区或OD)。N型鳍线510和513包括非含锗半导体材料，例如硅。P型鳍线511-512包括用于应变效应增强的硅锗。
类似于上文参考图5讨论的SRAM单元，位于SRAM单元500的P型阱区上方的鳍线510和513在X方向上连续延伸，而位于SRAM单元500的N型阱区上方的鳍线511和512在X方向上不连续延伸。换言之，鳍线511和鳍线512均部分地延伸到SRAM单元500中，但不完全跨越SRAM单元500。根据图7B所示的实施例，鳍线511从SRAM单元500的“底部”延伸到SRAM单元500中，并且在SRAM单元500中终止于上拉晶体管PU1的漏极侧。鳍线512从SRAM单元500的“顶部”延伸到SRAM单元500中，并且在SRAM单元500中终止于上拉晶体管PU2的漏极侧。这种类型的配置有助于防止相邻的上拉晶体管的漏极节点之间的数据节点泄漏。
图8A示出两个邻接的SRAM单元500A-500B的截面侧视图，以及图8B示出根据本发明的实施例的顶视图中的两个邻接的SRAM单元500A-500B的对应布局。SRAM单元500A和500B均配置为与图7A-图7B中的SRAM单元500相同。在图8B中，SRAM单元500A被“上下翻转”并与未翻转的SRAM单元500B连接。换言之，在轴线520周围对称地设置SRAM单元500A和500B。
如上参考图7B所述，NMOSFET鳍线510和513(位于P型阱区上方)连续延伸穿过至少两个SRAM单元500A-500B。相比之下，SRAM单元500A-500B具有不连续的PMOSFET鳍线。例如，鳍线511A-511B和512是位于N型阱区上方的PMOSFET鳍线，并具有SiGe含量。鳍线511A部分地延伸到SRAM单元500A中，但不延伸到SRAM单元500B中，鳍线512部分(但不完全)延伸到两个SRAM单元500A和500B中，并且鳍线511B部分地延伸到SRAM单元500B，但不延伸到SRAM单元500A中。鳍线511A、512和511B彼此也不连接。不连续的鳍线511A-511B和512均终止于上拉晶体管PU1或PU2的漏极侧。如上参考图7B所述，本文使用这种类型的断开的鳍线布局来防止或减少一个SRAM单元500A的上拉晶体管漏极节点与相邻的SRAM单元500B的上拉晶体管漏极节点之间的数据节点泄漏。
通过沿着切割线530切割图8B的顶视图而获得图8A所示的截面侧视图。由于切割线530的位置，在图8A的截面图中示出鳍线512。鳍线512位于N_阱上方，其中，N_阱形成在衬底中/上方。在鳍线512中形成源极和漏极区，并且在鳍线512上方形成用于上拉晶体管PU1和PU2的栅极。在源极和漏极区上方形成接触件(CO)，以提供至源极和漏极区的电连接。PMOSFET鳍线的不连续性质在图8A中表现为鳍线512不完全横向延伸，例如不完全延伸到栅极550和551之下。还如图8A所示，鳍线512的两端终止于漏极的对应两侧上。
本发明的另一方面涉及用于标准单元和SRAM单元的多个功函数金属。这在图9A和图9B中更详细地示出，其中，图9A是标准单元中的CMOSFET器件700的部分(例如，作为上述标准单元阵列100的部分)的示意性局部截面侧视图，以及图9B是SRAM单元中的CMOSFET器件701的部分(例如，作为上述SRAM单元阵列200的部分)的示意性局部截面侧视图。应当理解，通过沿图1A中的Y方向切割获得图9A和图9B的截面侧视图。在图9A和图9B中标记CMOSFET器件700-701的PMOS和NMOS部分。
CMOSFET器件700-701均包括例如浅沟槽隔离件(STI)的介质隔离结构710。STD单元CMOSFET器件700包括垂直突出(例如，在图1A的Z方向上)到介质隔离结构710之外的鳍结构720和721。鳍结构720是STD单元CMOSFET器件700的PMOS的一部分，并且鳍结构721是STD单元CMOSFET器件700的NMOS的一部分。SRAM单元CMOSFET器件701包括垂直突出(例如，在图1A的Z方向上)到介质隔离结构710之外的鳍结构730和731。鳍结构730是SRAM单元CMOSFET器件701的PMOS的一部分，并且鳍结构731是SRAM单元CMOSFET器件701的NMOS的一部分。如上所述，用于PMOS的鳍结构720和730包括硅锗(SiGe)，而用于NMOS的鳍结构721和731包括非含锗半导体材料，诸如硅(Si)。在鳍结构720-721和730-731中形成CMOSFET器件700和701的沟道区。
CMOSFET器件700包括形成在介质隔离结构710上方以及鳍结构720-721上方的栅极介电层740，并且CMOSFET器件701包括形成在介质隔离结构710上方和鳍结构730-731上方的栅极介电层750。在一些实施例中，栅极介电层740和750包括氮氧化硅、氮化硅或氧化硅。在其他实施例中，栅极介电层740和750包括高k介电材料，其是介电常数比SiO2的介电常数更大的材料。在一个实施例中，高k栅极介电材料包括氧化铪(HfO2)，其介电常数在约18至约40的范围内。在可选实施例中，高k栅极介电材料可以包括ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。
P型功函数金属层760在CMOSFET器件700的PMOS区中形成在栅极介电层740上方，并且N型功函数金属层761在CMOSFET器件700的NMOS区中形成在栅极介电层740上方。同时，P型功函数金属层770在CMOSFET器件701的PMOS区中形成在栅极介电层750上方，并且N型功函数金属层771在CMOSFET器件701的NMOS区中形成栅极介电层750上方。
在一些实施例中，P型功函数金属层760和770均包括氮化钛(TiN)或氮化钽(TaN)的金属材料。应当理解，可以在P型功函数金属层760和770上堆叠额外的金属层。在一些实施例中，N型功函数金属层761和771均包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)或碳氮化钽(TaCN)的金属材料。
还如图9A和9B所示，P型功函数金属层760具有厚度780，并且P型功函数金属层770具有厚度790。在一些实施例中，厚度780大于厚度790。在一些实施例中，厚度790在约5埃和约80埃之间的范围内，并且厚度780在约5埃和约30埃之间的范围内。该厚度差导致P型功函数金属层760具有比P型功函数金属层770更低的阈值电压Vt。在一些实施例中，与P型功函数金属层760相关联的阈值电压Vt为50mV至200mV，该阈值电压小于与P型功函数金属层770相关联的阈值电压Vt。
在一些实施例中，N型功函数金属层761具有比N型功函数金属层771更低的阈值电压Vt。通过配置功函数层761和771的铝含量来实现该较低的阈值电压Vt。例如，功函数金属层761可以具有比功函数金属层771更高的铝含量(例如在TaAl或TiAl化合物中)。在一些实施例中，层761和层771的铝浓度在约2％和约50％之间的范围内，但是应当理解，层761的铝浓度比层771的铝浓度更高。在一些实施例中，通过对功函数金属层761和771配置不同的铝含量，与N型功函数金属层761相关联的阈值电压Vt为50mV至200mV，该阈值电压小于与N型功函数金属层771相关联的阈值电压Vt。因此，SRAM CMOSFET具有比逻辑电路CMOSFET(用于PMOS和NMOS两者)更高的阈值电压Vt。这是期望的，因为SRAM单元通常需要比标准逻辑电路单元更高的阈值电压Vt。
还在功函数金属760-761和770-771上方形成填充金属800。填充金属800用作栅电极的主要导电部分。在一些实施例中，填充金属800包括钨(W)。在其他实施例中，填充金属800包括铝(Al)。功函数金属层760-761和770-771以及填充金属800共同构成用于CMOSFET的金属栅电极。介电层810还围绕金属栅电极。在一些实施例中，介电层810包括低k介电材料。
图10是根据本发明的实施例的互连结构850的部分的示意性局部截面侧视图。互连结构850可用于互连上述标准单元或SRAM单元的元件。如图10所示，互连结构850包括多个金属层，例如金属层M1、M2、M3和M4。在衬底中形成诸如浅沟槽隔离件(STI)的隔离结构。在衬底上方形成多个栅极。在衬底上方和栅极上方形成导电接触件(CO)。这些接触件中的一些是对接的接触件(BTC)。多个通孔(诸如通孔0、通孔1、通孔2、通孔3)提供金属层和栅极(以及诸如源极/漏极的其他部件)之间电连接。
图11是根据本发明的实施例示出的方法900的流程图。方法900包括步骤910，其中在逻辑电路单元阵列中形成一个或多个连续的第一鳍线，该逻辑电路单元阵列包括在第一方向上彼此邻接的多个逻辑电路单元。一个或多个连续的第一鳍线形成为使得它们均在第一方向上延伸跨越至少三个邻接的逻辑电路单元。
方法900包括步骤920，其中在静态随机存取存储器(SRAM)单元阵列中形成不连续的第二鳍线，其中，静态随机存取存储器(SRAM)单元阵列包括在第一方向上彼此邻接的多个SRAM单元。不连续的第二鳍线均延伸到不超过两个彼此邻接的SRAM单元。
在一些实施例中，每个不连续的第二鳍线在第一方向上延伸跨越不超过两个邻接的SRAM单元。
在一些实施例中，不连续的第二鳍线至少包括：第一区段，该第一区段部分延伸到第一SRAM单元和与第一SRAM单元邻接的第二SRAM单元中；第二区段，该第二区段部分地延伸到第二SRAM单元和与第二SRAM单元邻接的第三SRAM单元中；以及第三区段，该第三区段部分地延伸到第三SRAM单元和与第三SRAM单元邻接的第四SRAM单元中。在一些实施例中，第一区段在第一方向上通过第一间隙与第三区段分离，第二区段在第二方向上通过第二间隙与第一区段或第三区段分离，第二方向不同于第一方向，并且第一间隙延伸跨越第二SRAM单元和第三SRAM单元之间的边界。
在一些实施例中，SRAM单元阵列包括PMOSFET和NMOSFET；并且不连续的第二鳍线是用于PMOSFET的鳍线。在一些实施例中，SRAM单元阵列还包括用于NMOSFET的一个或多个连续的第三鳍线。在一些实施例中，每个连续的第三鳍线在第一方向上延伸跨越至少三个邻接的SRAM单元。在一些实施例中，不连续的第二鳍线均包括硅锗；并且连续的第三鳍线均包括不含锗的半导体材料。
在一些实施例中，每个SRAM单元包括上拉晶体管；并且每个不连续的第二鳍线终止于上拉晶体管的漏极中。
在一些实施例中，逻辑电路单元阵列还包括位于两个对应的邻接的逻辑电路单元之间的一个或多个隔离晶体管；并且每个隔离晶体管配置为在两个对应的邻接电路单元之间提供电隔离。在一些实施例中，隔离晶体管包括PMOSFET隔离晶体管和NMOSFET隔离晶体管；PMOSFET隔离晶体管的栅极电连接至Vdd电压源；并且NMOSFET隔离晶体管的栅极电连接至Vss地。在一些实施例中，每个隔离晶体管包括位于两个邻接的逻辑电路单元之间的对应边界处的对应栅极。
在一些实施例中，逻辑电路单元阵列和SRAM单元阵列均包括NMOSFET和PMOSFET；逻辑电路单元阵列的PMOSFET的栅极包括第一功函数金属；SRAM单元阵列的PMOSFET的栅极包括第二功函数金属；逻辑电路单元阵列的NMOSFET的栅极包括第三功函数金属；SRAM单元阵列的NMOSFET的栅极包括第四功函数金属；并且第一功函数金属、第二功函数金属、第三功函数金属和第四功函数金属中的至少一个与所述第一功函数金属、第二功函数金属、第三功函数金属和第四功函数金属的剩余部分不同。在一些实施例中，第一功函数金属比第二功函数金属更厚。在一些实施例中，第三功函数金属具有比第四功函数金属更大的铝含量。
应当理解，可以在方法900的步骤910-920之前、期间或之后实施额外的工艺。为了简单起见，本文不详细讨论这些额外的步骤。
基于上述讨论，可以看出，本发明提供了优于传统FinFET SRAM器件的优势。然而，应当理解，其他实施例可以提供额外的优势，并不是所有优势都必须在本文中公开，并且没有特定优势是所有实施例都需要的。一个优势是用于SRAM的不连续的PMOS鳍线减少了应变效应，这抑制了Ion电流。Ion电流的降低提高了SRAM写入容限。同时，逻辑电路单元的鳍线是连续的。连续的鳍线需要更快的芯片速度。另一个优势是隔离晶体管实施为提供邻接单元之间的电隔离。另一个优势是实施多个功函数金属，从而用于逻辑电路单元和SRAM单元。功函数金属的含量和/或厚度配置为使得SRAM MOSFET具有比逻辑电路MOSFET更大的阈值电压Vt，这也是期望的。其他优势包括与现有的制造工艺流程的兼容性和易于实施。
本发明的一个方面涉及IC芯片。IC芯片包括逻辑电路单元阵列和静态随机存取存储器(SRAM)单元阵列。逻辑电路单元阵列包括在第一方向上彼此邻接的多个逻辑电路单元。逻辑电路单元阵列包括一个或多个连续的第一鳍线，每个第一鳍线在第一方向上延伸跨越至少三个邻接的逻辑电路单元。静态随机存取存储器(SRAM)单元阵列包括在第一方向上彼此邻接的多个SRAM单元。SRAM单元阵列包括不连续的第二鳍线。
在实施例中，每个不连续的第二鳍线在所述第一方向上延伸跨越不超过两个邻接的所述静态随机存取存储器单元。
在实施例中，所述不连续的第二鳍线至少包括：第一区段，部分地延伸到第一静态随机存取存储器单元和与所述第一静态随机存取存储器单元邻接的第二静态随机存取存储器单元中；第二区段，部分地延伸到所述第二静态随机存取存储器单元和与所述第二静态随机存取存储器单元邻接的第三静态随机存取存储器单元中；以及第三区段，部分地延伸到所述第三静态随机存取存储器单元和与所述第三静态随机存取存储器单元邻接的第四静态随机存取存储器单元中；并且其中：所述第一区段在所述第一方向上通过第一间隙与所述第三区段分离；所述第二区段在第二方向上通过第二间隙与所述第一区段或所述第三区段分离，所述第二方向不同于所述第一方向；以及所述第一间隙延伸跨越所述第二静态随机存取存储器单元和所述第三静态随机存取存储器单元之间的边界。
在实施例中，所述静态随机存取存储器单元阵列包括PMOSFET和NMOSFET；以及所述不连续的第二鳍线是用于所述PMOSFET的鳍线。
在实施例中，所述静态随机存取存储器单元阵列还包括用于所述NMOSFET的一个或多个连续的第三鳍线。
在实施例中，每个连续的第三鳍线在所述第一方向上延伸跨越至少三个邻接的静态随机存取存储器单元。
在实施例中，所述不连续的第二鳍线均包括硅锗；以及所述连续的第三鳍线均包括不含锗的半导体材料。
在实施例中，每个所述静态随机存取存储器单元均包括上拉晶体管；以及每个所述不连续的第二鳍线均终止于所述上拉晶体管的漏极中。
在实施例中，所述逻辑电路单元阵列还包括一个或多个隔离晶体管，每个隔离晶体管位于两个对应的邻接的逻辑电路单元之间；以及每个所述隔离晶体管配置为在所述两个对应的邻接的逻辑电路单元之间提供电隔离。
在实施例中，所述隔离晶体管包括PMOSFET隔离晶体管和NMOSFET隔离晶体管；所述PMOSFET隔离晶体管的栅极电连接至Vdd电压源；以及所述NMOSFET隔离晶体管的栅极电连接至Vss地。
在实施例中，每个所述隔离晶体管包括位于两个邻接的逻辑电路单元之间的对应边界处的对应栅极。
在实施例中，所述逻辑电路单元阵列和所述静态随机存取存储器单元阵列均包括NMOSFET和PMOSFET；所述逻辑电路单元阵列的所述PMOSFET的栅极包括第一功函数金属；所述静态随机存取存储器单元阵列的所述PMOSFET的栅极包括第二功函数金属；所述逻辑电路单元阵列的所述NMOSFET的栅极包括第三功函数金属；所述静态随机存取存储器单元阵列的所述NMOSFET的栅极包括第四功函数金属；以及所述第一功函数金属、所述第二功函数金属、所述第三功函数金属和所述第四功函数金属中的至少一个与所述第一功函数金属、所述第二功函数金属、所述第三功函数金属和所述第四功函数金属中的剩余部分不同。
在实施例中，所述第一功函数金属比所述第二功函数金属更厚。
在实施例中，所述第三功函数金属具有比所述第四功函数金属更大的铝含量。
本发明的另一方面涉及半导体器件。多个逻辑电路单元设置为在第一方向上彼此相邻。第一鳍线在第一方向上连续延伸跨越至少三个逻辑电路单元。在第一方向上彼此相邻地布置多个静态随机存取存储器(SRAM)单元。多个第二鳍线均延伸到不超过两个SRAM单元中。第二鳍线彼此未连接。第二鳍线是PMOS鳍线。第二鳍线均包括硅锗。
在实施例中，半导体器件还包括：在所述第一方向上连续延伸跨越至少三个静态随机存取存储器单元的第三鳍线，其中，所述第三鳍线包括硅但不包括锗。
在实施例中，每个所述静态随机存取存储器单元均包括上拉晶体管；以及每个所述第二鳍线均终止于所述上拉晶体管的漏极中。
在实施例中，半导体器件，还包括：多个P型金属氧化物半导体隔离晶体管和N型金属氧化物半导体隔离晶体管，每个所述P型金属氧化物半导体隔离晶体管和所述N型金属氧化物半导体隔离晶体管均包括位于两个对应的相邻设置的逻辑电路单元之间的边界上的栅极；其中：每个所述P型金属氧化物半导体隔离晶体管的栅极电连接至Vdd电压源；以及每个所述N型金属氧化物半导体隔离晶体管的栅极电连接至Vss地。
在实施例中，所述逻辑电路单元和所述静态随机存取存储器单元均包括N型金属氧化物半导体和P型金属氧化物半导体；所述逻辑电路单元的所述P型金属氧化物半导体的栅极包括第一功函数金属；所述静态随机存取存储器单元的所述P型金属氧化物半导体的栅极包括第二功函数金属；所述逻辑电路单元的所述N型金属氧化物半导体的栅极包括第三功函数金属；
所述静态随机存取存储器单元的所述N型金属氧化物半导体的栅极包括第四功函数金属；所述第一功函数金属比所述第二功函数金属更厚；以及所述第三功函数金属具有比所述第四功函数金属更大的铝含量。
本发明的另一方面涉及一种方法。在逻辑电路单元阵列中形成一个或多个连续的第一鳍线，该逻辑电路单元阵列包括在第一方向上彼此邻接的多个逻辑电路单元。一个或多个连续的第一鳍线形成为使得它们均在第一方向上延伸跨越至少三个邻接的逻辑电路单元。在静态随机存取存储器(SRAM)单元阵列中形成不连续的第二鳍线，该静态随机存取存储器(SRAM)单元阵列包括在第一方向上彼此邻接的多个SRAM单元。不连续的第二鳍线均延伸到不超过两个邻接的SRAM单元中。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。例如，通过实现位线导体和字线导体的不同厚度，可以实现导体的不同电阻。然而，还可以使用改变金属导体的电阻的其他技术。

Claims (10)

1.一种集成电路(IC)芯片，包括：
逻辑电路单元阵列，包括在第一方向上彼此邻接的多个逻辑电路单元，其中，所述逻辑电路单元阵列包括一个或多个连续的第一鳍线，每个连续的第一鳍线在所述第一方向上延伸跨越至少三个邻接的逻辑电路单元；以及
静态随机存取存储器(SRAM)单元阵列，包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述静态随机存取存储器单元阵列包括不连续的第二鳍线。
2.根据权利要求1所述的集成电路芯片，其中，每个不连续的第二鳍线在所述第一方向上延伸跨越不超过两个邻接的所述静态随机存取存储器单元。
3.根据权利要求1所述的集成电路芯片，其中，所述不连续的第二鳍线至少包括：
第一区段，部分地延伸到第一静态随机存取存储器单元和与所述第一静态随机存取存储器单元邻接的第二静态随机存取存储器单元中；
第二区段，部分地延伸到所述第二静态随机存取存储器单元和与所述第二静态随机存取存储器单元邻接的第三静态随机存取存储器单元中；以及
第三区段，部分地延伸到所述第三静态随机存取存储器单元和与所述第三静态随机存取存储器单元邻接的第四静态随机存取存储器单元中；
并且其中：
所述第一区段在所述第一方向上通过第一间隙与所述第三区段分离；
所述第二区段在第二方向上通过第二间隙与所述第一区段或所述第三区段分离，所述第二方向不同于所述第一方向；以及
所述第一间隙延伸跨越所述第二静态随机存取存储器单元和所述第三静态随机存取存储器单元之间的边界。
4.根据权利要求1所述的集成电路芯片，其中，
所述静态随机存取存储器单元阵列包括PMOSFET和NMOSFET；以及
所述不连续的第二鳍线是用于所述PMOSFET的鳍线。
5.根据权利要求4所述的集成电路芯片，其中，所述静态随机存取存储器单元阵列还包括用于所述NMOSFET的一个或多个连续的第三鳍线。
6.根据权利要求5所述的集成电路芯片，其中，每个连续的第三鳍线在所述第一方向上延伸跨越至少三个邻接的静态随机存取存储器单元。
7.根据权利要求5所述的集成电路芯片，其中，
所述不连续的第二鳍线均包括硅锗；以及
所述连续的第三鳍线均包括不含锗的半导体材料。
8.根据权利要求1所述的集成电路芯片，其中，
每个所述静态随机存取存储器单元均包括上拉晶体管；以及
每个所述不连续的第二鳍线均终止于所述上拉晶体管的漏极中。
9.一种半导体器件，包括：
多个逻辑电路单元，在第一方向上彼此相邻地设置；
第一鳍线，在所述第一方向上连续延伸跨越至少三个所述逻辑电路单元；
多个静态随机存取存储器(SRAM)单元，在所述第一方向上彼此相邻地设置；以及
多个第二鳍线，均延伸到不超过两个静态随机存取存储器单元中；
其中：
所述第二鳍线彼此未连接；
所述第二鳍线是P型金属氧化物半导体鳍线；以及
所述第二鳍线均包括硅锗。
10.一种形成集成电路芯片的方法，包括：
在逻辑电路单元阵列中形成一个或多个连续的第一鳍线，其中，所述逻辑电路单元阵列包括在第一方向上彼此邻接的多个逻辑电路单元，其中，形成一个或多个连续的第一鳍线，从而使得它们均在所述第一方向上延伸跨越至少三个邻接的所述逻辑电路单元；以及
在静态随机存取存储器(SRAM)单元阵列中形成不连续的第二鳍线，所述静态随机存取存储器单元阵列包括在所述第一方向上彼此邻接的多个静态随机存取存储器单元，其中，所述不连续的第二鳍线均延伸到不超过两个邻接的静态随机存取存储器单元中。
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