CN102955754A - 集成电路芯片和包括集成电路芯片的传输/接收系统 - Google Patents

Abstract

本发明公开了一种用于传输数据的系统，包括：多个数据线，所述多个数据线被配置成传输数据；以及传输芯片，所述传输芯片被配置成将数据输出到数据线，并且响应于要经由数据线传输的数据的数据模式和数据线的阵列信息来执行串扰防止操作以防止在数据线中发生串扰。

Description

集成电路芯片和包括集成电路芯片的传输/接收系统

相关申请的交叉引用

本申请要求2011年8月22日提交的申请号为10-2011-0083696的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及数据传输技术，更具体而言，涉及用于防止在数据传输期间发生串扰的技术。

背景技术

一般而言，在高速数据传输中，可能在传输数据/信号的过程中由于符号间干扰(ISI)、随机噪声等引起抖动。特别地，串扰会引起传输信号的抖动，从而影响数据传输。

图1是示出在传输数据的多个线LINE_0至LINE_3中发生串扰的图。

可以以从图最左边数据到图最右边数据的顺序将数据加载在各个线LINE_0至LINE_3上。

由于在相邻的两个数据线之间出现电容所以发生串扰。当相邻的三条线之中的分别与中心的线相邻的两条线上被加载了电平转变与中心的线上所加载的数据的电平转变相反的数据时，串扰特征会变得更加严重。在这种情况下，数据模式称作为2干扰源-1受干扰对象(2-aggressor-1-victim)模式。

图1的附图标记“101”、“102”、“103”、“104”和“105”说明所述模式。参见模式“101”，第二线LINE_1的数据从逻辑低电平“L”转变为逻辑高电平“H”，但第一线LINE_0和第三线LINE_2的数据全部从逻辑高电平“H”转变为逻辑低电平“L”。因此，由于串扰，可能难以进行第二线LINE_1的数据转变。同样地，如模式“102”、“103”和“105”所示，由于中心的线的数据转变与分别相近于中心线LINE_1或LINE_2的线LINE_0和LINE_2或LINE_1和LINE_3的数据转变相反，所以可能难以进行中心的线LINE_1或LINE_2的数据转变。

在模式“104”的情况下，第二线LINE_1的数据和第三数据线LINE_2的数据可能存在转变困难，因为与第二线LINE_1相邻的数据线LINE_0和LINE_2的数据转变以及与第三线LINE_2相邻的数据线LINE_1和LINE_3的数据转变分别在与第二数据线LINE_1和第三数据线LINE_2的数据转变相反的方向上进行。

图2说明用于防止传输数据的传输芯片中的串扰的现有方案。

参见图2，传输芯片200包括数据模式感测单元210、串扰防止单元220和数据输出电路230。

数据模式感测单元210感测传输芯片200所传输的数据D0至D7的模式并且判断是否在第一至第八数据线LINE_0至LINE_7中的任何数据线中发生串扰。例如，数据模式感测单元210感测相邻的数据线的数据是否具有与图1所示的模式“101”和“105”相同的转变。

串扰防止单元220基于数据模式感测单元210的感测结果，执行用于防止在要传输的数据中发生串扰的操作。可以通过(1)改变数据的延迟值、(2)改变数据的驱动力或(3)改变数据的逻辑值来防止串扰的发生。在(1)改变数据的延迟值的情况下，可以通过增加干扰源数据的延迟值或通过减小被干扰对象数据的延迟值来减少串扰的影响。可以(2)通过用强驱动力控制被干扰对象数据或通过用稍弱的驱动力控制干扰源数据来减小串扰的影响。可以(3)通过将其中所包含的数据反相来移除可以导致串扰的数据模式。

数据输出电路230将从串扰防止单元220所执行的串扰防止操作获得的数据输出到传输芯片200的外部。

简言之，根据现有的串扰防止方案，感测传输的数据的模式且基于感测结果执行串扰防止操作。

图3A和图3B示出第一至第八数据线LINE_0至LINE_7布置在传输芯片200与接收芯片300之间。图3A和图3B中所示的电容器指示存在于第一至第八数据线LINE_0至LINE_7之间的寄生电容分量。

参见图3A，传输芯片200的第一至第八数据引脚0至7的阵列与耦接到各个数据引脚的第一至第八数据线LINE_0至LINE_7的阵列匹配。即，数据引脚编号，例如，“0”与相应数据线LINE_0的位置排序“0”一致。因此，感测图2所示的数据模式并且基于感测结果执行串扰防止操作可以减小串扰的影响。

参见图3B，第一至第八数据引脚0至7的阵列不同于第一至第八数据线LINE_0至LINE_7的阵列。即，传输芯片200的数据引脚编号，例如，“0”与相应数据线LINE_1的位置排序“1”不一致。传输芯片200基于传输芯片200的相邻数据引脚执行串扰防止操作。由于第一至第八数据线LINE_0至LINE_7具有不同于传输芯片200的各个数据引脚编号的位置排序，所以可以不对图3B所示的数据线的阵列执行图2中所示的方案的串扰防止操作。例如，传输芯片200感测第三数据引脚2和第五数据引脚4的数据模式，并且对第四数据线LINE_3的数据执行串扰防止操作，所述第三数据引脚2和第五数据引脚4是与耦接于第四数据线LINE_3的第四数据引脚3相邻的数据引脚。然而，第四数据线LINE_3实际上与第二数据线LINE_1和第八数据线LINE_7相邻，于是基于引脚阵列的以上串扰防止操作对线阵列可能不起作用。即，由于传输芯片200的第一至第八数据引脚0至7的阵列不同于第一至第八数据线LINE_0至LINE_7的阵列，所以在图3B所示的第一至第八数据线LINE_0至LINE_7的阵列上不能正确地执行基于第一至第八数据引脚0至7的数据模式的串扰防止方案。

随着数据传输速率变得更高，数据的带宽即数据线的数目也增加。因此，诸如多层电路板的制造的半导体器件制造过程变得复杂。结果，如图3B所示，在传输芯片200之上的第一至第八数据引脚0至7的阵列在电路板上的位置排序上可能如预料的那样不同于第一至第八数据线LINE_0至LINE_7的阵列。

因此，需要在即使传输芯片200的第一至第八数据引脚0至7的阵列不同于各个与相应数据引脚耦接的第一至第八数据线LINE_0至LINE_7的阵列的情况下，仍可以正确地执行串扰防止操作。

发明内容

本发明的示例性实施例针对一种即使传输芯片的数据引脚的阵列不同于将各个数据引脚与接收芯片耦接的数据线的阵列仍可以防止串扰发生的技术。

根据本发明的一个示例性实施例，一种用于传输数据的系统包括：多个数据线，所述多个数据线被配置成传输数据；以及传输芯片，所述传输芯片被配置成将数据输出到数据线并且响应于要经由数据线传输的数据的数据模式和数据线的阵列信息来执行串扰防止操作以防止在数据线中发生串扰。

根据本发明的另一个实施例，一种用于经由多个数据线传输数据的集成电路芯片包括：多个驱动器，所述多个驱动器被配置成将数据输出到数据线；储存电路，所述储存电路被配置成储存数据线的阵列信息；模式感测电路，所述模式感测电路被配置成基于阵列信息来感测要经由数据线传输的数据的数据模式；以及串扰防止单元，所述串扰防止单元被配置成响应于模式感测电路的感测的数据模式来控制由驱动器输出的数据。

根据本发明的又一个实施例，一种电路板包括：基板；设置在基板之上的传输芯片；设置在基板之上的接收芯片；以及在基板之上设置于传输芯片与接收芯片的之间的多个数据线，其中所述传输芯片被配置成响应于要经由数据线传输的数据的数据模式和数据线的阵列信息来执行串扰防止操作以用于防止在数据线中发生串扰。

根据本发明的另一个实施例，一种用于经由多个数据线传输数据的方法包括以下步骤：响应于与数据线的阵列有关的阵列信息来感测取决于数据线的阵列的数据的数据模式；以及通过基于感测到的数据模式将数据加载到数据线上，来对数据执行串扰防止操作。

附图说明

图1是示出在传输数据的多个线LINE_0至LINE_3中发生串扰的示例性图。

图2是说明用于防止传输数据的传输芯片中的串扰的现有方案的框图。

图3A和图3B是说明排列在传输芯片200与接收芯片300之间的第一至第八数据线LINE_0至LINE_7的框图。

图4是说明根据本发明的一个示例性实施例的传输/接收系统的框图。

图5是说明图4所示的传输芯片410的框图。

图6是说明图5所示的模式感测电路520的框图。

图7是说明图5所示的串扰防止单元530的框图。

图8是说明根据本发明的一个示例性实施例的电路板的框图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本发明所列的实施例。确切地说，提供这些实施例是为了使本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相同的部分。

图4是说明根据本发明的一个示例性实施例的传输/接收系统的框图。

参见图4，传输/接收系统包括传输芯片410、接收芯片420以及多个数据线LINE_0至LINE_7。

传输芯片410将其输出数据经由第一至第八数据线LINE_0至LINE_7传输至接收芯片420。传输芯片410接收“阵列信息”。阵列信息是表示第一至第八数据线LINE_0至LINE_7如何排列在传输芯片410与接收芯片420之间的信息。即，阵列信息包括，例如，第一至第八数据线LINE_0至LINE_7中的每个数据线的位置排序。传输芯片410可以基于阵列信息判断哪些数据线被排列成与目标数据线阵列相邻，并且结果，考虑到加载到目标数据线的数据模式和与目标数据线相邻的数据线，传输芯片410可以执行串扰防止操作。例如，为了保护经由第四数据引脚3输出的数据免受串扰，传输芯片410可以基于阵列信息通过感测第二数据引脚1、第四数据引脚3以及第八数据引脚7的数据模式而不是感测第三数据引脚2、第四数据引脚3以及第五数据引脚4的数据模式来执行串扰防止操作。

换言之，传输芯片410可以利用阵列信息来准确地感测在外部的第一至第八数据传输线LINE_0至LINE_7之上引起串扰的数据模式。根据现有技术，如果在传输芯片410之上的数据引脚的阵列和与各个数据引脚耦接的数据线的阵列在位置排序上不同，则不能正确地执行传输芯片的串扰防止操作。然而，根据利用阵列信息的本发明的示例性实施例，如果传输芯片410上的数据引脚的阵列与数据线的阵列在位置排序上不同，则传输芯片410可以基于阵列信息而正确地感测阵列差别并且执行准确的串扰防止操作。

表1示出在第一至第八数据引脚0至7和第一至第八数据线LINE_0至LINE_7如图4所示排列时的阵列信息的实例。

表1

数据引脚编号	数据线中相应数据线的位置排序
		0	1
1	2
		2	0
3	3
		4	5
5	6
		6	7
7	4

参见表1，可以检测到：从第一至第八数据引脚0至7之中的数据引脚编号例如为“1”的数据引脚输出的数据经由第一至第八数据线LINE_0至LINE_7之中的位置排序为“2”的第二数据线LINE_1来传输。即，基于表1所示的阵列信息，可以判定：第四数据引脚3的数据经由与位置排序为“2”的第二数据线LINE_1和位置排序为“4”的第八数据线LINE_7相邻的位置排序为“3”的第四数据线LINE_3来传输。第二数据线LINE_1和第八数据线LINE_7用来传输第二数据引脚1和第八数据引脚7的数据。

如所示的，从传输芯片410的外部输入阵列信息。可以从与包括传输芯片410的系统或电路板耦接的另一个芯片——例如接收芯片420——来输入阵列信息，或可以由系统制造者将阵列信息输入到传输芯片410中。此外，可以由可以获得沉积在电路板或基板之上的数据线的阵列信息的系统组装者来将在阵列信息储存在传输芯片410中。无论何种方法，可以将与传输芯片410耦接的数据线的阵列信息输入到传输芯片410中。

图5是说明图4所示的传输芯片410的框图。

参见图5，传输芯片410包括储存电路510、模式感测电路520、串扰防止单元530以及数据输出单元540。

储存电路510是用于储存阵列信息的电路。储存电路510可以包括可储存数据的任何种类的电路，诸如锁存器电路、熔丝电路以及非易失性存储器件。

模式感测电路520基于储存在储存电路510中的阵列信息来感测要加载在第一至第八数据线LINE_0至LINE_7上的第一至第八数据D0至D7的数据模式。由于阵列信息包括表示排列在传输芯片410外部的第一至第八数据线LINE_0至LINE_7中的相应数据线的位置排序的信息，因此模式感测电路520可以基于阵列信息来感测第一至第八数据线LINE_0至LINE_7的实际数据模式。模式感测电路520的第一至第八模式感测结果RESULT_0至RESULT_7示出第一至第八数据D0至D7中的相应数据是否为被干扰对象。这只是说明本发明的概念，因而本发明不限于此，第一至第八模式感测结果RESULT_0至RESULT_7中的每个都可以由多个比特形成并且可以包括表示第一至第八数据D0至D7中的相应数据是否干扰源或被干扰对象的信息、或表示相应数据既不是干扰源也不是被干扰对象的信息。

串扰防止单元530响应于模式感测电路520的模式感测结果对从传输芯片410输出的第一至第八数据D0至D7执行串扰防止操作。如上所述，串扰防止操作包括(1)改变第一至第八数据D0至D7的延迟值的方法、(2)改变数据输出单元540的驱动力的方法、以及(3)改变第一至第八数据D0至D7的逻辑值的方法。下面，将以这样的情况为例进行描述，在该情况中，串扰防止单元530在第一至第八模式感测结果RESULT_0至RESULT_7被使能时，通过减小被干扰对象数据的延迟值来执行串扰防止操作。

数据输出单元540将从串扰防止单元530中所执行的串扰防止操作中获得的数据D0_CONTROLLED至D7_CONTROLLED输出到排列在传输芯片410的外部的多个数据线。数据输出单元540可以包括分别对应于第一至第八数据引脚0至7的第一至第八驱动器541至548。

图6是说明图5所示的模式感测电路520的框图。

参见图6，模式感测电路520包括数据匹配部件610和模式感测部件620。数据匹配部件610基于阵列信息使第一至第八数据线LINE_0至LINE_7之中的相邻数据线的数据匹配。模式感测部件620感测由数据匹配部件610匹配的数据的数据模式。

数据匹配部件610接收阵列信息和输出数据D0至D7，并且对要输出至目标数据线的数据和输出至第一至第八数据线LINE_0至LINE_7之中的与目标数据线相邻的两个相邻数据线的数据进行匹配。在匹配的数据DX_UP、DX以及DX_DN中，X为0与7之间的整数，数据DX_UP表示要经由设置在针对数据DX的目标数据线紧上方的数据线输出的数据，且数据DX_DN表示要经由设置在针对数据DX的目标数据线紧下方的数据线输出的数据。目标数据线可以指第一至第八数据线LINE_0至LINE_7中的一个。

下列表2示出在第一至第八数据线LINE_0至LINE_7如表1所示排列时数据匹配部件610的匹配的数据。

表2

参见表2，由于第六数据D5被传输到目标数据线LINE_5，因此数据D5_UP和D5_DN被传输到与目标数据线LINE_5相邻的相邻数据线LINE_4和LINE_6并且被匹配为数据D4和D6。此外，由于第四数据D3被传输到目标数据线LINE_3，所以数据D3_UP和D3_DN被传输到与目标数据线LINE_3相邻的相邻数据线LINE_1和LINE_7并且被匹配为D1和D7。

另外，数据D2_UP被固定为具有逻辑高“H”电平。这是因为，如图4所示，第三数据D2经由最上部的数据线LINE_2传输，且因而，在传输第三数据D2的第三数据线LINE_2之上不存在相邻的数据线。同样地，数据D5_DN被固定为具有逻辑高“H”电平，这是因为第七数据D6经由最下部所谓数据线LINE_6传输，且因而，在传输第七数据D6的第七数据线LINE_6之下不存在相邻的数据线。尽管出于说明的目的，参照附图描述了“最上部”、“最下部”等，但数据线的空间阵列不限于此。

模式感测部件620感测由数据匹配部件610匹配的数据的数据模式。模式感测部件620包括与数据的数目一样多的传感器621至628。第一传感器621接收与第一数据D0匹配的数据D0_UP、D0和D0_DN并且感测数据模式。第二传感器622接收与第二数据D1匹配的数据D1_UP、D1和D1_DN并且感测数据模式。同样地，第三至第八传感器623至628接收与相应数据匹配的数据并且感测数据模式。第一至第八传感器621至628在相应的第一至第八传感器621至628的第一至第八数据D0至D7为被干扰对象时，将输出信号RESULT_0至RESULT_7使能并且输出被使能的输出信号RESULT_0至RESULT_7。

下表3示出第一至第八传感器621至628将输出信号RESULT_0至RESULT_7使能的条件。这里，X表示0与7之间的整数。

表3

参见表3，在数据DX转变为具有与相邻数据DX_UP和DX_DN的电平相反的电平时，输出结果RESULT_X被使能。

图7是说明图5所示的串扰防止单元530的框图。

参见图7，串扰防止单元530包括分别对应于第一至第八数据D0至D7的多个延迟器710至780。

第一至第八延迟器710至780响应于模式感测电路520的模式感测结果RESULT_0至RESULT_7而分别延迟第一至第八数据D0至D7。在模式感测结果RESULT_0至RESULT_7被禁止时，第一至第八延迟器710至780将第一至第八数据D0至D7延迟与初值延迟值同样多的值。在模式感测结果RESULT_0至RESULT_7被使能时，第一至第八延迟器710至780将第一至第八数据D0至D7延迟小于初值延迟值的值。简言之，当模式感测结果RESULT_0至RESULT_7被使能时，相应的第一至第八延迟器710至780的延迟值减小。

如上所述，由于在相应的第一至第八数据D0至D7为被干扰对象数据时模式感测结果RESULT_0至RESULT_7被使能，因此第一至第八延迟器710至780将被干扰对象的数据延迟较少而将不是被干扰对象的其它数据延迟较多。归根结底，由于串扰而转变困难的被干扰对象的数据可以在其它数据诸如干扰源数据之前转变，并且可以经由第一至第八数据线LINE_0至LINE_7传输。

图8是说明根据本发明的一个示例性实施例的电路板的框图。

参见图8，电路板包括基板800、传输芯片410、接收芯片420以及多个数据线LINE_0至LINE_7。电路板还可以包括设置在基板800之上的第一至第三芯片810、820和830。

如上所述，传输芯片410判定第一至第八数据线LINE_0至LINE_7实际上是如何排列在基板800上，并且基于阵列信息来执行串扰防止操作。图8说明指示第一至第八数据线LINE_0至LINE_7中的每个在基板800上的位置排序的阵列信息是从基板800上的一个芯片830传输到传输芯片410的情况。

图8所示的电路板可以是诸如个人计算机(PC)的主板、图形卡、移动电话的电路板等应用中一种。此外，传输芯片410可以包括存储器并且接收芯片420可以包括存储控制器。

再次参见图4至图7来描述根据本发明的一个示例性实施例的用于在集成电路芯片中传输数据的方法。

根据本发明的一个示例性实施例，用于在集成电路芯片中传输数据的方法包括：基于阵列信息来感测要在多个数据线LINE_0至LINE_7之上形成的第一至第八数据D0至D7的数据模式，所述阵列信息是指示设置于传输芯片410外部的数据线LINE_0至LINE_7中的每个的位置排序的信息；基于所感测的数据模式对第一至第八数据D0至D7执行串扰防止操作；以及将从串扰防止操作获得的输出数据D0_CONTROLLED至D7_CONTROLLED输出到传输芯片410的外部。

如上所述，可以经由调整第一至第八数据D0至D7的延迟值的方法或控制数据输出单元540的驱动力的方法来执行串扰防止操作。

感测数据模式的过程可以包括：基于阵列信息来对要输出到第一至第八数据线LINE_0至LINE_7中的相邻数据线的数据进行匹配；以及感测匹配的数据的数据模式。

根据本发明的一个实施例，不是基于传输芯片之上的数据引脚的阵列来感测数据模式，而是基于传输芯片与接收芯片之间的数据线的阵列来感测数据模式，并且基于所感测的数据模式来执行串扰防止操作。因此，虽然传输芯片之上的数据引脚的阵列与数据传输线的阵列彼此不同，仍可以正确地执行串扰。

尽管已经参照具体的实施例描述了本发明，但是本领域技术人员清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

具体地，根据本发明，可以通过基于阵列信息在传输芯片中准确地感测设置在传输芯片外部的数据线中所形成的数据模式，来应对传输芯片之上的数据引脚的阵列与设置在传输芯片外部的数据线的阵列之间的差别。因此，本发明的技术可以应用于通过感测数据模式来执行串扰防止操作的不同的串扰防止方案中。

Claims (21)

1.一种用于传输数据的系统，包括：

多个数据线，所述多个数据线被配置成传输所述数据；以及

传输芯片，所述传输芯片被配置成将所述数据输出到所述数据线，并且响应于要经由所述数据线传输的所述数据的数据模式和所述数据线的阵列信息来执行串扰防止操作以防止在所述数据线中发生串扰。

2.如权利要求1所述的系统，其中，所述传输芯片包括：

储存电路，所述储存电路被配置成储存所述阵列信息；

模式感测电路，所述模式感测电路被配置成基于所述阵列信息来感测取决于所述数据线的阵列的数据的数据模式；以及

串扰防止单元，所述串扰防止单元被配置成响应于所述模式感测电路的感测的数据模式对要从所述传输芯片输出到所述数据线的数据执行串扰防止操作。

3.如权利要求2所述的系统，其中，所述模式感测电路包括：

数据匹配部件，所述数据匹配部件被配置成基于所述阵列信息来对要经由所述数据线中的相邻数据线传输的数据进行匹配；以及

模式感测部件，所述模式感测部件被配置成感测经所述数据匹配部件匹配的数据的数据模式。

4.如权利要求3所述的系统，其中，所述模式感测部件被配置成当匹配的数据中的一个被使能为第一电平并且匹配的数据中的其它数据被使能为不同于所述第一电平的第二电平时，将输出结果使能。

5.如权利要求3所述的系统，其中，所述传输芯片还包括：

多个驱动器，所述多个驱动器被配置成将所述数据输出到所述数据线。

6.如权利要求5所述的系统，其中，所述串扰防止单元调整所述驱动器在输出所述数据时的延迟值。

7.如权利要求5所述的系统，其中，所述串扰防止单元调整所述驱动器在输出所述数据时的驱动力。

8.一种用于经由多个数据线传输数据的集成电路芯片，包括：

多个驱动器，所述多个驱动器被配置成将所述数据输出到所述数据线；

储存电路，所述储存电路被配置成储存所述数据线的阵列信息；

模式感测电路，所述模式感测电路被配置成基于所述阵列信息来感测要经由所述数据线传输的数据的数据模式；以及

串扰防止单元，所述串扰防止单元被配置成响应于所述模式感测电路的感测的数据模式来控制由所述驱动器输出的数据。

9.如权利要求8所述的集成电路芯片，其中，从所述集成电路芯片的外部输入所述阵列信息。

10.如权利要求8所述的集成电路芯片，其中，所述模式感测电路包括：

数据匹配部件，所述数据匹配部件被配置成基于所述阵列信息来对要经由所述数据线中的相邻数据线传输的数据进行匹配；以及

模式感测部件，所述模式感测部件被配置成感测经所述数据匹配部件匹配的数据的数据模式。

11.如权利要求8所述的集成电路芯片，其中，所述串扰防止单元被配置成调整所述驱动器在输出所述数据时的延迟值。

12.如权利要求8所述的集成电路芯片，其中，所述串扰防止单元被配置成调整所述驱动器在输出所述数据时的驱动力。

13.一种电路板，包括：

基板；

传输芯片，所述传输芯片被设置在所述基板之上；

接收芯片，所述接收芯片被设置在所述基板之上；以及

多个数据线，所述多个数据线在所述基板之上被设置在所述传输芯片与所述接收芯片之间，

其中，所述传输芯片被配置成响应于要经由所述数据线传输的数据的数据模式和所述数据线的阵列信息来执行串扰防止操作以用于防止在所述数据线中发生串扰。

14.如权利要求13所述的电路板，其中，所述传输芯片包括：

储存电路，所述储存电路被配置成储存所述阵列信息；

模式感测电路，所述模式感测电路被配置成基于所述阵列信息来感测取决于所述数据线的阵列的数据的数据模式；以及

串扰防止单元，所述串扰防止单元被配置成响应于所述模式感测电路的感测的数据模式对要从所述传输芯片输出到所述数据线的数据执行串扰防止操作。

15.如权利要求14所述的电路板，其中，所述模式感测电路包括：

数据匹配部件，所述数据匹配部件被配置成基于所述阵列信息对要经由所述数据线中的相邻数据线传输的数据进行匹配；以及

模式感测部件，所述模式感测部件被配置成感测经所述数据匹配部件匹配的数据的数据模式。

16.如权利要求15所述的电路板，其中，所述传输芯片还包括：

多个驱动器，所述多个驱动器被配置成将所述数据输出到所述数据线。

17.一种用于经由多个数据线传输数据的方法，包括以下步骤：

响应于关于所述数据线的阵列的阵列信息来感测取决于所述数据线的阵列的数据的数据模式；以及

通过基于所述感测到的数据模式将所述数据加载到所述数据线上，来对所述数据执行串扰防止操作。

18.如权利要求17所述的方法，其中，执行所述串扰防止操作的步骤包括调整所述数据的加载时的延迟值。

19.如权利要求17所述的方法，其中，执行所述串扰防止操作的步骤包括调整所述数据的加载时的驱动力。

20.如权利要求17所述的方法，其中，感测所述数据模式的步骤包括以下步骤：

基于所述阵列信息来对要经由所述数据线中的相邻数据线传输的数据进行匹配；以及

感测匹配的数据的数据模式。

21.如权利要求17所述的方法，其中，所述数据分别经由与所述数据线相对应的多个数据引脚而被加载到所述数据线上，以及

所述阵列信息表示所述数据线的阵列与所述数据引脚的阵列之间的关系。

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