TWI525784B - 積體電路晶片及包括其之傳輸／接收系統 - Google Patents

積體電路晶片及包括其之傳輸／接收系統 Download PDF

Info

Publication number
TWI525784B
TWI525784B TW101110638A TW101110638A TWI525784B TW I525784 B TWI525784 B TW I525784B TW 101110638 A TW101110638 A TW 101110638A TW 101110638 A TW101110638 A TW 101110638A TW I525784 B TWI525784 B TW I525784B
Authority
TW
Taiwan
Prior art keywords
data
line
data lines
lines
pattern
Prior art date
Application number
TW101110638A
Other languages
English (en)
Other versions
TW201310599A (zh
Inventor
金龍珠
權大漢
崔海郎
張在旻
Original Assignee
海力士半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 海力士半導體股份有限公司 filed Critical 海力士半導體股份有限公司
Publication of TW201310599A publication Critical patent/TW201310599A/zh
Application granted granted Critical
Publication of TWI525784B publication Critical patent/TWI525784B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G06F13/4077—Precharging or discharging
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/32—Reducing cross-talk, e.g. by compensating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Description

積體電路晶片及包括其之傳輸/接收系統
本發明之例示性實施例係關於資料傳輸技術，且更特定言之係關於用於防止在資料傳輸期間發生的串擾之技術。
本申請案主張2011年8月22日申請之韓國專利申請案第10-2011-0083696號之優先權，該案係以全文引用方式併入本文中。
一般而言，在高速資料傳輸中，抖動可由符號間干擾(ISI)、隨機雜訊等在傳輸資料/信號中產生。特定言之，串擾可使傳輸信號之抖動影響資料傳輸。
圖1說明用於展示在複數個線LINE_0至LINE_3(資料係經由該等線傳輸)中發生之串擾的圖。
資料可以自圖之最左邊資料至圖之最右邊資料之次序載入於各別線LINE_0至LINE_3上。
串擾可歸因於出現在鄰近兩個資料線之間的電容而發生。在鄰近的三條線中之分別鄰近於一中心線之兩條線載入有具有與該中心線上所載入之資料之位準轉變相反的位準轉變之資料時，串擾特徵可變得較嚴重。在此情況下，將資料型樣稱為2攻擊者-1受害者(2-aggressor-1-victim)型樣。
圖1之數字參考「101」、「102」、「103」、「104」及「105」說明該型樣。參看型樣「101」，第二線LINE_1之資料自一邏輯低位準「L」轉變至一邏輯高位準「H」，但第一線LINE_0及第三線LINE_2之資料全部自一邏輯高位準「H」轉變至一邏輯低位準「L」。因此，歸因於串擾，可能難以進行第二線LINE_1之資料轉變。同樣地，由於中心線之資料轉變與分別鄰近於中心線LINE_1或LINE_2之線LINE_0及LINE_2或LINE_1及LINE_3之資料轉變相反(如型樣「102」、「103」及「105」中所展示)，故可能難以進行中心線LINE_1或LINE_2之資料轉變。
在型樣「104」之情況下，第二線1 LINE_1之資料及第三資料線LINE_2之資料可能具有轉變困難，此係因為鄰近於第二線LINE_1之資料線LINE_0及LINE_2之資料轉變及鄰近於第三線LINE_2之資料線LINE_1及LINE_3之資料轉變係分別在與第二資料線LINE_1及第三資料線LINE_2之資料轉變相反的方向上進行。
圖2說明用於防止一傳輸資料之傳輸晶片中之串擾的習知方案。
參看圖2，一傳輸晶片200包括一資料型樣感測單元210、一串擾防止單元220及一資料輸出電路230。
資料型樣感測單元210感測將由傳輸晶片200傳輸的資料D0至D7之型樣且決定串擾是否可能在第一至第八資料線LINE_0至LINE_7中之任何資料線中發生。舉例而言，資料型樣感測單元210感測鄰近資料線之資料是否具有與圖1中所展示之型樣「101」及「105」相同的轉變。
串擾防止單元220執行用於基於資料型樣感測單元210之感測結果防止串擾在將傳輸之資料中發生的操作。可藉由(1)改變一資料之一延遲值、(2)改變一資料之一驅動力或(3)改變一資料之一邏輯值來防止串擾之發生。在(1)改變一資料之延遲值的情況下，可藉由增加一攻擊者資料之延遲值或藉由減小一受害者資料之延遲值來減少串擾之影響。可(2)藉由用一強驅動力控制一受害者資料或藉由用一稍弱驅動力控制一攻擊者資料來減小串擾之影響。可能導致串擾之資料型樣可(3)藉由將其中所含之資料反相來移除。
資料輸出電路230將自由串擾防止單元220執行之串擾防止操作獲得之資料輸出至傳輸晶片200之外部。
簡而言之，根據習知串擾防止方案，感測所傳送資料之型樣且基於感測結果執行一串擾防止操作。
圖3A及圖3B說明排列在傳輸晶片200與接收晶片300之間的第一至第八資料線LINE_0至LINE_7。圖3A及圖3B中所說明之電容器指示存在於第一至第八資料線LINE_0至LINE_7之間的寄生電容器組件。
參看圖3A，傳輸晶片200之第一至第八資料接針0至7之陣列匹配耦接至該等各別資料接針的第一至第八資料線LINE_0至LINE_7之陣列。亦即，資料接針編號(例如，「0」)與相應資料線LINE_0之位置次序「0」一致。因此，感測圖2中所展示之資料型樣及基於感測結果執行一串擾防止操作可減小串擾之影響。
參看圖3B，第一至第八資料接針0至7之陣列不同於第一至第八資料線LINE_0至LINE_7之陣列。亦即，傳輸晶片200之資料接針編號(例如，「0」)與相應資料線LINE_1之位置次序「1」不一致。傳輸晶片200基於傳輸晶片200之鄰近資料接針執行一串擾防止操作。由於第一至第八資料線LINE_0至LINE_7具有不同於傳輸晶片200之各別資料接針編號之位置次序，故可不對圖3B中所展示的資料線之陣列執行圖2中所展示的方案之串擾防止操作。舉例而言，傳輸晶片200感測第三資料接針2及第五資料接針4(該等資料接針為耦接至第四資料線LINE_3之第四資料接針3的鄰近資料接針)之資料型樣，且為第四資料線LINE_3之資料執行串擾防止操作。然而，第四資料線LINE_3實際上鄰近於第二資料線LINE_1及第八資料線LINE_7，且基於接針陣列之以上串擾防止操作對線陣列可能不起作用。亦即，由於傳輸晶片200之第一至第八資料接針0至7之陣列不同於第一至第八資料線LINE_0至LINE_7之陣列，故對圖3B中所展示的第一及第八資料線LINE_0至LINE_7之陣列不能適當地執行基於第一至第八資料接針0至7之資料型樣的串擾防止方案。
隨著資料傳輸速率變高，資料之頻寬(其為資料線之數目)亦增加。因此，半導體裝置製造過程(諸如多層電路板之製造)為複雜的。結果，如圖3B中所展示，可能需要傳輸晶片200上的第一至第八資料接針0至7之陣列在電路板上之位置次序上不同於第一至第八資料線LINE_0至LINE_7之陣列。
因此，需要正確地執行串擾防止操作，即使傳輸晶片200之第一至第八資料接針0至7之陣列不同於各自耦接至一相應資料接針之第一至第八資料線LINE_0至LINE_7之陣列。
本發明之例示性實施例係關於即使一傳輸晶片之資料接針的陣列不同於將各別資料接針耦接至一接收晶片之資料線的陣列但仍可防止串擾發生之技術。
根據本發明之一例示性實施例，一種用於傳輸資料之系統包括：複數個資料線，其經組態以傳輸資料；及一傳輸晶片，其經組態以將資料輸出至該等資料線且回應於將經由該等資料線傳輸之資料之一資料型樣及該等資料線之陣列資訊而執行一串擾防止操作以防止串擾在該等資料線中發生。
根據本發明之另一實施例，一種用於經由複數個資料線傳輸資料之積體電路晶片包括：複數個驅動器，其經組態以將資料輸出至該等資料線；一儲存電路，其經組態以儲存該等資料線之陣列資訊；一型樣感測電路，其經組態以基於該陣列資訊來感測將經由該等資料線傳輸之資料之一資料型樣；及一串擾防止單元，其經組態以回應於該型樣感測電路之該感測到之資料型樣來控制由該等驅動器輸出的資料。
根據本發明之又一實施例，一種電路板包括：一基板；一傳輸晶片，其安置於該基板上；一接收晶片，其安置於該基板上；及複數個資料線，其安置於該基板上的該傳輸晶片至該接收晶片之間，其中該傳輸晶片經組態以回應於將經由該等資料線傳輸之資料之一資料型樣及該等資料線之陣列資訊而執行用於防止串擾在該等資料線中發生的串擾防止操作。
根據本發明之再一實施例，一種用於經由複數個資料線傳輸資料之方法包括：回應於關於該等資料線之一陣列之陣列資訊而感測取決於該等資料線之該陣列的資料之一資料型樣；及藉由基於該感測到之資料型樣將資料載入於該等資料線上來對資料執行一串擾防止操作。
下文中將參看隨附圖式較詳細地描述本發明之例示性實施例。然而，本發明可以許多不同形式體現且不應被解釋為限於本文中所陳述之實施例。實情為，提供此等實施例以使得本發明將澈底且完整，且將向熟習此項技術者充分傳達本發明之範疇。在本發明中，相同參考數字在本發明之多個圖及實施例中指代相同部分。
圖4為說明根據本發明之一例示性實施例之傳輸/接收系統的方塊圖。
參看圖4，該傳輸/接收系統包括一傳輸晶片410、一接收晶片420及複數個資料線LINE_0至LINE_7。
傳輸晶片410經由第一至第八資料線LINE_0至LINE_7將其輸出資料傳輸至接收晶片420。傳輸晶片410接收「陣列資訊」。陣列資訊為表示第一至第八資料線LINE_0至LINE_7如何排列在傳輸晶片410與接收晶片420之間的資訊。亦即，陣列資訊包括(例如)第一至第八資料線LINE_0至LINE_7中之每一資料線之一位置次序。傳輸晶片410可基於陣列資訊決定哪些資料線鄰近於一目標資料線排列，且結果，傳輸晶片410可考慮到載入至該目標資料線及鄰近於該目標資料線之資料線上之資料型樣而執行一串擾防止操作。舉例而言，為了保護經由第四資料接針3輸出之資料免受串擾，傳輸晶片410可藉由基於陣列資訊來感測第二資料接針1、第四資料接針3及第八資料接針7之資料型樣而不是感測第三資料接針2、第四資料接針3及第五資料接針4之資料型樣來執行一串擾防止操作。
換言之，傳輸晶片410可藉由使用陣列資訊準確地感測對外部第一至第八資料傳輸線LINE_0至LINE_7造成串擾之資料型樣。根據習知技術，若傳輸晶片410上之資料接針之陣列及耦接各別資料接針之資料線之陣列在位置次序上不同，則可能不能適當地執行一傳輸晶片之串擾防止操作。然而，根據使用陣列資訊的本發明之例示性實施例，若傳輸晶片410上之資料接針之陣列及資料線之陣列在位置次序上不同，則傳輸晶片410可基於陣列資訊而正確地感測陣列差別且執行一準確之串擾防止操作。
表1展示當第一至第八資料接針0至7及第一至第八資料線LINE_0至LINE_7如圖4中所展示地排列時的陣列資訊之實例。
參看表1，可偵測到：自第一至第八資料接針0至7之具有例如「1」之資料接針編號之一資料接針輸出的資訊係經由在第一至第八資料線LINE_0至LINE_7中的具有位置次序「2」之第二資料線LINE_1傳輸。亦即，基於表1中所展示之陣列資訊，可判定：第四資料接針3之資料係經由鄰近於具有位置次序「2」及「4」之第二資料線LINE_1及第八資料線LINE_7的具有位置次序「3」之第四資料線LINE_3傳輸。第二資料線LINE_1及第八資料線LINE 7用來傳輸第二資料接針1及第八資料接針7之資料。
如所展示，陣列資訊係自傳輸晶片410之外部輸入。陣列資訊可自耦接至含有傳輸晶片410之系統或板之另一晶片(例如，接收晶片420)輸入，或陣列資訊可由系統製造者輸入至傳輸晶片410中。又，陣列資訊可由可獲得安置於電路板或基板上之資料線之陣列資訊的系統組裝者儲存於傳輸晶片410中。無論該方法如何，均可將耦接至傳輸晶片410之資料線之陣列資訊輸入至傳輸晶片410中。
圖5為說明圖4中所展示之傳輸晶片410的方塊圖。
參看圖5，傳輸晶片410包括一儲存電路510、一型樣感測電路520、一串擾防止單元530及一資料輸出單元540。
儲存電路510為用於儲存陣列資訊之電路。儲存電路510可包括可儲存資料的任何種類之電路，諸如鎖存器電路、熔絲電路及非揮發性記憶體裝置。
型樣感測電路520基於儲存於儲存電路510中之陣列資訊而感測將載入至第一至第八資料線LINE_0至LINE_7上之第一至第八資料D0至D7之資料型樣。由於陣列資訊包括表示排列在傳輸晶片410外部的第一至第八資料線LINE_0至LINE_7中之一相應資料線之一位置次序的資訊，故型樣感測電路520可基於陣列資訊而感測第一至第八資料線LINE_0至LINE_7之實際資料型樣。型樣感測電路520之第一至第八型樣感測結果RESULT_0至RESULT_7展示第一至第八資料D0至D7中之相應資料是否為一受害者。此僅說明本發明之概念，且因此，本發明不限於此，且第一至第八型樣感測結果RESULT_0至RESULT_7中之每一者可由多個位元形成且可包括指示第一至第八資料D0至D7中之相應資料係為一攻擊者抑或一受害者或該相應資料既非攻擊者亦非受害者的資訊。
串擾防止單元530回應於型樣感測電路520之型樣感測結果為將自傳輸晶片410輸出的第一至第八資料D0至D7執行一串擾防止操作。如上所述，該串擾防止操作包括(1)一種改變第一至第八資料D0至D7之延遲值之方法、(2)一種改變資料輸出單元540之驅動力之方法及(3)一種改變第一至第八資料D0至D7之邏輯值之方法。在下文中，將以下情形描述為一實例：串擾防止單元530藉由在第一至第八型樣感測結果RESULT_0至RESULT_7經啟用時減小一受害者資料之延遲值來執行一串擾防止操作。
資料輸出單元540將自於串擾防止單元530中執行之串擾防止操作獲得之資料D0_CONTROLLED至D7_CONTROLLED輸出至排列在傳輸晶片410之外部的複數個資料線。資料輸出單元540可包括分別對應於第一至第八資料接針0至7之第一至第八驅動器541至548。
圖6為說明圖5中所展示之型樣感測電路520的方塊圖。
參看圖6，型樣感測電路520包括一資料匹配元件610及一型樣感測元件620。資料匹配元件610基於陣列資訊而匹配第一至第八資料線LINE_0至LINE_7中之鄰近資料線之資料。型樣感測元件620感測由資料匹配元件610匹配之資料的資料型樣。
資料匹配元件610接收陣列資訊及輸出資料D0至D7且匹配將輸出至第一至第八資料線LINE_0至LINE_7中之一目標資料線及鄰近該目標資料線之兩個鄰近資料線的資料。在經匹配資料DX_UP、DX及DX_DN中(X為在0與7之間的整數)，資料DX_UP指示資料DX之將經由安置於一目標資料線正上方之資料線輸出的資料，且資料DX_DN指示資料DX之將經由安置於該目標資料線正下方之資料線輸出的資料。目標資料線可指示第一至第八資料線LINE_0至LINE_7中之一者。
下表2展示當第一至第八資料線LINE_0至LINE_7如表1中所展示地排列時的資料匹配元件610之經匹配資料。
參看表2，由於第六資料D5係傳輸至目標資料線LINE_5，故資料D5_UP及D5_DN係傳輸至鄰近於目標資料線LINE_5之鄰近資料線LINE_4及LINE_6且匹配為資料D4及D6。又，由於第四資料D3係傳送至目標資料線LINE_3，故資料D3_UP及D3_DN係傳輸至鄰近於目標資料線LINE_3之鄰近資料線LINE_1及LINE_7且匹配為D1及D。
與此同時，資料D2_UP固定為具有一邏輯高「H」位準。此係因為(如圖4中所展示)第三資料D2係經由最上部資料線LINE_2傳送，且因此，第三資料線LINE_2上不存在鄰近資料線(第三資料D2係經由其傳送)。同樣地，資料D5_DN固定為具有一邏輯高「H」位準，此係因為第七資料D6係經由最下部資料線LINE_6傳送，且因此，在第七資料線LINE_6下不存在鄰近資料線(第七資料D6係經由其傳送)。儘管參看諸圖描述「最上部」、「最下部」及其類似者以用於說明性目的，但資料線之空間陣列不限於此。
型樣感測元件620感測由資料匹配元件610匹配之資料的資料型樣。型樣感測元件620包括與資料之數目一樣多的感測器621至628。第一感測器621接收對於第一資料D0而言匹配之資料D0_UP、D0及D0_DN且感測資料型樣。第二感測器622接收對於第二資料D1而言匹配之資料D1_UP、D1及D1_DN且感測資料型樣。同樣地，第三至第八感測器623至628接收對於相應資料而言匹配之資料且感測資料型樣。當對應於輸出信號之第一至第八資料D0至D7為受害者時，第一至第八感測器621至628啟用輸出信號RESULT_0至RESULT_7且輸出經啟用輸出信號RESULT_0至RESULT_7。
下表3展示第一至第八感測器621至628之用以啟用輸出信號RESULT_0至RESULT_7之條件。在此，X指示在0與7之間的整數。
參看表3，當資料DX轉變至具有與鄰近資料DX_UP及DX_DN之位準相反的位準時，啟用輸出結果RESULT_X。
圖7為說明圖5中所展示之串擾防止單元530的方塊圖。
參看圖7，該串擾防止單元530包括分別對應於第一至第八資料D0至D7的複數個延遲器710至780。
第一至第八延遲器710至780回應於型樣感測電路520之型樣感測結果RESULT_0至RESULT_7而分別延遲第一至第八資料D0至D7。當停用型樣感測結果RESULT_0至RESULT_7時，第一至第八延遲器710至780使第一至第八資料D0至D7延遲多達一初值延遲值。當啟用型樣感測結果RESULT_0至RESULT_7時，第一至第八延遲器710至780使第一至第八資料D0至D7延遲一小於該初值延遲值之值。簡而言之，當啟用型樣感測結果RESULT_0至RESULT_7時，相應第一至第八延遲器710至780之延遲值減小。
如上所述，由於型樣感測結果RESULT_0至RESULT_7係在相應第一至第八資料D0至D7為受害者資料時啟用，故第一至第八延遲器710至780使受害者資料延遲較少且使並非受害者資料之其他資料延遲較多。歸根結底，歸因於串擾而轉變有困難之受害者資料可在其他資料(諸如攻擊者資料)之前轉變，且可經由第一至第八資料線LINE_0至LINE_7傳送。
圖8為說明根據本發明之一例示性實施例之電路板的方塊圖。
參看圖8，該電路板包括一基板800、一傳輸晶片410、一接收晶片420及複數個資料線LINE_0至LINE_7。該電路板亦可包括安置於基板800上之第一至第三晶片810、820及830。
如上所述，傳輸晶片410決定第一至第八資料線LINE_0至LINE_7實際上如何排列在基板800上，且基於陣列資訊而執行一串擾防止操作。圖8說明如下情況：指示第一至第八資料線LINE_0至LINE_7中之每一者在基板800上之位置次序的陣列資訊係在基板800上自一個晶片830傳送至傳輸晶片410。
圖8中所說明之電路板可為諸如個人電腦(PC)之主板、圖形卡、行動電話之電路板及其類似者之應用中之一者。又，傳輸晶片410可包括一記憶體且接收晶片420可包括一記憶體控制器。
回頭參看圖4至圖7，描述一種根據本發明之一例示性實施例的用於在一積體電路晶片中傳輸資料之方法。
根據本發明之一例示性實施例的該用於在一積體電路晶片中傳輸資料之方法包括：基於陣列資訊而感測將在複數個資料線LINE_0至LINE_7上形成的第一至第八資料D0至D7之一資料型樣，該陣列資訊為指示安置於一傳輸晶片410外的資料線LINE_0至LINE_7中之每一者之位置次序的資訊；基於該所感測之資料型樣為第一至第八資料D0至D7執行一串擾防止操作；及將自該串擾防止操作獲得之輸出資料D0_CONTROLLED至D7_CONTROLLED輸出至傳輸晶片410之外部。
如上所述，串擾防止操作可經由一種調整第一至第八資料D0至D7之延遲值之方法或一種控制資料輸出單元540之驅動力之方法來執行。
感測資料型樣之過程可包括：基於陣列資訊而匹配將輸出至第一至第八資料線LINE_0至LINE_7中之鄰近資料線的資料；及感測該等經匹配資料之資料型樣。
根據本發明之一實施例，一資料型樣並非基於一傳輸晶片上之資料接針之陣列而感測，而是基於該傳輸晶片與一接收晶片之間的資料線之陣列而感測，且基於該所感測之資料型樣而執行一串擾防止操作。因此，雖然傳輸晶片上之資料接針之陣列及資料傳輸線之陣列彼此不同，但串擾可適當地執行。
儘管已相對於特定實施例描述了本發明，但熟習此項技術者將易於瞭解，在不脫離如在以下申請專利範圍中所界定的本發明之精神及範疇的情況下，可做出各種改變及修改。
詳言之，根據本發明，傳輸晶片上之資料接針之陣列與安置於該傳輸晶片之外的資料線之陣列之間的差別可藉由基於陣列資訊而在傳輸晶片中準確地感測形成於安置於傳輸晶片之外之資料線中的資料型樣來解決。因此，本發明之技術可適用於藉由感測資料型樣來執行串擾防止操作之多種多樣的串擾防止方案。
0．．．資料接針
1．．．資料接針
2．．．資料接針
3．．．資料接針
4．．．資料接針
5．．．資料接針
6．．．資料接針
7．．．資料接針
101．．．型樣
102．．．型樣
103．．．型樣
104．．．型樣
105．．．型樣
200．．．傳輸晶片
210．．．資料型樣感測單元
220．．．串擾防止單元
230．．．資料輸出電路
300．．．接收晶片
410．．．傳輸晶片
420．．．接收晶片
510．．．儲存電路
520．．．型樣感測電路
530．．．串擾防止單元
540．．．資料輸出單元
541．．．驅動器
542．．．驅動器
543．．．驅動器
544．．．驅動器
545．．．驅動器
546．．．驅動器
547．．．驅動器
548．．．驅動器
610．．．資料匹配元件
620．．．型樣感測元件
621．．．感測器
622．．．感測器
623．．．感測器
624．．．感測器
625．．．感測器
626．．．感測器
627．．．感測器
628．．．感測器
710．．．延遲器
720．．．延遲器
730．．．延遲器
740．．．延遲器
750．．．延遲器
760．．．延遲器
770．．．延遲器
780．．．延遲器
800．．．基板
810．．．第一晶片
820．．．第二晶片
830．．．第三晶片
D0．．．資料
D0_CONTROLLED．．．資料
D0．．．匹配資料
D0_DN．．．匹配資料
D0_UP．．．匹配資料
D1．．．資料
D1．．．匹配資料
D1_CONTROLLED．．．資料
D1_DN．．．匹配資料
D1_UP．．．匹配資料
D2．．．資料
D2．．．匹配資料
D2_CONTROLLED．．．資料
D2_DN．．．匹配資料
D2_UP．．．匹配資料
D3．．．資料
D3．．．匹配資料
D3_CONTROLLED．．．資料
D3_DN．．．匹配資料
D3_UP．．．匹配資料
D4．．．資料
D4．．．匹配資料
D4_CONTROLLED．．．資料
D4_DN．．．匹配資料
D4_UP．．．匹配資料
D5．．．資料
D5．．．匹配資料
D5_CONTROLLED．．．資料
D5_DN．．．匹配資料
D5_UP．．．匹配資料
D6．．．資料
D6．．．匹配資料
D6_CONTROLLED．．．資料
D6_DN．．．匹配資料
D6_UP．．．匹配資料
D7．．．資料
D7．．．匹配資料
D7_CONTROLLED．．．資料
D7_DN．．．匹配資料
D7_UP．．．匹配資料
LINE_0．．．資料線
LINE_1．．．資料線
LINE_2．．．資料線
LINE_3．．．資料線
LINE_4．．．資料線
LINE_5．．．資料線
LINE_6．．．資料線
LINE_7．．．資料線
RESULT_0．．．型樣感測結果/輸出信號
RESULT_1．．．型樣感測結果/輸出信號
RESULT_2．．．型樣感測結果/輸出信號
RESULT_3．．．型樣感測結果/輸出信號
RESULT_4．．．型樣感測結果/輸出信號
RESULT_5．．．型樣感測結果/輸出信號
RESULT_6．．．型樣感測結果/輸出信號
RESULT_7．．．型樣感測結果/輸出信號
圖1為展示在複數個線LINE_0至LINE_3(資料係經由該等線傳輸)中發生之串擾的例示性圖。
圖2為說明用於防止一傳輸資料之傳輸晶片中之串擾的習知方案的方塊圖。
圖3A及圖3B為說明排列在傳輸晶片200與接收晶片300之間的第一至第八資料線LINE_0至LINE_7的方塊圖。
圖4為說明根據本發明之一例示性實施例之傳輸/接收系統的方塊圖。
圖5為說明圖4中所展示之傳輸晶片410的方塊圖。
圖6為說明圖5中所展示之型樣感測電路520的方塊圖。
圖7為說明圖5中所展示之串擾防止單元530的方塊圖。
圖8為說明根據本發明之一例示性實施例之電路板的方塊圖。
0．．．資料接針
1．．．資料接針
2．．．資料接針
3．．．資料接針
4．．．資料接針
5．．．資料接針
6．．．資料接針
7．．．資料接針
410．．．傳輸晶片
420．．．接收晶片
LINE_0．．．資料線
LINE_1．．．資料線
LINE_2．．．資料線
LINE_3．．．資料線
LINE_4．．．資料線
LINE_5．．．資料線
LINE_6．．．資料線
LINE_7．．．資料線

Claims (21)

  1. 一種用於傳輸資料之系統，其包含：複數個資料線，其經組態以傳輸該等資料；及一傳輸晶片，其經組態以將該等資料輸出至該等資料線且回應於將經由該等資料線傳輸之該等資料之一資料型樣及該等資料線之陣列資訊而執行一串擾防止操作以防止串擾在該等資料線中發生。
  2. 如請求項1之系統，其中該傳輸晶片包含：一儲存電路，其經組態以儲存該陣列資訊；一型樣感測電路，其經組態以基於該陣列資訊而感測取決於該等資料線之一陣列的該等資料之該資料型樣；及一串擾防止單元，其經組態以回應於該型樣感測電路之該所感測之資料型樣而對將自該傳輸晶片輸出至該等資料線的資料執行該串擾防止操作。
  3. 如請求項2之系統，其中該型樣感測電路包含：一資料匹配元件，其經組態以基於該陣列資訊而匹配將經由該等資料線中之鄰近資料線傳輸的資料；及一型樣感測元件，其經組態以感測由該資料匹配元件匹配之該等資料之一資料型樣。
  4. 如請求項3之系統，其中該型樣感測元件經組態以在該等經匹配資料中之一者經啟用至一第一位準且該等經匹配資料之其他資料經啟用至不同於該第一位準之一第二位準時啟用一輸出結果。
  5. 如請求項3之系統，其中該傳輸晶片進一步包含：複數個驅動器，其經組態以將該等資料輸出至該等資料線。
  6. 如請求項5之系統，其中該串擾防止單元在輸出該等資料時調整該等驅動器之一延遲值。
  7. 如請求項5之系統，其中該串擾防止單元在輸出該等資料時調整該等驅動器之一驅動力。
  8. 一種用於經由複數個資料線傳輸資料之積體電路晶片，其包含：複數個驅動器，其經組態以將該等資料輸出至該等資料線；一儲存電路，其經組態以儲存該等資料線之陣列資訊；一型樣感測電路，其經組態以基於該陣列資訊而感測將經由該等資料線傳輸之該等資料之一資料型樣；及一串擾防止單元，其經組態以回應於該型樣感測電路之該感測到之資料型樣而控制由該等驅動器輸出的該等資料。
  9. 如請求項8之積體電路晶片，其中該陣列資訊係自該積體電路晶片之一外部輸入。
  10. 如請求項8之積體電路晶片，其中該型樣感測電路包含：一資料匹配元件，其經組態以基於該陣列資訊而匹配將經由該等資料線中之鄰近資料線傳輸的資料；及一型樣感測元件，其經組態以感測由該資料匹配元件匹配之該等資料之一資料型樣。
  11. 如請求項8之積體電路晶片，其中該串擾防止單元經組態以在輸出該等資料時調整該等驅動器之一延遲值。
  12. 如請求項8之積體電路晶片，其中該串擾防止單元經組態以在輸出該等資料時調整該等驅動器之一驅動力。
  13. 一種電路板，其包含：一基板；一傳輸晶片，其安置於該基板上；一接收晶片，其安置於該基板上；及複數個資料線，其安置於該基板上的該傳輸晶片至該接收晶片之間，其中該傳輸晶片經組態以回應於將經由該等資料線傳輸之資料之一資料型樣及該等資料線之陣列資訊而執行用於防止串擾在該等資料線中發生的一串擾防止操作。
  14. 如請求項13之電路板，其中該傳輸晶片包含：一儲存電路，其經組態以儲存該陣列資訊；一型樣感測電路，其經組態以基於該陣列資訊而感測取決於該等資料線之一陣列的該等資料之該資料型樣；及一串擾防止單元，其經組態以回應於該型樣感測電路之該感測到之資料型樣對將自該傳輸晶片輸出至該等資料線的資料執行該串擾防止操作。
  15. 如請求項14之電路板，其中該型樣感測電路包含：一資料匹配元件，其經組態以基於該陣列資訊而匹配將經由該等資料線中之鄰近資料線傳輸的資料；及一型樣感測元件，其經組態以感測由該資料匹配元件匹配之該等資料之一資料型樣。
  16. 如請求項15之電路板，其中該傳輸晶片進一步包含：複數個驅動器，其經組態以將該等資料輸出至該等資料線。
  17. 一種用於經由複數個資料線傳輸資料之方法，其包含：回應於關於該等資料線之一陣列之陣列資訊而感測取決於該等資料線之該陣列的該等資料之一資料型樣；及藉由基於該感測到之資料型樣將該等資料載入於該等資料線上來對該等資料執行一串擾防止操作。
  18. 如請求項17之方法，其中該串擾防止操作之該執行包括調整該等資料之該載入中之一延遲值。
  19. 如請求項17之方法，其中該串擾防止操作之該執行包括調整該等資料之該載入中之一驅動力。
  20. 如請求項17之方法，其中該資料型樣之該感測包含：基於該陣列資訊而匹配將經由該等資料線中之鄰近資料線傳輸的資料；及感測該等經匹配資料之該資料型樣。
  21. 如請求項17之方法，其中該等資料係分別經由對應於該等資料線的複數個資料接針而載入於該等資料線上，其中，該陣列資訊表示該等資料線之該陣列與該等資料接針之一陣列之間的一關係。
TW101110638A 2011-08-22 2012-03-27 積體電路晶片及包括其之傳輸／接收系統 TWI525784B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110083696A KR101835637B1 (ko) 2011-08-22 2011-08-22 집적회로 칩 및 이를 포함하는 송/수신 시스템

Publications (2)

Publication Number Publication Date
TW201310599A TW201310599A (zh) 2013-03-01
TWI525784B true TWI525784B (zh) 2016-03-11

Family

ID=47743724

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101110638A TWI525784B (zh) 2011-08-22 2012-03-27 積體電路晶片及包括其之傳輸／接收系統

Country Status (5)

Country Link
US (1) US8633762B2 (zh)
JP (1) JP6053371B2 (zh)
KR (1) KR101835637B1 (zh)
CN (1) CN102955754B (zh)
TW (1) TWI525784B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890564B2 (en) * 2012-03-22 2014-11-18 Lsi Corporation System and method for decreasing signal integrity noise by using varying drive strengths based on likelihood of signals becoming victims
US9369308B2 (en) * 2013-11-07 2016-06-14 International Business Machines Corporation Signal transmission reducing coupling caused delay variation
US9972941B2 (en) 2014-01-29 2018-05-15 Hewlett Packard Enterprise Development Lp Memory module connector
KR20180000199A (ko) * 2016-06-22 2018-01-02 에스케이하이닉스 주식회사 크로스 토크를 보상할 수 있는 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템
US10056390B1 (en) * 2017-04-20 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM having discontinuous PMOS fin lines
TWI739463B (zh) * 2020-06-05 2021-09-11 安沛科技股份有限公司 電腦周邊裝置的控制裝置及其控制方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0680477B2 (ja) * 1985-02-06 1994-10-12 キヤノン株式会社 液晶表示パネル及び駆動方法
JPH1097551A (ja) * 1996-09-19 1998-04-14 Toshiba Corp 伝送線路解析波形歪対策処理装置
JP2002094489A (ja) * 2000-09-18 2002-03-29 Hitachi Ltd データ伝送回路
US7471670B1 (en) 2004-01-20 2008-12-30 Marvell International Ltd. Method and apparatus for reducing echo and crosstalk in a communication system
US7694202B2 (en) * 2004-01-28 2010-04-06 Micron Technology, Inc. Providing memory test patterns for DLL calibration
US7521968B2 (en) 2005-02-11 2009-04-21 International Business Machines Corporation Slew rate control for driver circuit
US7830166B2 (en) * 2005-06-29 2010-11-09 Intel Corporation Pulse shift modulation for reducing cross-talk of single ended I/O interconnects
KR100646990B1 (ko) * 2005-09-12 2006-11-23 엘지전자 주식회사 발광 소자 및 이를 구동하는 방법
JP4736954B2 (ja) * 2006-05-29 2011-07-27 セイコーエプソン株式会社 単位回路、電気光学装置、及び電子機器
US7382151B1 (en) * 2006-12-15 2008-06-03 International Business Machines Corporation Method for reducing cross-talk induced source synchronous bus clock jitter
US7899653B2 (en) * 2007-10-30 2011-03-01 Micron Technology, Inc. Matrix modeling of parallel data structures to facilitate data encoding and/or jittery signal generation
KR101243822B1 (ko) * 2008-05-27 2013-03-18 엘지디스플레이 주식회사 액정 표시 장치
JP5386583B2 (ja) 2008-07-02 2014-01-15 ラムバス・インコーポレーテッド 容量結合クロストークの相殺
JP2010122355A (ja) * 2008-11-18 2010-06-03 Canon Inc 表示装置及びカメラ
JP5412992B2 (ja) * 2009-06-26 2014-02-12 富士通セミコンダクター株式会社 集積回路装置及びデータ伝送システム
US8078926B2 (en) * 2009-09-14 2011-12-13 Lsi Corporation Test pin gating for dynamic optimization

Also Published As

Publication number Publication date
US8633762B2 (en) 2014-01-21
JP6053371B2 (ja) 2016-12-27
KR20130021278A (ko) 2013-03-05
KR101835637B1 (ko) 2018-04-20
TW201310599A (zh) 2013-03-01
JP2013046415A (ja) 2013-03-04
CN102955754A (zh) 2013-03-06
US20130051491A1 (en) 2013-02-28
CN102955754B (zh) 2016-12-21

Similar Documents

Publication Publication Date Title
TWI525784B (zh) 積體電路晶片及包括其之傳輸／接收系統
CN108133724B (zh) Zq校准方法和执行该方法的存储器器件
CN105304141B (zh) 包括共用校准参考电阻器的存储器的系统及其校准方法
US9397661B2 (en) On-die termination circuit and on-die termination method
KR101443463B1 (ko) 다이 위치 보상
US9036435B2 (en) Semiconductor apparatus, method for delaying signal thereof, stacked semiconductor memory apparatus, and method for generating signal thereof
US9355696B1 (en) Calibration in a control device receiving from a source synchronous interface
WO2008130878A2 (en) Techniques for improved timing control of memory devices
TWI565235B (zh) 電阻校正方法及其校正系統
US10282167B2 (en) Buffer, semiconductor apparatus and semiconductor system using the same
CN110570797A (zh) 显示设备及其接口连接操作
US7843213B1 (en) Signal termination scheme for high speed memory modules
CN111199762A (zh) 用于独立地调谐裸片上终结阻抗和输出驱动阻抗的方法和设备，以及相关的半导体装置和系统
US8598905B2 (en) System and package including plural chips and controller
CN105932994B (zh) 终端电路以及包括其的接口电路和系统
CN107209735A (zh) 用于以最小封装复杂度支持不同外部存储器类型的共用管芯
JP5541373B2 (ja) メモリコントローラ、及び情報処理装置
US10714163B2 (en) Methods for mitigating transistor aging to improve timing margins for memory interface signals
US20170060801A1 (en) Semiconductor system and controlling method thereof
US20150155861A1 (en) Semiconductor device and semiconductor system including the same
EP4177898A2 (en) Apparatuses and methods for impedance control (zq) calibration
JP7220065B2 (ja) データ送受信装置、これを含む半導体パッケージ、及びデータ送受信方法
CN113541734A (zh) 包括发送器和接收器的半导体系统
JP2008251984A (ja) プリント配線基板および製造方法
CN116129952A (zh) 存储器模块和包括存储器模块的存储器系统及其操作方法