TWI565235B

TWI565235B - 電阻校正方法及其校正系統

Info

Publication number: TWI565235B
Application number: TW104138040A
Authority: TW
Inventors: 李建錫; 莊曜誠
Original assignee: 聯詠科技股份有限公司
Priority date: 2015-09-14
Filing date: 2015-11-18
Publication date: 2017-01-01
Also published as: TW201711382A; US20170077927A1; CN106533383A; US9608632B1

Description

電阻校正方法及其校正系統

本發明係指一種電阻校正方法及其校正系統，尤指一種可減少外接參考電阻及虛接墊（dummy pad）的使用之電阻校正方法及校正系統。

晶片上終端匹配（On-Die Termination，ODT）是一種在傳輸線上進行阻抗匹配之技術，其應用的對象為位於半導體晶片內部的終端電阻，而不是位於印刷電路板（Printed Circuit Board，PCB）上的電阻。為使傳輸線上的訊號衰減降到最低，傳輸線上每一位置的阻抗大小應一致。若傳輸線上任何位置由於部分因素而造成阻抗不一致的情形時（例如開路（open circuit）、阻抗不連續、不同材質），訊號經過阻抗改變的位置會遭受到反射而產生衰減或震盪等現象。為了避免阻抗不匹配的情形，傳輸線端點上需設置阻抗相當的終端電阻，此即所謂的終端匹配（Termination）。隨著電阻連接於傳輸線的方式不同，終端匹配亦可採用不同方式來進行。常見的終端匹配方法包括並聯終端匹配（Parallel Termination）及串聯終端匹配（Series Termination）。

有別於主機板上所需的終端電阻匹配，位於半導體晶片內部的終端匹配稱為晶片上終端匹配。為了在資料匯流排（data bus）上達到較佳的訊號完整性及較高的操作速度，用於晶片上終端匹配的電阻值必須是準確的。習知晶片上終端匹配校正方法是透過外接參考電阻來實現，此外接參考電阻需透過一虛接墊（dummy pad）連接至晶片，耦接於此虛接墊上的電阻即可透過外接電阻來進行校正，虛接墊上的電阻設定可再複製到晶片之其它接腳（pin）上，以在所有接腳上實現晶片上終端匹配之校正。

然而，根據習知晶片上終端匹配校正方法，印刷電路板上每一晶片皆需要外接參考電阻以及相對應的虛接墊。有鑑於此，實有必要提供另一種電阻校正方法，以減少外接參考電阻的使用並降低晶片之接腳數量，進而節省印刷電路板之成本及面積。

因此，本發明之主要目的即在於提供一種電阻校正方法及校正系統，其可根據一第二模組中一校正單元之電阻值，來校正一第一模組中的電阻，以減少外接電阻及相對應虛接墊（dummy pad）的使用。

本發明揭露一種電阻校正方法，用於一第一模組之一第一電阻。該電阻校正方法包含有在一第二模組之一校正單元上執行一電阻校正，其中，該第一模組係透過耦接於該第一電阻之一接墊（pad）連接於該第二模組，且該校正單元係耦接於該接墊；在該電阻校正被執行之後，取得該校正單元之一電阻值；以及根據該校正單元之該電阻值，校正該第一電阻之一電阻值。

本發明另揭露一種電阻校正方法，用於一第一模組之複數個第一電阻。該電阻校正方法包含有在一第二模組之複數個校正單元上執行一電阻校正，其中，該第一模組係透過複數個接墊連接於該第二模組，其中每一接墊耦接於該複數個第一電阻中至少一第一電阻，且該複數個校正單元中每一校正單元係耦接於該複數個接墊當中一者；在該電阻校正被執行之後，取得該複數個校正單元之電阻值；以及根據該複數個校正單元中相對應之一校正單元之該電阻值，校正該複數個第一電阻中每一第一電阻之一電阻值。

本發明另揭露一種校正系統，包含有一第一模組及一第二模組。該第一模組包含有欲校正的一第一電阻及一校正電路。該第一電阻耦接於一接墊，該校正電路耦接於該第一電阻。該第二模組包含有一校正單元，該校正單元耦接於該接墊，其中，該校正單元係由一外接電阻來進行校正，以取得一電阻值。該校正電路係根據該校正單元之該電阻值來校正該第一電阻之一電阻值。

根據本發明之實施例，在印刷電路板（Printed Circuit Board，PCB）上之一校正系統中，一第一模組（如第一晶片）中的電阻可根據一第二模組（如第二晶片）之校正結果來進行校正。因此，第一模組之晶片上終端匹配（On-Die Termination，ODT）校正可在不使用外接電阻及相對應虛接墊（dummy pad）的情況下來實現。更明確來說，第二模組之一校正單元可用來校正第一模組中的電阻。詳細來說，校正單元中的電阻可由一外接參考電阻來進行校正，校正單元中的電阻經由校正之後可獲得準確的電阻值。因此，校正單元中電阻之準確阻值可用來校正第一模組中的電阻。

以動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）控制系統為例，請參考第1圖，第1圖為本發明實施例一動態隨機存取記憶體控制系統10之示意圖。如第1圖所示，動態隨機存取記憶體控制系統10可為本發明之一校正系統，其包含有一動態隨機存取記憶體模組100（即第二模組）及一控制器120（即第一模組）。控制器120可用來控制動態隨機存取記憶體模組100中的資料儲存。詳細來說，動態隨機存取記憶體模組100包含有複數個資料接腳（pin），其分別耦接於控制器120之複數個控制接腳。動態隨機存取記憶體模組100之每一資料接腳可透過一接墊（pad）耦接於控制器120之一控制接腳。一資料接腳與一控制接腳之間的連線繪示於第2圖。

如第2圖所示，動態隨機存取記憶體模組100包含有一ZQ校正電路102、一電阻104及一校正單元106。校正單元106包含有電阻Rtt1及Rtt2。ZQ校正電路102可藉由外接電阻104作為參考電阻，對校正單元106中的電阻Rtt1及Rtt2進行校正，其中，電阻104之電阻值為240歐姆，可用於動態隨機存取記憶體模組100中，用來進行ZQ校正。控制器120包含有一上拉電阻R_pu、一下拉電阻R_pd及一校正電路122。校正電路122可根據校正單元106中電阻Rtt1及Rtt2之電阻值，校正電阻R_pu及R_pd之電阻值。動態隨機存取記憶體模組100及控制器120之間設置有一接墊140，作為動態隨機存取記憶體模組100與控制器120相連的媒介。

習知動態隨機存取記憶體控制系統10之晶片上終端匹配是在動態隨機存取記憶體模組100之每一資料接腳上執行。在此情況下，校正單元106中對應於每一資料接腳之電阻皆應具有正確的電阻值。因資料接腳係透過接墊耦接於控制器120之控制接腳，控制接腳上的電阻校正可藉由動態隨機存取記憶體模組100中相對應資料接腳上的正確電阻值來實現，其中，資料接腳上的電阻可視為參考電阻，用來提供相對應控制接腳之校正所需參考電阻值。因此，控制器120之電阻校正不需使用外接參考電阻及相對應之虛接墊，可節省印刷電路板之成本及面積。

為了根據校正單元106中電阻Rtt1及Rtt2之電阻值來校正上拉電阻R_pu或下拉電阻R_pd之電阻值，校正電路122可決定一特定電壓值，此特定電壓值係對應於上拉電阻R_pu或下拉電阻R_pd之一目標電阻值。以上拉電阻R_pu為例，校正電路122可決定對應於上拉電阻R_pu之目標電阻值之一特定電壓值，再將上拉電阻R_pu之電阻值逐漸調整至目標電阻值。在此情況下，接墊上一輸出電壓之電壓值會隨著上拉電阻R_pu之電阻值而變化，此接墊係連接於上拉電阻R_pu與參考電阻Rtt1及Rtt2之間。接著，校正電路122可偵測接墊之輸出電壓，以判斷上拉電阻R_pu之電阻值。更明確來說，當輸出電壓之電壓值達到特定電壓值時，校正電路122可判斷上拉電阻R_pu之電阻值達到目標電阻值。

請參考第3圖，第3圖為校正電路122之實施及運作方式之示意圖。如第3圖所示，校正電路122包含有一比較器302及一電壓選擇裝置304。上拉電阻R_pu連接於接墊與一電源供應端之間，此電源供應端係用來供應一電壓，其電壓值為VDDIO。為校正上拉電阻R_pu，可先斷開下拉電阻R_pd。電壓選擇裝置304可根據上拉電阻R_pu之目標電阻值，選擇輸出位於VDDIO及零電位之間的一特定電壓。接著，比較器302可比較接墊的輸出電壓之電壓值VOH與電壓選擇裝置304所產生之特定電壓值。因此，當比較器302之輸出值改變時，代表上拉電阻R_pu之電阻值達到目標電阻值。假設上拉電阻R_pu之電阻值為R _pu且參考電阻Rtt1及Rtt2之電阻值為R _tt，接墊之電壓值VOH可透過以下方式來計算：

舉例來說，若上拉電阻R_pu之目標電阻值等於R _tt時，即可取得電壓選擇裝置304所輸出之特定電壓值，亦即，在上式中R _pu=R _tt之情況下，可得到VOH=2／3×VDDIO。因此，電壓選擇裝置304可輸出一電壓值等於2／3×VDDIO，以校正上拉電阻R_pu使其電阻值為準確的R _tt。

值得注意的是，校正電路122之比較器302及電壓選擇裝置304亦可依照相同方式對下拉電阻R_pd進行校正。詳細來說，請參考第4圖，第4圖為校正電路122之另一種實施及運作方式之示意圖。如第4圖所示，為校正下拉電阻R_pd，可先斷開上拉電阻R_pu。比較器302可比較接墊的輸出電壓之電壓值VOL與電壓選擇裝置304所產生之特定電壓值。因此，當比較器302之輸出值改變時，代表下拉電阻R_pd之電阻值達到目標電阻值。假設下拉電阻R_pd之電阻值為R _pd且參考電阻Rtt1及Rtt2之電阻值為R _tt，接墊之電壓值VOL可透過以下方式計算：

舉例來說，若下拉電阻R_pd之目標電阻值等於R _tt時，即可取得電壓選擇裝置304所輸出之特定電壓值，亦即，在上式中R _pd=R _tt之情況下，可得到VOL=1／3×VDDIO。因此，電壓選擇裝置304可輸出一電壓值等於1／3×VDDIO，以校正下拉電阻R_pd使其電阻值為準確的R _tt。

值得注意的是，本發明提供了一種電阻校正方法及校正系統，其可執行電阻校正，以減少外接電阻及相對應虛接墊的使用。本領域具通常知識者當可據以進行修飾或變化，而不限於此。舉例來說，上述實施例說明控制器之電阻校正係以動態隨機存取記憶體模組中的電阻作為參考電阻。在另一實施例中，電阻校正亦可由控制器中的電阻作為參考電阻，對動態隨機存取記憶體模組中的電阻來執行。除此之外，上述校正方法亦可應用於其它相異於動態隨機存取記憶體系統之電路系統。舉例來說，第一模組可以是晶片之輸出驅動裝置，而第二模組可以是該輸出驅動裝置之負載。在此情況下，本發明之校正方法可根據負載之參考電阻值來對輸出驅動裝置上的輸出電阻進行校正。

進一步而言，在動態隨機存取記憶體控制系統10中，動態隨機存取記憶體模組100與控制器120之間具有多個相連的接腳。上述第2圖至第4圖所述之校正方法可用於控制器120上所有控制接腳。每一控制接腳之電阻校正可同時進行，或依特定順序進行。對任一控制接腳而言，電阻校正可週期性地被執行，使得上拉電阻R_pu及下拉電阻R_pd之電阻值可隨著溫度變化或其它環境因素而進行調整。根據本發明之電阻校正方法，若動態隨機存取記憶體模組100中電阻Rtt1及Rtt2具有準確的電阻值，控制器120中的上拉電阻R_pu及下拉電阻R_pd亦具有準確的電阻值。

上述關於動態隨機存取記憶體控制系統10之電阻校正運作方式可歸納為一電阻校正流程50，如第5圖所示。電阻校正流程50可用來校正一第一模組中的第一電阻，其包含以下步驟：

步驟500：開始。

步驟502：在一第二模組之一校正單元上執行電阻校正，其中，第一模組係透過耦接於第一電阻之一接墊連接於第二模組，且校正單元係耦接於此接墊。

步驟504：在電阻校正被執行之後，取得校正單元之一電阻值。

步驟506：根據校正單元之電阻值，校正第一電阻之一電阻值。

步驟508：結束。

電阻校正流程50之詳細運作方式及變化可參考前述，於此不贅述。

在習知技術中，印刷電路板上每一晶片之晶片上終端匹配校正皆需要使用一外接參考電阻以及相對應虛接墊。相較之下，本發明之電阻校正方法及校正系統可根據第二模組中一校正單元之電阻值，對第一模組之電阻值進行校正，使得第一模組不需使用外接電阻以及相對應虛接墊。如此一來，可減少第一模組之晶片接腳數量，進而降低印刷電路板之成本及面積。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧動態隨機存取記憶體控制系統
100‧‧‧動態隨機存取記憶體模組
102‧‧‧ZQ校正電路
104‧‧‧電阻
106‧‧‧校正單元
120‧‧‧控制器
122‧‧‧校正電路
Rtt1、Rtt2‧‧‧電阻
R_pu‧‧‧上拉電阻
R_pd‧‧‧下拉電阻
140‧‧‧接墊
302‧‧‧比較器
304‧‧‧電壓選擇裝置
VOH、VOL‧‧‧電壓值
50‧‧‧電阻校正流程
500～508‧‧‧步驟

第1圖為本發明實施例一動態隨機存取記憶體控制系統之示意圖。第2圖為動態隨機存取記憶體模組之資料接腳與控制器之控制接腳之間連線之示意圖。第3圖為校正電路之實施及運作方式之示意圖。第4圖為校正電路之另一種實施及運作方式之示意圖。第5圖為本發明實施例一電阻校正流程之示意圖。

50‧‧‧電阻校正流程

500~508‧‧‧步驟

Claims

一種電阻校正方法，用於一第一模組之一第一電阻，該電阻校正方法包含有：在一第二模組之一校正單元上執行一電阻校正，其中，該第一模組係透過耦接於該第一電阻之一接墊（pad）連接於該第二模組，且該校正單元係耦接於該接墊；在該電阻校正被執行之後，取得該校正單元之一電阻值；以及根據該校正單元之該電阻值，校正該第一電阻之一電阻值。
如請求項1所述之電阻校正方法，其中根據該校正單元之該電阻值，校正該第一電阻之該電阻值之步驟包含有：決定一特定電壓值，該特定電壓值係對應於該第一電阻之一目標電阻值；調整該第一電阻之該電阻值，其中，來自於該接墊的一輸出電壓之一電壓值隨著該第一電阻之該電阻值而變化；以及當該輸出電壓之該電壓值達到該特定電壓值時，判斷該第一電阻之該電阻值達到該目標電阻值。
如請求項2所述之電阻校正方法，其中當該輸出電壓之該電壓值達到該特定電壓值時，判斷該第一電阻之該電阻值達到該目標電阻值之步驟包含有：透過一比較器來比較該輸出電壓之該電壓值與該特定電壓值；以及當該比較器之一輸出值改變時，判斷該第一電阻之該電阻值達到該目標電阻值。
如請求項1所述之電阻校正方法，其中該第一電阻為該接墊之一上拉電阻（pull-up resistor）或一下拉電阻（pull-down resistor）。
如請求項1所述之電阻校正方法，其中根據該校正單元之該電阻值，校正該第一電阻之該電阻值之步驟係週期性地被執行。
如請求項1所述之電阻校正方法，其中該第二模組係一動態隨機存取記憶體（Dynamic Random Access Memory，DRAM），且該第一模組係該動態隨機存取記憶體之一控制器。
如請求項1所述之電阻校正方法，其中該第一模組係一晶片之一輸出驅動裝置，且該第二模組係該輸出驅動裝置之一負載。
如請求項1所述之電阻校正方法，其中該校正單元包含有至少一第二電阻，用來提供用於校正該第一電阻之該電阻值的至少一參考電阻值。
一種電阻校正方法，用於一第一模組之複數個第一電阻，該電阻校正方法包含有：在一第二模組之複數個校正單元上執行一電阻校正，其中，該第一模組係透過複數個接墊（pad）連接於該第二模組，其中每一接墊耦接於該複數個第一電阻中至少一第一電阻，且該複數個校正單元中每一校正單元係耦接於該複數個接墊當中一者；在該電阻校正被執行之後，取得該複數個校正單元之電阻值；以及根據該複數個校正單元中相對應之一校正單元之該電阻值，校正該複數個第一電阻中每一第一電阻之一電阻值。
如請求項9所述之電阻校正方法，其中根據該複數個校正單元中相對應之該校正單元之該電阻值，校正該複數個第一電阻中每一第一電阻之該電阻值之步驟包含有：決定一特定電壓值，該特定電壓值係對應於該複數個第一電阻中一第一電阻之一目標電阻值；調整該第一電阻之該電阻值，其中，來自於該複數個接墊中耦接於該第一電阻之一接墊的一輸出電壓之一電壓值隨著該第一電阻之該電阻值而變化；以及當該輸出電壓之該電壓值達到該特定電壓值時，判斷該第一電阻之該電阻值達到該目標電阻值。
如請求項10所述之電阻校正方法，其中當該輸出電壓之該電壓值達到該特定電壓值時，判斷該第一電阻之該電阻值達到該目標電阻值之步驟包含有：透過一比較器來比較該輸出電壓之該電壓值與該特定電壓值；以及當該比較器之一輸出值改變時，判斷該第一電阻之該電阻值達到該目標電阻值。
如請求項9所述之電阻校正方法，其中該第一電阻為該複數個接墊中耦接於該第一電阻之一接墊的一上拉電阻（pull-up resistor）或一下拉電阻（pull-down resistor）。
如請求項9所述之電阻校正方法，其中根據該複數個校正單元中相對應之該校正單元之該電阻值，校正該複數個第一電阻中每一第一電阻之該電阻值之步驟係週期性地被執行。
如請求項9所述之電阻校正方法，其中該第二模組係一動態隨機存取記憶體（Dynamic Random Access Memory，DRAM），且該第一模組係該動態隨機存取記憶體之一控制器。
如請求項9所述之電阻校正方法，其中該第一模組係一晶片之一輸出驅動裝置，且該第二模組係該輸出驅動裝置之一負載。
如請求項9所述之電阻校正方法，其中該複數個校正單元中每一校正單元包含有至少一第二電阻，用來提供用於校正該第一電阻之該電阻值的至少一參考電阻值。
一種校正系統，包含有：一第一模組，包含有：欲校正的一第一電阻，耦接於一接墊（pad）；以及一校正電路，耦接於該第一電阻；以及一第二模組，包含有：一校正單元，耦接於該接墊，其中，該校正單元係由一外接電阻來進行校正，以取得一電阻值；其中，該校正電路係根據該校正單元之該電阻值來校正該第一電阻之一電阻值。