CN106533383A - 电阻校正方法及其校正系统 - Google Patents

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莊曜诚
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Abstract

本发明公开了一种电阻校正方法及其校正系统，所述电阻校正方法用于一第一模块的一第一电阻，其包括在一第二模块的一校正单元上执行一电阻校正，其中，所述第一模块通过耦接于所述第一电阻的一接垫连接于所述第二模块，且所述校正单元耦接于所述接垫；在所述电阻校正被执行以后，取得所述校正单元的电阻值；以及根据所述校正单元的电阻值，校正所述第一电阻的电阻值。

Description

电阻校正方法及其校正系统
技术领域
本发明涉及一种电阻校正方法及其校正系统，尤其涉及一种可减少外接参考电阻及虚垫(dummy pad)的使用的电阻校正方法及校正系统。
背景技术
芯片内部匹配终结(On-Die Termination，ODT)是一种在传输线上进行阻抗匹配的技术，其应用的对象为位于半导体芯片内部的终端电阻，而不是位于印刷电路板(Printed Circuit Board，PCB)上的电阻。为使传输线上的信号衰减降到最低，传输线上每一位置的阻抗大小应一致。若传输线上任何位置由于部分因素而造成阻抗不一致的情形时(例如开路(open circuit)、阻抗不连续、不同材质)，信号经过阻抗改变的位置会遭受到反射而产生衰减或震荡等现象。为了避免阻抗不匹配的情形，传输线端点上需设置阻抗相当的终端电阻，此即所谓的匹配终结(Termination)。随着电阻连接于传输线的方式不同，匹配终结也可采用不同方式来进行。常见的匹配终结方法包括并联匹配(ParallelTermination)及串联匹配(Series Termination)。
有别于主板上所需的匹配终结，位于半导体芯片内部的匹配终结称为芯片内部匹配终结。为了在数据总线(data bus)上达到较佳的信号完整性及较高的操作速度，用于芯片内部匹配终结的电阻值必须是准确的。现有芯片内部匹配终结校正方法是通过外接参考电阻来实现，此外接参考电阻需通过一虚垫(dummy pad)连接至芯片，耦接于此虚垫上的电阻即可通过外接电阻来进行校正，虚垫上的电阻设定可再复制到芯片的其它接脚(pin)上，以在所有接脚上实现芯片内部匹配终结的校正。
然而，根据现有芯片内部匹配终结校正方法，印刷电路板上每一芯片都需要外接参考电阻以及相对应的虚垫。鉴于此，有必要提供另一种电阻校正方法，以减少外接参考电阻的使用并降低芯片的接脚数量，进而节省印刷电路板的成本及面积。
发明内容
因此，本发明的主要目的即在于提供一种电阻校正方法及校正系统，其可根据一第二模块中一校正单元的电阻值，来校正一第一模块中的电阻，以减少外接电阻及相对应虚垫(dummy pad)的使用。
本发明公开一种电阻校正方法，用于一第一模块的一第一电阻。所述电阻校正方法包括在一第二模块的一校正单元上执行一电阻校正，其中，所述第一模块通过耦接于所述第一电阻的一接垫(pad)连接于所述第二模块，且所述校正单元耦接于所述接垫；在所述电阻校正被执行以后，取得所述校正单元的电阻值；以及根据所述校正单元的电阻值，校正所述第一电阻的电阻值。
本发明还公开一种电阻校正方法，用于一第一模块的多个第一电阻。所述电阻校正方法包括在一第二模块的多个校正单元上执行一电阻校正，其中，所述第一模块通过多个接垫连接于所述第二模块，其中每一接垫耦接于所述多个第一电阻中至少一第一电阻，且所述多个校正单元中每一校正单元耦接于所述多个接垫当中一者；在所述电阻校正被执行以后，取得所述多个校正单元的电阻值；以及根据所述多个校正单元中相对应的一校正单元的电阻值，校正所述多个第一电阻中每一第一电阻的电阻值。
本发明还公开一种校正系统，包括一第一模块及一第二模块。所述第一模块包括欲校正的一第一电阻及一校正电路。所述第一电阻耦接于一接垫，所述校正电路耦接于所述第一电阻。所述第二模块包括一校正单元，所述校正单元耦接于所述接垫，其中，所述校正单元是由一外接电阻来进行校正，以取得一电阻值。所述校正电路根据所述校正单元的电阻值来校正所述第一电阻的电阻值。
附图说明
图1为本发明实施例一动态随机存取存储器控制系统的示意图。
图2为动态随机存取存储器模块的数据接脚与控制器的控制接脚之间连结的示意图。
图3为校正电路的实施及运作方式的示意图。
图4为校正电路的另一种实施及运作方式的示意图。
图5为本发明实施例一电阻校正流程的示意图。
其中，附图标记说明如下：
10 动态随机存取存储器控制系统
100 动态随机存取存储器模块
102 ZQ校正电路
104 电阻
106 校正单元
120 控制器
122 校正电路
Rtt1、Rtt2 电阻
R_pu 上拉电阻
R_pd 下拉电阻
140 接垫
302 比较器
304 电压选择装置
VOH、VOL 电压值
50 电阻校正流程
500～508 步骤
具体实施方式
根据本发明的实施例，在印刷电路板(Printed Circuit Board，PCB)上的一校正系统中，一第一模块(如第一芯片)中的电阻可根据一第二模块(如第二芯片)的校正结果来进行校正。因此，第一模块的芯片内部匹配终结(On-Die Termination，ODT)校正可在不使用外接电阻及相对应虚垫(dummy pad)的情况下来实现。更明确来说，第二模块的一校正单元可用来校正第一模块中的电阻。详细来说，校正单元中的电阻可由一外接参考电阻来进行校正，校正单元中的电阻通过校正以后可获得准确的电阻值。因此，校正单元中电阻的准确阻值可用来校正第一模块中的电阻。
以动态随机存取存储器(Dynamic Random Access Memory，DRAM)控制系统为例，请参考图1，图1为本发明实施例一动态随机存取存储器控制系统10的示意图。如图1所示，动态随机存取存储器控制系统10可为本发明的一校正系统，其包括一动态随机存取存储器模块100(即第二模块)及一控制器120(即第一模块)。控制器120可用来控制动态随机存取存储器模块100中的数据存储。详细来说，动态随机存取存储器模块100包括多个数据接脚(pin)，其分别耦接于控制器120的多个控制接脚。动态随机存取存储器模块100的每一数据接脚可通过一接垫(pad)耦接于控制器120的一控制接脚。图2绘出了一数据接脚与一控制接脚之间的连结。
如图2所示，动态随机存取存储器模块100包括一ZQ校正电路102、一电阻104及一校正单元106。校正单元106包括电阻Rtt1及Rtt2。ZQ校正电路102可通过外接电阻104作为参考电阻，对校正单元106中的电阻Rtt1及Rtt2进行校正，其中，电阻104的电阻值为240欧姆，可用于动态随机存取存储器模块100中，用来进行ZQ校正。控制器120包括一上拉电阻R_pu、一下拉电阻R_pd及一校正电路122。校正电路122可根据校正单元106中电阻Rtt1及Rtt2的电阻值，校正电阻R_pu及R_pd的电阻值。动态随机存取存储器模块100及控制器120之间设置有一接垫140，作为动态随机存取存储器模块100与控制器120相连的媒介。
现有动态随机存取存储器控制系统10的芯片内部匹配终结是在动态随机存取存储器模块100的每一数据接脚上执行。在此情况下，校正单元106中对应于每一数据接脚的电阻都应具有正确的电阻值。因数据接脚是通过接垫耦接于控制器120的控制接脚，控制接脚上的电阻校正可通过动态随机存取存储器模块100中相对应数据接脚上的正确电阻值来实现，其中，数据接脚上的电阻可视为参考电阻，用来提供相对应控制接脚的校正所需参考电阻值。因此，控制器120的电阻校正不需使用外接参考电阻及相对应的虚垫，可节省印刷电路板的成本及面积。
为了根据校正单元106中电阻Rtt1及Rtt2的电阻值来校正上拉电阻R_pu或下拉电阻R_pd的电阻值，校正电路122可决定一特定电压值，此特定电压值对应于上拉电阻R_pu或下拉电阻R_pd的一目标电阻值。以上拉电阻R_pu为例，校正电路122可决定对应于上拉电阻R_pu的目标电阻值的一特定电压值，再将上拉电阻R_pu的电阻值逐渐调整至目标电阻值。在此情况下，接垫上一输出电压的电压值会随着上拉电阻R_pu的电阻值而变化，此接垫连接于上拉电阻R_pu与参考电阻Rtt1及Rtt2之间。接着，校正电路122可侦测接垫的输出电压，以判断上拉电阻R_pu的电阻值。更明确来说，当输出电压的电压值达到特定电压值时，校正电路122可判断上拉电阻R_pu的电阻值达到目标电阻值。
请参考图3，图3为校正电路122的实施及运作方式的示意图。如图3所示，校正电路122包括一比较器302及一电压选择装置304。上拉电阻R_pu连接于接垫与一电源供应端之间，此电源供应端用来供应一电压，其电压值为VDDIO。为校正上拉电阻R_pu，可先断开下拉电阻R_pd。电压选择装置304可根据上拉电阻R_pu的目标电阻值，选择输出位于VDDIO及零电位之间的一特定电压。接着，比较器302可比较接垫的输出电压的电压值VOH与电压选择装置304所产生的特定电压值。因此，当比较器302的输出值改变时，代表上拉电阻R_pu的电阻值达到目标电阻值。假设上拉电阻R_pu的电阻值为Rpu且参考电阻Rtt1及Rtt2的电阻值为Rtt，接垫的电压值VOH可通过以下方式来计算：
举例来说，若上拉电阻R_pu的目标电阻值等于Rtt时，即可取得电压选择装置304所输出的特定电压值，即，在上式中Rpu＝Rtt的情况下，可得到VOH＝2/3×VDDIO。因此，电压选择装置304可输出一电压值等于2/3×VDDIO，以校正上拉电阻R_pu使其电阻值为准确的Rtt。
值得注意的是，校正电路122的比较器302及电压选择装置304也可依照相同方式对下拉电阻R_pd进行校正。详细来说，请参考图4，图4为校正电路122的另一种实施及运作方式的示意图。如图4所示，为校正下拉电阻R_pd，可先断开上拉电阻R_pu。比较器302可比较接垫的输出电压的电压值VOL与电压选择装置304所产生的特定电压值。因此，当比较器302的输出值改变时，代表下拉电阻R_pd的电阻值达到目标电阻值。假设下拉电阻R_pd的电阻值为Rpd且参考电阻Rtt1及Rtt2的电阻值为Rtt，接垫的电压值VOL可通过以下方式计算：
举例来说，若下拉电阻R_pd的目标电阻值等于Rtt时，即可取得电压选择装置304所输出的特定电压值，即，在上式中Rpd＝Rtt的情况下，可得到VOL＝1/3×VDDIO。因此，电压选择装置304可输出一电压值等于1/3×VDDIO，以校正下拉电阻R_pd使其电阻值为准确的Rtt。
值得注意的是，本发明提供了一种电阻校正方法及校正系统，其可执行电阻校正，以减少外接电阻及相对应虚垫的使用。本领域的技术人员应可据此进行修饰或变化，而不限于此。举例来说，上述实施例说明控制器的电阻校正是以动态随机存取存储器模块中的电阻作为参考电阻。在另一实施例中，电阻校正也可由控制器中的电阻作为参考电阻，对动态随机存取存储器模块中的电阻来执行。除此之外，上述校正方法也可应用于其它相异于动态随机存取存储器系统的电路系统。举例来说，第一模块可以是芯片的输出驱动装置，而第二模块可以是所述输出驱动装置的负载。在此情况下，本发明的校正方法可根据负载的参考电阻值来对输出驱动装置上的输出电阻进行校正。
进一步而言，在动态随机存取存储器控制系统10中，动态随机存取存储器模块100与控制器120之间具有多个相连的接脚。上述图2至图4所述的校正方法可用于控制器120上所有控制接脚。每一控制接脚的电阻校正可同时进行，或依特定顺序进行。对任一控制接脚而言，电阻校正可周期性地被执行，使得上拉电阻R_pu及下拉电阻R_pd的电阻值可随着温度变化或其它环境因素而进行调整。根据本发明的电阻校正方法，若动态随机存取存储器模块100中电阻Rtt1及Rtt2具有准确的电阻值，控制器120中的上拉电阻R_pu及下拉电阻R_pd也具有准确的电阻值。
上述关于动态随机存取存储器控制系统10的电阻校正运作方式可归纳为一电阻校正流程50，如图5所示。电阻校正流程50可用来校正一第一模块中的第一电阻，其包括以下步骤：
步骤500：开始。
步骤502：在一第二模块的一校正单元上执行电阻校正，其中，第一模块通过耦接于第一电阻的一接垫连接于第二模块，且校正单元耦接于此接垫。
步骤504：在电阻校正被执行以后，取得校正单元的一电阻值。
步骤506：根据校正单元的电阻值，校正第一电阻的电阻值。
步骤508：结束。
电阻校正流程50的详细运作方式及变化可参考前述，在此不赘述。
在现有技术中，印刷电路板上每一芯片的芯片内部匹配终结校正都需要使用一外接参考电阻以及相对应虚垫。相较之下，本发明的电阻校正方法及校正系统可根据第二模块中一校正单元的电阻值，对第一模块的电阻值进行校正，使得第一模块不需使用外接电阻以及相对应虚垫。如此一来，可减少第一模块的芯片接脚数量，进而降低印刷电路板的成本及面积。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种电阻校正方法，用于一第一模块的一第一电阻，其特征在于，所述电阻校正方法包括：
在一第二模块的一校正单元上执行一电阻校正，其中，所述第一模块通过耦接于所述第一电阻的一接垫连接于所述第二模块，且所述校正单元耦接于所述接垫；
在所述电阻校正被执行以后，取得所述校正单元的电阻值；以及
根据所述校正单元的电阻值，校正所述第一电阻的电阻值。
2.如权利要求1所述的电阻校正方法，其特征在于，根据所述校正单元的电阻值，校正所述第一电阻的电阻值的步骤包括：
决定一特定电压值，所述特定电压值对应于所述第一电阻的一目标电阻值；
调整所述第一电阻的电阻值，其中，来自于所述接垫的一输出电压的电压值随着所述第一电阻的电阻值而变化；以及
当所述输出电压的电压值达到所述特定电压值时，判断所述第一电阻的电阻值达到所述目标电阻值。
3.如权利要求2所述的电阻校正方法，其特征在于，当所述输出电压的电压值达到所述特定电压值时，判断所述第一电阻的电阻值达到所述目标电阻值的步骤包括：
通过一比较器来比较所述输出电压的电压值与所述特定电压值；以及
当所述比较器的一输出值改变时，判断所述第一电阻的电阻值达到所述目标电阻值。
4.如权利要求1所述的电阻校正方法，其特征在于，所述第一电阻为所述接垫的一上拉电阻或一下拉电阻。
5.如权利要求1所述的电阻校正方法，其特征在于，根据所述校正单元的电阻值，校正所述第一电阻的电阻值的步骤周期性地被执行。
6.如权利要求1所述的电阻校正方法，其特征在于，所述第二模块是一动态随机存取存储器，且所述第一模块是所述动态随机存取存储器的一控制器。
7.如权利要求1所述的电阻校正方法，其特征在于，所述第一模块是一芯片的一输出驱动装置，且所述第二模块是所述输出驱动装置的一负载。
8.如权利要求1所述的电阻校正方法，其特征在于，所述校正单元包括至少一第二电阻，用来提供用于校正所述第一电阻的电阻值的至少一参考电阻值。
9.一种电阻校正方法，用于一第一模块的多个第一电阻，其特征在于，所述电阻校正方法包括：
在一第二模块的多个校正单元上执行一电阻校正，其中，所述第一模块通过多个接垫连接于所述第二模块，其中每一接垫耦接于所述多个第一电阻中至少一第一电阻，且所述多个校正单元中每一校正单元耦接于所述多个接垫当中一者；
在所述电阻校正被执行以后，取得所述多个校正单元的电阻值；以及
根据所述多个校正单元中相对应的一校正单元的电阻值，校正所述多个第一电阻中每一第一电阻的电阻值。
10.如权利要求9所述的电阻校正方法，其特征在于，根据所述多个校正单元中相对应的校正单元的电阻值，校正所述多个第一电阻中每一第一电阻的电阻值的步骤包括：
决定一特定电压值，所述特定电压值对应于所述多个第一电阻中一第一电阻的一目标电阻值；
调整所述第一电阻的电阻值，其中，来自于所述多个接垫中耦接于所述第一电阻的一接垫的一输出电压的电压值随着所述第一电阻的电阻值而变化；以及
当所述输出电压的电压值达到所述特定电压值时，判断所述第一电阻的电阻值达到所述目标电阻值。
11.如权利要求10所述的电阻校正方法，其特征在于，当所述输出电压的电压值达到所述特定电压值时，判断所述第一电阻的电阻值达到所述目标电阻值的步骤包括：
通过一比较器来比较所述输出电压的电压值与所述特定电压值；以及
当所述比较器的一输出值改变时，判断所述第一电阻的电阻值达到所述目标电阻值。
12.如权利要求9所述的电阻校正方法，其特征在于，所述第一电阻为所述多个接垫中耦接于所述第一电阻的一接垫的一上拉电阻或一下拉电阻。
13.如权利要求9所述的电阻校正方法，其特征在于，根据所述多个校正单元中相对应的校正单元的电阻值，校正所述多个第一电阻中每一第一电阻的电阻值的步骤周期性地被执行。
14.如权利要求9所述的电阻校正方法，其特征在于，所述第二模块是一动态随机存取存储器，且所述第一模块是所述动态随机存取存储器的一控制器。
15.如权利要求9所述的电阻校正方法，其特征在于，所述第一模块是一芯片的一输出驱动装置，且所述第二模块是所述输出驱动装置的一负载。
16.如权利要求9所述的电阻校正方法，其特征在于，所述多个校正单元中每一校正单元包括至少一第二电阻，用来提供用于校正所述第一电阻的电阻值的至少一参考电阻值。
17.一种电阻校正系统，其特征在于，包括：
一第一模块，包括：
欲校正的一第一电阻，耦接于一接垫；以及
一校正电路，耦接于所述第一电阻；
一第二模块，包括：
一校正单元，耦接于所述接垫，其中，所述校正单元是由一外接电阻来进行校正，以取得一电阻值；
其中，所述校正电路根据所述校正单元的电阻值来校正所述第一电阻的电阻值。
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