TWI620198B - 記憶系統、記憶體模組及其控制方法 - Google Patents

記憶系統、記憶體模組及其控制方法 Download PDF

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Abstract

記憶系統、記憶體模組及其控制方法。記憶系統包括：記憶體控制器，選擇性地生成至少時鐘信號和反向時鐘信號；和耦接到記憶體控制器的記憶體模組，記憶體模組從記憶體控制器接收時鐘信號和反向時鐘信號，記憶體模組包括：第一終端電阻，其第一節點接收時鐘信號；第二終端電阻，其第一節點接收反向時鐘信號；開關模組，耦接在第一終端電阻和第二終端電阻之間，選擇性地連接或斷開第二終端電阻的第二節點與第一終端電阻的第二節點。本發明允許時鐘信號經開關模組連接片內的反向時鐘信號，使阻抗匹配更準確，降低信號反射並提高信號完整性。

Description

記憶系統、記憶體模組及其控制方法
本發明涉及記憶體領域，尤其是涉及具有改進的片內端接(on-die termination，ODT)結構的記憶系統(memory system)、記憶體模組以及該記憶體模組的控制方法。
傳統的動態隨機存取記憶體(dynamic random access memory，DRAM)模組通常包括片內端接(on-die termination，ODT)用於信號線路的阻抗匹配，通過使用片內端接可以減少信號失真。傳統的片內端接通常連接到諸如接地電壓的參考電壓，然而，這種設計不能優化信號品質。
有鑑於此，本發明提供一種記憶系統、記憶體模組及其控制方法以解決上述問題。
根據至少一個實施方式，提供了一種記憶系統，包括：記憶體控制器，用於選擇性地生成至少時鐘信號和反向時鐘信號；以及記憶體模組，耦接到該記憶體控制器，其中該記憶體模組從該記憶體控制器接收至少該時鐘信號和該反向時鐘信號，該記憶體模組包括：第一終端電阻，該第一終端電阻的第一節點用於接收該時鐘信號；第二終端電阻，該第二終端電阻的第一節點用於接收該反向時鐘信號；以及開關模組，耦接在該第一終端電阻和該第二終端電 阻之間，用於將該第二終端電阻的第二節點與該第一終端電阻的第二節點選擇性地連接或斷開。
根據至少一個實施方式，提供了一種記憶體模組，包括：記憶體介面電路，用於從記憶體控制器接收至少時鐘信號和反向時鐘信號，該記憶體介面電路包括：第一終端電阻，該第一終端電阻的第一節點用於接收該時鐘信號；第二終端電阻，該第二終端電阻的第一節點用於接收該反向時鐘信號；以及開關模組，耦接在該第一終端電阻和該第二終端電阻之間，用於將該第二終端電阻的第二節點與該第一終端電阻的第二節點選擇性地連接或斷開。
根據至少一個實施方式，提供了一種記憶體模組的控制方法，其中記憶體模組包括第一終端電阻和第二終端電阻，所述控制方法包括如下步驟：在該第一終端電阻的第一節點接收該時鐘信號；在該第二終端電阻的第一節點接收該反向時鐘信號；以及將該第二終端電阻的第二節點與該第一終端電阻的第二節點選擇性地連接或斷開。
通過本發明，允許時鐘信號經由開關模組連接片內的反向時鐘信號，使得阻抗匹配可以更準確，信號反射可以降低從而提高信號的完整性。
在閱讀各個附圖中例示的優選實施例的如下詳細描述之後，本發明的這些和其他目的對本領域技術人員來說無疑將變得顯而易見。
100‧‧‧記憶系統
110‧‧‧記憶體控制器
120‧‧‧記憶體模組
122‧‧‧記憶體介面電路
124‧‧‧控制電路
126‧‧‧記憶體陣列
222‧‧‧開關模組
201、202‧‧‧驅動器
210_1、210_2‧‧‧通道
第1圖是根據本發明的實施方式例示記憶系統的圖示。
第2圖是根據本發明的實施方式例示記憶系統的片內端接設計的圖示。
第3圖示出了兩個終端電阻通過開關模組彼此連接的圖示。
第4圖示出了兩個終端電阻處於開放狀態的圖示。
第5圖是根據本發明的實施方式的記憶系統的信號時序圖。
第6圖是根據本發明的另一實施方式的記憶系統的信號時序圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域一般技術人員應可理解，電子設備製造商可能會用不同的名詞來稱呼同一元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的『包含』是開放式的用語，故應解釋成『包含但不限定於』。此外，『耦接』一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
請參考第1圖，第1圖是根據本發明的實施方式例示記憶系統100的圖示。如第1圖所示，記憶系統100包括記憶體控制器110和由電源電壓VDD供電的記憶體模組120，記憶體模組120包括記憶體介面電路122、控制電路124和記憶體陣列(memory array)126。在這個實施方式中，記憶體控制器110和記憶體模組120通過多個連接線(connection line)連接，連接線用於傳輸多個雙向資料信號DQ、寫時鐘信號(write clock signal)WCK、反向寫時鐘信號(inverted write cloclk signal)WCKB、多個指令信號CMD、時鐘信號CLK、反向時鐘信號CKB。在其他實施方式中，寫時鐘信號WCK和時鐘信號CLK可以統稱為時鐘信號，例如可稱為第一時鐘信號和第二時鐘信號等，反向寫時鐘信號WCKB和反向時鐘信號CKB可以統稱為反向時鐘信號，例如可稱為第一反向時鐘信號和第二反向時鐘信號等。在這個實施方式中，記憶系統100是例如DRAM系統的易失性記憶系統，記憶體控制器110是DRAM記憶體控制器，記憶體模組120是DRAM記憶體模組。
記憶系統100由DRAM系統實現，指令信號CMD可以包括至少一個列位址選通信號(row address strobe)、行位址選通信號(column address strobe)和寫使能信號。此外，寫時鐘信號WCK和反向寫時鐘信號WCKB被設置為用於在記憶體模組120中鎖存資料信號DQ，時鐘信號CLK和反向時鐘信號CLKB被設置為用於在記憶體模組120中鎖存指令信號CMD，寫時鐘信號WCK的頻率大於或等於時鐘信號CLK的頻率。例如，記憶體模組120可以使用寫時鐘信號WCK和反向寫時鐘信號WCKB，來採樣和存儲資料信號DQ用於後續的信號處理，記憶體模組120可以使用時鐘信號CLK和反向時鐘信號CLKB來採樣和存儲指令信號CMD用於後續的信號處理。
在記憶系統100的操作中，記憶體控制器110被設置為從主機或處理器接收請求，並傳輸資料信號DQ、指令信號CMD、寫時鐘信號WCK、反向寫時鐘信號WCKB、時鐘信號CLK、反向時鐘信號CKB的至少一部分以存取記憶體模組120。此外，記憶體控制器110可以包括相關電路，例如位址解碼器、處理電路、寫/讀緩衝器、控制邏輯和仲裁器(arbiter)，以執行相關操作。記憶體介面電路122包括多個焊墊/引腳以及相關接收電路，記憶體介面電路122被設置為從記憶體控制器110接收資料信號DQ、指令信號CMD、寫時鐘信號WCK、反向寫時鐘信號WCKB、時鐘信號CLK、反向時鐘信號CKB，並選擇性地輸出接收的信號至控制電路124。控制電路124可以包括讀/寫控制器、行解碼器和列解碼器，控制電路124被設置為從記憶體介面電路122接收信號以存取記憶體陣列126。
由於本發明的實施方式著重於片內端接(on-die termination，ODT)的連接，因而省略了其他元件的詳細描述。
請參考第2圖，第2圖是根據本發明的實施方式例示記憶系統100的片內端接設計的圖示。如第2圖所示，記憶體模組120內的記憶體介面電路122包括 兩個終端電阻(termination resistor)ODT1和ODT2(也稱為第一終端電阻和第二終端電阻)，還包括開關模組(switch module)222，兩個終端電阻ODT1和ODT2用於連接線的阻抗匹配，開關模組222將終端電阻ODT1和終端電阻ODT2選擇性地連接或斷開。終端電阻ODT1的第一節點(或者焊墊N1)接收寫時鐘信號WCK，終端電阻ODT2的第一節點接收(或者焊墊N2)反向寫時鐘信號WCKB，開關模組222耦接在終端電阻ODT1的第二節點和終端電阻ODT2的第二節點之間。在這個實施方式中，當記憶體控制器110發送在指令操作期間需要使用寫時鐘信號WCK和反向寫時鐘信號WCKB的指令信號，如讀取指令、寫指令或偽寫(masked write)指令，記憶體模組120的控制電路124參照接收到的指令信號以開啟的片內端接的操作，開關模組222由諸如控制電路124的電路控制，使得終端電阻ODT1連接到終端電阻ODT2，如第3圖所示，並且寫時鐘信號WCK通過終端電阻ODT1和ODT2連接到反向寫時鐘信號WCKB，即在焊墊N1和N2之間通過兩個終端電阻ODT1和ODT2以及開關模組形成電流路徑。其中第3圖示出了兩個終端電阻通過開關模組彼此連接的圖示。在這個實施方式中，兩個終端電阻ODT1和ODT2可以由金屬氧化物半導體(metal-oxide semiconductor，MOS)、金屬導線、多晶矽或者其電阻值可以被校準/調整的其他合適電阻實現，此時兩個終端電阻ODT1和ODT2並不直接連接到任何偏置電壓(例如接地電壓或電源電壓)。詳細地，當寫時鐘信號WCK為高電壓電平並且反向寫時鐘信號WCKB為低電壓電平時，電流從驅動器201、通道(channel)210_1(也稱為第一通道)、焊墊N1、兩個終端電阻ODT1和ODT2、焊墊N2、通道210_2(也稱為第二通道)流向驅動器202；當寫時鐘信號WCK為低電壓電平並且反向寫時鐘信號WCKB為高電壓電平時，電流從驅動器202、通道210_2、焊墊N2、兩個終端電阻ODT1和ODT2、焊墊N1、通道210_1流向驅動器201。在這個實施方式中，通道210_1和210_2可以是封裝或印刷電路板(printed circuit board，PCB)上的傳輸線。
通過利用第3圖所示的片內端接連接，阻抗匹配可以更加準確，並且可以降低信號反射來提高信號的完整性。
當記憶體控制器110不發送指令信號至記憶體模組120，或者記憶體控制器110發送在指令操作期間不需要使用寫時鐘信號WCK和反向寫時鐘信號WCKB的指令信號時，記憶體模組120的控制電路124可以關閉片內端接的操作，開關模組122由諸如控制電路124的電路控制，以斷開終端電阻ODT1和ODT2的連接，使得每個終端電阻ODT1和ODT2的第二節點如第4圖所示處於開放狀態(open state)。第4圖示出了兩個終端電阻處於開放狀態的圖示。
此外，第1圖所示的記憶體介面電路122通常包括多個緩衝器(圖中未顯示)以從記憶體控制器110接收信號，其中緩衝器可以被控制為將接收到的信號輸出至控制電路124或者不將接收到的信號輸出至控制電路124。一般來說，當緩衝器被控制為從關閉狀態到開啟狀態時，會產生毛刺或假信號(glitch)並且緩衝器會輸出不穩定的信號或不恰當的信號。為了解決這個問題，當記憶體控制器110不發送指令信號至記憶體模組120或者記憶體控制器110發送在指令操作期間不需要使用寫時鐘信號WCK和反向寫時鐘信號WCKB的指令信號時，通道210_1和通道210_2(或焊墊N1和N2)被控制為具有固定的差動電壓電平，以節省功耗和改善信號品質/準確性。例如，驅動器201可以拉升通道210_1和焊墊N1的電壓電平，而驅動器202可拉低通道210_2和焊墊N2的電壓電平；或者驅動器201可以拉低通道210_1和焊墊N1的電壓電平，而驅動器202可拉升通道210_2和焊墊N2的電壓電平。
此外，第2圖所示的終端電阻的數量僅為例示之用，不用於限制本發明。只要記憶體模組120具有至少一個終端電阻以允許寫時鐘信號WCK經由開關模組222連接到反向寫時鐘信號WCKB，可以根據設計需求的考慮來確定記憶體模組120內終端電阻的數量。
請參考第5圖，第5圖是根據本發明的實施方式的記憶系統100的信號時序圖。如第5圖所示，最初當記憶體控制器110不發送指令信號至記憶體模組120或者記憶體控制器110發送在指令操作期間(即第5圖所示的“NOP”)不需要使用寫時鐘信號WCK和反向寫時鐘信號WCKB的指令信號時，片內端接的操作被關閉並且開關模組222切斷，對應於寫時鐘信號WCK的通道210_1和焊墊N1處於低電壓電平，對應於反向寫時鐘信號WCKB的通道210_2和焊墊N2處於高電壓電平。接著，當記憶體控制器110從主機或處理器接收到請求將資料寫入記憶體模組120時，記憶體控制器110發送寫指令至記憶體模組120。接收到寫指令(WRITE)後，記憶體模組120開啟片內端接的操作，並且開關模組222接通以將終端電阻ODT1和ODT2彼此連接。然後，記憶體控制器110使能寫時鐘信號WCK和反向寫時鐘信號WCKB(即，寫時鐘信號WCK以及反向寫時鐘信號WCKB開始高低電平切換)，並且來自記憶體控制器110的資料(DATA)通過寫時鐘信號WCK和反向寫時鐘信號WCKB被寫入至記憶體模組120。在資料被成功寫入至記憶體模組120後，記憶體控制器110停止輸出寫時鐘信號WCK和反向寫時鐘信號WCKB，記憶體控制器110控制對應於寫時鐘信號WCK的通道210_1和焊墊N1位於低電壓電平，記憶體控制器110控制對應於反向寫時鐘信號WCKB的通道210_2和焊墊N2位於高電壓電平。然後，記憶體模組120關閉片內端接的操作，並且開關模組222切斷以斷開終端電阻ODT1和ODT2的連接。
請參考第6圖，第6圖是根據本發明的另一實施方式的記憶系統100的信號時序圖。如第6圖所示，最初當記憶體控制器110不發送指令信號至記憶體模組120或者記憶體控制器110發送在指令操作期間(即第6圖所示的“NOP”)不需要使用寫時鐘信號WCK和反向寫時鐘信號WCKB的指令信號時，片內端接的操作被關閉並且開關模組222切斷，對應於寫時鐘信號WCK的通道210_1和焊墊N1處於低電壓電平，對應於反向寫時鐘信號WCKB的通道210_2和焊墊N2處於 高電壓電平。接著，當記憶體控制器110從主機或處理器接收到請求從記憶體模組120讀取資料時，記憶體控制器110發送讀取指令至記憶體模組120。接收到讀取指令(READ)後，記憶體模組120開啟片內端接的操作，並且開關模組222接通以將終端電阻ODT1和ODT2彼此連接。然後，記憶體控制器110使能寫時鐘信號WCK和反向寫時鐘信號WCKB(即，寫時鐘信號WCK以及反向寫時鐘信號WCKB開始高低電平切換)，並且通過寫時鐘信號WCK和反向寫時鐘信號WCKB從記憶體陣列126中讀取資料。在記憶體控制器110成功讀取資料後，記憶體控制器110停止輸出寫時鐘信號WCK和反向寫時鐘信號WCKB，記憶體控制器110控制對應於寫時鐘信號WCK的通道210_1和焊墊N1位於低電壓電平，記憶體控制器110控制對應於反向寫時鐘信號WCKB的通道210_2和焊墊N2位於高電壓電平。然後，記憶體模組120關閉片內端接的操作，並且開關模組222切斷以斷開終端電阻ODT1和ODT2的連接。
簡言之，在本發明的片內端接的結構中，允許時鐘信號經由開關模組連接片內的反向時鐘信號。因此，阻抗匹配可以更準確，信號反射可以降低從而提高信號的完整性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (14)

  1. 一種記憶系統，包括：一記憶體控制器，用於選擇性地生成至少一時鐘信號和一反向時鐘信號；以及一記憶體模組，耦接到該記憶體控制器，其中該記憶體模組從該記憶體控制器接收至少該時鐘信號和該反向時鐘信號；其中該記憶體模組包括：一第一終端電阻，該第一終端電阻的一第一節點用於接收該時鐘信號；一第二終端電阻，該第二終端電阻的一第一節點用於接收該反向時鐘信號；以及一開關模組，耦接在該第一終端電阻和該第二終端電阻之間，用於將該第二終端電阻的一第二節點與該第一終端電阻的一第二節點選擇性地連接或斷開，其中該記憶體控制器選擇性地產生該時鐘信號和該反向時鐘信號並分別經由一第一通道和一第二通道輸出至該記憶體模組；並且當該記憶體控制器不產生該時鐘信號和該反向時鐘信號時，該記憶體控制器保持該第一通道和該第二通道位於固定的差動電壓電平。
  2. 如申請專利範圍第1項所述的記憶系統，其中該記憶體模組在該記憶體模組的兩個焊墊處分別接收該時鐘信號和該反向時鐘信號；並且當該開關模組被控制為將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點連接時，該第一終端電阻、該第二終端電阻和該開關模組在該記憶體模組內的兩個焊墊之間建立電流路徑。
  3. 如申請專利範圍第1項所述的記憶系統，其中當該開關模組被控制為將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點斷開連接時，該第一終端電阻的該第二節點和該第二終端電阻的該第二節點處於開放狀態。
  4. 如申請專利範圍第1項所述的記憶系統，其中該開關模組根據從該記憶體控制器傳送至該記憶體模組的一指令信號，將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點選擇性地連接或斷開。
  5. 如申請專利範圍第4項所述的記憶系統，其中當該指令信號對應於在一指令操作期間需要該時鐘信號和該反向時鐘信號的指令時，該開關模組將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點連接。
  6. 如申請專利範圍第5項所述的記憶系統，其中當該記憶體控制器不產生與在該指令操作期間需要該時鐘信號和該反向時鐘信號的指令相對應的該指令信號時，該記憶體控制器保持該第一通道和該第二通道位於固定的差動電壓電平，並且該開關模組將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點斷開連接；當該記憶體控制器產生與在該指令操作期間需要該時鐘信號和該反向時鐘信號的指令相對應的該指令信號時，該開關模組將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點連接，並且該記憶體控制器產生該時鐘信號和該反向時鐘信號至該記憶體模組。
  7. 如申請專利範圍第1項所述的記憶系統，其中該記憶系統是一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)系統，該第一終端 電阻和該第二終端電阻均是片內端接，該時鐘信號用於該記憶體模組內的資料信號鎖存。
  8. 如申請專利範圍第1項所述的記憶系統，其中該記憶體模組包括分別用於接收該時鐘信號和該反向時鐘信號的兩個焊墊；當該記憶體模組沒有接收到與在該指令操作期間需要該時鐘信號和該反向時鐘信號的指令相對應的該指令信號時，該兩個焊墊保持在固定的差動電壓電平，並且該開關模組將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點斷開連接；當該記憶體模組接收到與在該指令操作期間需要該時鐘信號和該反向時鐘信號的指令相對應的該指令信號時，該開關模組將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點連接，並且該兩個焊墊從該記憶體控制器分別接收該時鐘信號和該反向時鐘信號。
  9. 一種記憶體模組的控制方法，該記憶體模組包括一第一終端電阻和一第二終端電阻，該控制方法包括如下步驟：在該第一終端電阻的一第一節點接收該時鐘信號；在該第二終端電阻的一第一節點接收該反向時鐘信號；將該第二終端電阻的一第二節點與該第一終端電阻的一第二節點選擇性地連接或斷開；選擇性地產生該時鐘信號和該反向時鐘信號並分別經由一第一通道和一第二通道輸出至該記憶體模組；以及當不產生該時鐘信號和該反向時鐘信號時，保持該第一通道和該第二通道位於固定的差動電壓電平。
  10. 如申請專利範圍第9項所述的記憶體模組的控制方法，其中該記憶體模組包括分別用於接收該時鐘信號和該反向時鐘信號的兩個焊墊；並且將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點選擇性地連接或斷開的步驟包括：將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點連接，以在該記憶體模組內建立電流路徑。
  11. 如申請專利範圍第9項所述的記憶體模組的控制方法，其中將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點選擇性地連接或斷開的步驟包括：將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點斷開連接，使得該第一終端電阻的該第二節點和該第二終端電阻的該第二節點處於開放狀態。
  12. 如申請專利範圍第9項所述的記憶體模組的控制方法，其中將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點選擇性地連接或斷開的步驟包括：根據從一記憶體控制器傳送的一指令信號，將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點選擇性地連接或斷開。
  13. 如申請專利範圍第12項所述的記憶體模組的控制方法，其中根據從該記憶體控制器傳送的該指令信號，將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點選擇性地連接或斷開的步驟包括：當該指令信號對應於在指令操作期間需要該時鐘信號和該反向時鐘信號的 一指令時，將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點連接。
  14. 如申請專利範圍第13項所述的記憶體模組的控制方法，其中該記憶體模組包括分別用於接收該時鐘信號和該反向時鐘信號的兩個焊墊；並且將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點選擇性地連接或斷開的步驟包括：當該記憶體模組沒有接收到與在該指令操作期間需要該時鐘信號和該反向時鐘信號的指令相對應的該指令信號時，將該兩個焊墊保持在固定的差動電壓電平，並且將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點斷開連接；以及當該記憶體模組接收到與在該指令操作期間需要該時鐘信號和該反向時鐘信號的指令相對應的該指令信號時，將該第二終端電阻的該第二節點與該第一終端電阻的該第二節點連接，並且利用該兩個焊墊從該記憶體控制器分別接收該時鐘信號和該反向時鐘信號。
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