KR101917259B1 - 메모리 시스템의 종단 토폴로지와 관련 메모리 모듈 및 제어 방법 - Google Patents

메모리 시스템의 종단 토폴로지와 관련 메모리 모듈 및 제어 방법 Download PDF

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Abstract

메모리 시스템은 메모리 제어기 및 메모리 모듈을 포함한다. 메모리 제어기는 적어도 클록 신호 및 반전 클록 신호를 선택적으로 생성하도록 되어 있다. 상기 메모리 모듈은 제1 종단 저항기, 제2 종단 저항기 및 스위치 모듈을 포함하며, 상기 제1 종단 저항기의 제1 노드는 상기 클록 신호를 수신하는 것이고; 상기 제2 종단 저항기의 제1 노드는 상기 반전 클록 신호를 수신하는 것이고; 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하도록 되어 있다.

Description

메모리 시스템의 종단 토폴로지와 관련 메모리 모듈 및 제어 방법 {TERMINATION TOPOLOGY OF MEMORY SYSTEM AND ASSOCIATED MEMORY MODULE AND CONTROL METHOD}
본 발명의 메모리 시스템의 종단 토폴로지와 관련 메모리 모듈 및 제어 방법에 관한 것이다.
종래의 동적 랜덤 액세스 메모리(dynamic random access memory (DRAM) 모듈은 일반적으로 신호선의 임피던스 정합을 위해 온다이 종단(on-die termination)을 포함하며, 온다이 종단을 사용함으로써 신호 왜곡을 감소시킬 수 있다. 종래의 온다이 종단은 일반적으로 접지 전압(ground voltage)과 같은 기준 전압(reference voltage)에 접속되지만, 이 설계는 신호 품질을 최적화할 수 없다.
따라서, 전술한 문제를 해결하기 위해, 본 발명의 목적은 신호 품질을 더욱 향상시킬 수 있는 온다인 종단 토폴로지를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 메모리 시스템은 메모리 제어기 및 메모리 모듈을 포함한다. 상기 메모리 제어기는, 적어도 클록 신호 및 반전 클록 신호를 선택적으로 생성하도록 구성된다. 상기 메모리 모듈은 상기 메모리 모듈은 제1 종단 저항기, 제2 종단 저항기 및 스위치 모듈을 포함하며, 상기 제1 종단 저항기의 제1 노드는 상기 클록 신호를 수신하는 것이고, 상기 제2 종단 저항기의 제1 노드는 상기 반전 클록 신호를 수신하는 것이고, 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하도록 구성된다.
본 발명의 다른 실시예에 따르면, 메모리 모듈은 메모리 인터페이스 회로, 제1 종단 저항기, 제2 종단 저항기 및 스위치 모듈을 포함한다. 상기 메모리 인터페이스 회로는 메모리 제어기로부터 적어도 클록 신호 및 반전 클록 신호를 수신하도록 구성되고, 상기 제1 종단 저항기의 제1 노드는 상기 클록 신호를 수신하는 것이고, 상기 제2 종단 저항기의 제1 노드는 상기 반전 클록 신호를 수신하는 것이고, 상기 스위치 모듈은, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하도록 구성된다.
본 발명의 다른 실시예에 따르면, 메모리 모듈의 제어 방법이 제공되며, 상기 메모리 모듈은 제1 종단 저항기 및 제2 종단 저항기를 포함하고, 상기 메모리 모듈의 제어 방법은, 상기 제1 종단 저항기의 제1 노드에서 클록 신호를 수신하는 단계; 상기 제2 종단 저항기의 제1 노드에서 반전 클록 신호를 수신하는 단계; 및 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는 단계를 포함한다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면에 예시되어 있는 본 발명의 실시예에 대한 이하의 상세한 설명을 읽는다면 해당 기술분야의 당업자에게 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 온다이 종단을 나타낸 도면이다.
도 3은 스위치 모듈을 통해 서로 접속되어 있는 두 개의 종단 저항기를 나타낸 도면이다.
도 4는 두 개의 종단 저항기가 개방 상태에 있는 것을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 신호 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템의 신호 타이밍도이다.
특정 용어가 이하의 설명 및 청구범위 전반에 걸쳐 구체적인 시스템 구성요소를 지칭하기 위해 사용된다. 당업자라면 알 수 있듯이, 제조업자는 구성요소를 다른 명칭으로 지칭할 수 있다. 본 명세서는 명칭은 다르지만 기능이 그렇지 않은 구성요소 간을 구별하지는 않는다. 이하의 논의 및 청구 범위에서, "포함하는"이라는 용어는 개방형(open-ended fashion)으로 사용되므로, "포함하지만 ...에 한정되는 것은 아니다"라는 의미로 해석되어야 한다. "연결(couple)"은 간접적이거나 직접적인 전기적 접속(electrical connection)을 의미하기 위한 것이다. 따라서, 제1 기기가 제2 기기에 연결되면, 그 접속은 직접적인 전기적 접속을 통한 것이나, 또는 다른 기기 및 접속을 경유한 간접적인 전기적 접속을 통한 것일 수 있다.
도 1을 참조하면, 도 1은 본 발명의 일 실시예에 따른 메모리 시스템(110)을 나타낸 도면이다. 도 1에 도시된 바와 같이, 메모리 시스템(100)은 전원 전압(VDD)이 공급되는 메모리 제어기(110) 및 메모리 모듈(120)을 포함하며, 메모리 모듈(120)은 메모리 인터페이스 회로(122), 제어 회로(124) 및 메모리 어레이(126)를 포함한다. 본 실시예에서, 메모리 제어기(110)와 메모리 모듈(120)은 복수의 접속 선(connection line)을 통해 접속되며, 접속선은 복수의 양방향 데이터 신호(bi-directional data signal)(DQ), 기록 클록 신호(write clock signal)(WCK), 반전 기록 클록 신호(inverted write clock signal, WCKB), 복수의 커맨드 신호(command signal, CMD), 클록 신호(clock signal)(CLK), 및 반전 클록 신호(inverted clock signal)(CKB)를 송신하는 데 사용된다. 본 실시예에서, 메모리 시스템(100)은 DRAM 시스템과 같은 휘발성 메모리 시스템이다. 즉, 메모리 제어기(110)는 DRAM 메모리 제어기이고, 메모리 모듈(120)은 DRAM 메모리 모듈이다.
메모리 시스템(100)이 DRAM 시스템에 의해 구현되는 경우, 커맨드 신호는 적어도 행 주소 스트로브(row address strobe), 열 주소 스트로브(column address strobe) 및 기록 인에이블 신호(write enable signal)를 포함할 수 있다. 또, 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)는 메모리 모듈(120)에서의 데이터 신호(DQ) 래치(latch)를 위해 구성되고, 클록 신호(CLK) 및 반전 클록 신호(CLKB)는 메모리 모듈(120)에서의 커맨드 신호(CMD) 래치를 위해 구성되고, 기록 클록 신호(WCK)의 주파수는 클록 신호(CLK)의 주파수 이상이다. 예를 들어, 메모리 모듈(120)은 후속 신호 처리를 위한 데이터 신호의 샘플링 및 저장을 위해 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 사용할 수 있으며, 메모리 모듈(120)은 후속 신호 처리를 위한 커맨드 신호의 샘플링 및 저장을 위해 클록 신호(CLK) 및 반전 클록 신호를 사용할 수 있다.
메모리 시스템(100)의 작동에 있어, 메모리 제어기(110)는 호스트 또는 프로세서로부터 요청을 수신하고, 메모리 모듈(120)에 액세스하기 위해, 적어도 데이터 신호(DQ)의 일부, 커맨드 신호(CMD), 클록 신호(CLK), 반전 클록 신호(CLKB), 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 송신하도록 구성된다. 또, 메모리 제어기(110)는 관련 동작을 수행하기 위해, 주소 디코더(address decoder), 처리 회로, 기록/판독 버퍼(write/read buffer), 제어 로직(control logic) 및 중재기(arbiter)와 같은, 관련 회로를 포함한다. 메모리 인터페이스 회로(memory interface circuit)(122)는 복수의 패드(pad)/핀(pin)과, 관련 수신 회로를 포함하고, 메모리 인터페이스 회로(122)는 데이터 신호(DQ), 기록 클록 신호(WCK), 반전 기록 클록 신호(WCKB), 커맨드 신호(CMD), 클록 신호(CLK) 및 반전 클록 신호(CKB)를 메모리 제어기(110)로부터 수신하고, 수신된 신호를 선택적으로 제어 회로(124)에 출력하도록 구성된다. 제어 회로(124)는 판독/기록 제어기, 행 디코더 및 열 디코더를 포함할 수 있으며, 제어 회로(124)는 메모리 어레이 회로(122)로부터 신호를 수신하여 메모리 어레이(126)에 액세스하도록 구성된다.
본 발명의 실시 예는 온다이 종단의 접속에 초점을 맞추기 때문에, 다른 요소에 관한 상세한 설명은 여기에서 생략한다.
도 2를 참조하면, 도 2는 본 발명의 일 실시예에 따른 메모리 시스템(100)의 온다이 종단 설계를 나타낸 도면이다. 도 2에 도시된 바와 같이, 메모리 모듈(120) 내의 메모리 인터페이스 회로(122)는 2개의 종단 저항기(ODT1, ODT2) 및 스위치 모듈(222)을 포함하며, 2개의 종단 저항(ODT1, ODT2)는 접속선의 임피던스 정합에 사용되며, 스위치 모듈(222)은 종단 저항기(ODT1)와 종단 저항기(ODT2)를 선택적으로 접속하거나 접속해제(분리)한다. 본 실시예에서, 메모리 제어기(110)가 판독 커맨드, 기록 커맨드 또는 마스크된 기록 커맨드(masked write command)와 같은 커맨드 조작(command operation) 동안에 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 필요로 하는 커맨드 신호를 전송하는 경우, 메모리 모듈(120)의 제어 회로(124)는 수신된 커맨드 신호를 참조하여 온다이 종단 조작을 턴온(turn on)하고, 스위치 모듈(222)은 제어 회로(124)와 같은 회로에 의해, 종단 저항기(ODT1)를 종단 저항기(ODT2)에 접속하도록 제어되어, 기록 클록 신호(WCK)가 종단 저항기(ODT1, ODT2)를 통해 반전 기록 클록 신호(WCKB)에 접속되게 한다. 본 실시예에서, 두 개의 종단 저항기(ODT1, ODT2)는 금속 산화물 반도체(metal-oxide semiconductor, MOS), 금속 와이어(metal wire), 폴리실리콘 또는 저항이 교정/조정될 수 있는 임의의 다른 적절한 저항기에 의해 구현될 수 있으며, 이때 두 개의 종단 저항기(ODT1, ODT2)는 접지 전압이나 전원 전압과 같은 임의의 바이어스 전압에 직접 접속하지 않는다. 상세하게는, 기록 클록 신호(WCK)가 고전압 레벨이고, 반전 기록 클록 신호(WCKB)가 저전압 레벨인 경우, 전류는 드라이버(201), 채널(210_1), 패드(N1), 두 개의 종단 저항기(ODT1, ODT2), 패드(N2), 드라이버 (202)에서 채널(210_2)로 흐르고; 기록 클록 신호(WCK)가 저전압 레벨이고, 반전 기록 클록 신호(WCKB)가 고전압 레벨인 경우, 전류는 드라이버(202), 채널(210_2), 패드(N2), 두 개의 종단 저항기(ODT1, ODT2), 패드(N1), 채널(210_1)에서 드라이버(201)로 흐른다. 본 실시예에서, 채널(210_1,210_2)은 패키지 또는 인쇄 회로 기판(printed circuit board, PCB)상의 송신선일 수 있다.
도 3에 도시된 온다이 종단 접속을 사용함으로써, 임피던스 정합이 더욱 정확할 수 있고, 신호의 반사가 낮아져 신호 무결성(signal integrity)을 향상시킬 수 있다.
메모리 제어기(110)가 커맨드 신호를 메모리 모듈(120)로 전송하지 않거나, 메모리 제어기(110)가 커맨드 조작 동안에 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 사용할 필요가 없는 커맨드 신호를 전송하는 경우, 메모리 모듈(120)의 제어 회로(124)는 온다이 종단 동작을 턴오프(turn off)하고, 스위치 모듈(122)은 제어 회로(124)와 같은 회로에 의해, 종단 저항기(ODT1, ODT2) 각각의 노드가 도 4에 도시된 바와 같이 개방 상태가 되도록 종단 저항기(ODT1)와 종단 저항기(ODT2)를 접속해제하도록 제어된다.
또, 도 1에 도시된 메모리 인터페이스 회로(122) 일반적으로, 메모리 제어기(110)로부터 신호를 수신하기 위한 복수의 버퍼(도시되지 않음)을 포함하고, 버퍼는 수신된 신호를 제어 회로(124)에 출력하거나 수신된 신호를 제어 회로(124)에 출력하지 않도록 제어될 수 있다.
종래에는, 버퍼가 오프 상태에서 온 상태로 제어되면, 글리치(glitch)가 발생할 수 있고, 버퍼는 불안정한 신호 또는 부적절한 신호를 출력할 수 있다. 이 문제를 해결하기 위해, 메모리 제어기(110)가 메모리 모듈(120)에 커맨드 신호를 보내지 않았거나, 메모리 제어기(110)가 메모리 모듈(120)에 커맨드 조작 동안에 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 사용할 필요가 없는 커맨드 신호를 전송하고, 전력 소비를 줄이고 신호 품질/정확성을 향상시키기 위해 채널(210_1) 및 채널(210_2)(또는 패드(N1, N2))은 고정 차동 전압 레벨(fixed differential voltage level)을 갖도록 제어된다. 예를 들어, 드라이버(201)는 채널(210_1)과 패드(N1)의 전압 레벨을 끌어올릴 수 있고(pull up), 드라이버(202)는 채널(210_2)과 패드(N2)의 전압 레벨을 끌어내릴 수 있다(pull down); 또는 드라이버(201)는 채널(210_1)과 패드(N1)의 전압 레벨을 끌어내릴 수 있고, 드라이버(202)는 채널(210_2)과 패드(N2)의 전압 레벨을 끌어내릴 수 있다.
또, 도 2에 도시된 종단 저항의 개수는 예시를 위한 것일 뿐이고, 본 발명의 한정사항은 아니다. 메모리 모듈(120)이 스위치 모듈(222)을 통해 기록 클록 신호(WCK)가 반전 기록 클록 신호(WCKB)에 접속할 수 있도록 하기 위한 하나 이상의 종단 저항기를 갖는 한, 메모리 모듈(120) 내의 종단 저항기의 개수는 설계자의 고려사항에 따라 결정될 수 있다.
도 5를 참조하면, 도 5는 본 발명의 일 실시예에 따른 메모리 시스템(100)의 신호 타이밍도이다. 도 5에 도시된 바와 같이, 처음에 메모리 제어기(110)가 커맨드 신호를 메모리 모듈(120)에 전송하지 않거나, 메모리 제어기(110)가 커맨드 조작 동안에 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 사용할 필요가 없는 커맨드 신호를 전송하는 경우(즉, 도 5의 "NOP"), 온다이 종단 조작이 턴오프되고 스위치 모듈(222)이 턴 오프되며, 기록 클록 신호(WCK)에 대응하는 채널(210_1) 및 패드(N1)는 저전압 레벨이고, 반전 기록 클록 신호(WCKB)에 대응하는 채널(210_2) 및 패드(N2)는 고전압 레벨이다. 그 후, 메모리 제어기(110)는 호스트 또는 프로세서로부터 메모리 모듈(120)에 데이터를 기록하라는 요청을 수신하는 경우, 메모리 제어기(110)는 기록 커맨드를 메모리 모듈(120)에 전송한다. 메모리 모듈(120)은, 기록 커맨드를 수신한 후, ODT 조작을 턴온하고, 스위치 모듈(222)을 턴온하여 종단 저항기(ODT1)와 종단 저항기(ODT2)를 서로 접속한다. 그 후, 메모리 제어기(110)는 기록 클록 신호(WCK)와 반전 기록 클록 신호(WCKB)를 인에이블하여(즉, 기록 클록 신호(WCK)와 반전 기록 클록 신호(WCKB)가 토글됨(toggled)), 메모리 제어기(110)로부터의 데이터를 기록 클록 신호(WCK)와 반전 기록 클록 신호(WCKB)를 사용하여 메모리 모듈(120)에 기록한다. 데이터가 메모리 모듈(120)에 성공적으로 기록된 후, 메모리 제어기(110)는 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)의 출력을 중지하고, 메모리 제어기(110)는 기록 클록 신호(WCK)에 대응하는 채널(210_1) 및 패드(N1)를 저전압 레벨로 제어하고, 메모리 제어기(110)는 반전 기록 클록 신호(WCKB)에 대응하는 채널(210_2) 및 패드(N2)를 고전압 레벨로 제어한다. 그러면, 메모리 모듈(120)은 ODT 조작을 턴오프시키고, 스위치 모듈(222)을 턴오프하여 종단 저항기(ODT1)와 종단 저항기(ODT2)를 접속해제한다.
도 6을 참조하면, 도 6은 본 발명의 다른 실시예에 따른 메모리 시스템(100)의 신호 타이밍도이다. 도 6에 도시된 바와 같이, 처음에 메모리 제어기(110)가 커맨드 신호를 메모리 모듈(120)에 전송하지 않거나, 메모리 제어기(110)가 커맨드 조작 동안에 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 사용할 필요가 없는 커맨드 신호를 전송하는 경우(즉, 도 6의 "NOP"), 온다이 종단 조작이 턴오프되고 스위치 모듈(222)이 턴 오프되며, 기록 클록 신호(WCK)에 대응하는 채널(210_1) 및 패드(N1)는 저전압 레벨이고, 반전 기록 클록 신호(WCKB)에 대응하는 채널(210_2) 및 패드(N2)는 고전압 레벨이다. 그 후, 메모리 제어기(110)는 호스트 또는 프로세서로부터 메모리 모듈(120)로부터 데이터를 판독하라는 요청을 수신하면, 메모리 제어기(110)는 판독 커맨드를 메모리 모듈(120)에 전송한다. 판독 커맨드를 수신한 후, 메모리 모듈(120)은 ODT 조작을 턴온하고, 스위치 모듈(222)을 턴온하여 종단 저항기(ODT1)와 종단 저항기(ODT2)을 서로 접속한다. 그 후, 메모리 제어기(110)는 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 인에이블하여(즉, 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)가 토글됨), 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)를 사용하여 메모리 어레이(126)로부터 데이터를 판독한다. 메모리 제어기(110)에 의해 데이터가 성공적으로 판독된 후, 메모리 제어기(110)는 기록 클록 신호(WCK) 및 반전 기록 클록 신호(WCKB)의 출력을 중지하고, 메모리 제어기(110)는 기록 클록 신호(WCK)에 대응하는 채널(210_1) 및 패드(N1)를 저전압 레벨로 제어하고, 메모리 제어기(110)는 반전 기록 클록 신호(WCKB)에 대응하는 채널(210_2) 및 패드(N2)를 고전압 레벨로 제어한다. 그러면, 메모리 모듈(120)은 ODT 조작을 턴오프하고, 스위치 모듈(222)을 턴 오프하여 종단 저항기(ODT1)와 종단 저항기(ODT2)를 접속해제한다.
간단히 요약하면, 본 발명의 온다이 종단 토폴로지에서, 클록 신호는 스위치 모듈을 통해 다이에서 반전 클록 신호를 접속하도록 허용된다. 따라서, 임피던스 정합을 더욱 정확하게 할 수 있고, 신호의 반사를 감소시켜 신호 무결성을 향상시킬 수 있다.
당업자는 본 발명의 교시를 유지하면서 장치 및 방법에 대해 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 이상의 개시내용은 첨부된 청구항들의 범위에 의해서만 한정되는 것으로 해석되어야 한다.

Claims (20)

  1. 삭제
  2. 적어도 클록 신호 및 반전 클록 신호를 선택적으로 생성하는 메모리 제어기; 및
    상기 메모리 제어기에 연결되고, 상기 메모리 제어기로부터 적어도 상기 클록 신호 및 상기 반전 클록 신호를 수신하는 메모리 모듈
    을 포함하고,
    상기 메모리 모듈은 제1 종단 저항기, 제2 종단 저항기 및 스위치 모듈을 포함하고;
    상기 제1 종단 저항기의 제1 노드는 상기 클록 신호를 수신하는 것이고;
    상기 제2 종단 저항기의 제1 노드는 상기 반전 클록 신호를 수신하는 것이고;
    상기 스위치 모듈은, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하기 위해, 상기 제1 종단 저항기와 상기 제2 종단 저항기 사이에 연결되며;
    상기 메모리 제어기는 제1 채널 및 제2 채널 각각을 통해 상기 메모리 모듈에 대해 상기 클록 신호 및 상기 반전 클록 신호를 선택적으로 생성하고;
    상기 메모리 제어기가 상기 클록 신호 및 상기 반전 클록 신호를 생성하지 않는 경우, 상기 메모리 제어기는 상기 제1 채널 및 상기 제2 채널을 고정된 차동 전압 레벨로 유지하는, 메모리 시스템.
  3. 제2항에 있어서,
    상기 스위치 모듈이 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 접속해제하도록 제어되는 경우, 상기 제1 종단 저항기의 제2 노드와 상기 제2 종단 저항기의 제2 노드는 개방 상태에 있는, 메모리 시스템.
  4. 삭제
  5. 제2항에 있어서,
    상기 스위치 모듈은, 상기 메모리 제어기에서 상기 메모리 모듈로 송신되는 커맨드 신호에 따라, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는, 메모리 시스템.
  6. 제5항에 있어서,
    상기 커맨드 신호가 커맨드 조작(command operation) 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 경우, 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 접속하는, 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 제어기는 제1 채널 및 제2 채널 각각을 통해 상기 메모리 모듈에 대해 상기 클록 신호 및 상기 반전 클록 신호를 선택적으로 생성하고;
    상기 메모리 제어기가 상기 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 상기 커맨드 신호를 생성하지 않는 경우, 상기 메모리 제어기는 상기 제1 채널 및 상기 제2 채널을 고정된 차동 전압 레벨로 유지하고, 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 접속해제하고;
    일단 상기 메모리 제어기가 상기 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 상기 커맨드 신호를 생성하면, 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 접속하고, 그 후 상기 메모리 제어기가 상기 클록 신호 및 상기 반전 클록 신호를 상기 메모리 모듈에 대해 생성하는, 메모리 시스템.
  8. 제2항에 있어서,
    상기 메모리 시스템은 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 시스템이고, 상기 제1 종단 저항기 및 상기 제2 종단 저항기는 각각 온다이 종단(on-die termination)이고, 상기 클록 신호는 상기 메모리 모듈 내의 데이터 신호를 래치하기 위한 것인, 메모리 시스템.
  9. 삭제
  10. 메모리 제어기로부터 적어도 클록 신호 및 반전 클록 신호를 수신하는 메모리 인터페이스 회로를 포함하는 메모리 모듈로서,
    상기 메모리 인터페이스 회로는 제1 종단 저항기, 제2 종단 저항기, 및 스위치 모듈을 포함하고;
    상기 제1 종단 저항기의 제1 노드는 상기 클록 신호를 수신하는 것이고;
    상기 제2 종단 저항기의 제1 노드는 상기 반전 클록 신호를 수신하는 것이고;
    상기 스위치 모듈은, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하기 위해, 상기 제1 종단 저항기와 상기 제2 종단 저항기 사이에 연결되며;
    상기 메모리 인터페이스 회로는 상기 클록 신호 및 상기 반전 클록 신호를 각각 수신하는 두 개의 패드를 포함하고;
    상기 메모리 모듈이 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 커맨드 신호를 수신하지 않는 경우, 상기 두 개의 패드는 고정된 차동 전압 레벨로 유지되고, 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 접속해제하고;
    일단 상기 메모리 모듈이 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 커맨드 신호를 수신하면, 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 접속하고, 그 후 상기 두 개의 패드가 상기 클록 신호 및 상기 반전 클록 신호를 상기 메모리 제어기로부터 각각 수신하는, 메모리 모듈.
  11. 제10항에 있어서,
    상기 스위치 모듈이 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 접속해제하도록 제어되는 경우, 상기 제1 종단 저항기의 제2 노드와 상기 제2 종단 저항기의 제2 노드는 개방 상태에 있는, 메모리 모듈.
  12. 제10항에 있어서,
    상기 스위치 모듈은, 상기 메모리 제어기에서 송신되는 커맨드 신호에 따라, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는, 메모리 모듈.
  13. 제12항에 있어서,
    상기 커맨드 신호가 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 경우, 상기 스위치 모듈은 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 접속하는, 메모리 모듈.
  14. 삭제
  15. 삭제
  16. 제1 종단 저항기 및 제2 종단 저항기를 포함하는 메모리 모듈의 제어 방법으로서,
    상기 제1 종단 저항기의 제1 노드에서 클록 신호를 수신하는 단계;
    상기 제2 종단 저항기의 제1 노드에서 반전 클록 신호를 수신하는 단계; 및
    상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는 단계
    를 포함하고,
    상기 메모리 모듈은 상기 클록 신호 및 상기 반전 클록 신호를 각각 수신하는 두 개의 패드를 포함하고, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는 단계는,
    상기 메모리 모듈이 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 커맨드 신호를 수신하지 않는 경우, 상기 두 개의 패드를 고정된 차동 전압 레벨로 유지하고, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 접속해제하는 단계; 및
    일단 상기 메모리 모듈이 상기 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 상기 커맨드 신호를 수신하면, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 접속하고, 그 후 상기 두 개의 패드를 사용하여 상기 클록 신호 및 상기 반전 클록 신호를 메모리 제어기로부터 각각 수신하는 단계를 포함하는, 메모리 모듈의 제어 방법.
  17. 제16항에 있어서,
    상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는 단계는,
    상기 제1 종단 저항기의 제2 노드 및 상기 제2 종단 저항기의 제2 노드를 개방 상태로 만들기 위해, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 접속해제하는 단계를 포함하는, 메모리 모듈의 제어 방법.
  18. 제16항에 있어서,
    상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는 단계는,
    메모리 제어기로부터 송신되는 커맨드 신호에 따라 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는 단계를 포함하는, 메모리 모듈의 제어 방법.
  19. 제18항에 있어서,
    상기 메모리 제어기로부터 송신되는 커맨드 신호에 따라 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 대해 선택적으로 접속하거나 접속해제하는 단계는,
    상기 커맨드 신호가 커맨드 조작 동안에 상기 클록 신호 및 상기 반전 클록 신호를 필요로 하는 커맨드에 대응하는 경우, 상기 제2 종단 저항기의 제2 노드를 상기 제1 종단 저항기의 제2 노드에 접속하는 단계를 포함하는, 메모리 모듈의 제어 방법.
  20. 삭제
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