KR20210016866A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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KR20210016866A
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유성헌
김정열
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Abstract

본 개시에 따르면, 메모리 장치는, 메모리 장치의 외부로부터 수신되는 커맨드를 디코딩하도록 구성되는 커맨드 디코더, 메모리 장치의 외부로부터 데이터 클락 신호를 수신하도록 구성되는 데이터 클락 수신 회로 및 커맨드 디코더에 의해 디코딩 된 커맨드를 기초로 데이터 클락 수신 회로를 제어하고, 사전 결정된 특정 커맨드가 수신되기 전까지 데이터 클락 수신 회로가 인에이블 상태에 놓여지도록 정의된 동적 데이터 클락 커맨드가 메모리 장치에 의해 수신되는 것에 응답하여, 데이터 클락 수신 회로를 인에이블 하도록 구성되는 제어 로직을 포함할 수 있다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것으로서, 데이터 클락 신호를 수신하는 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
저전력 더블 데이터 레이트(Low Power Double Data Rate; LPDDR) 동기 다이나믹 랜덤 억세스 메모리(Synchronous Dynamic Random Access Memory; SDRAM) 등과 같은 모바일향(mobile-oriented) 메모리 장치는 스마트폰(smart phone), 태블릿(tablet) PC, 울트라 북(ultra book) 등과 같은 모바일 전자기기에 주로 사용된다. 모바일 전자기기에서 수행되는 멀티 태스킹 지원을 위해 모바일 운영체제(OS)의 용량이 커짐에 따라, 보다 더 저전력 소모 특성을 가지면서 고속 동작 성능을 지닌 모바일 전자기기가 요망된다.
특히, 메모리 장치의 성능에 있어서 고속 동작 성능은 중요한 성능들 중 하나에 해당한다. 메모리 장치의 고속 동작을 보장하기 위해선, 메모리 장치의 동작에서 소모되는 불필요한 시구간을 줄여야 하며, 이를 줄이기 위한 다양한 방법이 요구되고 있다.
본 개시의 기술적 사상은 메모리 장치 및 메모리 장치의 동작 방법에 있어서, 메모리 장치의 동작에 있어 불필요하게 소모되는 시간을 줄이고, 메모리 장치의 동작 속도를 향상시킬 수 있는 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 메모리 장치의 외부로부터 수신되는 커맨드를 디코딩하도록 구성되는 커맨드 디코더, 메모리 장치의 외부로부터 데이터 클락 신호를 수신하도록 구성되는 데이터 클락 수신 회로 및 커맨드 디코더에 의해 디코딩 된 커맨드를 기초로 데이터 클락 수신 회로를 제어하고, 사전 결정된 특정 커맨드가 수신되기 전까지 데이터 클락 수신 회로가 인에이블 상태에 놓여지도록 정의된 동적 데이터 클락 커맨드가 메모리 장치에 의해 수신되는 것에 응답하여, 데이터 클락 수신 회로를 인에이블 하도록 구성되는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작 방법은, 사전 결정된 특정 커맨드가 수신되기 전까지 데이터 클락 수신 회로가 인에이블 상태에 놓여지도록 정의된 동적 데이터 클락 커맨드를 수신하는 단계, 동적 데이터 클락 커맨드를 수신하는 것에 응답하여 데이터 클락 수신 회로를 인에이블 하는 단계, 특정 커맨드를 수신하는 단계 및 특정 커맨드를 수신하는 것에 응답하여 데이터 클락 수신 회로를 디스에이블 하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 메모리 랭크 및 제2 메모리 랭크를 포함하는 복수의 메모리 랭크들, 메모리 장치의 외부로부터 데이터 클락 신호가 입력되는 제1 핀, 제1 핀을 통해 입력되는 데이터 클락 신호를 수신하도록 구성되는 데이터 클락 수신 회로, 메모리 장치의 외부로부터 커맨드가 입력되는 제2 핀 및 제2 핀을 통해 입력되는 커맨드를 기초로 메모리 장치의 데이터 동작을 제어하고, 제2 핀을 통해 제1 커맨드가 입력되는 것을 기초로 데이터 클락 수신 회로를 인에이블 하고, 데이터 클락 수신 회로가 인에이블 상태에 놓여있는 구간 중 제1 메모리 랭크 및 제2 메모리 랭크에 대한 데이터 동작을 제어하고, 제2 핀을 통해 제2 커맨드가 입력되는 것을 기초로 데이터 클락 수신 회로를 디스에이블 하도록 구성되는 제어 로직을 포함할 수 있고, 제1 커맨드는, 데이터 클락 수신 회로가 인에이블 된 뒤, 제2 커맨드가 제2 핀을 통해 입력되기 전까지 데이터 클락 수신 회로의 인에이블 상태가 유지되도록 정의된 커맨드일 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작 방법은, 메모리 장치의 데이터 동작과 관련된 액티브 커맨드를 수신하는 단계, 액티브 커맨드를 수신하는 것에 응답하여 데이터 클락 수신 회로를 인에이블 하는 단계, 데이터 클락 수신 회로를 통해 수신되는 데이터 클락 신호를 메인 클락 신호에 동기화 하는 단계, 사전 결정된 특정 커맨드를 수신하는 단계 및 특정 커맨드를 수신하는 것에 응답하여 데이터 클락 수신 회로를 디스에이블 하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작 방법은, 메모리 장치의 파워 다운 모드 해제를 명령하는 파워 다운 엑시트 커맨드를 수신하는 단계, 파워 다운 엑시트 커맨드를 수신하는 것에 응답하여 데이터 클락 수신 회로를 인에이블 하는 단계, 데이터 클락 수신 회로를 통해 수신되는 데이터 클락 신호를 메인 클락 신호에 동기화 하는 단계, 메모리 장치의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드를 수신하는 단계 및 파워 다운 진입 커맨드를 수신하는 것에 응답하여 데이터 클락 수신 회로를 디스에이블 하는 단계를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치 및 메모리 장치의 동작 방법에 의하면, 데이터 클락 수신 회로를 동적으로 턴-온 및/또는 턴-오프 하기 위해 새롭게 정의된 커맨드를 기초로 데이터 클락 신호의 수신을 제어함으로써 메모리 장치의 동작에서 불필요하게 소모되는 시간을 줄일 수 있다.
특히, 데이터 클락 신호를 클락 신호에 동기화 하는 과정에서 불필요하게 소모되는 시간을 줄일 수 있다. 특히, 랭크 인터리빙 방식의 메모리 동작에서 데이터 클락 신호를 클락 신호에 동기화 하는 과정에서 불필요하게 소모되는 시간을 줄일 수 있다.
나아가, 메모리 장치의 동작에서 불필요하게 소모되는 시간이 감소됨에 따라 메모리 장치의 동작 속도가 증가할 수 있으며, 메모리 장치의 고속 동작 성능이 향상될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템을 나타낸다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타낸다.
도 4는 비교 예에 따른 신호들의 타이밍 다이어그램을 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 커맨드를 나타낸다.
도 6a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다.
도 6b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다.
도 7a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다.
도 7b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다.
도 8a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다.
도 8b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다.
도 9a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다.
도 9b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 시스템을 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(10)을 나타낸다.
데이터 처리 시스템(10)은 호스트(100), 메모리 컨트롤러(200) 및 메모리 장치(300)를 포함할 수 있다. 데이터 처리 시스템(10)은 각종 서버(Server), 데스크톱, 노트북, 스마트폰, 태블릿 PC, 프린터, 스캐너, 모니터, 디지털 카메라, 디지털 음악 플레이어, 디지털 미디어 레코드, 휴대형 게임 콘솔 등 메모리를 필요로 하는 각종 전자 장치에 적용될 수 있으며, 개시된 예시에만 한정되는 것은 아니다.
호스트(100)는 메모리 컨트롤러(200)에 데이터(DATA) 및 요청 신호(REQ)를 제공할 수 있다. 예를 들어, 호스트(100)는 메모리 컨트롤러(200)에 데이터(DATA)에 대한 독출(read) 또는 기입(write) 요청과 같은 요청 신호(REQ)를 제공할 수 있다. 이외에도, 호스트(100)는 메모리 컨트롤러(200)에 명령, 어드레스 및 우선순위 정보 등을 제공할 수 있으며, 이에 제한되지는 않는다. 호스트(100)와 메모리 컨트롤러(200)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터 및 신호들을 교환할 수 있다. 호스트(100)는 메모리 컨트롤러(200)와 함께 CPU(Central Processing Unit) 및/또는 GPU(Graphic Processing Unit) 등을 포함하는 SoC(System on Chip) 또는 어플리케이션 프로세서(application processor)로 구현될 수 있다.
메모리 컨트롤러(200)는 호스트(100)의 요청 신호(REQ)에 응답하여 메모리 장치(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(100)로부터 수신된 독출 요청에 응답하여 메모리 장치(300)가 데이터(DQ)를 독출하도록 메모리 장치(300)를 제어할 수 있다. 마찬가지로, 메모리 컨트롤러(200)는 호스트(100)로부터 수신된 기입 요청에 응답하여 메모리 장치(300)가 데이터(DQ)를 기입하도록 메모리 장치(300)를 제어할 수 있다. 이를 위해, 메모리 컨트롤러(200)는 메모리 장치(300)에 커맨드(CMD) 및 어드레스(ADDR)를 제공할 수 있다. 일 실시 예에서, 메모리 컨트롤러(200)는 메모리 장치(300)의 커맨드 핀을 통해 메모리 장치(300)에 커맨드(CMD)를 제공할 수 있다. 하지만, 이에만 제한되는 것은 아니며, 예를 들어, 메모리 컨트롤러(200)는 메모리 장치(300)의 커맨드/어드레스 핀을 통해 메모리 장치(300)에 커맨드(CMD)와 어드레스(ADDR)를 제공할 수 있다. 또한 예를 들어, 메모리 컨트롤러(200)는 메모리 장치(300)의 특정(particular) 핀을 통해 메모리 장치(300)에 커맨드(CMD)와 다른 임의의 신호를 함께 제공할 수도 있다. 메모리 컨트롤러(200)는 기록될 데이터(DQ) 또는 독출된 데이터(DQ)는 메모리 컨트롤러(200)와 메모리 장치(300) 사이에서 송수신 될 수 있다. 메모리 컨트롤러(200)는 메인 클락 신호(CK) 및 데이터 클락 신호(WCK)를 메모리 장치(300)에 제공할 수 있다. 일 실시 예에서, 메모리 컨트롤러(200)는 메모리 장치(300)의 데이터 클락 핀을 통해 메모리 장치(300)에 데이터 클락 신호(WCK)를 제공할 수 있다. 메인 클락 신호(CK) 및 데이터 클락 신호(WCK)는 메모리 컨트롤러(200) 및 메모리 장치(300)에서 데이터 통신에 이용되는 클락 신호일 수 있다. 비제한적인 예시로서, 데이터 클락 신호(WCK)의 주파수는 메인 클락 신호(CK)의 주파수의 2배 또는 4배일 수 있다.
메모리 장치(300)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM(Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 메모리 장치(300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 메모리 장치(300)는 고대역폭 메모리(high bandwidth memory, HBM)로 구현될 수도 있다. 한편, 메모리 장치(300)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 일 예로서, 메모리 장치(300)는 PRAM(Phase change RAM), MRAM(Magnetic RAM) 및 RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수도 있을 것이다.
메모리 장치(300)는 커맨드 디코더(310), 제어 로직(320) 및 데이터 클락 수신기(330)를 포함할 수 있다.
일 실시 예에서, 메모리 장치(300)는 메모리 셀 어레이를 포함할 수 있는데, 메모리 셀 어레이는 복수의 메모리 셀들을 포함할 수 있으며, 일 예로서, 메모리 셀 어레이는 다수의 로우들과 다수의 컬럼들이 교차하는 영역에 배치되는 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이의 복수의 메모리 셀들은 어드레스(ADDR)에 의해 지시될 수 있으며, 어드레스(ADDR)는 복수의 메모리 셀들을 지시하기 위한 다수의 비트들을 포함할 수 있다. 예를 들어, 어드레스(ADDR)는 로우 어드레스 및 컬럼 어드레스를 포함할 수 있다.
커맨드 디코더(310)는 메모리 컨트롤러(200)로부터 입력되는 커맨드(CMD)에 상응하는 제어 신호(DS)를 생성할 수 있다. 커맨드 디코더(310)는 커맨드(CMD)와 관련된 신호들, 예컨대, 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(Row Address Strobe; /RAS), 컬럼 어드레스 스트로브 신호(Column Address Strobe; /CAS), 기입 인에이블 신호(Write enable; /WE) 및 클락 인에이블 신호(Clock enable; CKE) 등에 기초하여 생성된 제어 신호(DS)를 제어 로직(320)에 제공할 수 있다. 일 실시 예에서, 커맨드 디코더(310)는 메모리 컨트롤러(200)로부터 어드레스 또한 디코딩 할 수도 있다. 한편, 커맨드 디코더(310)는 다양한 형태로 구현될 수 있는데, 커맨드 디코더(310)는 하드웨어 또는 소프트웨어로 구현될 수 있다. 예를 들어, 커맨드 디코더(310)가 하드웨어로 구현되는 경우, 커맨드 디코더(310)는 커맨드(CMD)에 상응하는 제어 신호(DS)를 생성하기 위한 다양한 회로들을 포함할 수 있다. 예를 들어, 커맨드 디코더(310)가 소프트웨어로 구현되는 경우, 커맨드 디코더(310)가 메모리 장치(300) 내 임의의 프로세서에 의해 실행됨으로써 커맨드(CMD)에 상응하는 제어 신호(DS)를 제공할 수 있다. 일 실시 예에서, 커맨드 디코더(310)는 제어 로직(320)에 포함되는 개념일 수 있다. 하지만, 이에만 제한되는 것도 아니며, 커맨드 디코더(310)는 펌웨어와 같이 하드웨어 및 소프트웨어가 결합된 형태로 구현될 수도 있다.
제어 로직(320)은 메모리 장치(300)의 전반적인 동작을 제어할 수 있다. 제어 로직(320)은 제어 신호(DS)를 기초로 메모리 장치(300)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(320)은 제어 신호(DS)를 기초로 메모리 장치(300)의 기입 동작, 독출 동작 및 소거 동작 등과 같은 데이터 동작을 제어할 수 있다.
일 실시 예에서, 제어 로직(320)은 제어 신호(DS)를 기초로 데이터 클락 수신기(330)를 제어할 수 있다. 예를 들어, 제어 로직(320)은 제어 신호(DS)를 기초로 데이터 클락 수신기(330)를 인에이블 시키거나, 디스에이블 시킬 수 있다. 이를 위해, 제어 로직(320)은 제어 신호(DS)를 기초로 데이터 클락 수신기 인에이블 신호(WR_EN)를 생성하고, 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공할 수 있다. 예를 들어, 제어 로직(320)은 제1 논리 레벨을 갖는 데이터 클락 수신기 인에이블 신호(WR_EN)를 통해 데이터 클락 수신기(330)를 인에이블 할 수 있다(또는 활성화 할 수 있다). 또한, 예를 들어, 제어 로직(320)은 제2 논리 레벨을 갖는 데이터 클락 수신기 인에이블 신호(WR_EN)를 통해 데이터 클락 수신기(330)를 디스에이블 할 수 있다(또는 비활성화 할 수 있다).
데이터 클락 수신기(330)는 메모리 컨트롤러(200)로부터 데이터 클락 신호(WCK)를 수신할 수 있다. 예를 들어, 데이터 클락 수신기(330)는 데이터 클락 핀을 통해 입력되는 데이터 클락 신호(WCK)를 수신할 수 있다.
일 실시 예에서, 데이터 클락 수신기(330)는 데이터 클락 신호(WCK)를 수신하기 위한 버퍼(buffer)를 포함할 수 있다. 데이터 클락 수신기(330)에 포함된 버퍼는 데이터 클락 수신기 인에이블 신호(WR_EN)를 기초로 턴-온 되거나, 턴-오프 될 수 있다. 데이터 클락 수신기(330)는 데이터 클락 수신 회로로도 칭해질 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 컨트롤러(200)는 새롭게 정의된 커맨드(CMD)를 메모리 장치(300)에 제공할 수 있다. 본 명세서에서 상기 새롭게 정의된 커맨드는 동적 데이터 클락 커맨드(dynamic data clock command)라 칭해진다. 동적 데이터 클락 커맨드는, 동적 데이터 클락 커맨드가 메모리 장치(300)에 입력된 후 사전 결정된 특정 커맨드가 입력되기 전까지 데이터 클락 수신기(330)가 인에이블 상태에 놓여있게 하도록 정의된 커맨드 일 수 있다. 다시 말해, 메모리 장치(300)가 동적 데이터 클락 커맨드를 수신하는 것에 응답하여, 메모리 장치(300)는 데이터 클락 수신기(330)를 인에이블 할 수 있고, 사전 결정된 특정 커맨드가 입력되기 전까지 데이터 클락 수신기(330)는 인에이블 상태를 유지할 수 있다. 이후, 메모리 장치(300)가 특정 커맨드를 수신하는 것에 응답하여, 메모리 장치(300)는 데이터 클락 수신기(330)를 디스에이블 할 수 있다. 일 실시 예에서, 상기 특정 커맨드는 데이터 클락 신호(WCK)와 메인 클락 신호(CK) 사이의 동기화 종료를 명령하는 싱크 오프 커맨드를 포함할 수 있다. 일 실시 예에서, 상기 특정 커맨드는 메모리 장치(300)의 데이터 동작과 관련된 프리차지 커맨드를 포함할 수 있다. 일 실시 예에서, 상기 특정 커맨드는 메모리 장치(300)의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드(power down enter command)를 포함할 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 메모리 장치(300)는, 메모리 장치(300)가 데이터 동작과 관련된 액티브 커맨드를 수신하는 것에 응답하여, 데이터 클락 수신기(330)를 인에이블 할 수 있고, 사전 결정된 특정 커맨드가 입력되기 전까지 데이터 클락 수신기(330)는 인에이블 상태를 유지할 수 있다. 이후, 메모리 장치(300)가 특정 커맨드를 수신하는 것에 응답하여, 메모리 장치(300)는 데이터 클락 수신기(330)를 디스에이블 할 수 있다. 일 실시 예에서, 상기 특정 커맨드는 메모리 장치(300)의 데이터 동작과 관련된 프리차지 커맨드를 포함할 수 있다. 일 실시 예에서, 상기 특정 커맨드는 메모리 장치(300)의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드를 포함할 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 메모리 장치(300)는, 메모리 장치(300)가 메모리 장치(300)의 파워 다운 모드 해제를 명령하는 파워 다운 엑시트 커맨드(power down exit command)를 수신하는 것에 응답하여, 데이터 클락 수신기(330)를 인에이블 할 수 있고, 메모리 장치(300)의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드가 입력되기 전까지 데이터 클락 수신기(330)는 인에이블 상태를 유지할 수 있다. 이후, 메모리 장치(300)가 파워 다운 진입 커맨드를 수신하는 것에 응답하여, 메모리 장치(300)는 데이터 클락 수신기(3300를 디스에이블 할 수 있다.
본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(10)에 의하면, 메모리 장치(300)의 동작에서 불필요하게 소모되는 시간을 줄일 수 있다. 특히, 메모리 장치(300)에서 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 동기화 시키는 데 필요한 프리앰블(preamble) 시간을 줄일 수 있다. 또한 특히, 랭크 인터리빙(rank interleaving) 방식에 따른 데이터 동작에서 데이터 클락 신호(WCK)의 프리앰블 시간을 줄일 수 있다. 나아가, 메모리 장치(300)의 동작에서 데이터 클락 신호(WCK)의 프리앰블 시간이 감소됨에 따라 메모리 장치(300)의 동작 속도가 증가할 수 있으며, 메모리 장치(300)의 고속 동작 성능이 향상될 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치(300)를 나타낸다. 메모리 장치(300)에 관해 도 1과 중복되는 설명은 생략한다. 도 2는 도 1을 함께 참조하여 설명된다.
메모리 장치(300)는 제1 핀(301), 제2 핀(302), 커맨드 디코더(310), 제어 로직(320), 데이터 클락 수신기(330), 데이터 입출력 회로(350) 및 서브 메모리 장치(360)를 포함할 수 있다.
커맨드 디코더(310)는 제1 핀(301)을 통해 메모리 장치(300) 외부의 메모리 컨트롤러(200)로부터 커맨드(CMD)를 수신할 수 있다. 다시 말해, 커맨드 디코더(310)는 제1 핀(301)을 통해 입력되는 커맨드(CMD)를 수신할 수 있다. 제1 핀(301)은 커맨드 핀이라 칭해질 수 있다. 또한, 일 실시 예에서, 제1 핀(301)은 커맨드(CMD)와 어드레스를 함께 수신하는 커맨드/어드레스 핀 일수도 있다. 커맨드 디코더(310)는 커맨드(CMD)에 상응하는 제어 신호(DS)를 생성할 수 있고, 생성된 제어 신호(DS)를 제어 로직(320)에 제공할 수 있다. 앞서 설명했듯이, 커맨드 디코더(310)는 제어 로직(320)에 포함되는 개념일 수 있다.
제어 로직(320)은 제어 신호(DS)를 기초로 메모리 장치(300)의 동작을 제어할 수 있으며, 예를 들어, 메모리 장치(300)의 데이터 동작을 제어할 수 있다. 또한, 예를 들어, 제어 로직(320)은 제어 신호(DS)를 기초로 데이터 클락 수신기(330)를 제어할 수 있다. 이를 위해, 제어 로직(320)은 데이터 클락 수신기(330)에 데이터 클락 수신기 인에이블 신호(WR_EN)를 제공할 수 있다.
데이터 클락 수신기(330)는 제2 핀(302)을 통해 데이터 클락 신호(WCK)를 수신할 수 있다. 제2 핀(302)은 데이터 클락 핀이라 칭해질 수 있다. 데이터 클락 수신기(330)는 수신된 데이터 클락 신호(WCK_r)를 데이터 입출력 회로(350)에 제공할 수 있다. 데이터 클락 수신기(330)는 제어 로직(320)의 제어에 의해 인에이블 되거나 디스에이블 될 수 있다. 예를 들어, 데이터 클락 수신기(330)는 데이터 클락 수신기 인에이블 신호(WR_EN)에 기초하여 인에이블 또는 디스에이블 될 수 있다. 일 실시 예에서, 데이터 클락 수신기(330)는 데이터 클락 신호(WCK)를 수신하기 위한 버퍼를 포함할 수 있다. 수신된 데이터 클락 신호(WCK_r)는 버퍼링 된 데이터 클락 신호를 나타낼 수 있다.
제1 핀(301) 및 제2 핀(302)에 관해, "핀"이라는 용어는 집적 회로에 대한 전기적 상호 접속을 폭넓게 가리키는 것으로서, 예를 들어, 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함할 수 있다.
데이터 입출력 회로(350)는 서브 메모리 장치(360)와 연결되어, 데이터(DQ)를 입력 받거나, 외부로 데이터(DQ)를 출력할 수 있다. 데이터 입출력 회로(350)는, 수신된 데이터 클락 신호(WCK_r) 및 메모리 장치(300) 내에서 생성되는 내부 클락 신호 중 적어도 하나를 기초로, 데이터(DQ)를 입력 받거나, 데이터(DQ)를 출력할 수 있다. 예를 들어, 메모리 장치(300)의 데이터 기입 동작에서, 데이터 입출력 회로(350)는 수신된 데이터 클락 신호(WCK_r)를 기초로 데이터(DQ)를 입력 받을 수 있다. 또한, 예를 들어, 메모리 장치(300)의 데이터 독출 동작에서, 데이터 입출력 회로(350)는 내부에서 생성된 독출 스트로브 신호를 기초로 데이터(DQ)를 외부로 출력할 수 있다.
서브 메모리 장치(360)는 메모리 셀 어레이를 포함할 수 있으며, 예를 들어, 서브 메모리 장치(360)는 복수의 메모리 랭크들을 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀들을 포함할 수 있으며, 일 예로서, 메모리 셀 어레이는 다수의 로우들과 다수의 컬럼들이 교차하는 영역에 배치되는 메모리 셀들을 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300)에 의하면, 메모리 장치(300)의 동작에서 불필요하게 소모되는 시간을 줄일 수 있다. 특히, 메모리 장치(300)에서 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 동기화 하는 과정에서 불필요하게 소모되는 시간을 줄일 수 있다. 또한 특히, 랭크 인터리빙(rank interleaving) 방식에 따른 데이터 동작에서 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 동기화 하는 과정에서 불필요하게 소모되는 시간을 줄일 수 있다. 나아가, 메모리 장치(300)의 동작에서 불필요하게 소모되는 시간이 감소됨에 따라 메모리 장치(300)의 동작 속도가 증가할 수 있으며, 메모리 장치(300)의 고속 동작 성능이 향상될 수 있다. 구체적인 메모리 장치(300)의 동작에 관해서는 도 5 이하의 도면들을 참조해 보다 자세히 설명된다.
도 3은 본 개시의 예시적 실시 예에 따른 메모리 장치(300)를 나타낸다. 도 3은 도 2의 메모리 장치(300)의 일 구현 예를 나타낸다. 도 3은 도 2와의 차이점을 중심으로 설명된다.
메모리 장치(300)는 제1 핀(301), 제2 핀(302), 제어 로직(320), 데이터 클락 수신기(330), 데이터 입출력 회로(350) 및 서브 메모리 장치(360)를 포함할 수 있다. 제어 로직(320)은 커맨드 디코더(310)를 포함할 수 있다.
다시 말해, 제어 로직(320)은 도 1 및 도 2를 참조해 설명된 커맨드 디코더(310)의 동작을 수행할 수 있다. 제어 로직(320)은 커맨드(CMD)에 상응하는 제어 신호를 생성하고, 제어 신호에 기초하여 데이터 클락 수신기(330)를 제어하기 위한 데이터 클락 수신기 인에이블 신호(WR_EN)를 생성할 수 있다.
도 4는 비교 예에 따른 신호들의 타이밍 다이어그램을 나타낸다. 특히, 도 4는 비교 예에 따른 메모리 장치에서 메인 클락 신호(CK), 데이터 클락 신호(WCK), 제1 메모리 랭크에 대한 제1 데이터(DQ_R1) 및 제2 메모리 랭크에 대한 제2 데이터 (DQ_R2)를 나타낸다.
비교 예에 따른 메모리 장치는, 제1 시점(tp_1)에서 메인 클락 신호(CK)에 데이터 클락 신호(WCK)가 동기된다. 제1 시점(tp_1)과 제2 시점(tp_2) 사이에서 데이터 클락 신호(WCK)에 동기되어 제1 메모리 랭크에 대한 데이터 동작과 관련된 제1 데이터(DQ_R1)가 메모리 장치로 입력되거나, 메모리 장치로부터 출력된다. 이후, 데이터 클락 신호(WCK)는 사전 설정된 시간(PTD)이 흐른 뒤 디스에이블 된다. 본 비교 예에서는, 데이터 클락 신호(WCK)가 제2 시점(tp_2)에 디스에이블 된다고 가정한다.
제2 시점(tp_2)으로부터 제1 시간 간격(TD_1)이 흐른 제3 시점(tp_3)부터 다시 데이터 클락 신호(WCK)가 메모리 장치에 의해 수신된다.
제3 시점(tp_3)으로부터 제4 시점(tp_4)까지의 시구간 동안, 데이터 클락 신호(WCK)는 메인 클락 신호(CK)에 동기화된다. 데이터 클락 신호(WCK)의 메인 클락 신호(CK)에 대한 동기화는, 데이터 클락 신호(WCK)의 위상을 메인 클락 신호(CK)의 위상과 맞추는 동작을 나타낼 수 있다. 제3 시점(tp_3)으로부터 제4 시점(tp_4)까지의 시구간은 데이터 클락 신호(WCK)의 프리앰블 구간으로 지칭될 수 있다.
데이터 클락 신호(WCK)의 메인 클락 신호(CK)로의 동기화가 완료된 뒤, 제4 시점(tp_4)으로부터 제5 시점(tp_5)까지의 시구간 동안, 제2 메모리 랭크에 대한 데이터 동작과 관련된 제2 데이터(DQ_R2)가 메모리 장치로 입력되거나, 메모리 장치로부터 출력된다.
도 4를 참조하면, 비교 예에 따른 메모리 장치에서, 데이터 클락 수신 회로는 인에이블 된 때로부터 사전 결정된 시간 간격(PTD)이 흐른 뒤 자동으로 디스에이블 되기 때문에, 제1 메모리 랭크에 대한 데이터 동작 이후 제2 메모리 랭크에 대한 데이터 동작이 수행될 때, 데이터 클락 신호(WCK)를 메인 클락 신호에(CK)에 동기화 시키는 프리앰블 동작이 수행되는 것이 필요하다. 이에 따라, 제3 시점(tp_3)과 제4 시점(tp_4) 사이의 시간 간격인 제2 시간 간격(TD_2) 만큼의 프리앰블 시간이 소요된다. 이러한 프리앰블 시간의 소요는 메모리 장치의 전체 동작 시간의 증가를 야기하며, 이로 인해 메모리 장치의 동작 속도가 저하될 수 있다. 이에 따라 메모리 장치의 고속 동작 성능이 저하될 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 커맨드를 나타낸다. 특히, 도 5는 본 개시의 예시적 실시 예에 따라 새롭게 정의되는 커맨드를 나타낸다. 도 5는 도 1을 함께 참조하여 설명된다.
본 개시의 예시적 실시 예에 따른 메모리 컨트롤러(200)는 동적 데이터 클락 커맨드(Dynamic WCK)를 메모리 장치(300)에 제공할 수 있다. 동적 데이터 클락 커맨드는, 동적 데이터 클락 커맨드가 메모리 장치(300)에 입력된 후 사전 결정된 특정 커맨드가 입력되기 전까지 데이터 클락 수신기(330)가 인에이블 상태에 놓여있게 하도록 정의된 커맨드 일 수 있다. 다시 말해, 메모리 장치(300)가 동적 데이터 클락 커맨드를 수신하는 것에 응답하여, 메모리 장치(300)는 데이터 클락 수신기(330)를 인에이블 할 수 있고, 사전 결정된 특정 커맨드가 입력되기 전까지 데이터 클락 수신기(330)는 인에이블 상태를 유지할 수 있다. 이후, 메모리 장치(300)가 특정 커맨드를 수신하는 것에 응답하여, 메모리 장치(300)는 데이터 클락 수신기(330)를 디스에이블 할 수 있다.
일 실시 예에서, 상기 특정 커맨드는 데이터 클락 신호(WCK)와 메인 클락 신호(CK) 사이의 동기화 종료를 명령하는 싱크 오프 커맨드를 포함할 수 있다. 이와 관련된 실시 예는 도 6a 및 도 6b를 함께 참조하여 설명된다.
일 실시 예에서, 상기 특정 커맨드는 메모리 장치(300)의 데이터 동작과 관련된 프리차지 커맨드를 포함할 수 있다. 이와 관련된 실시 예는 도 7a 및 도 7b를 함께 참조하여 설명된다.
일 실시 예에서, 상기 특정 커맨드는 메모리 장치(300)의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드(power down enter command)를 포함할 수 있다. 이와 관련된 실시 예는 도 8a 및 도 8b를 함께 참조하여 설명된다.
도 6a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다. 도 6a에 개시된 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)은 앞선 도면에 등장하는 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)과는 독립적인 시점들을 나타낸다. 도 6a는 도 1 및 도 2를 함께 참조해 설명된다.
메모리 장치(300)는 제1 시점(tp_1)에 메모리 컨트롤러(200)로부터 동적 데이터 클락 커맨드를 수신할 수 있다. 예를 들어, 메모리 장치(300)는 제1 핀(301)을 통해 동적 데이터 클락 커맨드를 수신할 수 있다. 수신된 동적 데이터 클락 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 동적 데이터 클락 커맨드를 디코딩함으로써 동적 데이터 클락 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 동적 데이터 클락 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제1 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 인에이블 시킬 수 있다.
데이터 클락 수신기(330)가 인에이블 됨에 따라, 제2 시점(tp_2)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신될 수 있다. 도 6a는 설명의 편의를 위해 제2 시점(tp_2) 직후에도 데이터 클락 신호(WCK)의 위상이 메인 클락 신호(CK)의 위상과 맞춰져 있는 것을 도시하지만, 이는 설명의 편의를 위한 것일 뿐 이에 제한되지 않는다. 예를 들어, 제2 시점(tp_2)으로부터 일정 시간 간격동안 메모리 장치(300)는 데이터 클락 신호(WCK)의 위상을 메인 클락 신호(CK)의 위상과 일치시키기 위한 동기화 동작을 수행할 수 있다. 다시 말해, 제2 시점(tp_2)으로부터 일정 시간 간격이 흐른 뒤에, 데이터 클락 신호(WCK)의 위상은 메인 클락 신호(CK)와 일치하게 될 수 있다.
데이터 클락 수신기(330)는, 데이터 클락 신호(WCK)와 메인 클락 신호(CK) 사이의 동기화 종료를 명령하는 싱크 오프 커맨드가 메모리 장치(300)에 의해 수신되기 전까지, 인에이블 상태를 유지할 수 있다.
메모리 장치(300)는 싱크 오프 커맨드를 수신할 수 있다. 수신된 싱크 오프 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 싱크 오프 커맨드를 디코딩함으로써 싱크 오프 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 싱크 오프 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제2 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
데이터 클락 수신기(330)가 디스에이블 됨에 따라, 제3 시점(tp_3)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신되지 않을 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300) 및 새롭게 정의된 동적 데이터 클락 커맨드에 따르면, 싱크 오프 커맨드가 수신되기 전까지, 메모리 장치(300)는 데이터 클락 신호(WCK)를 수신할 수 있다. 이에 따라, 제1 메모리 랭크에 대한 데이터 동작 이후 제2 메모리 랭크에 대한 데이터 동작이 수행되는 경우에도 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 다시 동기화 하는 동작을 수행하지 않아도 된다. 이에 따라, 메모리 장치(300)에서 불필요하게 소모되는 시간을 줄일 수 있으며, 이에 따라 메모리 장치(300)의 동작 속도가 향상될 수 있다.
도 6b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 6b는 특히, 도 6a를 참조해 설명된 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 6b는 도 1, 도 2 및 도 6a를 함께 참조해 설명된다.
메모리 장치(300)는 동적 데이터 클락 커맨드를 수신할 수 있다(S120). 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 메모리 컨트롤러(200)로부터 동적 데이터 클락 커맨드를 수신할 수 있다. 수신된 동적 데이터 클락 커맨드는 커맨드 디코더(310)에 의해 디코딩 될 수 있다. 커맨드 디코더(310)는 동적 데이터 클락 커맨드를 디코딩함으로써 동적 데이터 클락 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다.
메모리 장치(300)는, 동적 데이터 클락 커맨드에 응답하여, 데이터 클락 수신기(330)를 인에이블 시킬 수 있다(S140). 예를 들어, 제어 로직(320)은, 동적 데이터 클락 커맨드에 대응되는 제어 신호(DS)를 기초로, 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제1 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 일 실시 예에서, 데이터 클락 수신기(330)가 인에이블 된 뒤, 메모리 장치(300)는 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 동기화 하는 동작을 수행할 수 있다.
메모리 장치(300)는, 싱크 오프 커맨드를 수신할 수 있다(S160). 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 메모리 컨트롤러(200)로부터 싱크 오프 커맨드를 수신할 수 있다. 수신된 싱크 오프 커맨드는 커맨드 디코더(310)에 의해 디코딩 될 수 있다. 커맨드 디코더(310)는 싱크 오프 커맨드를 디코딩함으로써 싱크 오프 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다.
메모리 장치(300)는, 싱크 오프 커맨드에 응답하여, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다(S180). 예를 들어, 제어 로직(320)은, 싱크 오프 커맨드에 대응되는 제어 신호(DS)를 기초로, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제2 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
도 7a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다. 도 7a에 개시된 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)은 앞선 도면에 등장하는 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)과는 독립적인 시점들을 나타낸다. 도 7a는 도 1 및 도 2를 함께 참조해 설명된다.
도 7a에서, 프리차지 커맨드가 수신되기 전까지의 동작은 도 6a에서 싱크 오프 커맨드가 수신되기 전까지의 동작과 실질적으로 동일한 것으로 이해될 수 있는 바, 이에 대한 설명은 생략한다.
데이터 클락 수신기(330)는, 메모리 장치(300)의 데이터 동작과 관련된 프리차지 커맨드가 메모리 장치(300)에 의해 수신되기 전까지, 인에이블 상태를 유지할 수 있다.
메모리 장치(300)는 프리차지 커맨드를 수신할 수 있다. 수신된 프리차지 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 프리차지 커맨드를 디코딩함으로써 프리차지 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 프리차지 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
데이터 클락 수신기(330)가 디스에이블 됨에 따라, 제3 시점(tp_3)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신되지 않을 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300) 및 새롭게 정의된 동적 데이터 클락 커맨드에 따르면, 프리차지 커맨드가 수신되기 전까지, 메모리 장치(300)는 데이터 클락 신호(WCK)를 수신할 수 있다. 이에 따라, 제1 메모리 랭크에 대한 데이터 동작 이후 제2 메모리 랭크에 대한 데이터 동작이 수행되는 경우에도 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 다시 동기화 하는 동작을 수행하지 않아도 된다. 이에 따라, 메모리 장치(300)에서 불필요하게 소모되는 시간을 줄일 수 있으며, 이에 따라 메모리 장치(300)의 동작 속도가 향상될 수 있다.
도 7b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 7b는 특히, 도 7a를 참조해 설명된 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 7b는 도 1, 도 2 및 도 7a를 함께 참조해 설명된다.
도 7b에서, S220 단계는 도 6b의 S120 단계와 실질적으로 동일할 수 있고, S240 단계는 도 6b의 S140 단계와 실질적으로 동일한 것으로 이해될 수 있는 바, 이에 대한 설명은 생략한다.
메모리 장치(300)는, 프리차지 커맨드를 수신할 수 있다(S260). 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 메모리 컨트롤러(200)로부터 프리차지 커맨드를 수신할 수 있다. 수신된 프리차지 커맨드는 커맨드 디코더(310)에 의해 디코딩 될 수 있다. 커맨드 디코더(310)는 프리차지 커맨드를 디코딩함으로써 프리차지 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다.
메모리 장치(300)는, 프리차지 커맨드에 응답하여, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다(S280). 예를 들어, 제어 로직(320)은, 프리차지 커맨드에 대응되는 제어 신호(DS)를 기초로, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제2 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
도 8a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다. 도 8a에 개시된 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)은 앞선 도면에 등장하는 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)과는 독립적인 시점들을 나타낸다. 도 8a는 도 1 및 도 2를 함께 참조해 설명된다.
도 8a에서, 파워 다운 진입 커맨드가 수신되기 전까지의 동작은 도 6a에서 싱크 오프 커맨드가 수신되기 전까지의 동작과 실질적으로 동일한 것으로 이해될 수 있는 바, 이에 대한 설명은 생략한다.
데이터 클락 수신기(330)는, 메모리 장치(300)의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드가 메모리 장치(300)에 의해 수신되기 전까지, 인에이블 상태를 유지할 수 있다.
메모리 장치(300)는 파워 다운 진입 커맨드를 수신할 수 있다. 수신된 파워 다운 진입 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 파워 다운 진입 커맨드를 디코딩함으로써 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
데이터 클락 수신기(330)가 디스에이블 됨에 따라, 제3 시점(tp_3)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신되지 않을 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300) 및 새롭게 정의된 동적 데이터 클락 커맨드에 따르면, 파워 다운 진입 커맨드가 수신되기 전까지, 메모리 장치(300)는 데이터 클락 신호(WCK)를 수신할 수 있다. 이에 따라, 제1 메모리 랭크에 대한 데이터 동작 이후 제2 메모리 랭크에 대한 데이터 동작이 수행되는 경우에도 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 다시 동기화 하는 동작을 수행하지 않아도 된다. 이에 따라, 메모리 장치(300)에서 불필요하게 소모되는 시간을 줄일 수 있으며, 이에 따라 메모리 장치(300)의 동작 속도가 향상될 수 있다.
도 8b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 8b는 특히, 도 8a를 참조해 설명된 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 8b는 도 1, 도 2 및 도 8a를 함께 참조해 설명된다.
도 8b에서, S320 단계는 도 6b의 S120 단계와 실질적으로 동일할 수 있고, S340 단계는 도 6b의 S140 단계와 실질적으로 동일한 것으로 이해될 수 있는 바, 이에 대한 설명은 생략한다.
메모리 장치(300)는, 파워 다운 진입 커맨드를 수신할 수 있다(S360). 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 메모리 컨트롤러(200)로부터 파워 다운 진입 커맨드를 수신할 수 있다. 수신된 파워 다운 진입 커맨드는 커맨드 디코더(310)에 의해 디코딩 될 수 있다. 커맨드 디코더(310)는 파워 다운 진입 커맨드를 디코딩함으로써 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다.
메모리 장치(300)는, 파워 다운 진입 커맨드에 응답하여, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다(S380). 예를 들어, 제어 로직(320)은, 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 기초로, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제2 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
도 9a는 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다. 도 9a에 개시된 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)은 앞선 도면에 등장하는 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)과는 독립적인 시점들을 나타낸다. 도 9a는 도 1 및 도 2를 함께 참조해 설명된다.
메모리 장치(300)는 제1 시점(tp_1)에 메모리 컨트롤러(200)로부터 메모리 장치의 데이터 동작과 관련된 액티브 커맨드를 수신할 수 있다. 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 액티브 커맨드를 수신할 수 있다. 수신된 액티브 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 액티브 커맨드를 디코딩함으로써 액티브 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 액티브 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다.
데이터 클락 수신기(330)가 인에이블 됨에 따라, 제2 시점(tp_2)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신될 수 있다. 도 9a는 설명의 편의를 위해 제2 시점(tp_2) 직후에도 데이터 클락 신호(WCK)의 위상이 메인 클락 신호(CK)의 위상과 맞춰져 있는 것을 도시하지만, 이는 설명의 편의를 위한 것일 뿐 이에 제한되지 않는다. 예를 들어, 제2 시점(tp_2)으로부터 일정 시간 간격동안 메모리 장치(300)는 데이터 클락 신호(WCK)의 위상을 메인 클락 신호(CK)의 위상과 일치시키기 위한 동기화 동작을 수행할 수 있다. 다시 말해, 제2 시점(tp_2)으로부터 일정 시간 간격이 흐른 뒤에, 데이터 클락 신호(WCK)의 위상은 메인 클락 신호(CK)와 일치하게 될 수 있다.
데이터 클락 수신기(330)는, 메모리 장치(300)의 데이터 동작과 관련된 프리차지 커맨드가 메모리 장치(300)에 의해 수신되기 전까지, 인에이블 상태를 유지할 수 있다.
메모리 장치(300)는 프리차지 커맨드를 수신할 수 있다. 수신된 프리차지 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 프리차지 커맨드를 디코딩함으로써 프리차지 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 프리차지 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
데이터 클락 수신기(330)가 디스에이블 됨에 따라, 제3 시점(tp_3)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신되지 않을 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300)에 따르면, 프리차지 커맨드가 수신되기 전까지, 메모리 장치(300)는 데이터 클락 신호(WCK)를 수신할 수 있다. 이에 따라, 제1 메모리 랭크에 대한 데이터 동작 이후 제2 메모리 랭크에 대한 데이터 동작이 수행되는 경우에도 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 다시 동기화 하는 동작을 수행하지 않아도 된다. 이에 따라, 메모리 장치(300)에서 불필요하게 소모되는 시간을 줄일 수 있으며, 이에 따라 메모리 장치(300)의 동작 속도가 향상될 수 있다.
도 9b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 9b는 특히, 도 9a를 참조해 설명된 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 9b는 도 1, 도 2 및 도 9a를 함께 참조해 설명된다.
메모리 장치(300)는 데이터 동작과 관련된 액티브 커맨드를 수신할 수 있다(S420). 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 메모리 컨트롤러(200)로부터 액티브 커맨드를 수신할 수 있다. 수신된 액티브 커맨드는 커맨드 디코더(310)에 의해 디코딩 될 수 있다. 커맨드 디코더(310)는 액티브 커맨드를 디코딩함으로써 액티브 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다.
메모리 장치(300)는, 액티브 커맨드에 응답하여, 데이터 클락 수신기(330)를 인에이블 시킬 수 있다(S440). 예를 들어, 제어 로직(320)은, 액티브 커맨드에 대응되는 제어 신호(DS)를 기초로, 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제1 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 일 실시 예에서, 데이터 클락 수신기(330)가 인에이블 된 뒤, 메모리 장치(300)는 데이터 클락 신호(WCK)를 메인 클락 신호(CK)에 동기화 하는 동작을 수행할 수 있다.
메모리 장치(300)는 수신되는 데이터 클락 신호(WCK)를 기초로 데이터를 수신 또는 송신할 수 있다(S450). 예를 들어, 메모리 장치(300)가 기입 동작을 수행하는 경우, 메모리 장치(300)는, S440 단계와 S460 단계 사이에서, 데이터 클락 신호(WCK)를 기초로 데이터를 수신할 수 있다. 또한 예를 들어, 메모리 장치(300)가 독출 동작을 수행하는 경우, 메모리 장치(300)는, S440 단계와 S460 단계 사이에서, 데이터 클락 신호(WCK)를 기초로 생성되는 독출 데이터 스트로브 신호를 기초로 데이터를 메모리 장치(300)의 외부로 송신할 수 있다.
메모리 장치(300)는, 프리차지 커맨드를 수신할 수 있다(S460). 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 메모리 컨트롤러(200)로부터 프리차지 커맨드를 수신할 수 있다. 수신된 프리차지 커맨드는 커맨드 디코더(310)에 의해 디코딩 될 수 있다. 커맨드 디코더(310)는 프리차지 커맨드를 디코딩함으로써 프리차지 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다.
메모리 장치(300)는, 프리차지 커맨드에 응답하여, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다(S480). 예를 들어, 제어 로직(320)은, 프리차지 커맨드에 대응되는 제어 신호(DS)를 기초로, 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제2 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 10에 개시된 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)은 앞선 도면에 등장하는 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)과는 독립적인 시점들을 나타낸다. 도 10은 도 1 및 도 2를 함께 참조해 설명된다.
도 10에서, 파워 다운 진입 커맨드가 수신되기 전까지의 동작은 도 9a에서 프리차지 커맨드가 수신되기 전까지의 동작과 실질적으로 동일한 것으로 이해될 수 있는 바, 이에 대한 설명은 생략한다.
데이터 클락 수신기(330)는, 메모리 장치(300)의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드가 메모리 장치(300)에 의해 수신되기 전까지, 인에이블 상태를 유지할 수 있다.
메모리 장치(300)는 파워 다운 진입 커맨드를 수신할 수 있다. 수신된 파워 다운 진입 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 파워 다운 진입 커맨드를 디코딩함으로써 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
데이터 클락 수신기(330)가 디스에이블 됨에 따라, 제3 시점(tp_3)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신되지 않을 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법 순서도를 나타낸다. 도 11에 개시된 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)은 앞선 도면에 등장하는 제1 시점(tp_1), 제2 시점(tp_2) 및 제3 시점(tp_3)과는 독립적인 시점들을 나타낸다. 도 11은 도 1 및 도 2를 함께 참조해 설명된다.
메모리 장치(300)는 제1 시점(tp_1)에 메모리 컨트롤러(200)로부터 메모리 장치의 파워 다운 모드 해제를 명령하는 파워 다운 엑시트 커맨드를 수신할 수 있다. 예를 들어, 메모리 장치(300)는 1 핀(301)을 통해 파워 다운 엑시트 커맨드를 수신할 수 있다. 수신된 파워 다운 엑시트 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 파워 다운 엑시트 커맨드를 디코딩함으로써 파워 다운 엑시트 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 파워 다운 엑시트 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다.
데이터 클락 수신기(330)가 인에이블 됨에 따라, 제2 시점(tp_2)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신될 수 있다. 도 6a는 설명의 편의를 위해 제2 시점(tp_2) 직후에도 데이터 클락 신호(WCK)의 위상이 메인 클락 신호(CK)의 위상과 맞춰져 있는 것을 도시하지만, 이는 설명의 편의를 위한 것일 뿐 이에 제한되지 않는다. 예를 들어, 제2 시점(tp_2)으로부터 일정 시간 간격동안 메모리 장치(300)는 데이터 클락 신호(WCK)의 위상을 메인 클락 신호(CK)의 위상과 일치시키기 위한 동기화 동작을 수행할 수 있다. 다시 말해, 제2 시점(tp_2)으로부터 일정 시간 간격이 흐른 뒤에, 데이터 클락 신호(WCK)의 위상은 메인 클락 신호(CK)와 일치하게 될 수 있다.
데이터 클락 수신기(330)는, 메모리 장치(300)의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드가 메모리 장치(300)에 의해 수신되기 전까지, 인에이블 상태를 유지할 수 있다.
메모리 장치(300)는 파워 다운 진입 커맨드를 수신할 수 있다. 수신된 파워 다운 진입 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 파워 다운 진입 커맨드를 디코딩함으로써 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 파워 다운 진입 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
데이터 클락 수신기(330)가 디스에이블 됨에 따라, 제3 시점(tp_3)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신되지 않을 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 시스템(20)을 나타낸다. 메모리 컨트롤러(200) 및 메모리 장치(300)에 관해 도 1, 도 2 및 도 3과 중복되는 설명은 생략한다.
메모리 장치(300)는 제어 로직(320), 데이터 클락 수신기(330), 데이터 입출력 회로(350) 및 서브 메모리 장치(360)를 포함할 수 있다. 제어 로직(320)은 커맨드 디코더(310)를 포함할 수 있다. 이는 도 12의 내용에 제한되는 것은 아니며, 도 2에 도시된 바와 같이, 커맨드 디코더(310)는 제어 로직(320)과는 독립한 하드웨어로 구성될 수 있다.
서브 메모리 장치(360)는 복수의 메모리 랭크들을 포함할 수 있다. 예를 들어, 서브 메모리 장치(360)는 제1 메모리 랭크(360_1) 내지 제N 메모리 랭크(360_N)를 포함할 수 있다(단, N은 2 이상의 자연수).
메모리 컨트롤러(200)는 메모리 장치(300)에 칩 셋 신호(CS)를 제공함으로써 복수의 메모리 랭크들 중 적어도 하나의 메모리 랭크를 선택할 수 있다. 예를 들어, 메모리 컨트롤러(200)가 제1 메모리 랭크(360_1)에 대응되는 칩 셋 신호(CS)를 메모리 장치(300)에 제공함에 따라 제1 메모리 랭크(360_1)가 선택될 수 있고, 메모리 컨트롤러(200)가 제2 메모리 랭크(360_2)에 대응되는 칩 셋 신호(CS)를 메모리 장치(300)에 제공함에 따라 제2 메모리 랭크(360_2)가 선택될 수 있다.
메모리 컨트롤러(200)는 메모리 장치(300)가 복수의 메모리 랭크들에 대해 데이터 동작을 수행함에 있어서 랭크 인터리빙(rank interleaving) 방식에 의해 데이터 동작을 수행하도록 메모리 장치(300)를 제어할 수 있다. 예를 들어, 메모리 장치(300)가 데이터(DQ)를 서브 메모리 장치(360)에 기입하는 경우, 데이터(DQ)는 인터리빙 단위로 파티셔닝 될 수 있다. 인터리빙 단위로 분할된 데이터는 파이프라인 방식으로 복수의 메모리 랭크들에 기입될 수 있다. 예를 들어, 제1 메모리 랭크(360_1)에 제1 분할 데이터가 기입된 뒤, 제2 메모리 랭크(360_2)에 제2 분할 데이터가 기입될 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 시스템(20)에, 도 5 내지 도 11을 참조해 설명된 실시 예가 마찬가지로 적용될 수 있다.
일 실시 예에서, 메모리 장치(300)가 동적 데이터 클락 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 데이터 클락 수신기(330)는 싱크 오프 커맨드가 메모리 장치(300)에 의해 수신되기 전까지 인에이블 상태를 유지할 수 있다. 메모리 장치(300)는 복수의 메모리 랭크들에 대한 데이터 동작을 수행할 수 있고, 예를 들어, 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 데이터 동작을 수행할 수 있다. 예를 들어, 메모리 장치(300)는 랭크 인터리빙 방식에 따라 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 데이터 동작을 수행할 수 있다. 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 데이터 동작이 완료된 뒤, 메모리 장치(300)는 싱크 오프 커맨드를 수신할 수 있다. 메모리 장치(300)가 싱크 오프 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다. 도 4에 따른 비교 예와 비교할 때, 제2 메모리 랭크(360_2)에 대한 데이터 동작을 수행할 때, 데이터 클락 신호(WCK)에 대한 동기화 동작이 수행될 필요가 없기 때문에, 불필요하게 소모되는 시간을 줄일 수 있고, 메모리 장치(300)의 성능이 향상될 수 있다.
마찬가지로 일 실시 예에서, 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 랭크 인터리빙 방식의 데이터 동작에서, 메모리 장치(300)가 동적 데이터 클락 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 메모리 장치(300)가 제1 메모리 랭크(360_1)에 대한 데이터 동작을 수행하고, 제2 메모리 랭크(360_2)에 대한 데이터 동작과 관련된 데이터(DQ)가 메모리 장치(300)로 입력되거나, 메모리 장치(300)로부터 출력된 뒤, 메모리 장치(300)는 제2 메모리 랭크(360_2)의 데이터 동작과 관련된 프리차지 커맨드를 수신할 수 있다. 메모리 장치(300)가 제2 메모리 랭크(360_2)의 데이터 동작과 관련된 프리차지 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
마찬가지로 일 실시 예에서, 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 랭크 인터리빙 방식의 데이터 동작에서, 메모리 장치(300)가 동적 데이터 클락 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 이후, 메모리 장치(300)는 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 데이터 동작을 수행할 수 있다. 이후, 메모리 장치(300)가 파워 다운 진입 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
마찬가지로 일 실시 예에서, 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 랭크 인터리빙 방식의 데이터 동작에서, 메모리 장치(300)가 제1 메모리 랭크(360_1)에 대한 데이터 동작과 관련된 액티브 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 메모리 장치(300)가 제1 메모리 랭크(360_1)에 대한 데이터 동작을 수행하고, 제2 메모리 랭크(360_2)에 대한 데이터 동작과 관련된 데이터(DQ)가 메모리 장치(300)로 입력되거나, 메모리 장치(300)로부터 출력된 뒤, 메모리 장치(300)는 제2 메모리 랭크(360_2)의 데이터 동작과 관련된 프리차지 커맨드를 수신할 수 있다. 메모리 장치(300)가 제2 메모리 랭크(360_2)의 데이터 동작과 관련된 프리차지 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
마찬가지로 일 실시 예에서, 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 랭크 인터리빙 방식의 데이터 동작에서, 메모리 장치(300)가 제1 메모리 랭크(360_1)에 대한 데이터 동작과 관련된 액티브 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 이후, 메모리 장치(300)는 제1 메모리 랭크(360_1) 및 제2 메모리 랭크(360_2)에 대한 데이터 동작을 수행할 수 있다. 이후, 메모리 장치(300)가 파워 다운 진입 커맨드를 수신하는 것에 응답하여, 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 신호들의 타이밍 다이어그램을 나타낸다. 도 13에 개시된 제1 시점(tp_1) 내지 제9 시점(tp_9)은 앞선 도면에 등장하는 시점들과는 독립적인 시점들을 나타낸다. 도 13은 도 12를 함께 참조해 설명된다.
메모리 장치(300)는 제1 시점(tp_1)에 메모리 컨트롤러(200)로부터 동적 데이터 클락 커맨드를 수신할 수 있다. 예를 들어, 메모리 장치(300)는 커맨드 핀을 통해 동적 데이터 클락 커맨드를 수신할 수 있다. 수신된 동적 데이터 클락 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 동적 데이터 클락 커맨드를 디코딩함으로써 동적 데이터 클락 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 동적 데이터 클락 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 인에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제1 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 인에이블 시킬 수 있다.
데이터 클락 수신기(330)가 인에이블 됨에 따라, 제2 시점(tp_2)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신될 수 있다. 도 12는 설명의 편의를 위해 제2 시점(tp_2) 직후에도 데이터 클락 신호(WCK)의 위상이 메인 클락 신호(CK)의 위상과 맞춰져 있는 것을 도시하지만, 이는 설명의 편의를 위한 것일 뿐 이에 제한되지 않는다. 예를 들어, 제2 시점(tp_2)으로부터 일정 시간 간격동안 메모리 장치(300)는 데이터 클락 신호(WCK)의 위상을 메인 클락 신호(CK)의 위상과 일치시키기 위한 동기화 동작을 수행할 수 있다.
데이터 클락 수신기(330)는, 데이터 클락 신호(WCK)와 메인 클락 신호(CK) 사이의 동기화 종료를 명령하는 싱크 오프 커맨드가 메모리 장치(300)에 의해 수신되기 전까지, 인에이블 상태를 유지할 수 있다.
메모리 장치(300)는 제3 시점(tp_3)에 메모리 컨트롤러(200)로부터 제1 메모리 랭크에 대한 데이터 동작 커맨드를 수신할 수 있다. 데이터 동작 커맨드가 독출 커맨드인 예를 들어, 실시 예를 설명한다.
제4 시점(tp_4)으로부터 제5 시점(tp_5)까지, 제1 메모리 랭크(360_1)에 대한 제1 데이터(DQ_R1)가 제1 메모리 랭크(360_1)로부터 독출될 수 있다. 예를 들어, 제1 데이터(DQ_R1)는 제1 메모리 랭크(360_1)로부터 데이터 입출력 회로(350)를 통해 메모리 장치(300) 외부의 메모리 컨트롤러(200)에 제공될 수 있다.
메모리 장치(300)는 제6 시점(tp_6)에 메모리 컨트롤러(200)로부터 제2 메모리 랭크에 대한 데이터 동작 커맨드를 수신할 수 있다. 데이터 동작 커맨드가 독출 커맨드인 예를 들어, 실시 예를 설명한다.
제7 시점(tp_7)으로부터 제8 시점(tp_8)까지, 제2 메모리 랭크(360_2)에 대한 제2 데이터(DQ_R2)가 제2 메모리 랭크(360_2)로부터 독출될 수 있다. 예를 들어, 제2 데이터(DQ_R2)는 제2 메모리 랭크(360_2)로부터 데이터 입출력 회로(350)를 통해 메모리 장치(300) 외부의 메모리 컨트롤러(200)에 제공될 수 있다.
제2 데이터(DQ_R2)가 입력 또는 출력된 뒤, 메모리 장치(300)는 메모리 컨트롤러(200)로부터 싱크 오프 커맨드를 수신할 수 있다. 도 13은 제8 시점(tp_8)에 싱크 오프 커맨드가 입력되는 것을 도시하지만, 이에 제한되는 것은 아니다. 예를 들어, 제8 시점(tp_8)으로부터 시간 간격이 흐른 다른 시점에 싱크 오프 커맨드가 입력될 수 있다.
수신된 싱크 오프 커맨드는 커맨드 디코더(310)에 제공될 수 있으며, 커맨드 디코더(310)는 싱크 오프 커맨드를 디코딩함으로써 싱크 오프 커맨드에 대응되는 제어 신호(DS)를 생성할 수 있다. 싱크 오프 커맨드에 대응되는 제어 신호(DS)를 기초로 제어 로직(320)은 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다. 예를 들어, 제어 로직(320)은 제2 논리 레벨의 데이터 클락 수신기 인에이블 신호(WR_EN)를 데이터 클락 수신기(330)에 제공함으로써 데이터 클락 수신기(330)를 디스에이블 시킬 수 있다.
데이터 클락 수신기(330)가 디스에이블 됨에 따라, 제9 시점(tp_9)부터 데이터 클락 신호(WCK)가 메모리 장치(300)에 의해 수신되지 않을 수 있다.
도 13에 따른 타이밍 다이어그램에서, 실시 예는 도 6a 내지 도 11을 참조하여 다양하게 변형될 수 있다.
예를 들어, 도 7a 및 도 7b에 따른 실시 예가 도 13에 적용되는 경우, 도 13에서 싱크 오프 커맨드가 프리차지 커맨드로 대체된 실시 예가 가능할 것이다. 여기서, 프리차지 커맨드는 제2 메모리 랭크(360_2)에 대한 데이터 동작과 관련된 프리차지 커맨드일 수 있다.
또한 예를 들어, 도 8a 및 도 8b에 따른 실시 예가 도 13에 적용되는 경우, 도 13에서 싱크 오프 커맨드가 파워 다운 진입 커맨드로 대체된 실시 예 또한 가능할 것이다.
또한 예를 들어, 도 9a 및 도 9b에 따른 실시 예가 도 13에 적용되는 경우, 도 13에서 동적 데이터 클락 커맨드가 액티브 커맨드로 대체되고, 싱크 오프 커맨드가 프리차지 커맨드로 대체된 실시 예 또한 가능할 것이다. 여기서, 액티브 커맨드는 제1 메모리 랭크(360_1)에 대한 데이터 동작과 관련된 액티브 커맨드일 수 있고, 프리차지 커맨드는 제2 메모리 랭크(360_2)에 대한 데이터 동작과 관련된 프리차지 커맨드일 수 있다.
도 10에 따른 실시 예가 도 13에 적용되는 경우, 도 13에서 동적 데이터 클락 커맨드가 액티브 커맨드로 대체되고, 싱크 오프 커맨드가 파워 다운 진입 커맨드로 대체된 실시 예 또한 가능할 것이다. 여기서, 액티브 커맨드는 제1 메모리 랭크(360_1)에 대한 데이터 동작과 관련된 액티브 커맨드일 수 있다.
도 11에 따른 실시 예가 도 13에 적용되는 경우, 도 13에서 동적 데이터 클락 커맨드가 파워 다운 엑시트 커맨드로 대체되고, 싱크 오프 커맨드가 파워 다운 진입 커맨드로 대체된 실시 예 또한 가능할 것이다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 장치로서,
    상기 메모리 장치의 외부로부터 커맨드를 수신하도록 구성되는 커맨드 디코더;
    상기 메모리 장치의 외부로부터 데이터 클락 신호를 수신하도록 구성되는 데이터 클락 수신 회로; 및
    상기 커맨드 디코더에 의해 디코딩 된 커맨드를 기초로 상기 데이터 클락 수신 회로를 제어하고, 사전 결정된 특정(particular) 커맨드가 수신되기 전까지 상기 데이터 클락 수신 회로가 인에이블 상태에 놓여지도록 정의된 동적 데이터 클락 커맨드가 상기 메모리 장치에 의해 수신되는 것에 응답하여, 상기 데이터 클락 수신 회로를 인에이블(enable) 하도록 구성되는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 특정 커맨드는,
    상기 데이터 클락 신호와 메인 클락 신호 사이의 동기화 종료를 명령하는 싱크 오프 커맨드를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제어 로직은,
    상기 싱크 오프 커맨드가 상기 메모리 장치에 의해 수신되는 것에 응답하여 상기 데이터 클락 수신 회로를 디스에이블(disable) 하도록 구성되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 특정 커맨드는,
    상기 메모리 장치의 데이터 동작과 관련된 프리차지 커맨드를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제어 로직은,
    상기 프리차지 커맨드가 상기 메모리 장치에 의해 수신되는 것에 응답하여 상기 데이터 클락 수신 회로를 디스에이블(disable) 하도록 구성되는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 특정 커맨드는,
    상기 메모리 장치의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제어 로직은,
    상기 파워 다운 진입 커맨드가 상기 메모리 장치에 의해 수신되는 것에 응답하여 상기 데이터 클락 수신 회로를 디스에이블(disable) 하도록 구성되는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 데이터 클락 수신 회로는,
    상기 제어 로직의 제어에 의해 턴-온 또는 턴-오프 되며, 상기 데이터 클락 신호를 수신하도록 구성되는 버퍼(buffer)를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제어 로직은,
    데이터 클락 수신 회로 인에이블 신호를 통해 상기 버퍼를 턴-온 시킴으로써 상기 데이터 클락 수신 회로를 인에이블 하고, 상기 데이터 클락 수신 회로 인에이블 신호를 통해 상기 버퍼를 턴-오프 시킴으로써 상기 데이터 클락 수신 회로를 디스에이블 하도록 구성되는 것을 특징으로 하는 메모리 장치.
  10. 메모리 장치의 동작 방법으로서,
    사전 결정된 특정 커맨드가 수신되기 전까지 데이터 클락 수신 회로가 인에이블 상태에 놓여지도록 정의된 동적 데이터 클락 커맨드를 수신하는 단계;
    상기 동적 데이터 클락 커맨드를 수신하는 것에 응답하여 상기 데이터 클락 수신 회로를 인에이블 하는 단계;
    상기 특정 커맨드를 수신하는 단계; 및
    상기 특정 커맨드를 수신하는 것에 응답하여 상기 데이터 클락 수신 회로를 디스에이블 하는 단계를 포함하는 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 특정 커맨드는,
    데이터 클락 신호와 메인 클락 신호 사이의 동기화 종료를 명령하는 싱크 오프 커맨드를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  12. 제10항에 있어서,
    상기 특정 커맨드는,
    상기 메모리 장치의 데이터 동작과 관련된 프리차지 커맨드를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제 12항에 있어서,
    상기 데이터 클락 수신 회로가 인에이블 된 후, 상기 데이터 클락 수신 회로를 통해 수신되는 데이터 클락 신호를 기초로 데이터를 수신 또는 송신하는 단계를 더 포함하고,
    상기 데이터 클락 수신 회로를 디스에이블 하는 단계는,
    상기 데이터의 수신 또는 송신이 완료된 뒤, 상기 특정 커맨드를 수신하는 것에 응답하여 상기 데이터 클락 수신 회로를 디스에이블 하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 제10항에 있어서,
    상기 특정 커맨드는,
    상기 메모리 장치의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 제10항에 있어서,
    상기 데이터 클락 수신 회로는,
    데이터 클락 신호를 수신하도록 구성되는 버퍼(buffer)를 포함하고,
    상기 데이터 클락 수신 회로를 디스에이블 하는 단계는,
    상기 메모리 장치에 포함된 제어 로직이 상기 버퍼를 턴-오프 시킴으로써 상기 데이터 클락 수신 회로를 디스에이블 하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 메모리 장치로서,
    제1 메모리 랭크 및 제2 메모리 랭크를 포함하는 복수의 메모리 랭크들;
    상기 메모리 장치의 외부로부터 데이터 클락 신호가 입력되는 제1 핀;
    상기 제1 핀을 통해 입력되는 상기 데이터 클락 신호를 수신하도록 구성되는 데이터 클락 수신 회로;
    상기 메모리 장치의 외부로부터 커맨드가 입력되는 제2 핀; 및
    상기 제2 핀을 통해 입력되는 커맨드를 기초로 상기 메모리 장치의 데이터 동작을 제어하고, 상기 제2 핀을 통해 제1 커맨드가 입력되는 것을 기초로 상기 데이터 클락 수신 회로를 인에이블 하고, 상기 데이터 클락 수신 회로가 인에이블 상태에 놓여있는 구간 중 상기 제1 메모리 랭크 및 상기 제2 메모리 랭크에 대한 데이터 동작을 제어하고, 상기 제2 핀을 통해 제2 커맨드가 입력되는 것을 기초로 상기 데이터 클락 수신 회로를 디스에이블 하도록 구성되는 제어 로직을 포함하고,
    상기 제1 커맨드는,
    상기 데이터 클락 수신 회로가 인에이블 된 뒤, 상기 제2 커맨드가 상기 제2 핀을 통해 입력되기 전까지 상기 데이터 클락 수신 회로의 인에이블 상태가 유지되도록 정의된 커맨드인 것을 특징으로 하는 메모리 장치.
  17. 제16항에 있어서,
    상기 제어 로직은,
    랭크 인터리빙(rank interleaving) 방식에 따른 상기 제1 메모리 랭크 및 상기 제2 메모리 랭크에 대한 데이터 동작을 제어하도록 구성되는 것을 특징으로 하는 메모리 장치.
  18. 제17항에 있어서,
    상기 제2 커맨드는,
    상기 제2 메모리 랭크에 대한 데이터 동작과 관련된 프리차지 커맨드를 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제16항에 있어서,
    상기 제2 커맨드는,
    상기 데이터 클락 신호와 클락 신호 사이의 동기화 종료를 명령하는 싱크 오프 커맨드를 포함하는 것을 특징으로 하는 메모리 장치.
  20. 제16항에 있어서,
    상기 제2 커맨드는,
    상기 메모리 장치의 파워 다운 모드 진입을 명령하는 파워 다운 진입 커맨드를 포함하는 것을 특징으로 하는 메모리 장치.
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