KR20130136811A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20130136811A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 외부로부터 어드레스 및 데이터 신호들을 수신하도록 구성되는 입출력 회로, 그리고 입출력 회로를 통해 어드레스를 수신하고, 어드레스에 따라 칩 선택 신호를 활성화하도록 구성되는 주변 회로를 포함한다. 입출력 회로는 칩 선택 신호에 따라 데이터 스트로브 신호를 제공 또는 차단하도록 구성되는 제어 패드 및 데이터 스트로브 신호에 응답하여 데이터 신호들을 주변 회로에 전송하도록 구성되는 입출력 패드들을 포함한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME, AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
복수의 반도체 메모리 장치들은 하나의 공통 채널을 통해 그것들을 제어하는 컨트롤러에 연결될 수 있다. 컨트롤러는 하나의 공통 채널에 연결된 반도체 메모리 장치들 중 하나를 선택하고, 선택된 반도체 메모리 장치를 액세스할 수 있다.
본 발명의 목적은 감소된 소비 전력을 사용하는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 외부로부터 어드레스 및 상기 어드레스에 대응하는 데이터 신호들을 수신하도록 구성되는 입출력 회로; 및 상기 입출력 회로를 통해 상기 어드레스를 수신하고, 상기 어드레스에 따라 칩 선택 신호를 활성화하도록 구성되는 주변 회로를 포함한다. 상기 입출력 회로는 상기 칩 선택 신호에 따라 적어도 하나의 데이터 스트로브 신호를 제공 또는 차단하도록 구성되는 제어 패드; 및 상기 적어도 하나의 데이터 스트로브 신호에 응답하여 상기 데이터 신호들을 상기 주변 회로에 전송하도록 구성되는 입출력 패드을 포함한다.
실시 예로서, 상기 입출력 패드들은 상기 적어도 하나의 데이터 스트로브 신호가 제공될 때 상기 데이터 신호들을 상기 주변 회로에 전송하고, 상기 적어도 하나의 데이터 스트로브 신호가 차단될 때 상기 데이터 신호들을 상기 주변 회로에 전송하지 않도록 구성된다.
실시 예로서, 상기 제어 패드는 상기 칩 선택 신호가 활성화될 때 상기 적어도 하나의 데이터 스트로브 신호를 제공하고, 상기 칩 선택 회로가 비활성화될 때 상기 데이터 스트로브 신호를 차단하도록 구성될 수 있다.
실시 예로서, 상기 제어 패드는 외부로부터 원(Original) 데이터 스트로브 신호를 수신하고, 상기 원 데이터 스트로브 신호에 기반하여 상기 적어도 하나의 데이터 스트로브 신호를 제공하도록 구성될 수 있다.
실시 예로서, 상기 적어도 하나의 데이터 스트로브 신호는 상기 원 데이터 스트로브 신호와 동일한 제 1 데이터 스트로브 신호 및 상기 원 데이터 스트로브 신호가 반전된 제 2 데이터 스트로브 신호일 수 있다.
실시 예로서, 상기 제어 패드는 상기 칩 선택 신호가 활성화될 때 상기 원 데이터 스트로브 신호를 상기 제 1 데이터 스트로브 신호로서 출력하고, 상기 칩 선택 회로가 비 활성화될 때 비 활성화되는 제 1 출력 유닛; 및 상기 칩 선택 회로가 활성화될 때 상기 원 데이터 스트로브 신호가 반전된 신호를 상기 제 2 데이터 스트로브 신호로서 출력하고, 상기 칩 선택 회로가 비 활성화될 때 비 활성화되는 제 2 출력 유닛을 포함할 수 있다.
실시 예로서, 상기 제어 패드는 상기 데이터 신호들이 상기 원 데이터 스트로브 신호와 함께 제공될 때 활성화되는 모드 신호를 더 수신할 수 있다. 상기 제어 패드는 상기 모드 신호와 상기 칩 선택 신호가 활성화될 때 활성화된 출력 신호를 발생하는 논리 연산 유닛; 상기 출력 신호가 활성화될 때 상기 원 데이터 스트로브 신호를 상기 제 1 데이터 스트로브 신호로서 출력하고, 상기 출력 신호가 비 활성화될 때 비활성화되는 제 1 출력 유닛; 및 상기 출력 신호가 활성화될 때 상기 원 데이터 스트로브 신호가 반전된 신호를 상기 제 2 데이터 스트로브 신호로서 출력하고, 상기 출력 신호가 비 활성화될 때 비 활성화되는 제 2 출력 유닛을 포함할 수 있다.
실시 예로서, 상기 제어 패드는 상기 제 1 및 제 2 출력 유닛들에 상기 원 데이터 스트로브 신호가 제공되기 전에, 상기 원 데이터 스트로브 신호의 위상을 조절하도록 구성되는 셋업 홀드 제어 유닛을 더 포함할 수 있다.
실시 예로서, 상기 반도체 메모리 장치는 메모리 셀 어레이를 더 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이를 제어하도록 구성된다. 이때, 상기 데이터 신호들은 상기 메모리 셀 어레이에 프로그램될 데이터일 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 하나의 공통 채널에 연결되는 반도체 메모리 그룹; 및 상기 공통 채널을 통해 상기 반도체 메모리 그룹에 포함된 반도체 메모리 장치들에 어드레스 및 상기 어드레스에 대응하는 데이터 신호들을 전송하도록 구성되는 컨트롤러를 포함한다. 상기 반도체 메모리 장치들 각각은 상기 어드레스에 따라 칩 선택 신호를 활성화하도록 구성되는 주변 회로; 및 데이터 스트로브 신호에 응답하여 상기 데이터 신호들을 상기 주변 회로에 제공하되, 상기 칩 선택 신호에 따라 상기 데이터 스트로브 신호를 차단하도록 구성되는 입출력 회로를 포함한다.
실시 예로서, 상기 메모리 시스템은 제 2 공통 채널에 연결되는 제 2 반도체 메모리 그룹을 더 포함할 수 있다. 이때, 상기 컨트롤러는 상기 공통 채널 및 상기 제 2 공통 채널 중 어느 하나를 통해 칩 활성화 신호를 전송하여 상기 반도체 메모리 그룹 및 상기 제 2 반도체 메모리 그룹 중 어느 하나를 선택하도록 구성된다.
실시 예로서, 상기 어드레스는 상기 반도체 메모리 장치들 중 어느 하나를 선택하기 위한 데이터 비트를 포함한다. 이때, 상기 주변 회로는 상기 데이터 비트에 따라 상기 칩 선택 신호를 활성화하도록 구성된다.
실시 예로서, 상기 컨트롤러는 상기 반도체 메모리 장치들에 원(original) 데이터 스트로브 신호를 제공하도록 구성될 수 있다. 이때, 상기 데이터 스트로브 신호는 상기 원 데이터 스트로브 신호에 기반하여 생성될 수 있다.
실시 예로서, 상기 입출력 회로는 상기 원 데이터 스트로브 신호를 수신하되, 상기 칩 선택 신호가 활성화될 때 상기 원 데이터 스트로브 신호에 기반하여 상기 데이터 스트로브 신호를 출력하고, 상기 칩 선택 회로가 비활성화될 때 상기 데이터 스트로브 신호를 차단하도록 구성될 수 있다.
본 발명의 다른 일면은, 하나의 공통 채널에 연결되는 반도체 메모리 장치들 각각의 동작 방법에 관한 것이다. 상기 반도체 메모리 장치들 각각의 동작 방법은 상기 반도체 메모리 장치들 중 하나를 선택하기 위한 데이터 비트를 포함하는 어드레스를 수신하고; 상기 데이터 비트에 따라 칩 선택 신호를 활성화하고; 상기 칩 선택 신호에 따라 데이터 스트로브 신호를 선택적으로 제공하고; 상기 데이터 스트로브 신호에 응답하여 외부로부터 수신된 데이터 신호들을 내부적으로 전달하는 것을 포함한다.
실시 예로서, 상기 동작 방법은 상기 전달된 데이터 신호들에 따라, 상기 어드레스에 대응하는 메모리 셀들에 프로그램을 수행하는 것을 더 포함할 수 있다.
실시 예로서, 상기 동작 방법은 외부로부터 원 데이터 스트로브 신호를 수신하는 것을 더 포함할 수 있다. 이때, 상기 데이터 스트로브 신호는 상기 원(original) 데이터 스트로브 신호에 기반하여 생성될 수 있다.
실시 예로서, 상기 데이터 신호들을 내부적으로 전달하는 것은 상기 데이터 스트로브 신호가 제공될 때 상기 데이터 신호들을 내부적으로 전달하고, 상기 데이터 스트로브 신호가 차단될 때 상기 데이터 신호들을 차단하는 것을 포함할 수 있다.
본 발명의 실시 예에 따르면, 감소된 소비 전력을 사용하는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 복수의 반도체 메모리 장치들을 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 컨트롤러가 반도체 메모리 장치들을 제어하는 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 4는 도 3의 입출력 회로를 좀 더 상세히 보여주는 블록도이다.
도 5는 원 데이터 스트로브 신호와 데이터 신호들의 관계를 보여주는 타이밍도이다.
도 6은 도 4의 입출력 패드들 중 어느 하나를 보여주는 블록도이다.
도 7은 도 4의 제어 패드를 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 9는 도 3의 입출력 회로의 다른 실시 예를 보여주는 블록도이다.
도 10은 도 9의 입출력 패드들 중 어느 하나를 보여주는 블록도이다.
도 11은 도 9의 제어 패드를 보여주는 블록도이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템(2000)을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 복수의 반도체 메모리 장치들을 포함하는 메모리 시스템(1)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 복수의 반도체 메모리 그룹들(11~1k) 및 컨트롤러(20)를 포함한다. 제 1 내지 제 k 반도체 메모리 그룹들(11~1k)은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(20)에 연결된다.
각 반도체 메모리 그룹은 복수의 반도체 메모리 장치들을 포함한다. 도 1에서, 각 반도체 메모리 그룹이 2개의 반도체 메모리 장치들을 포함하는 것이 도시된다.
하나의 반도체 메모리 그룹에 포함되는 반도체 메모리 장치들은 하나의 공통 채널을 통해 컨트롤러(20)와 통신하도록 구성된다. 예를 들면, 제 1 반도체 메모리 그룹(11)에 포함되는 반도체 메모리 장치들(11_1, 11_2)은 제 1 채널(CH1)을 통해 컨트롤러(20)와 통신하도록 구성된다. 제 k 반도체 메모리 그룹(1k)에 포함되는 반도체 메모리 장치들(1k_1, 1k_2)은 제 k 채널(CHk)을 통해 컨트롤러(CHk)와 통신하도록 구성된다.
컨트롤러(20)는 호스트(Host) 및 반도체 메모리 그룹들(11~1k)에 연결된다. 컨트롤러(20)는 반도체 메모리 그룹들(11~1k)의 제반 동작을 제어하도록 구성된다. 컨트롤러(20)는 반도체 메모리 그룹들(11~1k) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 예시적인 실시 예로서, 컨트롤러(20)는 반도체 메모리 그룹들(11~1k)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
호스트(Host)로부터의 요청에 따라, 또는 컨트롤러(20)에서 내부적으로 발생되는 요청에 따라, 컨트롤러(20)는 각 채널을 통해 해당 반도체 메모리 그룹을 액세스하도록 구성된다. 예를 들면, 컨트롤러(20)는 각 채널을 통해 해당 반도체 메모리 그룹의 읽기, 프로그램 및 소거 동작을 제어하도록 구성된다. 예를 들면, 프로그램 동작 시에 컨트롤러(20)는 각 채널을 통해 해당 반도체 메모리 그룹의 반도체 메모리 장치들에 칩 활성화(chip enable) 신호, 커맨드, 어드레스 및 프로그램될 데이터를 전송할 것이다.
도 2는 도 1의 컨트롤러(20)가 반도체 메모리 장치들(11_1~1k_1, 11_2~1k_2)을 제어하는 방법을 보여주는 순서도이다.
도 1 및 도 2를 참조하면, S110단계에서, 컨트롤러(20)는 어느 하나의 채널을 통해 칩 활성화 신호를 전송하여 하나의 반도체 메모리 그룹을 선택할 수 있다. 예를 들면, 컨트롤러(20)는 제 1 채널(CH1)을 통해 칩 활성화 신호를 전송하여 제 1 반도체 메모리 그룹(11)을 선택할 수 있다. 칩 활성화 신호에 응답하여, 제 1 반도체 메모리 그룹(11)의 반도체 메모리 장치들(11_1, 11_2)은 활성화될 것이다.
S120단계에서, 컨트롤러(20)는 선택된 반도체 메모리 그룹의 반도체 메모리 장치들에 어드레스를 전송한다. 어드레스에는 선택된 반도체 메모리 그룹(예를 들면, 11)의 반도체 메모리 장치들(예를 들면, 11_1 및 11_2) 중 하나의 반도체 메모리 장치를 선택하기 위한 데이터 비트가 포함될 수 있다. 예를 들면, 어드레스가 8 데이터 비트들로 구성될 때, 1 번째 데이터 비트는 2개의 반도체 메모리 장치들 중 어느 하나를 선택하기 위한 데이터 비트일 수 있다. 어드레스는 선택된 반도체 메모리 장치의 메모리 셀 어레이 중 데이터가 저장될 영역을 가리키는 데이터 비트들을 더 포함할 것이다.
컨트롤러(20)는 커맨드를 더 전송할 수 있다. 예시적인 실시 예로서, 커맨드는 어드레스가 전송되기 전에 제공될 수 있다. 프로그램 동작 시에는, 프로그램 동작을 가리키는 커맨드(예를 들면, 80h 커맨드)가 전송된다.
S130단계에서, 컨트롤러(20)는 저장될 데이터를 전송할 것이다. 선택된 반도체 메모리 장치(예를 들면, 11_1)는 그것의 메모리 셀 어레이 중 어드레스에 의해 특정된 영역에 전송될 데이터를 저장할 것이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다. 이하, 도 3의 반도체 메모리 장치(100)는 도 1의 반도체 메모리 장치들(11_1~1k_1, 11_2~1k_2) 중 어느 하나인 것으로 가정한다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 입출력 회로(130)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 주변 회로(120)의 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 주변 회로(120)의 읽기 및 쓰기 회로(122)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다.
행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예를 들면, 하나의 열에 배치되는 메모리 셀들은 하나의 셀 스트링을 형성하고, 각 셀 스트링은 각 비트 라인에 연결될 것이다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 하나의 메모리 블록 중 하나의 워드 라인에 연결된 메모리 셀들 단위로 수행될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(122), 제어 로직(123) 및 글로벌 버퍼(124)를 포함한다.
어드레스 디코더(121)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(123)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 글로벌 버퍼(124)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 워드 라인들(WL)의 전압들을 제어할 것이다. 예를 들면, 행 어드레스에 의해 선택된 워드 라인과 행 어드레스에 의해 비선택된 워드 라인에 서로 다른 전압들을 인가할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 전송할 것이다.
예시적인 실시 예로서, 어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더, 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(122)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(122)는 제어 로직(123)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(122)는 글로벌 버퍼(124)와 데이터 신호들(DS)을 교환한다. 데이터 신호들(DS)는 메모리 셀 어레이(110)에 프로그램될 데이터 또는 메모리 셀 어레이(110)로부터 읽혀진 데이터에 해당한다. 프로그램 동작 시에, 읽기 및 쓰기 회로(122)는 데이터 신호들(DS)을 수신하고 수신된 데이터 신호들(DS)에 따라 선택된 워드 라인의 메모리 셀들에 대한 프로그램을 수행한다. 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 선택된 워드 라인의 메모리 셀들로부터 데이터를 읽고, 읽어진 데이터 중 디코딩된 열 어드레스(Yi)에 대응하는 데이터에 따라 데이터 신호들(DS)을 출력한다.
예시적으로, 읽기 및 쓰기 회로(122)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 및 데이터 입출력 버퍼 등을 포함할 수 있다. 이때, 데이터 입출력 버퍼는 글로벌 버퍼(124)와 통신하는 데이터 신호들(DS)을 버퍼링하도록 구성될 것이다.
제어 로직(123)은 어드레스 디코더(121), 읽기 및 쓰기 회로(122), 글로벌 버퍼(124) 및 입출력 회로(130)에 전기적으로 연결된다. 제어 로직(123)은 글로벌 버퍼(124)로부터 커맨드(CMD)를 수신한다. 커맨드(CMD)에 응답하여, 제어 로직(123)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(123)은 컨트롤러(20, 도 1 참조)로부터 전송된 칩 활성화 신호(CE)를 수신한다. 칩 활성화 신호(CE)는 반도체 메모리 장치(100)에 연결된 채널을 통해 전송될 것이다. 반도체 메모리 장치(100)는 도 1의 제 1 반도체 메모리 그룹(11)의 반도체 메모리 장치들(11_1, 11_2) 중 어느 하나이므로, 칩 활성화 신호(CE)는 제 1 채널(CH1)을 통해 전송될 것이다. 제어 로직(123)은 칩 활성화 신호(CE)에 따라 반도체 메모리 장치(100)를 활성화 또는 비활성화할 수 있다. 칩 활성화 신호(CE)가 활성화(예를 들면, CE의 논리 값이 "하이")될 때, 반도체 메모리 장치(100)는 활성화될 것이다. 칩 활성화 신호(CE)가 비 활성화(예를 들면, CE의 논리 값이 "로우")될 때, 반도체 메모리 장치(100)는 비활성화될 것이다.
글로벌 버퍼(124)는 입출력 라인들(IOL)을 통해 입출력 회로(130)에 연결된다. 글로벌 버퍼(124)는 입출력 회로(130)로부터 전송된 입력 신호들(IS)을 수신한다. 글로벌 버퍼(124)는 수신된 입력 신호들(IS)이 커맨드(CMD)인지, 어드레스(ADDR)인지, 데이터 신호들(DS)인지 판별한다. 이러한 판별 동작은, 비록 도 3에 도시되지는 않으나, 컨트롤러(20)로부터 반도체 메모리 장치(100)에 수신되는 커맨드 래치 활성화(Command Latch Enable, CLE) 신호, 어드레스 래치 활성화(Address Latch Enable, ALE) 신호, 쓰기 활성화(Write Enable, WE) 신호에 따라 수행될 것이다. 판별 결과에 따라, 글로벌 버퍼(124)는 커맨드(CMD)를 제어 로직(123)에 전송하고, 어드레스(ADDR)를 어드레스 디코더(121)에 전송하고, 데이터 신호들(DS)을 읽기 및 쓰기 회로(122)에 전송한다.
도 2를 참조하여 설명된 바와 같이, 컨트롤러(20)로부터 데이터 신호들(DS)이 전송되기 전에 어드레스와 커맨드가 전송된다. 글로벌 버퍼(124)는 입출력 회로(130)로부터 어드레스(ADDR)가 수신되면, 어드레스(ADDR)에 기반하여 칩 선택 신호(CSEL)를 발생한다. 예시적인 실시 예로서, 어드레스(ADDR)에는 하나의 반도체 메모리 그룹(11)의 반도체 메모리 장치들(11_1, 11_2) 중 어느 하나를 선택하기 위한 데이터 비트가 포함된다. 글로벌 버퍼(124)는 어드레스(ADDR) 중 반도체 메모리 장치를 선택하기 위한 데이터 비트에 기반하여 칩 선택 신호(CSEL)를 활성화 또는 비활성화할 것이다. 예를 들면, 반도체 메모리 장치를 선택하기 위한 데이터 비트가 논리 값 "하이"일 때 칩 선택 신호(CSEL)가 활성화되고, 반도체 메모리 장치를 선택하기 위한 데이터 비트가 논리 값 "로우"일 때 칩 선택 신호(CSEL)가 비활성화될 수 있다.
입출력 회로(130)는 컨트롤러(20)로부터 입력 신호들(IS)을 수신한다. 예를 들면, 커맨드(CMD), 어드레스(ADDR) 및 데이터 신호들(DS)이 입력 신호들(IS)로서 수신될 것이다. 입출력 회로(130)는 커맨드(CMD) 및 어드레스(ADDR)를 글로벌 버퍼(124)로 전달한다.
본 발명의 실시 예에 따르면, 입출력 회로(130)는 주변 회로(120)로부터 칩 선택 신호(CSEL)를 수신한다. 도 3에서, 칩 선택 신호(CSEL)가 글로벌 버퍼(124)로부터 수신되는 것이 도시된다. 입출력 회로(130)는 칩 선택 신호(CSEL)에 따라 데이터 신호들(DS)을 글로벌 버퍼(124)에 제공 또는 차단하도록 구성된다.
다른 실시 예로서, 칩 선택 신호(CSEL)는 반도체 메모리 장치(100)의 다른 구성으로부터 제공될 수도 있다. 예를 들면, 칩 선택 신호(CSEL)는 어드레스 디코더(121) 내의 어드레스 버퍼로부터 제공될 수 있다. 이때, 글로벌 버퍼(124)의 칩 선택 신호(CSEL)를 제공하는 기능은 어드레스 디코더(121)에 의해 수행될 것이다.
입출력 회로(130)는 컨트롤러(20)로부터 채널(CH1)을 통해 원(original) 데이터 스트로브 신호(ODQS)를 더 수신한다. 원 데이터 스트로브 신호(ODQS)는 펄스 형태의 신호이다. 입출력 회로(130)는 원 데이터 스트로브 신호(ODQS)에 응답하여 수신되는 데이터 신호들(DS)을 입출력 라인들(IOL)을 통해 글로벌 버퍼(124)에 제공하도록 구성된다. 예를 들면, 입출력 회로(130)는 원 데이터 스트로브 신호(ODQS)가 논리 값 "로우"에서 논리 값 "하이"로 천이(이하, 하이 천이)되는 것에 응답하여 데이터 신호들(DS)을 글로벌 버퍼(124)에 전달할 수 있다. 예를 들면, 입출력 회로(130)는 원 데이터 스트로브 신호(ODQS)가 논리 값 "하이"에서 논리 값 "로우"로 천이(이하, 로우 천이)되는 것에 응답하여 데이터 신호들(DS)을 글로벌 버퍼(124)에 전달할 수 있다. 다른 예로서, 입출력 회로(130)는 원 데이터 스트로브 신호(ODQS)의 하이 천이 및 로우 천이에 응답하여 데이터 신호들(DS)을 글로벌 버퍼(124)에 전달할 수 있다. 이 밖에도, 데이터 신호들(DS)이 원 데이터 스트로브 신호(ODQS)에 응답하여 전달되는 방법은 다양한 변경이 가능할 수 있음이 이해될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리(Flash Memory) 일 수 있다.
도 4는 도 3의 입출력 회로(130)를 좀 더 상세히 보여주는 블록도이다. 도 5는 원 데이터 스트로브 신호(ODQS)와 데이터 신호들(DS1~DS8)의 관계를 보여주는 타이밍도이다.
도 3 및 도 4를 참조하면, 입출력 회로(130)는 제어 패드(CP), 그리고 제 1 내지 제 8 입출력 패드들(131~138)을 포함한다.
제어 패드(CP)는 외부(예를 들면, 도 1의 20)로부터 원 데이터 스트로브 신호(ODQS)를 수신한다. 제어 패드(CP)는 원 데이터 스트로브 신호(ODQS)에 기반하여 상승(rising) 데이터 스트로브 신호(RDQS) 및 하강(falling) 데이터 스트로브 신호(FDQS)를 발생하도록 구성된다. 도 5를 참조하면, 상승 데이터 스트로브 신호(RDQS)는 원 데이터 스트로브 신호(ODQS)와 동일한 신호이다. 하강 데이터 스트로브 신호(FDQS)는 원 데이터 스트로브 신호(QDQS)가 반전된 신호이다.
다시 도 4를 참조하면, 발생된 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)는 제 1 내지 제 8 입출력 패드들(131~138)에 전송된다.
제 1 내지 제 8 입출력 패드들(131~138)은 각각 제 1 내지 제 8 데이터 신호들(DS1~DS8)을 수신한다. 제 1 내지 제 8 데이터 신호들(DS1~DS8)은 도 3의 데이터 신호들(DS)을 구성하는 신호들이다. 즉, 도 3의 데이터 신호들(DS)은 8 비트들의 단위로 수신될 수 있다. 제 1 내지 제 8 입출력 패드들(131~138)은 각각 제 1 내지 제 8 입출력 라인들(IOL1~IOL8)에 연결된다. 제 1 내지 제 8 입출력 패드들(131~138) 각각은 대응하는 입출력 라인을 통해 수신된 데이터 신호를 전송할 것이다.
입출력 패드들(131~138)은 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)를 수신한다. 입출력 패드들(131~138)은 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)에 응답하여 데이터 신호들(DS1~DS8)을 전송할 것이다. 도 5를 참조하면, 입출력 패드들(131~138)은 상승 데이터 스트로브 신호(RDQS)의 하이 천이에 응답하여 데이터 신호들(DS1~DS8)을 수신 및 전송한다. 또한, 입출력 패드들(131~138)은 하강 데이터 스트로브 신호(RDQS)의 하이 천이에 응답하여 데이터 신호들(DS1~DS8)을 수신 및 전송한다. 결과적으로, 입출력 회로(130)은 원 데이터 스트로브 신호(ODQS)의 하이 천이 및 로우 천이에 응답하여 데이터 신호들(DS1~DS8)을 수신 및 전송한다.
다시 도 4를 참조하면, 제어 패드(CP)는 주변 회로(120)로부터 칩 선택 신호(CSEL)를 수신한다. 본 발명의 실시 예에 따르면, 제어 패드(CP)는 칩 선택 신호(CSEL)에 따라 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)를 제공 또는 차단하도록 구성된다.
상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)가 차단될 때, 제 1 내지 제 8 데이터 신호들(DS1~DS8)은 주변 회로(120)에 전송되지 않을 것이다. 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)가 제공될 때, 제 1 내지 제 8 데이터 신호들(DS1~DS8)은 주변 회로(120)에 전송될 것이다.
본 발명의 실시 예에 따르면, 칩 선택 신호(CSEL)에 따라 데이터 신호들(DS1~DS8)의 전송을 위한 데이터 스트로브 신호들(RDQS 및 FDQS)은 제공되지 않을 것이다. 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)가 제공되지 않으면, 데이터 신호들(DS1~DS8)은 입출력 라인들(IOL)을 통해 주변 회로(120, 도 3 참조)에 제공되지 않을 것이다. 반도체 메모리 장치(100)가 비선택된 경우에는, 입출력 라인들(IOL)을 통해 흐르는 전류는 차단될 것이다. 따라서, 반도체 메모리 장치(100)의 소모 전류는 감소할 것이다.
도 6은 도 4의 입출력 패드들(131~138) 중 어느 하나(131)를 보여주는 블록도이다.
도 4 및 도 6을 참조하면, 입출력 패드(131)는 내부 버퍼 유닛(210), 셋업 홀드 제어 유닛(220), 그리고 제 1 및 제 2 출력 유닛들(230, 240)을 포함한다.
내부 버퍼 유닛(210)은 제 1 데이터 신호(DS1)를 수신한다. 내부 버퍼 유닛(210)은 제 1 데이터 신호(DS1)를 버퍼링하고, 제 1 데이터 신호(DS1)를 셋업 홀드 제어 유닛(220)에 전송한다.
셋업 홀드 제어 유닛(220)은 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)의 하이 천이 시점에 제 1 데이터 신호(DS1)의 논리 값이 유지되는 시간이 위치하도록 제 1 데이터 신호(DS1)의 위상을 조절한다. 예를 들면, 데이터 스트로브 신호들(RDQS, FDQS)의 천이 시점 이전에 제 1 데이터 신호(DS1)의 논리 값이 유지되는 시간(셋업 시간), 그리고 데이터 스트로브 신호들(RDQS, FDQS)의 천이 시점 이후에 제 1 데이터 신호(DS1)의 논리 값이 유지되는 시간(홀드 시간)이 일치하도록 제 1 데이터 신호(DS1)의 위상이 조절될 것이다.
제 1 출력 유닛(230)은 셋업 홀드 제어 유닛(220)으로부터 제 1 입력 터미널(IT1)을 통해 제 1 데이터 신호(DS1)를 수신한다. 제 2 출력 유닛(240)은 셋업 홀드 제어 유닛(220)으로부터 제 2 입력 터미널(IT2)을 통해 제 1 데이터 신호(DS1)를 수신한다. 제 1 출력 유닛(230)은 제 1 클럭 터미널(CT1)을 통해 상승 데이터 스트로브 신호(RDQS)를 수신하고, 상승 데이터 스트로브 신호(RDQS)의 하이 천이에 응답하여 제 1 데이터 신호(DS1)를 제 1 입출력 라인(IOL1)을 통해 출력한다. 즉, 제 1 출력 유닛(230)은 상승 데이터 스트로브 신호(RDQS)에 동기된 제 1 데이터 신호(DS1)를 출력한다. 제 2 출력 유닛(240)은 제 2 클럭 터미널(CT2)을 통해 하강 데이터 스트로브 신호(FDQS)를 수신하고, 하강 데이터 스트로브 신호(FDQS)의 하이 천이에 응답하여 제 1 데이터 신호(DS1)를 제 1 입출력 라인(IOL1)을 통해 출력한다. 예시적인 실시 예로서, 제 1 및 제 2 출력 유닛들(230, 240) 각각은 플립 플롭(flip-flop)으로서 구성될 수 있다.
상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)가 차단(예를 들면, RDQS 및 FDQS가 논리 값 "로우"로 유지)되면, 제 1 데이터 신호(DS1)는 출력되지 않는다. 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)는 도 4의 제어 패드(CP)로부터 제공된다.
도 7은 도 4의 제어 패드(CP)를 보여주는 블록도이다.
도 4 및 도 7을 참조하면, 제어 패드(CP)는 내부 버퍼 유닛(310), 셋업 홀드 제어 유닛(320), 그리고 제 1 및 제 2 출력 유닛들(330, 340)을 포함한다.
내부 버퍼 유닛(310)은 원 데이터 스트로브 신호(ODQS)를 수신하고, 수신된 원 데이터 스트로브 신호(ODQS)를 버퍼링한다. 셋업 홀드 제어 유닛(220)은 데이터 신호들(DS1~DS8) 각각의 논리 값이 유지되는 시간에 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)의 하이 천이 시점이 위치하도록 원 데이터 스트로브 신호(ODQS)의 위상을 조절한다.
제 1 및 제 2 출력 유닛들(330, 340)은 셋업 홀드 제어 유닛(220)으로부터 원 데이터 스트로브 신호(ODQS)를 수신한다. 제 1 및 제 2 출력 유닛들(330, 340)은 칩 선택 신호(CSEL)를 더 수신한다. 제 1 출력 유닛(330)은 칩 선택 신호(CSEL)의 활성화 여부에 따라 원 데이터 스트로브 신호(ODQS)를 상승 데이터 스트로브 신호(RDQS)로서 출력한다. 제 2 출력 유닛(330)은 칩 선택 신호(CSEL)의 활성화 여부에 따라 원 데이터 스트로브 신호(ODQS)를 반전시켜 하강 데이터 스트로브 신호(FDQS)를 출력한다. 칩 선택 신호(CSEL)가 비 활성화될 때 상승 데이터 스트로브 신호(RDQS) 및 하강 데이터 스트로브 신호(FDQS)는, 예를 들면 논리 값 "로우"로 유지될 것이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 3 및 도 8을 참조하면, S210단계에서, 반도체 메모리 장치(100)에 칩 활성화 신호(CE)가 수신된다. 칩 활성화 신호(CE)에 따라, 반도체 메모리 장치(100)는 활성화된다.
S220단계에서, 반도체 메모리 장치(100)는 어드레스(ADDR)를 수신한다. S230단계에서, 어드레스(ADDR)에 기반하여 반도체 메모리 장치(100)가 선택된 반도체 메모리 장치인지 여부가 판별된다. 판별 결과에 따라 칩 선택 신호(CSEL)가 발생될 것이다. 반도체 메모리 장치(100)가 선택된 반도체 메모리 장치인 경우, S240단계가 수행된다. 만약 그렇지 않은 경우, S250단계가 수행된다.
S240단계에서, 데이터 스트로브 신호들(RDQS, FDQS, 도 4 참조)이 입출력 패드들(131~138, 도 4 참조)에 제공된다. S250단계에서, 데이터 스트로브 신호들(RDQS, FDQS)은 차단된다.
S260단계에서, 데이터 스트로브 신호들(RDQS, FDQS)이 제공되면, 입출력 패드들(131~138, 도 4 참조)은 데이터 스트로브 신호들(RDQS, FDQS)에 응답하여 데이터 신호들(DS1~DS8)을 주변 회로(120)에 전달한다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치(100)가 비 선택될 때, 데이터 신호들(DS1~DS8)은 주변 회로(120)에 제공되지 않는다. 입출력 라인들(IOL)에 데이터 신호들(DS1~DS8)의 전송을 위한 전류가 흐르지 않으므로, 반도체 메모리 장치(100)의 소모 전류는 감소할 것이다.
도 9는 도 3의 입출력 회로(130)의 다른 실시 예(530)를 보여주는 블록도이다.
도 3 및 도 9를 참조하면, 모드 신호(MOD)를 수신하는 것을 제외하면, 입출력 장치(530)는 도 4를 참조하여 설명된 입출력 장치(130)와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
입출력 회로(530)는 모드 신호(MOD)를 수신한다. 모드 신호(MOD)는 제어 패드(CP'), 그리고 제 1 내지 제 8 입출력 패드들(531~538)에 수신된다. 모드 신호(MOD)에 따라 데이터 신호들(DS1~DS8)이 동기식(synchronous)으로 수신되는지, 또는 데이터 신호들(DS1~DS8)이 비 동기식(asynchronous)으로 수신되는지 여부가 판별된다. 데이터 신호들(DS1~DS8)이 동기식인 것은 데이터 신호들(DS1~DS8)이 수신될 때 원 데이터 스트로브 신호(ODQS)가 함께 수신되는 것을 의미한다. 데이터 신호들(DS1~DS8)이 비 동기식으로 수신되는 것은 원 데이터 스트로브 신호(ODQS)가 수신되지 않음을 의미한다.
예시적인 실시 예로서, 모드 신호(MOD)는 컨트롤러(20, 도 1 참조)로부터 제공될 수 있다. 다른 실시 예로서, 모드 신호(MOD)는 반도체 메모리 장치(100)에 서 자체적으로 발생된 신호일 수 있다. 예를 들면, 반도체 메모리 장치(100)는 원 데이터 스트로브 신호(ODQS)가 수신되는지 여부에 따라 모드 신호(MOD)를 활성화 또는 비 활성화할 것이다. 예시적인 실시 예로서, 모드 신호(MOD)는 주변 회로(120)에 의해 발생될 수 있다. 다른 실시 예로서, 모드 신호(MOD)는 입출력 회로(130)에 의해 발생될 수 있다.
도 10은 도 9의 입출력 패드들(531~538) 중 어느 하나(531)를 보여주는 블록도이다.
도 9 및 도 10을 참조하면, 입출력 패드(531)는 내부 버퍼 유닛(610), 셋업 홀드 제어 유닛(620), 그리고 제 1 및 제 2 출력 유닛들(630, 640)을 포함한다. 내부 버퍼 유닛(610)에 모드 신호(MOD)가 수신되는 것을 제외하면, 입출력 패드(531)는 도 6의 입출력 패드(131)와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
내부 버퍼 유닛(610)은 제 1 데이터 신호(DS1) 및 모드 신호(MOD)를 수신한다. 내부 버퍼 유닛(610)은 모드 신호(MOD)에 따라 제 1 데이터 신호(DS1)를 셋업 홀드 제어 유닛(620)에 전송하거나, 또는 제 1 입출력 라인(IOL1)에 출력한다. 즉, 데이터 신호(DS1)가 컨트롤러(20, 도 1 참조)로부터 비동기식으로 수신되는 경우, 제 1 데이터 신호(DS1)는 제 1 입출력 라인(IOL1)에 직접 출력된다. 데이터 신호(DS1)가 컨트롤러(20)로부터 동기식으로 수신되는 경우, 제 1 데이터 신호(DS1)는 셋업 홀드 제어 유닛(620)을 통해 제 1 및 제 2 출력 유닛들(630, 640)에 제공된다. 도 10에 도시된 것과 다르게, 데이터 신호(DS1)가 컨트롤러(20)로부터 비동기식으로 수신되는 경우 제 1 데이터 신호(DS1)는 별도의 플립 플롭(미도시)을 통해서 제 1 입출력 라인(IOL1)에 출력될 수 있다.
도 11은 도 9의 제어 패드(CP')를 보여주는 블록도이다.
도 9 및 도 11을 참조하면, 제어 패드(CP')는 내부 버퍼 유닛(710), 셋업 홀드 제어 유닛(720), 제 1 및 제 2 출력 유닛들(730, 740), 그리고 논리 연산 유닛(750)을 포함한다. 논리 연산 유닛(750)을 포함하는 것을 제외하면, 제어 패드(CP')는 도 7의 제어 패드(CP)와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
논리 연산 유닛(750)은 모드 신호(MOD)와 칩 선택 신호(CSEL)가 활성화 될 때 활성화된 출력 신호(OS)를 발생한다. 즉, 논리 연산 유닛(750)은 데이터 신호들(DS1~DS8)이 컨트롤러(20, 도 1 참조)로부터 동기식으로 수신되고, 반도체 메모리 장치(100, 도 3 참조)가 선택될 때 활성화된 출력 신호(OS)를 발생한다. 논리 연산 유닛(750)은 모드 신호(MOD)와 칩 선택 신호(CSEL) 중 어느 하나가 비 활성화될 때, 비활성화된 출력 신호(OS)를 발생한다.
이하, 모드 신호(MOD)가 활성화될 때 모드 신호(MOD)의 논리 값은 "하이"인 것으로 가정한다. 칩 선택 신호(CSEL)가 활성화될 때 칩 선택 신호(CSEL)의 논리 값은 "하이"인 것으로 가정한다.
논리 연산 유닛(750)은 낸드 게이트(751) 및 인버터(752)를 포함한다. 낸드 게이트(751)는 모드 신호(MOD)와 칩 선택 신호(CSEL)를 낸드 연산한다. 낸드 게이트(751)의 출력 신호는 인버터(752)에 입력된다. 인버터(752)는 낸드 게이트(751)의 출력 신호가 반전된 신호를 제 1 및 제 2 출력 유닛들(730, 740)에 전송한다. 따라서, 모드 신호(MOD)의 논리 값과 칩 선택 신호(CSEL)의 논리 값이 모두 "하이"일 때 논리 값 "하이"의 출력 신호(OS)가 발생될 것이다.
제 1 및 제 2 출력 유닛들(730, 740)은 출력 신호(OS)의 논리 값이 "하이"일 때 활성화되고, 출력 신호(OS)의 논리 값이 "로우"일 때 비활성화된다. 제 1 출력 유닛(730)이 활성화될 때, 상승 데이터 스트로브 신호(RDQS)가 출력될 것이다. 제 2 출력 유닛(740)이 활성화될 때, 하강 데이터 스트로브 신호(FDQS)가 출력될 것이다.
도 11을 참조한 설명에서, 논리 연산 유닛(750)은 낸드 게이트(751) 및 인버터(752)를 포함하는 것으로 설명되었으나, 논리 연산 유닛(750)의 구성은 다양하게 변경될 수 있음이 이해될 것이다.
모드 신호(MOS)가 제공됨에 따라, 반도체 메모리 장치(100)는 컨트롤러(20)로부터 동기식 및 비동기식으로 데이터 신호들(DS1~DS8)을 수신할 수 있다. 본 발명의 실시 예에 따르면, 동기식으로 데이터 신호들(DS1~DS8)이 수신되는 경우, 반도체 메모리 장치(100)가 비 선택될 때 데이터 신호들(DS1~DS8)은 주변 회로(120)에 제공되지 않을 것이다. 따라서, 반도체 메모리 장치(100)의 소모 전류는 감소할 것이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 복수의 반도체 메모리 그룹들(1110~11k0) 및 컨트롤러(1200)를 포함한다. 복수의 반도체 메모리 그룹들(1110~11k0)은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 연결된다. 각 반도체 메모리 그룹은 3개 이상의 반도체 메모리 장치들을 포함한다. 하나의 반도체 메모리 그룹에 포함된 반도체 메모리 장치들은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 각 반도체 메모리 장치는 도 3을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
컨트롤러(1200)로부터 각 채널을 통해 전송되는 어드레스는 해당 반도체 메모리 그룹의 반도체 메모리 장치들 중 어느 하나를 선택하기 위한 데이터 비트들을 포함할 것이다. 이때, 반도체 메모리 장치들 중 어느 하나를 선택하기 위한 데이터 비트들은 2 비트들 이상일 것이다.
컨트롤러(1200)는 메모리 시스템(1000)에 포함된 반도체 메모리 장치들의 제반 동작을 제어하도록 구성된다. 예시적인 실시 예로서, 컨트롤러(1200)는 프로세싱 유닛(processing unit), 램(RAM, Random Access Memory), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함한다.
프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
램(RAM)은 프로세싱 유닛의 동작 메모리, 반도체 메모리 그룹들(1110~11k0) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 그룹들(1110~11k0) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 반도체 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 반도체 메모리 그룹들(1110~11k0)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 그룹들(1110~11k0)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 그룹들(1110~11k0)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 그룹들(1110~11k0)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 실시 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 그룹들(1110~11k0) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(1000)을 포함하는 컴퓨팅 시스템(2000)을 보여주는 블록도이다. 도 13을 참조하면, 컴퓨팅 시스템(2000)은 중앙 처리 장치(2100, CPU), 램(2200, Random Access Memory), 사용자 인터페이스(2300, User Interface), 전원(2400, Power Supply), 시스템 버스(2500), 그리고 메모리 시스템(1000)을 포함한다.
메모리 시스템(1000)은 시스템 버스(2500)를 통해, 중앙처리장치(2100), 램(2200), 사용자 인터페이스(2300), 그리고 전원(2400)에 전기적으로 연결된다. 사용자 인터페이스(2300)를 통해 제공되거나, 중앙 처리 장치(2100)에 의해서 처리된 데이터는 메모리 시스템(1000)에 저장된다.
도 13에서, 메모리 시스템(1000)의 반도체 메모리 장치들은 컨트롤러(1200)를 통해 시스템 버스(2500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치들은 시스템 버스(2500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(1200)의 기능은 중앙 처리 장치(2100) 및 램(2200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(1000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(1000)은 도 1을 참조하여 설명된 메모리 시스템(1)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(2000)은 도 1 및 도 12를 참조하여 설명된 메모리 시스템들(1, 1000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치의 선택 여부를 나타내는 칩 선택 신호에 따라, 데이터 신호들의 전송을 위한 데이터 스트로브 신호들은 제공되지 않는다. 따라서, 반도체 메모리 장치가 비선택될 때 데이터 신호들은 주변 회로에 제공되지 않는다. 결과적으로, 반도체 메모리 장치의 소모 전류는 감소할 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1: 메모리 시스템
11~1k, 1110~11k0: 제 1 내지 제 k 반도체 메모리 그룹들
20, 1200: 컨트롤러
CH1~CHk: 제 1 내지 제 k 채널
110: 메모리 셀 어레이
120: 주변 회로
130, 530: 입출력 회로
CP, CP': 제어 패드
131~138, 531~538: 제 1 내지 제 8 입출력 패드들

Claims (20)

  1. 외부로부터 어드레스 및 상기 어드레스에 대응하는 데이터 신호들을 수신하도록 구성되는 입출력 회로; 및
    상기 입출력 회로를 통해 상기 어드레스를 수신하고, 상기 어드레스에 따라 칩 선택 신호를 활성화하도록 구성되는 주변 회로를 포함하되,
    상기 입출력 회로는,
    상기 칩 선택 신호에 따라 적어도 하나의 데이터 스트로브 신호를 제공 또는 차단하도록 구성되는 제어 패드; 및
    상기 적어도 하나의 데이터 스트로브 신호에 응답하여 상기 데이터 신호들을 상기 주변 회로에 전송하도록 구성되는 입출력 패드들을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입출력 패드들은 상기 적어도 하나의 데이터 스트로브 신호가 제공될 때 상기 데이터 신호들을 상기 주변 회로에 전송하고, 상기 적어도 하나의 데이터 스트로브 신호가 차단될 때 상기 데이터 신호들을 상기 주변 회로에 전송하지 않도록 구성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 패드는 외부로부터 원(Original) 데이터 스트로브 신호를 수신하고, 상기 원 데이터 스트로브 신호에 기반하여 상기 적어도 하나의 데이터 스트로브 신호를 제공하도록 구성되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 데이터 스트로브 신호는 상기 원 데이터 스트로브 신호와 동일한 제 1 데이터 스트로브 신호 및 상기 원 데이터 스트로브 신호가 반전된 제 2 데이터 스트로브 신호인 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 패드는
    상기 칩 선택 신호가 활성화될 때 상기 원 데이터 스트로브 신호를 상기 제 1 데이터 스트로브 신호로서 출력하고, 상기 칩 선택 회로가 비 활성화될 때 비 활성화되는 제 1 출력 유닛; 및
    상기 칩 선택 회로가 활성화될 때 상기 원 데이터 스트로브 신호가 반전된 신호를 상기 제 2 데이터 스트로브 신호로서 출력하고, 상기 칩 선택 회로가 비 활성화될 때 비 활성화되는 제 2 출력 유닛을 포함하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제어 패드는 상기 데이터 신호들이 상기 원 데이터 스트로브 신호와 함께 제공될 때 활성화되는 모드 신호를 더 수신하고,
    상기 제어 패드는,
    상기 모드 신호와 상기 칩 선택 신호가 활성화될 때 활성화된 출력 신호를 발생하는 논리 연산 유닛;
    상기 출력 신호가 활성화될 때 상기 원 데이터 스트로브 신호를 상기 제 1 데이터 스트로브 신호로서 출력하고, 상기 출력 신호가 비 활성화될 때 비활성화되는 제 1 출력 유닛; 및
    상기 출력 신호가 활성화될 때 상기 원 데이터 스트로브 신호가 반전된 신호를 상기 제 2 데이터 스트로브 신호로서 출력하고, 상기 출력 신호가 비 활성화될 때 비 활성화되는 제 2 출력 유닛을 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 패드는 상기 제 1 및 제 2 출력 유닛들에 상기 원 데이터 스트로브 신호가 제공되기 전에, 상기 원 데이터 스트로브 신호의 위상을 조절하도록 구성되는 셋업 홀드 제어 유닛을 더 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 패드는 상기 칩 선택 신호가 활성화될 때 상기 적어도 하나의 데이터 스트로브 신호를 제공하고, 상기 칩 선택 회로가 비활성화될 때 상기 데이터 스트로브 신호를 차단하도록 구성되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    메모리 셀 어레이를 더 포함하되,
    상기 주변 회로는 상기 메모리 셀 어레이를 제어하도록 구성되고,
    상기 데이터 신호들은 상기 메모리 셀 어레이에 프로그램될 데이터인 반도체 메모리 장치.
  10. 하나의 공통 채널에 연결되는 반도체 메모리 그룹; 및
    상기 공통 채널을 통해 상기 반도체 메모리 그룹에 포함된 반도체 메모리 장치들에 어드레스 및 상기 어드레스에 대응하는 데이터 신호들을 전송하도록 구성되는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치들 각각은,
    상기 어드레스에 따라 칩 선택 신호를 활성화하도록 구성되는 주변 회로; 및
    데이터 스트로브 신호에 응답하여 상기 데이터 신호들을 상기 주변 회로에 제공하되, 상기 칩 선택 신호에 따라 상기 데이터 스트로브 신호를 차단하도록 구성되는 입출력 회로를 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    제 2 공통 채널에 연결되는 제 2 반도체 메모리 그룹을 더 포함하되,
    상기 컨트롤러는 상기 공통 채널 및 상기 제 2 공통 채널 중 어느 하나를 통해 칩 활성화 신호를 전송하여 상기 반도체 메모리 그룹 및 상기 제 2 반도체 메모리 그룹 중 어느 하나를 선택하도록 구성되는 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 어드레스는 상기 반도체 메모리 장치들 중 어느 하나를 선택하기 위한 데이터 비트를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 주변 회로는 상기 데이터 비트에 따라 상기 칩 선택 신호를 활성화하도록 구성되는 메모리 시스템.
  14. 제 10 항에 있어서,
    상기 컨트롤러는 상기 반도체 메모리 장치들에 원(original) 데이터 스트로브 신호를 제공하도록 구성되는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 데이터 스트로브 신호는 상기 원 데이터 스트로브 신호에 기반하여 생성되는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 입출력 회로는 상기 원 데이터 스트로브 신호를 수신하되, 상기 칩 선택 신호가 활성화될 때 상기 원 데이터 스트로브 신호에 기반하여 상기 데이터 스트로브 신호를 출력하고, 상기 칩 선택 회로가 비활성화될 때 상기 데이터 스트로브 신호를 차단하도록 구성되는 메모리 시스템.
  17. 하나의 공통 채널에 연결되는 반도체 메모리 장치들 각각의 동작 방법에 있어서:
    상기 반도체 메모리 장치들 중 하나를 선택하기 위한 데이터 비트를 포함하는 어드레스를 수신하고;
    상기 데이터 비트에 따라 칩 선택 신호를 활성화하고;
    상기 칩 선택 신호에 따라 데이터 스트로브 신호를 선택적으로 제공하고;
    상기 데이터 스트로브 신호에 응답하여 외부로부터 수신된 데이터 신호들을 내부적으로 전달하는 것을 포함하는 동작 방법.
  18. 제 17 항에 있어서,
    상기 전달된 데이터 신호들에 따라, 상기 어드레스에 대응하는 메모리 셀들에 프로그램을 수행하는 것을 더 포함하는 동작 방법.
  19. 제 17 항에 있어서,
    외부로부터 원 데이터 스트로브 신호를 수신하는 것을 더 포함하되,
    상기 데이터 스트로브 신호는 상기 원(original) 데이터 스트로브 신호에 기반하여 생성되는 동작 방법.
  20. 제 17 항에 있어서,
    상기 데이터 신호들을 내부적으로 전달하는 것은 상기 데이터 스트로브 신호가 제공될 때 상기 데이터 신호들을 내부적으로 전달하고, 상기 데이터 스트로브 신호가 차단될 때 상기 데이터 신호들을 차단하는 것을 포함하는 동작 방법.
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