KR20210003618A - 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은, 리드 트레이닝 동작에 이용되는 다양한 신호들을 생성하는 메모리 장치 및 이의 동작 방법에 관한 것으로 본 발명의 일 실시 예에 따른 메모리 장치는, 리드 트레이닝 인에이블 신호 및 메모리 컨트롤러로부터 수신되는 제 1 클럭 신호를 기반으로, 복수의 카운트 신호들을 생성하는 어드레스 카운터; 및 상기 복수의 카운트 신호들 중 적어도 하나를 기반으로 복수의 어드레스 구간들을 식별하는 데 이용되는 어드레스 구간 식별 신호들을 생성하는 어드레스 구간 식별 신호 생성부를 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method of the memory device}
본 발명은, 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 리드 트레이닝(read training) 동작을 수행하는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 컨트롤러는, 호스트(host)의 요청에 따라 메모리 시스템의 동작을 제어할 수 있다. 메모리 장치는, 메모리 컨트롤러의 제어 하에 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
본 발명의 실시 예들은, 리드 트레이닝 동작에 이용되는 다양한 신호들을 생성하는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치는, 리드 트레이닝 인에이블 신호 및 메모리 컨트롤러로부터 수신되는 제 1 클럭 신호를 기반으로, 복수의 카운트 신호들을 생성하는 어드레스 카운터; 및 상기 복수의 카운트 신호들 중 적어도 하나를 기반으로 복수의 어드레스 구간들을 식별하는 데 이용되는 어드레스 구간 식별 신호들을 생성하는 어드레스 구간 식별 신호 생성부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법은, 리드 트레이닝 인에이블 신호 및 메모리 컨트롤러로부터 수신되는 제 1 클럭 신호를 기반으로, 복수의 카운트 신호들을 생성하는 단계; 및 상기 복수의 카운트 신호들 중 적어도 하나를 기반으로 복수의 어드레스 구간들을 식별하는 데 이용되는 어드레스 구간 식별 신호들을 생성하는 단계를 포함한다.
본 기술에 따르면, 리드 트레이닝 동작에 이용되는 다양한 신호들을 생성하는 회로의 개수를 감소시킴으로써 메모리 장치의 사이즈를 감소시킬 수 있고, 다양한 신호들이 출력되는 패스(path)의 길이를 감소시킴으로써 PVT(process, voltage, temperature)에 의한 스큐(skew)의 영향을 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 리드 트레이닝 동작 시 리드 트레이닝 패턴을 생성하는 과정을 설명하기 위한 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 리드 트레이닝 수행부를 설명하기 위한 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 어드레스 카운터를 설명하기 위한 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 어드레스 카운터에서 생성되는 신호들을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시 예에 따른 어드레스 구간 식별 신호 생성부를 설명하기 위한 예시도이다.
도 8은 본 발명의 일 실시 예에 따른 어드레스 구간 식별 신호 생성부에서 생성되는 신호들을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시 예에 따른 반전 플래그 패턴 클럭 생성부를 설명하기 위한 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 베이스 패턴 클럭 생성부를 설명하기 위한 예시도이다.
도 11은 본 발명의 일 실시 예에 따른 반전 플래그 패턴 클럭 신호 생성부 및 베이스 패턴 클럭 신호 생성부에서 생성되는 신호들을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 13 내지 도 16은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "A 또는 B 중 적어도 하나"는, "A", "B" 또는 "A 및 B"를 의미할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 호스트(1000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(2200)를 제어할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)의 동작을 제어하기 위하여 제어 신호(CTRL) 및 데이터 신호(DQ)를 메모리 장치(2200)에게 전송할 수 있다. 제어 신호(CTRL) 및 데이터 신호(DQ)는 서로 다른 입출력 라인들을 통하여 메모리 장치(2200)에게 전송될 수 있다.
데이터 신호(DQ)는, 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 포함할 수 있다.
제어 신호(CTRL)는, 데이터 신호(DQ)가 입력되는 구간을 구분하는 데 이용될 수 있다. 제어 신호(CTRL)는, 커맨드 래치 인에이블(command latch enable) 신호(CLE), 어드레스 래치 인에이블(address latch enable) 신호(ALE) 및 제 1 클럭 신호(WE_N)를 포함할 수 있다.
커맨드 래치 인에이블 신호(CLE)는, 데이터 신호(DQ) 중에서 커맨드(CMD)가 입력되는 구간을 나타내는 신호일 수 있다.
어드레스 래치 인에이블 신호(ALE)는, 데이터 신호(DQ) 중에서 어드레스(ADD)가 입력되는 구간을 나타내는 신호일 수 있다.
제 1 클럭 신호(WE_N)는, 메모리 장치(2200)가 내부적인 동작에 이용할 다양한 클럭 신호들을 생성하는 데 이용되는 기준 클럭일 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
일 실시 예에서, 메모리 컨트롤러(2100)는 메모리 장치(2200)가 리드 트레이닝(read training) 동작을 수행하도록 제어할 수 있고, 메모리 장치(2200)는 메모리 컨트롤러(2100)의 제어에 따라 리드 트레이닝 동작을 수행할 수 있다.
메모리 시스템(2000)이 안정적으로 동작하기 위해서는, 메모리 컨트롤러(2100)로부터 출력되는 데이터 신호(DQ)들이 메모리 장치(2200)에게 정확히 전달되어야 한다. 메모리 컨트롤러(2100)는, 메모리 장치(2200)에게 전송할 데이터 신호(DQ)들을, 메모리 컨트롤러(2100)에서 사용하는 제 1 클럭 신호(WE_N)의 상승 에지(rising edge) 또는 하강 에지(falling edge) 중 적어도 하나에 동기시켜 출력할 수 있다. 메모리 장치(2200)는, 제 1 클럭 신호(WE_N)를 변환하여 내부 클럭 신호를 생성하고, 생성된 내부 클럭 신호의 상승 에지 또는 하강 에지 중 적어도 하나에서, 데이터 신호(DQ)들을 읽어 들일 수 있다.
메모리 컨트롤러(2100)와 메모리 장치(2200) 간에 안정적인 데이터 신호(DQ)의 전달이 이루어질 수 있도록 인터페이스 트레이닝(interface training)이 수행될 수 있다. 인터페이스 트레이닝은, 메모리 컨트롤러(2100)와 메모리 장치(2200) 간의 정상 동작이 수행되기 전에 데이터 신호(DQ)를 전달하기 위한 인터페이스가 최적화된 시점에 동작하도록 트레이닝하는 것을 의미한다.
이러한 인터페이스 트레이닝에는, 어드레스 트레이닝(address training), 클럭 정렬 트레이닝(clock alignment training), 리드 트레이닝(read training) 및 라이트 트레이닝(write training) 등이 있다.
리드 트레이닝 동작은 메모리 컨트롤러(2100)가 리드 트레이닝을 위한 커맨드와 함께 어드레스들을 메모리 장치(2200)에게 전송한 후, 메모리 장치(2200)로부터 리드 트레이닝 패턴을 수신하는 과정을 포함한다.
이 때, 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신된 어드레스들을 기반으로 리드 트레이닝 패턴을 생성하여, 메모리 컨트롤러(2100)에게 전송할 수 있다. 메모리 장치(2200)는 리드 트레이닝 패턴을 사용하여 리드 트레이닝 동작을 수행할 수 있다. 리드 트레이닝 동작은 노말 리드 동작이 수행되기 이전에, 메모리 컨트롤러(2100)와 메모리 장치(2200) 사이의 마진(데이터 입출력 시간, 클럭 등)을 조절하는 동작일 수 있다. 리드 트레이닝 동작이 완료된 이후에 노말 리드 동작이 수행될 수 있다.
도 2는 리드 트레이닝 동작 시 리드 트레이닝 패턴을 생성하는 과정을 설명하기 위한 예시도이다.
메모리 장치는, 리드 트레이닝 동작 시, 메모리 컨트롤러부터 수신되는 리드 트레이닝 동작을 지시하는 커맨드(CMD1)에 따라 리드 트레이닝 동작에 이용될 리드 트레이닝 패턴(read training pattern)을 생성할 수 있다.
커맨드(CMD1)와 함께 수신되는 어드레스들(LUN, ADD1~ADD3) 중, LUN(logical unit number)은 메모리 장치에 포함된 복수의 논리 유닛(logical unit)들 중 어느 하나를 선택하는 데 이용될 수 있다. 여기서, 논리 유닛은, 독립적으로 커맨드의 실행이 가능한 최소 단위의 유닛을 의미할 수 있다.
한편, 커맨드(CMD1)와 함께 수신되는 어드레스들(LUN, ADD1~ADD3) 중, 어드레스들(ADD1~ADD3)은 리드 트레이닝 패턴을 생성하는 데 이용될 수 있다.
리드 트레이닝 패턴 생성 시, 어드레스(ADD1)는 일종의 반전 플래그 패턴으로서 이용될 수 있다. 예를 들어, 어드레스(ADD1)에 포함된 비트들 중 '1'은 베이스 패턴(base pattern)을 반전시켜 리드 트레이닝 패턴을 생성할 것을 나타내고, '0'은 베이스 패턴을 유지하여 리드 트레이닝 패턴을 생성할 것을 나타낼 수 있다. 베이스 패턴은, 어드레스(ADD2)와 어드레스(ADD3)를 결합하여 생성될 수 있다.
리드 트레이닝 패턴을 생성하기 위하여, 어드레스(ADD1)를 나머지 어드레스들(ADD2, ADD3)과 구분하는 데 이용되는 어드레스 구간 식별 신호(address section identification signal)가 필요하다.
어드레스 구간 식별 신호 생성 시, 어드레스 구간 식별 신호 생성을 위한 회로들 간의 경로(path)의 길이가 길어지는 경우 PVT(process, voltage, temperature) 스큐로 인한 변동(variation)이 커지게 된다. 따라서, 최적의 경로를 통해 어드레스 구간 식별 신호를 생성하는 방안이 필요하다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 예시도이다.
메모리 장치(2200)는, 제어 로직(control logic; 2210), 리드 트레이닝 수행부(read training executer; 2220), 입출력 회로(input/output circuit; 2230), 주변 회로(peripheral circuit; 2240) 및 메모리 셀 어레이(memory cell array; 2250)를 포함할 수 있다.
제어 로직(2210)은, 입출력 라인들을 통해 메모리 컨트롤러(2100)로부터 수신되는 제어 신호(CTRL)와 입출력 회로(2230)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(2240)를 제어할 수 있다.
리드 트레이닝 수행부(2220)는, 입출력 라인들을 통해 메모리 컨트롤러(2100)로부터 수신되는 제어 신호(CTRL)와 입출력 회로(2230)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 따라 리드 트레이닝 동작을 수행할 수 있다.
입출력 회로(2230)는, 입출력 라인들을 통해 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에게 전달하거나 리드 트레이닝 수행부(2220)에게 전달할 수 있다. 입출력 회로(2230)는, 주변 회로(2240) 및 리드 트레이닝 수행부(2220)와 데이터(DATA)를 주고 받을 수 있다.
주변 회로(2240)는, 제어 로직(2210)의 제어에 따라 메모리 셀 어레이(2250)에 포함된 메모리 셀들에 대하여 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 리드 트레이닝 수행부를 설명하기 위한 예시도이다.
리드 트레이닝 수행부(read training executer; 2220)는, 지연 신호 생성부(delayed signal generator; 2220a), 어드레스 카운터(address counter; 2220b), 어드레스 구간 식별 신호 생성부(address section identification signal generator; 2220c), 반전 플래그 패턴 클럭 생성부(inverse flag pattern clock generator; 2220d), 베이스 패턴 클럭 생성부(base pattern clock generator; 2220e) 및 패턴 생성부(pattern generator; 2220f)를 포함할 수 있다.
지연 신호 생성부(2220a)는, 메모리 컨트롤러로부터 어드레스 래치 인에이블 신호(ALE) 및 제 1 클럭 신호(WE_N)를 입력받고, 어드레스 래치 인에이블 신호(ALE)가 설정된 시간만큼 지연된 신호인 지연 신호(ALEREG)와 리드 트레이닝 인에이블 신호(RTE)를 생성하여 출력할 수 있다.
어드레스 카운터(2220b)는, 지연 신호 생성부(2220a)로부터 수신되는 리드 트레이닝 인에이블 신호(RTE) 및 지연 신호(ALEREG)와 메모리 컨트롤러로부터 수신되는 제 1 클럭 신호(WE_N)를 입력받고, 카운트 신호들(count signals)을 출력할 수 있다. 어드레스 카운터(2220b)는, 카운터 클럭 생성부(counter clock generator; 2222b) 및 카운터(counter; 2224b)를 포함할 수 있다. 카운터 클럭 생성부(2222b)는, 카운터(2224b)가 카운트 신호들을 생성하는 데 이용되는 클럭 신호(이하, 제 2 클럭 신호)를 생성할 수 있다. 카운터(2224b)는, 제 2 클럭 신호에 따라 카운트 신호들을 생성할 수 있다. 어드레스 카운터(2220b)의 일 예가 도 5를 참조하여 후술될 것이다.
어드레스 구간 식별 신호 생성부(2220c)는, 어드레스 카운터(2220b)로부터 수신되는 카운트 신호들(Q<0>, Q<1>, QN<1>)을 기반으로 어드레스 구간 식별 신호들을 생성할 수 있다. 어드레스 구간 식별 신호 생성부(2220c)는, 반전 플래그 패턴 구간 식별 신호 생성부(inverse flag pattern section identification signal generator; 2222c) 및 베이스 패턴 구간 식별 신호 생성부(base pattern section identification signal generator; 2224c)를 포함할 수 있다.
반전 플래그 패턴 구간 식별 신호 생성부(2222c)는, 메모리 컨트롤러부터 수신되는 어드레스들(예를 들어, 도 2의 ADD1~ADD3) 중 반전 플래그 패턴에 대응하는 어드레스(예를 들어, ADD1)가 입력되는 구간을 식별하는 데 이용되는 반전 플래그 패턴 구간 식별 신호(IFPSI)를 생성하여 반전 플래그 패턴 클럭 생성부(2220d)에게 출력할 수 있다.
베이스 패턴 구간 식별 신호 생성부(2224c)는, 메모리 컨트롤러부터 수신되는 어드레스들(예를 들어, 도 2의 ADD1~ADD3) 중 베이스 패턴에 대응하는 어드레스들(예를 들어, ADD2, ADD3)이 입력되는 구간을 식별하는 데 이용되는 베이스 패턴 구간 식별 신호(BPSI)를 생성하여 베이스 패턴 클럭 생성부(2220e)에게 출력할 수 있다.
어드레스 구간 식별 신호 생성부(2220c)의 일 예가 도 7을 참조하여 후술될 것이다.
반전 플래그 패턴 클럭 생성부(2220d)는, 제 1 클럭 신호(WE_N)와 어드레스 구간 식별 신호 생성부(2220c)로부터 수신되는 반전 플래그 패턴 구간 식별 신호(IFPSI)를 기반으로 반전 플래그 패턴 클럭 신호(IFPCLK)를 생성하여 패턴 생성부(2220f)에게 출력할 수 있다. 반전 플래그 패턴 클럭 신호(IFPCLK)는, 반전 플래그 패턴에 대응하는 어드레스(ADD1)를 래치하는 데 이용될 수 있다. 반전 플래그 패턴 클럭 생성부(2220d)의 일 예가 도 9를 참조하여 후술될 것이다.
베이스 패턴 클럭 생성부(2220e)는, 제 1 클럭 신호(WE_N)와 어드레스 구간 식별 신호 생성부(2220c)로부터 수신되는 베이스 패턴 구간 식별 신호(BPSI)를 기반으로 베이스 패턴 클럭 신호(BPCLK)를 생성할 수 있다. 베이스 패턴 클럭 신호(BPCLK)는, 베이스 패턴에 대응하는 어드레스들(ADD2, ADD3) 각각을 래치하는 데 이용될 수 있다. 베이스 패턴 클럭 생성부(2220e)의 일 예가 도 10을 참조하여 후술될 것이다.
패턴 생성부(2220f)는, 반전 플래그 패턴 클럭 생성부(2220d)로부터 수신되는 반전 플래그 패턴 클럭 신호(IFPCLK)와 베이스 패턴 클럭 생성부(2220e)로부터 수신되는 베이스 패턴 클럭 신호(BPCLK)를 이용하여 리드 트레이닝 패턴을 생성할 수 있다.
일 실시 예에서, 패턴 생성부(2220f)는, 반전 플래그 패턴 클럭 신호(IFPCLK)에 따라 어드레스(ADD1)를 래치하여 반전 플래그 패턴을 생성할 수 있다. 예를 들어, 패턴 생성부(2220f)는, 반전 플래그 패턴 클럭 신호(IFPCLK)의 상승 에지에서 어드레스(ADD1)를 래치하고, 래치된 어드레스(ADD1)를 반전 플래그 패턴으로서 생성할 수 있다.
일 실시 예에서, 패턴 생성부(2220f)는, 베이스 패턴 클럭 신호(BPCLK)에 따라 어드레스들(ADD2, ADD3)을 래치하여 베이스 패턴을 생성할 수 있다. 예를 들어, 패턴 생성부(2220f)는, 베이스 패턴 클럭 신호(BPCLK)의 제 1 상승 에지에서 어드레스(ADD2)를 래치하고, 베이스 패턴 클럭 신호(BPCLK)의 제 2 상승 에지에서 어드레스(ADD3)를 래치할 수 있다. 패턴 생성부(2220f)는, 래치된 어드레스들(ADD2, ADD3)을 결합하여 베이스 패턴을 생성할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 어드레스 카운터를 설명하기 위한 예시도이다.
어드레스 카운터(2220b)는, 카운터 클럭 생성부(2222b) 및 카운터(2224b)를 포함할 수 있다.
카운터 클럭 생성부(2222b)는, 카운터(2224b)에서 이용될 제 2 클럭 신호(DFF_CLK)를 생성할 수 있다. 카운터 클럭 생성부(2222b)는, 리드 트레이닝 인에이블 신호(RTE), 지연 신호(ALEREG) 및 제 1 클럭 신호(WE_N)을 기반으로 제 2 클럭 신호(DFF_CLK)를 생성할 수 있다. 카운터 클럭 생성부(2222b)는, 제 1 NAND 게이트(2222b1), 제 1 인버터(2222b2), 제 2 인버터(2222b3) 및 제 2 NAND 게이트(2222b4)를 포함할 수 있다.
제 1 NAND 게이트(2222b1)는, 리드 트레이닝 인에이블 신호(RTE) 및 지연 신호(ALEREG)를 입력받고, 리드 트레이닝 인에이블 신호(RTE) 및 지연 신호(ALEREG)를 논리 연산한 신호를 제 1 인버터(2222b2)에게 출력할 수 있다.
제 1 인버터(2222b2)는, 제 1 NAND 게이트(2222b1)로부터 수신되는 신호를 반전하여 출력할 수 있다.
제 2 인버터(2222b3)는, 제 1 클럭 신호(WE_N)를 입력받고, 제 1 클럭 신호를 반전하여 출력할 수 있다.
제 2 NAND 게이트(2222b4)는, 제 1 인버터(2222b2) 및 제 2 인버터(2222b3)로부터 수신되는 신호들을 논리 연산하여 제 2 클럭 신호(DFF_CLK)를 생성하고, 생성된 제 2 클럭 신호(DFF_CLK)를 카운터(2224b)에게 출력할 수 있다.
카운터(2224b)는, 제 1 카운트 신호 생성부(2224b1), 제 3 인버터(2224b2), 제 1 NXOR 게이트(2224B3), 제 4 인버터(2224b4) 및 제 2 카운트 신호 생성부(2224b5)를 포함할 수 있다. 도 5에는, 일 예로서, 제 1 카운트 신호 생성부(2224b1) 및 제 2 카운트 신호 생성부(2224b5)가 D-플립플롭(D-flip flop)으로 구현된 예가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 이하, 제 1 카운트 신호 생성부(2224b1)는 제 1 D-플립플롭(2224b1)인 것으로 가정하고, 제 2 카운트 신호 생성부(2224b5)는 제 2 D-플립플롭(2224b5)인 것으로 가정하여 설명한다.
제 1 D-플립플롭(2224b1) 및 제 2 D-플립플롭(2224b5)은, 카운터 클럭 생성부(2222b)로부터 수신되는 제 2 클럭 신호(DFF_CLK)에 동기되어 카운트 신호들(Q<0>, QN<0>, Q<1>, QN<1>)을 생성할 수 있다. 초기에, Q<1:0>은 00으로 초기화될 수 있고, QN<1:0>은 11로 초기화될 수 있다.
제 1 D-플립플롭(2224b1)의 입력단(D)에는, 제 1 D-플립플롭(2224b1)의 제 2 출력단(
Figure pat00001
)으로부터 출력되는 제 1 반전 신호(QN<0>)가 피드백되어 입력될 수 있다.
제 1 D-플립플롭(2224b1)의 제 1 출력단(Q)으로부터 출력되는 제 1 신호(Q<0>)는 제 3 인버터(2224b2)에게 입력될 수 있다.
제 3 인버터(2224b2)는, 제 1 D-플립플롭(2224b1)의 제 1 출력단(Q)으로부터 수신되는 제 1 신호(Q<0>)를 반전하여 출력할 수 있다.
제 1 NXOR 게이트(2224B3)는, 제 3 인버터(2224b2)로부터 수신되는 신호와 제 2 D-플립플롭(2224b5)의 제 2 출력단(
Figure pat00002
)으로부터 수신되는 제 2 반전 신호(QN<1>)를 논리 연산한 신호를 제 4 인버터(2224b4)에게 출력할 수 있다.
제 4 인버터(2224b4)는, 제 1 NXOR 게이트(2224B3)로부터 수신되는 신호를 반전하여 출력할 수 있다. 제 4 인버터(2224b4)로부터 출력되는 신호는, 제 2 D-플립플롭(2224b5)의 입력단(D)에 입력될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 어드레스 카운터에서 생성되는 신호들을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 참조하면, 커맨드 래치 인에이블 신호(CLE)가 로직 하이(logic high)인 상태에서 제 1 클럭 신호(WE_N)의 상승 에지에 커맨드(CMD)가 래치될 수 있다. 여기서, 커맨드(CMD)는 리드 트레이닝을 수행하기 위한 커맨드(CMD)일 수 있다.
커맨드(CMD)가 래치되면, 커맨드 래치 인에이블 신호(CLE)는 로직 로우(low)로 천이되고, 어드레스 래치 인에이블 신호(ALE)가 로직 하이(logic high)로 천이될 수 있다.
어드레스 래치 인에이블 신호(ALE)가 로직 하이(logic high)인 상태에서 제 1 클럭 신호(WE_N)의 상승 에지에 어드레스(LUN)가 래치될 수 있다. 어드레스(LUN)가 래치되면 로직 하이(logic high)인 지연 신호(ALEREG) 및 리드 트레이닝 인에이블 신호(RTE)가 생성될 수 있다.
제 2 클럭 신호(DFF_CLK)는, 어드레스들(ADD1~ADD3) 각각이 수신되기 시작하는 시점에 상승 에지를 나타낸다. 제 2 클럭 신호(DFF_CLK)는, 지연 신호(ALEREG) 및 리드 트레이닝 인에이블 신호(RTE)가 모두 로직 하이(logic high)인 구간에서, 제 1 클럭 신호(WE_N) 또는 제 1 클럭 반전 신호(WE_N#)와 동일한 주기를 갖는 클럭 신호일 수 있다. 예를 들어, 제 2 클럭 신호(DFF_CLK)는, 지연 신호(ALEREG) 및 리드 트레이닝 인에이블 신호(RTE)가 모두 로직 하이(logic high)인 구간에서, 제 1 클럭 반전 신호(WE_N#)와 동일한 클럭 신호일 수 있다. 제 2 클럭 신호(DFF_CLK)는, 어드레스(ADD1~ADD3)들의 개수를 카운트하는 데 이용될 수 있다. 제 1 D-플립플롭으로부터 출력되는 제 1 신호(Q<0>)는 제 2 클럭 신호(DFF_CLK)의 주기보다 2배의 주기를 갖는 클럭 신호일 수 있다. 예를 들어, 제 2 클럭 신호(DFF_CLK)가 로직 하이(logic high)와 로직 로우(logic low)를 한 번씩 가지는 1 주기 동안 제 1 신호(Q<0>)는 로직 하이(logic high)를 유지할 수 있고, 제 2 클럭 신호(DFF_CLK)가 다시 로직 하이(logic high)와 로직 로우(logic low)를 한 번씩 가지는 1 주기 동안 제 1 신호(Q<0>)는 로직 로우(logic low)를 유지할 수 있다. 즉, 제 2 클럭 신호(DFF_CLK)의 2 주기 동안 제 1 신호(Q<0>)는 1 주기를 가질 수 있다. 제 1 D-플립플롭으로부터 출력되는 제 1 반전 신호(QN<0>)는, 제 1 신호(Q<0>)가 반전된 신호일 수 있다.
제 1 D-플립플롭으로부터 출력되는 제 1 신호(Q<0>)의 첫 번째 로직 하이(logic high)인 구간 동안, 제 2 D-플립플롭으로부터 출력되는 제 2 신호(Q<1>)는 로직 로우(logic low)를 유지할 수 있다. 제 2 D-플립플롭으로부터 출력되는 제 2 신호(Q<1>)는 제 1 D-플립플롭으로부터 출력되는 제 1 신호(Q<0>)의 주기보다 2배의 주기를 갖는 클럭 신호일 수 있다. 제 2 D-플립플롭으로부터 출력되는 제 2 반전 신호(QN<1>)는, 제 2 신호(Q<1>)가 반전된 신호일 수 있다.
제 1 신호(Q<0>)와 제 2 신호(Q<1>)는, 어드레스들의 개수를 카운트 하는 카운트 신호일 수 있다. 예를 들어, 제 1 신호(Q<0>)는 하위 비트 카운트 신호일 수 있고, 제 2 신호(Q<1>)는, 상위 비트 카운트 신호일 수 있다. 예를 들어, 제 2 신호(Q<1>) 및 제 1 신호(Q<0>)가 '01'이면 어드레스가 1개 입력되었음을 나타내고, '10'이면 어드레스들이 2개 입력되었음을 나타내고, '11'이면 어드레스들이 3개 입력되었음을 나타낼 수 있다.
도 7은 본 발명의 일 실시 예에 따른 어드레스 구간 식별 신호 생성부를 설명하기 위한 예시도이다.
어드레스 구간 식별 신호 생성부(2220c)는, 반전 플래그 패턴 구간 식별 신호 생성부(2222c) 및 베이스 패턴 구간 식별 신호 생성부(2224c)를 포함할 수 있다.
반전 플래그 패턴 구간 식별 신호 생성부(2222c)는, 제 3 NAND 게이트(2222c1) 및 제 5 인버터(2222c2)를 포함할 수 있다.
제 3 NAND 게이트(2222c1)는, 제 1 D-플립플롭(2224b1)으로부터 출력되는 제 1 신호(Q<0>) 및 제 2 D-플립플롭(2224b5)으로부터 출력되는 제 2 반전 신호(QN<1>)를 입력받고, 입력된 신호들을 논리 연산한 신호를 제 5 인버터(2222c2)에게 출력할 수 있다.
제 5 인버터(2222c2)는, 제 3 NAND 게이트(2222c1)로부터 수신되는 신호를 반전하여, 반전 플래그 패턴 구간 식별 신호(IFPSI)로서 출력할 수 있다.
베이스 패턴 구간 식별 신호 생성부(2224c)는, 제 1 D-플립플롭(2224b1)으로부터 수신되는 제 2 신호(Q<1>)를 베이스 패턴 구간 식별 신호(BPSI)로서 출력할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 어드레스 구간 식별 신호 생성부에서 생성되는 신호들을 설명하기 위한 타이밍도이다.
반전 플래그 패턴 구간 식별 신호(IFPSI) 및 베이스 패턴 구간 식별 신호(BPSI)를 제외한 나머지 신호들은 도 6에서 설명된 신호들과 동일하므로, 중복되는 설명은 생략하도록 한다.
반전 플래그 패턴 구간 식별 신호(IFPSI)는, 어드레스(ADD1)가 수신되기 시작하는 시점에 상승 에지를 나타내고, 어드레스(ADD1)의 수신이 끝나는 시점에 하강 에지를 나타낸다. 즉, 반전 플래그 패턴 구간 식별 신호(IFPSI)가 로직 하이(logic high)인 구간은 어드레스(ADD1)가 수신되는 구간에 대응한다. 따라서, 반전 플래그 패턴 구간 식별 신호(IFPSI)는, 어드레스(ADD1)가 수신되는 구간을 식별하는 데 이용될 수 있다.
베이스 패턴 구간 식별 신호(BPSI)는, 어드레스(ADD2)가 수신되기 시작하는 시점에 상승 에지를 나타내고, 어드레스(ADD3)의 수신이 끝나는 시점에 하강 에지를 나타낸다. 즉, 베이스 패턴 구간 식별 신호(BPSI)가 로직 하이(logic high)인 구간은 어드레스들(ADD2, ADD3)이 수신되는 구간에 대응한다. 따라서, 베이스 패턴 구간 식별 신호(BPSI)는, 어드레스들(ADD2, ADD3)이 수신되는 구간을 식별하는 데 이용될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반전 플래그 패턴 클럭 생성부를 설명하기 위한 예시도이다.
반전 플래그 패턴 클럭 생성부(2220d)는, 제 1 AND 게이트(2222d1)를 포함할 수 있다.
제 1 AND 게이트(2222d1)는, 제 1 클럭 신호(WE_N) 및 어드레스 구간 식별 신호 생성부(2220c)로부터 출력되는 반전 플래그 패턴 구간 식별 신호(IFPSI)를 입력받고, 입력된 신호들을 논리 연산한 신호를 반전 플래그 패턴 클럭 신호(IFPCLK)로서 출력할 수 있다.
전술한 바와 같이, 반전 플래그 패턴 클럭 신호(IFPCLK)는 반전 플래그 패턴에 대응하는 어드레스(ADD1)를 래치하는 데 이용될 수 있다. 예를 들어, 반전 플래그 패턴 클럭 신호(IFPCLK)의 상승 에지에서 어드레스(ADD1)가 래치될 수 있고, 래치된 어드레스(ADD1)는 반전 플래그 패턴으로 이용될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 베이스 패턴 클럭 생성부를 설명하기 위한 예시도이다.
베이스 패턴 클럭 생성부(2220e)는, 제 4 NAND 게이트(2222e1) 및 제 6 인버터(2222e2)를 포함할 수 있다.
제 4 NAND 게이트(2222e1)는, 제 1 클럭 신호(WE_N) 및 어드레스 구간 식별 신호 생성부(2220c)로부터 출력되는 베이스 패턴 구간 식별 신호(BPSI)를 입력받고, 입력된 신호들을 논리 연산한 신호를 제 6 인버터(2222e2)에게 출력할 수 있다. 실시 예에 따라, 제 4 NAND 게이트(2222e1)에는, 어드레스 구간 식별 신호 생성부(2220c)로부터 출력되는 베이스 패턴 구간 식별 신호(BPSI) 대신 제 2 D-플립플롭(2224b5)로부터 출력되는 제 2 신호(Q<1>)가 입력될 수도 있다.
제 6 인버터(2222e2)는, 제 4 NAND 게이트(2222e1)로부터 수신되는 신호를 반전하여 베이스 패턴 클럭 신호(BPCLK)로서 출력할 수 있다.
전술한 바와 같이, 베이스 패턴 클럭 신호(BPCLK)는 베이스 패턴에 대응하는 어드레스들(ADD2, ADD3)들을 래치하는 데 이용될 수 있다. 예를 들어, 베이스 패턴 클럭 신호(BPCLK)의 제 1 상승 에지에서 어드레스(ADD2)가 래치될 수 있고, 베이스 패턴 클럭 신호(BPCLK)의 제 2 상승 에지에서 어드레스(ADD3)가 래치될 수 있다. 래치된 어드레스들(ADD2, ADD3)이 결합되어 베이스 패턴이 생성될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 반전 플래그 패턴 클럭 신호 생성부 및 베이스 패턴 클럭 신호 생성부에서 생성되는 신호들을 설명하기 위한 타이밍도이다.
반전 플래그 패턴 클럭 신호(IFPCLK) 및 베이스 패턴 클럭 신호(BPCLK)를 제외한 나머지 신호들은 도 6 및 도 8에서 설명된 신호들과 동일하므로, 중복되는 설명은 생략하도록 한다.
반전 플래그 패턴 클럭 신호(IFPCLK)는, 반전 플래그 패턴 구간 식별 신호(IFPSI)가 로직 하이(logic high)인 구간에서, 제 1 클럭 신호(WE_N)와 동일한 클럭 신호일 수 있다. 즉, 반전 플래그 패턴 클럭 신호(IFPCLK)는, 반전 플래그 패턴 구간 식별 신호(IFPSI)가 로직 하이(logic high)인 구간에서, 제 1 클럭 신호(WE_N)의 상승 에지에 상승 에지를 나타내고 제 1 클럭 신호(WE_N)의 하강 에지에 하강 에지를 나타낼 수 있다. 반전 플래그 패턴 클럭 신호(IFPCLK)의 상승 에지에서 어드레스(ADD1)가 래치될 수 있다.
베이스 패턴 클럭 신호(BPCLK)는, 베이스 패턴 구간 식별 신호(BPSI)가 로직 하이(logic high)인 구간에서, 제 1 클럭 신호(WE_N)와 동일한 클럭 신호일 수 있다. 즉, 베이스 패턴 클럭 신호(BPCLK)는, 베이스 패턴 구간 식별 신호(BPSI)가 로직 하이(logic high)인 구간에서, 제 1 클럭 신호(WE_N)의 상승 에지에 상승 에지를 나타내고 제 1 클럭 신호(WE_N)의 하강 에지에 하강 에지를 나타낼 수 있다. 베이스 패턴 클럭 신호(BPCLK)의 제 1 상승 에지에서 어드레스(ADD2)가 래치되고 제 2 상승 에지에서 어드레스(ADD3)가 래치될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
단계(1201)에서, 메모리 장치는, 리드 트레이닝 인에이블 신호(RTE) 및 제 1 클럭 신호(WE_N)를 기반으로 카운트 신호들을 생성할 수 있다.
단계(1203)에서, 메모리 장치는, 카운트 신호들을 이용하여 어드레스 구간 식별 신호들을 생성할 수 있다. 어드레스 구간 식별 신호는, 반전 플래그 패턴 구간 식별 신호(IFPSI) 및 베이스 패턴 구간 식별 신호(BPSI)를 포함할 수 있다.
단계(1205)에서, 메모리 장치는, 어드레스 구간 식별 신호들과 제 1 클럭 신호(WE_N)를 기반으로 반전 플래그 패턴 클럭 신호(IFPCLK)와 베이스 패턴 클럭 신호(BPCLK)를 생성할 수 있다.
단계(1207)에서, 메모리 장치는, 반전 플래그 패턴 클럭 신호(IFPCLK)와 베이스 패턴 클럭 신호(BPCLK)를 기반으로 리드 트레이닝 패턴을 생성할 수 있다.
도 13은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 14는 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 15는 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 16은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
2220: 리드 트레이닝 수행부
2220a: 지연 신호 생성부
2220b: 어드레스 카운터
2220c: 어드레스 구간 식별 신호 생성부
2220d: 반전 플래그 패턴 클럭 생성부
2220e: 베이스 패턴 클럭 생성부
2220f: 패턴 생성부

Claims (28)

  1. 리드 트레이닝 인에이블 신호 및 메모리 컨트롤러로부터 수신되는 제 1 클럭 신호를 기반으로, 복수의 카운트 신호들을 생성하는 어드레스 카운터; 및
    상기 복수의 카운트 신호들 중 적어도 하나를 기반으로 복수의 어드레스 구간들을 식별하는 데 이용되는 어드레스 구간 식별 신호들을 생성하는 어드레스 구간 식별 신호 생성부
    를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러로부터 수신되는 어드레스 래치 인에이블 신호를 지연시켜 상기 리드 트레이닝 인에이블 신호를 생성하는 지연 신호 생성부
    를 더 포함하는 메모리 장치.
  3. 제 1 항에 있어서, 상기 어드레스 카운터는,
    상기 리드 트레이닝 인에이블 신호 및 상기 제 1 클럭 신호를 기반으로 제 2 클럭 신호를 생성하는 카운터 클럭 생성부; 및
    상기 제 2 클럭 신호를 기반으로 상기 카운트 신호들을 생성하는 카운터
    를 포함하는 메모리 장치.
  4. 제 3 항에 있어서, 상기 카운트 신호들은,
    상기 어드레스 구간들의 개수를 카운트하는 제 1 카운트 신호들; 및
    상기 제 1 카운트 신호들의 반전 신호인 제 2 카운트 신호들
    을 포함하는 메모리 장치.
  5. 제 4 항에 있어서, 상기 카운터는,
    상기 제 1 카운트 신호들 중 하위 비트에 해당하는 하위 비트 카운트 신호를 생성하는 제 1 카운트 신호 생성부; 및
    상기 제 1 카운트 신호들 중 상위 비트에 해당하는 상위 비트 카운트 신호와, 상기 제 2 카운트 신호들 중 상기 상위 비트 카운트 신호의 반전 신호인 상위 비트 카운트 반전 신호를 생성하는 제 2 카운트 신호 생성부
    를 포함하는 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 카운트 신호 생성부는,
    D-플립플롭인
    메모리 장치.
  7. 제 5 항에 있어서, 상기 어드레스 구간 식별 신호 생성부는,
    상기 하위 비트 카운트 신호와 상기 상위 비트 카운트 반전 신호를 기반으로, 상기 복수의 어드레스 구간들 중 반전 플래그 패턴에 대응하는 제 1 어드레스 구간을 식별하는 데 이용되는 반전 플래그 패턴 구간 식별 신호를 생성하는
    메모리 장치.
  8. 제 7 항에 있어서, 상기 반전 플래그 패턴 구간 식별 신호는,
    상기 하위 비트 카운트 신호와 상기 상위 비트 카운트 반전 신호가 모두 로직 하이인 구간에서, 로직 하이를 유지하는
    메모리 장치.
  9. 제 7 항에 있어서,
    상기 반전 플래그 패턴 구간 식별 신호와 상기 제 1 클럭 신호를 기반으로, 상기 제 1 어드레스 구간에서 제 1 어드레스를 래치하는 데 이용되는 반전 플래그 패턴 클럭 신호를 생성하는 반전 플래그 패턴 클럭 생성부
    를 더 포함하는 메모리 장치.
  10. 제 9 항에 있어서, 상기 반전 플래그 패턴 클럭 신호는,
    상기 반전 플래그 패턴 구간 식별 신호가 로직 하이인 구간 중, 상기 제 1 클럭 신호의 상승 에지에서 상승 에지를 나타내고 상기 제 1 클럭 신호의 하강 에지에서 하강 에지를 나타내는
    메모리 장치.
  11. 제 10 항에 있어서,
    상기 반전 플래그 패턴 클럭 신호의 상승 에지에서 상기 제 1 어드레스를 래치하여 상기 반전 플래그 패턴을 생성하는 패턴 생성부
    를 더 포함하는 메모리 장치.
  12. 제 5 항에 있어서, 상기 어드레스 구간 식별 신호 생성부는,
    상기 상위 비트 카운트 신호를, 상기 복수의 어드레스 구간들 중 베이스 패턴에 대응하는 어드레스 구간들을 식별하는 데 이용되는 베이스 패턴 구간 식별 신호로서 출력하는
    메모리 장치.
  13. 제 12 항에 있어서,
    상기 베이스 패턴 구간 식별 신호와 상기 제 1 클럭 신호를 기반으로, 상기 베이스 패턴에 대응하는 어드레스 구간들에서 제 2 및 제 3 어드레스를 래치하는 데 이용되는 베이스 패턴 클럭 신호를 생성하는 베이스 패턴 클럭 생성부
    를 더 포함하는 메모리 장치.
  14. 제 13 항에 있어서, 상기 베이스 패턴 클럭 신호는,
    상기 베이스 패턴 구간 식별 신호가 로직 하이인 구간 중, 상기 제 1 클럭 신호의 상승 에지에서 상승 에지를 나타내고 상기 제 1 클럭 신호의 하강 에지에서 하강 에지를 나타내는
    메모리 장치.
  15. 제 14 항에 있어서,
    상기 베이스 패턴 클럭 신호의 제 1 상승 에지에서 상기 제 2 어드레스를 래치하고, 상기 베이스 패턴 클럭 신호의 제 2 상승 에지에서 상기 제 3 어드레스를 래치하여, 상기 베이스 패턴을 생성하는 패턴 생성부
    를 더 포함하는 메모리 장치.
  16. 제 1 항에 있어서,
    상기 어드레스 구간 식별 신호들과 상기 제 1 클럭 신호를 이용하여 반전 플래그 패턴과 베이스 패턴을 생성하는 패턴 생성부
    를 더 포함하는 메모리 장치.
  17. 메모리 장치의 동작 방법으로서,
    리드 트레이닝 인에이블 신호 및 메모리 컨트롤러로부터 수신되는 제 1 클럭 신호를 기반으로, 복수의 카운트 신호들을 생성하는 단계; 및
    상기 복수의 카운트 신호들 중 적어도 하나를 기반으로 복수의 어드레스 구간들을 식별하는 데 이용되는 어드레스 구간 식별 신호들을 생성하는 단계
    를 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 메모리 컨트롤러로부터 수신되는 어드레스 래치 인에이블 신호를 지연시켜 상기 리드 트레이닝 인에이블 신호를 생성하는 단계
    를 더 포함하는 방법.
  19. 제 17 항에 있어서, 상기 복수의 카운트 신호들을 생성하는 단계는,
    상기 리드 트레이닝 인에이블 신호 및 상기 제 1 클럭 신호를 기반으로, 제 2 클럭 신호를 생성하는 단계;
    상기 제 2 클럭 신호를 기반으로, 상기 카운트 신호들 중 하위 비트에 해당하는 하위 비트 카운트 신호 및 상위 비트에 해당하는 상위 비트 카운트 신호를 생성하는 단계; 및
    상기 제 2 클럭 신호를 기반으로, 상기 카운트 신호들 중 상위 비트 카운트 신호의 반전 신호인 상위 비트 카운트 반전 신호를 생성하는 단계
    를 포함하는 방법.
  20. 제 19 항에 있어서, 상기 어드레스 구간 식별 신호들을 생성하는 단계는,
    상기 하위 비트 카운트 신호와 상기 상위 비트 카운트 반전 신호를 기반으로, 상기 복수의 어드레스 구간들 중 반전 플래그 패턴에 대응하는 제 1 어드레스 구간을 식별하는 데 이용되는 반전 플래그 패턴 구간 식별 신호를 생성하는 단계
    를 포함하는 방법.
  21. 제 20 항에 있어서, 상기 반전 플래그 패턴 구간 식별 신호는,
    상기 하위 비트 카운트 신호와 상기 상위 비트 카운트 반전 신호가 모두 로직 하이인 구간에서, 로직 하이를 유지하는
    방법.
  22. 제 20 항에 있어서,
    상기 반전 플래그 패턴 구간 식별 신호와 상기 제 1 클럭 신호를 기반으로, 상기 제 1 어드레스 구간에서 제 1 어드레스를 래치하는 데 이용되는 반전 플래그 패턴 클럭 신호를 생성하는 단계
    를 더 포함하는 방법.
  23. 제 22 항에 있어서, 상기 반전 플래그 패턴 클럭 신호는,
    상기 반전 플래그 패턴 구간 식별 신호가 로직 하이인 구간 중, 상기 제 1 클럭 신호의 상승 에지에서 상승 에지를 나타내고 상기 제 1 클럭 신호의 하강 에지에서 하강 에지를 나타내는
    방법.
  24. 제 23 항에 있어서,
    상기 반전 플래그 패턴 클럭 신호의 상승 에지에서 상기 제 1 어드레스를 래치하여 상기 반전 플래그 패턴을 생성하는 단계
    를 더 포함하는 방법.
  25. 제 19 항에 있어서,
    상기 상위 비트 카운트 신호와 상기 제 1 클럭 신호를 기반으로, 베이스 패턴에 대응하는 어드레스 구간들에서 제 2 및 제 3 어드레스를 래치하는 데 이용되는 베이스 패턴 클럭 신호를 생성하는 단계
    를 더 포함하는 방법.
  26. 제 25 항에 있어서, 상기 베이스 패턴 클럭 신호는,
    상기 베이스 패턴 구간 식별 신호가 로직 하이인 구간 중, 상기 제 1 클럭 신호의 상승 에지에서 상승 에지를 나타내고 상기 제 1 클럭 신호의 하강 에지에서 하강 에지를 나타내는
    방법.
  27. 제 26 항에 있어서,
    상기 베이스 패턴 클럭 신호의 제 1 상승 에지에서 상기 제 2 어드레스를 래치하는 단계;
    상기 베이스 패턴 클럭 신호의 제 2 상승 에지에서 상기 제 3 어드레스를 래치하는 단계; 및
    상기 래치된 제 2 및 제 3 어드레스를 결합하여 상기 베이스 패턴을 생성하는 단계
    를 더 포함하는 방법.
  28. 제 17 항에 있어서,
    상기 어드레스 구간 식별 신호들과 상기 제 1 클럭 신호를 이용하여 반전 플래그 패턴과 베이스 패턴을 생성하는 단계
    를 더 포함하는 방법.
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