CN112181875A - 存储器装置、存储器装置的操作方法和存储器系统 - Google Patents

存储器装置、存储器装置的操作方法和存储器系统 Download PDF

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Abstract

存储器装置、存储器装置的操作方法和存储器系统。本技术涉及一种生成用于读训练操作的各种信号的存储器装置以及操作该存储器装置的方法。根据本公开的实施方式的存储器装置包括：地址计数器，其被配置为基于从存储控制器接收的读训练使能信号和第一时钟信号来生成多个计数信号；以及地址区段识别信号发生器，其被配置为基于所述多个计数信号中的至少一个来生成用于识别多个地址区段的地址区段识别信号。

Description

存储器装置、存储器装置的操作方法和存储器系统
技术领域
本公开涉及存储器装置及其操作方法，更具体地，涉及一种执行读训练操作的存储器装置及其操作方法。
背景技术
存储器系统可包括存储器装置和存储控制器。
存储控制器可响应于来自主机的请求来控制存储器系统的操作。存储器装置可在存储控制器的控制下存储数据或输出所存储的数据。例如，存储器装置可以是当电源被切断时丢失所存储的数据的易失性存储器装置或者即使当电源被切断时也维持所存储的数据的非易失性存储器装置。
发明内容
本公开的实施方式提供了一种生成用于读训练操作的各种信号的存储器装置以及操作该存储器装置的方法。
根据本公开的实施方式的存储器装置包括：地址计数器，其被配置为基于从存储控制器接收的读训练使能信号和第一时钟信号来生成多个计数信号；以及地址区段识别信号发生器，其被配置为基于所述多个计数信号中的至少一个来生成用于识别多个地址区段的地址区段识别信号。
根据本公开的实施方式的操作存储器装置的方法包括以下步骤：基于从存储控制器接收的读训练使能信号和第一时钟信号来生成多个计数信号；以及基于所述多个计数信号中的至少一个来生成用于识别多个地址区段的地址区段识别信号。
根据本技术，可通过减少生成用于读训练操作的各种信号的电路的数量来减小存储器装置的大小，并且可通过减小输出各种信号的路径的长度来减小由于工艺、电压和温度(PVT)而引起的偏移的影响。
附图说明
图1是示出根据本公开的实施方式的存储器系统的框图。
图2是用于描述在读训练操作期间生成读训练图案的处理的图。
图3是示出根据本公开的实施方式的存储器装置的框图。
图4是示出根据本公开的实施方式的读训练执行器的框图。
图5是示出根据本公开的实施方式的地址计数器的电路图。
图6是用于描述根据本公开的实施方式的图5的地址计数器的操作的时序图。
图7是示出根据本公开的实施方式的地址区段识别信号发生器的电路图。
图8是用于描述根据本公开的实施方式的图7的地址区段识别信号发生器的操作的时序图。
图9是示出根据本公开的实施方式的反转标志图案时钟发生器的电路图。
图10是示出根据本公开的实施方式的基本图案时钟发生器的电路图。
图11是用于描述根据本公开的实施方式的图9和图10的反转标志图案时钟信号发生器和基本图案时钟信号发生器的操作的时序图。
图12是用于描述根据本公开的实施方式的存储器装置的操作方法的流程图。
图13至图16是用于描述包括图3所示的存储器装置的存储器系统的另一示例的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
图1是示出根据本公开的实施方式的存储器系统2000的框图。
参照图1，存储器系统2000可包括存储数据的存储器装置2200以及根据来自主机1000的请求来控制存储器装置2200的存储控制器2100。
主机1000可以是将数据存储在存储器系统2000中或从存储器系统2000检索数据的装置或系统。例如，主机1000可包括计算机、便携式数字装置、平板计算机、数字相机、数字音频播放器、电视、无线通信装置或蜂窝电话中的至少一个，然而，本公开的实施方式不限于此。
存储控制器2100可控制存储器系统2000的总体操作。存储控制器2100可根据来自主机1000的请求来执行各种操作。例如，存储控制器2100可根据来自主机1000的请求来控制存储器装置2200执行编程操作、读操作、擦除操作等。
存储控制器2100可向存储器装置2200发送控制信号CTRL和数据信号DQ以控制存储器装置2200的操作。控制信号CTRL和数据信号DQ可通过不同的输入/输出线发送到存储器装置2200。
数据信号DQ可包括命令CMD、地址ADD和数据DATA。
控制信号CTRL可用于区分输入数据信号DQ的区段(section)。控制信号CTRL可包括命令锁存使能信号(图3的CLE)、地址锁存使能信号(图3的ALE)和第一时钟信号(图3的WE_N)。
命令锁存使能信号CLE可以是指示输入数据信号DQ的命令CMD的区段的信号。
地址锁存使能信号ALE可以是指示输入数据信号DQ的地址ADD的区段的信号。
第一时钟信号WE_N可以是用于生成用于存储器装置2200的内部操作的各种时钟信号的参考时钟。
存储器装置2200可在存储控制器2100的控制下执行编程操作、读操作、擦除操作等。存储器装置2200可以是当电源被切断时丢失所存储的数据的易失性存储器装置或者即使当电源被切断时也维持所存储的数据的非易失性存储器装置。
在实施方式中，存储控制器2100可控制存储器装置2200执行读训练操作，并且存储器装置2200可在存储控制器2100的控制下执行读训练操作。
数据信号DQ需要从存储控制器2100正确地发送到存储器装置2200，以使得存储器系统2000稳定地操作。存储控制器2100可与从存储控制器2100输出的第一时钟信号WE_N的上升沿或下降沿中的至少一个同步地输出要发送到存储器装置2200的数据信号DQ。存储器装置2200可转换第一时钟信号WE_N以生成内部时钟信号，并与所生成的内部时钟信号的上升沿或下降沿中的至少一个同步地读取数据信号DQ。
可执行接口训练操作以在存储控制器2100与存储器装置2200之间稳定地传送数据信号DQ。接口训练操作意指在执行存储控制器2100与存储器装置2200之间的正常操作之前优化用于传送数据信号DQ的接口的训练。
接口训练操作包括地址训练操作、时钟对准训练操作、读训练操作、写训练操作等。
读训练操作包括存储控制器2100将地址与用于读训练操作的命令一起发送到存储器装置2200，然后从存储器装置2200接收读训练图案的处理。
此时，存储器装置2200可基于从存储控制器2100接收的地址来生成读训练图案并将读训练图案发送到存储控制器2100。存储器装置2200可使用读训练图案来执行读训练操作。读训练操作可以是在执行正常读操作之前在存储控制器2100和存储器装置2200之间调节裕度(例如，数据输入/输出时间、时钟等)的操作。在读训练操作完成之后，可执行正常读操作。
图2是用于描述在读训练操作期间生成读训练图案的处理的图。
在读训练操作期间，存储器装置可根据从存储控制器接收的用于读训练操作的命令CMD1来生成要用于读训练操作的读训练图案。
与命令CMD1一起接收的地址逻辑单元号(LUN)和ADD1至ADD3当中的LUN可用于选择包括在存储器装置中的多个逻辑单元中的任一个。这里，逻辑单元可意指能够独立地执行命令的最小单元。
另外，与命令CMD1一起接收的地址LUN和ADD1至ADD3当中的地址ADD1至ADD3可用于生成读训练图案。
当生成读训练图案时，地址ADD1可用作反转标志图案。例如，包括在地址ADD1中的比特“1”可指示通过将基本图案反转来生成读训练图案，比特“0”可指示通过维持基本图案来生成读训练图案。基本图案可通过将地址ADD2与地址ADD3组合来生成。
为了生成读训练图案，需要用于将地址ADD1与剩余地址ADD2和ADD3区分开的地址区段识别信号。
在生成地址区段识别信号期间，随着用于生成地址区段识别信号的电路之间的路径的长度变长，由于工艺、电压和温度(PVT)偏移引起的变化增加。因此，需要一种通过最优路径来生成地址区段识别信号的方法。
图3是示出根据本公开的实施方式的存储器装置的框图。将基于图1的存储器装置2200来描述图3的存储器装置。
存储器装置2200可包括控制逻辑2210、读训练执行器2220、输入/输出电路2230、外围电路2240和存储器单元阵列2250。
控制逻辑2210可响应于通过输入/输出线从存储控制器(图1的2100)接收的控制信号CTRL以及通过输入/输出电路2230从存储控制器2100接收的命令CMD和地址ADD来控制外围电路2240。
读训练执行器2220可根据通过输入/输出线从存储控制器2100接收的控制信号CTRL以及通过输入/输出电路2230从存储控制器2100接收的命令CMD和地址ADD来执行读训练操作。
输入/输出电路2230可通过输入/输出线将从存储控制器2100接收的命令CMD和地址ADD发送到控制逻辑2210或读训练执行器2220。输入/输出电路2230可与外围电路2240和读训练执行器2220交换数据DATA。
外围电路2240可根据控制逻辑2210的控制对存储器单元阵列2250中所包括的存储器单元执行编程操作、读操作、擦除操作等。
图4是示出根据本公开的实施方式的读训练执行器的框图。将基于图3的读训练执行器2220来描述图4的读训练执行器。
读训练执行器2220可包括延迟信号发生器2220a、地址计数器2220b、地址区段识别信号发生器2220c、反转标志图案时钟发生器2220d、基本图案时钟发生器2220e和图案发生器2220f。
延迟信号发生器2220a可从存储控制器接收地址锁存使能信号ALE和第一时钟信号WE_N，并且可生成和输出延迟信号ALEREG和读训练使能信号RTE。可通过将地址锁存使能信号ALE延迟设定时间来生成延迟信号ALEREG。
地址计数器2220b可接收从延迟信号发生器2220a接收的读训练使能信号RTE和延迟信号ALEREG以及从存储控制器接收的第一时钟信号WE_N，并且可输出计数信号。地址计数器2220b可包括计数器时钟发生器2222b和计数器2224b。计数器时钟发生器2222b可生成计数器2224b用来生成计数信号的时钟信号(以下，称为第二时钟信号)。计数器2224b可根据第二时钟信号来生成计数信号。地址计数器2220b的示例将稍后参照图5描述。
地址区段识别信号发生器2220c可基于从地址计数器2220b接收的计数信号中的至少一个来生成地址区段识别信号。例如，地址区段识别信号发生器2220c可基于计数信号Q<0>、Q<1>和QN<1>中的至少一个来生成地址区段识别信号。地址区段识别信号发生器2220c可包括反转标志图案区段识别信号发生器2222c和基本图案区段识别信号发生器2224c。
反转标志图案区段识别信号发生器2222c可生成用于识别从存储控制器接收地址(例如，图2的ADD1至ADD3)当中与反转标志图案对应的地址(例如，ADD1)的第一地址区段的反转标志图案区段识别信号IFPSI，并且可将反转标志图案区段识别信号IFPSI输出到反转标志图案时钟发生器2220d。
基本图案区段识别信号发生器2224c可生成用于识别从存储控制器接收地址(例如，图2的ADD1至ADD3)当中与基本图案对应的地址(例如，ADD2和ADD3)的第二地址区段的基本图案区段识别信号BPSI，并且可将基本图案区段识别信号BPSI输出到基本图案时钟发生器2220e。
地址区段识别信号发生器2220c的示例将在下面参照图7描述。
反转标志图案时钟发生器2220d可基于从地址区段识别信号发生器2220c接收的第一时钟信号WE_N和反转标志图案区段识别信号IFPSI来生成反转标志图案时钟信号IFPCLK，并且可将反转标志图案时钟信号IFPCLK输出到图案发生器2220f。反转标志图案时钟信号IFPCLK可用于锁存与反转标志图案对应的地址ADD1。反转标志图案时钟发生器2220d的示例将在下面参照图9描述。
基本图案时钟发生器2220e可基于从地址区段识别信号发生器2220c接收的第一时钟信号WE_N和基本图案区段识别信号BPSI来生成基本图案时钟信号BPCLK，并且可将基本图案时钟信号BPCLK输出到图案发生器2220f。基本图案时钟信号BPCLK可用于锁存与基本图案对应的地址ADD2和ADD3中的每一个。基本图案时钟发生器2220e的示例将在下面参照图10描述。
图案发生器2220f可使用从反转标志图案时钟发生器2220d接收的反转标志图案时钟信号IFPCLK以及从基本图案时钟发生器2220e接收的基本图案时钟信号BPCLK来生成读训练图案。
在实施方式中，图案发生器2220f可通过根据反转标志图案时钟信号IFPCLK锁存地址ADD1来生成反转标志图案。例如，图案发生器2220f可在反转标志图案时钟信号IFPCLK的上升沿锁存地址ADD1，并生成锁存的地址ADD1作为反转标志图案。
在实施方式中，图案发生器2220f可通过根据基本图案时钟信号BPCLK锁存地址ADD2和ADD3来生成基本图案。例如，图案发生器2220f可在基本图案时钟信号BPCLK的第一上升沿锁存地址ADD2，并且可在基本图案时钟信号BPCLK的第二上升沿锁存地址ADD3。图案发生器2220f可通过将锁存的地址ADD2和ADD3彼此组合来生成基本图案。
图5是示出根据本公开的实施方式的地址计数器的电路图。图5的地址计数器将基于图4的地址计数器2220b来描述。
地址计数器2220b可包括计数器时钟发生器2222b和计数器2224b。
计数器时钟发生器2222b可生成要由计数器2224b使用的第二时钟信号DFF_CLK。计数器时钟发生器2222b可基于读训练使能信号RTE、延迟信号ALEREG和第一时钟信号WE_N来生成第二时钟信号DFF_CLK。计数器时钟发生器2222b可包括第一与非门2222b1、第一反相器2222b2、第二反相器2222b3和第二与非门2222b4。
第一与非门2222b1可对读训练使能信号RTE和延迟信号ALEREG执行逻辑与非运算，并将信号输出到第一反相器2222b2。
第一反相器2222b2可将从第一与非门2222b1接收的信号反转并输出。
第二反相器2222b3可将第一时钟信号WE_N反转并输出。
第二与非门2222b4可对从第一反相器2222b2和第二反相器2222b3接收的信号执行逻辑与非运算以生成第二时钟信号DFF_CLK，并且可将所生成的第二时钟信号DFF_CLK输出到计数器2224b。结果，当延迟信号ALEREG和读训练使能信号RTE变为逻辑高电平时，计数器时钟发生器2222b可将第一时钟信号WE_N反转并输出作为第二时钟信号DFF_CLK。
计数器2224b可包括第一计数信号发生器2224b1、第三反相器2224b2、第一异或非门2224B3、第四反相器2224b4和第二计数信号发生器2224b5。在图5中，示出第一计数信号发生器2224b1和第二计数信号发生器2224b5被实现为D触发器的示例，但本公开的实施方式不限于此。以下，第一计数信号发生器2224b1是第一D触发器2224b1，第二计数信号发生器2224b5是第二D触发器2224b5。
第一D触发器2224b1和第二D触发器2224b5可与从计数器时钟发生器2222b接收的第二时钟信号DFF_CLK同步地生成计数信号Q<0>、QN<0>、Q<1>和QN<1>。第一D触发器2224b1和第二D触发器2224b5可根据读训练使能信号RTE来初始化。例如，当读训练使能信号RTE具有逻辑低电平时，计数信号Q<1:0>可被初始化为“00”，计数信号QN<1:0>可被初始化为“11”。
第一D触发器2224b1可具有输出第一信号Q<0>的第一输出端子Q和输出第一反转信号QN<0>的第二输出端子
Figure BDA0002403915690000084
以及输入端子D，从第二输出端子
Figure BDA0002403915690000081
输出的第一反转信号QN<0>被反馈到输入端子D。第二D触发器2224b5可具有输出第二信号Q<1>的第一输出端子Q和输出第二反转信号QN<1>的第二输出端子
Figure BDA0002403915690000085
以及输入端子D，从第四反相器2224b4输出的信号被输入到输入端子D。
从第一D触发器2224b1的第一输出端子Q输出的第一信号Q<0>可输入到第三反相器2224b2。
第三反相器2224b2可将从第一D触发器2224b1的第一输出端子Q接收的第一信号Q<0>反转，并输出反转的第一信号。
第一异或非门2224B3可对从第三反相器2224b2接收的反转的第一信号和从第二D触发器2224b5的第二端子
Figure BDA0002403915690000086
接收的第二反转信号QN<1>执行逻辑异或非运算。
第四反相器2224b4可将从第一异或非门2224B3接收的信号反转，并输出反转的信号。从第四反相器2224b4输出的反转的信号可输入到第二D触发器2224b5的输入端子D。结果，计数器2224b可通过对第二时钟信号DFF_CLK进行分频来生成计数信号Q<0>、QN<0>、Q<1>和QN<1>。即，计数信号Q<0>和QN<0>的周期可以是第二时钟信号DFF_CLK的周期的两倍，计数信号Q<1>和QN<1>的周期可以是计数信号Q<0>和QN<0>中的任一个的周期的两倍。
图6是用于描述根据本公开的实施方式的图5的地址计数器2220b的操作的时序图。
参照图5和图6，可在命令锁存使能信号CLE为逻辑高电平的状态下在第一时钟信号WE_N的上升沿锁存命令CMD。这里，命令CMD可以是用于执行读训练操作的命令。
当命令CMD被锁存时，命令锁存使能信号CLE可转变为逻辑低电平，并且地址锁存使能信号ALE可转变为逻辑高电平。
可在地址锁存使能信号ALE为逻辑高电平的状态下在第一时钟信号WE_N的上升沿锁存地址LUN。当地址LUN被锁存时，延迟信号ALEREG和读训练使能信号RTE被生成为具有逻辑高电平。
第二时钟信号DFF_CLK在开始接收地址ADD1至ADD3中的每一个的时间点处具有上升沿。当延迟信号ALEREG和读训练使能信号RTE二者均为逻辑高电平时，第二时钟信号DFF_CLK可以是具有与第一时钟信号WE_N或第一时钟反转信号WE_N#相同的周期的时钟信号。例如，在延迟信号ALEREG和读训练使能信号RTE二者均为逻辑高电平的区段中第二时钟信号DFF_CLK可与第一时钟反转信号WE_N#相同。第二时钟信号DFF_CLK可用于对地址ADD1至ADD3的数量进行计数。从第一D触发器输出的第一信号Q<0>可以是周期为第二时钟信号DFF_CLK的周期的两倍的时钟信号。例如，在第二时钟信号DFF_CLK具有逻辑高电平和逻辑低电平一次的一个周期期间，第一信号Q<0>可保持逻辑高电平，在第二时钟信号DFF_CLK再一次具有逻辑高电平和逻辑低电平的一个周期内，第一信号Q<0>可维持逻辑低电平。即，在第二时钟信号DFF_CLK的两个周期期间，第一信号Q<0>可具有一个周期。从第一D触发器输出的第一反转信号QN<0>可以是第一信号Q<0>被反转的信号。
在从第一D触发器输出的第一信号Q<0>的半周期期间，从第二D触发器输出的第二信号Q<1>可维持逻辑低电平。从第二D触发器输出的第二信号Q<1>可以是周期为从第一D触发器输出的第一信号Q<0>的周期的两倍的时钟信号。从第二D触发器输出的第二反转信号QN<1>可以是第二信号Q<1>被反转的信号。
第一信号Q<0>和第二信号Q<1>可用于对地址的数量进行计数。例如，第一信号Q<0>和第二信号Q<1>可被定义为第一计数信号，第一反转信号QN<0>和第二反转信号QN<1>可被定义为第二计数信号。此外，第一信号Q<0>可被定义为第一计数信号Q<0>和Q<1>当中与低比特对应的低比特计数信号，第二信号Q<1>可被定义为第二计数信号QN<0>和QN<1>当中与高比特对应的高比特计数信号。例如，当第二信号Q<1>和第一信号Q<0>为“01”时，其可指示输入一个地址ADD1，当第二信号Q<1>和第一信号Q<0>为“10”时，其可指示输入两个地址ADD1和ADD2，当第二信号Q<1>和第一信号Q<0>为“11”时，其可指示输入三个地址ADD1至ADD3。
图7是示出根据本公开的实施方式的地址区段识别信号发生器的电路图。图7的地址区段识别信号发生器将基于图4的地址区段识别信号发生器2220c来描述。
地址区段识别信号发生器2220c可包括反转标志图案区段识别信号发生器2222c和基本图案区段识别信号发生器2224c。
反转标志图案区段识别信号发生器2222c可包括第三与非门2222c1和第五反相器2222c2。
第三与非门2222c1可对从第一D触发器2224b1输出的第一信号Q<0>和从第二D触发器2224b5输出的第二反转信号QN<1>执行逻辑与非运算。
第五反相器2222c2可将从第三与非门2222c1接收的信号反转，并输出反转的信号作为反转标志图案区段识别信号IFPSI。结果，当第一信号Q<0>和第二反转信号QN<1>二者为逻辑高电平时，反转标志图案区段识别信号发生器2222c可输出反转标志图案区段识别信号IFPSI以维持逻辑高电平。
基本图案区段识别信号发生器2224c可输出从第一D触发器2224b1接收的第二信号Q<1>作为基本图案区段识别信号BPSI。
图8是用于描述根据本公开的实施方式的来自图7的地址区段识别信号发生器的操作的信号的时序图。
由于除了反转标志图案区段识别信号IFPSI和基本图案区段识别信号BPSI之外的信号与参照图6描述的信号相同，所以将省略其重复描述。
反转标志图案区段识别信号IFPSI在开始接收地址ADD1的时间点处具有上升沿，在地址ADD1的接收结束的时间点处具有下降沿。即，反转标志图案区段识别信号IFPSI为逻辑高电平的区段对应于接收地址ADD1的第一地址区段。因此，反转标志图案区段识别信号IFPSI可用于识别接收地址ADD1的第一地址区段。
基本图案区段识别信号BPSI在开始接收地址ADD2的时间点处具有上升沿，在地址ADD3的接收结束的时间点处具有下降沿。即，基本图案区段识别信号BPSI为逻辑高电平的区段对应于接收地址ADD2和ADD3的第二地址区段。因此，基本图案区段识别信号BPSI可用于识别接收地址ADD2和ADD3的第二地址区段。
图9是示出根据本公开的实施方式的反转标志图案时钟发生器的电路图。图9的反转标志图案时钟发生器将基于图4的反转标志图案时钟发生器2220d来描述。
反转标志图案时钟发生器2220d可包括第一与门2222d1。
第一与门2222d1可对从地址区段识别信号发生器2220c输出的第一时钟信号WE_N和反转标志图案区段识别信号IFPSI执行逻辑与运算，并且可输出反转标志图案时钟信号IFPCLK。
如上所述，反转标志图案时钟信号IFPCLK可用于锁存与反转标志图案对应的地址ADD1。例如，可在反转标志图案时钟信号IFPCLK的上升沿锁存地址ADD1，并且锁存的地址ADD1可用作反转标志图案。
图10是示出根据本公开的实施方式的基本图案时钟发生器的电路图。图10的基本图案时钟发生器将基于图4的基本图案时钟发生器2220e来描述。
基本图案时钟发生器2220e可包括第四与非门2222e1和第六反相器2222e2。
第四与非门2222e1可对从地址区段识别信号发生器2220c输出的第一时钟信号WE_N和基本图案区段识别信号BPSI执行逻辑与非运算。根据实施方式，代替从地址区段识别信号发生器2220c输出的基本图案区段识别信号BPSI，从第二D触发器2224b5输出的第二信号Q<1>可输入到第四与非门2222e1。
第六反相器2222e2可将从第四与非门2222e1接收的信号反转，并输出反转信号作为基本图案时钟信号BPCLK。
如上所述，基本图案时钟信号BPCLK可用于锁存与基本图案对应的地址ADD2和ADD3。例如，可在基本图案时钟信号BPCLK的第一上升沿锁存地址ADD2，可在基本图案时钟信号BPCLK的第二上升沿锁存地址ADD3。锁存的地址ADD2和ADD3可彼此组合以生成基本图案。
图11是用于描述根据本公开的实施方式的图9和图10的反转标志图案时钟信号发生器和基本图案时钟信号发生器的操作的时序图。
由于除了反转标志图案时钟信号IFPCLK和基本图案时钟信号BPCLK之外的剩余信号与参照图6和图8描述的那些相同，所以将省略其重复描述。
在反转标志图案区段识别信号IFPSI为逻辑高电平的区段中，反转标志图案时钟信号IFPCLK可以是与第一时钟信号WE_N相同的时钟信号。即，在反转标志图案区段识别信号IFPSI为逻辑高电平的区段中，反转标志图案时钟信号IFPCLK可在第一时钟信号WE_N的上升沿处具有上升沿，可在第一时钟信号WE_N的下降沿处具有下降沿。可在反转标志图案时钟信号IFPCLK的上升沿锁存地址ADD1。
在基本图案区段识别信号BPSI为逻辑高电平的区段中，基本图案时钟信号BPCLK可以是与第一时钟信号WE_N相同的时钟信号。即，在基本图案区段识别信号BPSI为逻辑高电平的区段中，基本图案时钟信号BPCLK可在第一时钟信号WE_N的上升沿处具有上升沿，可在第一时钟信号WE_N的下降沿处具有下降沿。可在基本图案时钟信号BPCLK的第一上升沿锁存地址ADD2，可在基本图案时钟信号BPCLK的第二上升沿锁存地址ADD3。
图12是用于描述根据本公开的实施方式的存储器装置的操作方法的流程图。
在步骤1201中，存储器装置可基于读训练使能信号RTE和第一时钟信号WE_N来生成计数信号。
在步骤1203中，存储器装置可使用计数信号来生成地址区段识别信号。地址区段识别信号可包括反转标志图案区段识别信号IFPSI和基本图案区段识别信号BPSI。
在步骤1205中，存储器装置可基于地址区段识别信号IFPSI和BPSI以及第一时钟信号WE_N来生成反转标志图案时钟信号IFPCLK和基本图案时钟信号BPCLK。
在步骤1207中，存储器装置可基于反转标志图案时钟信号IFPCLK和基本图案时钟信号BPCLK来生成读训练图案。
图13是示出包括图3所示的存储器装置的存储器系统30000的另一示例的框图。
参照图13，存储器系统30000可被实现为蜂窝电话、智能电话、平板计算机、个人计算机(PC)、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置2200以及能够控制存储器装置2200的操作的存储控制器2100。
存储控制器2100可在处理器3100的控制下控制存储器装置2200的数据访问操作(例如，编程操作、擦除操作、读操作等)。
编程在存储器装置2200中的数据可在存储控制器2100的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT来发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到存储控制器2100或显示器3200。存储控制器2100可将处理器3100所处理的信号发送到存储器装置2200。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将转换的无线电信号输出到外部装置。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置。输入装置3400可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从存储控制器2100输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据通过显示器3200输出。
根据实施方式，能够控制存储器装置2200的操作的存储控制器2100可被实现为处理器3100的一部分，并且可被实现为与处理器3100分离的芯片。
图14是示出包括图3所示的存储器装置的存储器系统40000的另一示例的框图。
参照图14，存储器系统40000可被实现为个人计算机(PC)、平板计算机、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置2200以及能够控制存储器装置2200的数据处理操作的存储控制器2100。
处理器4100可根据通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可被实现为诸如触摸板、计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的总体操作，并且控制存储控制器2100的操作。根据实施方式，能够控制存储器装置2200的操作的存储控制器2100可被实现为处理器4100的一部分，或者可被实现为与处理器4100分离的芯片。
图15是示出包括图3所示的存储器装置的存储器系统50000的另一示例的框图。
参照图15，存储器系统50000可被实现为图像处理装置，例如数字相机、设置有数字相机的便携式电话、设置有数字相机的智能电话或设置有数字相机的平板计算机。
存储器系统50000包括存储器装置2200以及能够控制存储器装置2200的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器2100。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号。所转换的数字信号可被发送到处理器5100或存储控制器2100。在处理器5100的控制下，所转换的数字信号可通过显示器5300输出，或者通过存储控制器2100存储在存储器装置2200中。另外，存储在存储器装置2200中的数据可在处理器5100或存储控制器2100的控制下通过显示器5300输出。
根据实施方式，能够控制存储器装置2200的操作的存储控制器2100可被实现为处理器5100的一部分，或者可被实现为与处理器5100分离的芯片。
图16是示出包括图3所示的存储器装置的存储器系统70000的另一示例的框图。
参照图16，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置2200、存储控制器2100和卡接口7100。
存储控制器2100可控制存储器装置2200与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可根据主机60000的协议来对主机60000与存储控制器2100之间的数据交换进行接口。根据实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口7100可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到主机60000(例如，PC、平板计算机、数字相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器2100来与存储器装置2200执行数据通信。
尽管关于特定实施方式描述了本发明，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2019年7月2日提交的韩国专利申请号10-2019-0079650的优先权，其整体通过引用并入本文。

Claims (33)

1.一种存储器装置，该存储器装置包括：
地址计数器，该地址计数器被配置为基于从存储控制器接收的读训练使能信号和第一时钟信号来生成多个计数信号；以及
地址区段识别信号发生器，该地址区段识别信号发生器被配置为基于所述多个计数信号中的至少一个来生成用于识别多个地址区段的地址区段识别信号。
2.根据权利要求1所述的存储器装置，该存储器装置还包括：
延迟信号发生器，该延迟信号发生器被配置为将从所述存储控制器接收的地址锁存使能信号延迟以生成所述读训练使能信号。
3.根据权利要求1所述的存储器装置，其中，所述地址计数器包括：
计数器时钟发生器，该计数器时钟发生器被配置为基于所述读训练使能信号和所述第一时钟信号来生成第二时钟信号；以及
计数器，该计数器被配置为基于所述第二时钟信号来生成所述计数信号。
4.根据权利要求3所述的存储器装置，其中，所述计数信号包括：
用于对所述地址区段的数量进行计数的第一计数信号；以及
作为所述第一计数信号的反转信号的第二计数信号。
5.根据权利要求4所述的存储器装置，其中，所述计数器包括：
第一计数信号发生器，该第一计数信号发生器被配置为生成所述第一计数信号当中的与低比特对应的低比特计数信号；以及
第二计数信号发生器，该第二计数信号发生器被配置为生成所述第一计数信号当中的与高比特对应的高比特计数信号以及所述第二计数信号当中的作为所述高比特计数信号的反转信号的高比特计数反转信号。
6.根据权利要求5所述的存储器装置，其中，所述第一计数信号发生器和所述第二计数信号发生器包括D触发器。
7.根据权利要求5所述的存储器装置，其中，所述地址区段识别信号发生器基于所述低比特计数信号和所述高比特计数反转信号来生成反转标志图案区段识别信号，该反转标志图案区段识别信号用于识别所述多个地址区段当中的与反转标志图案对应的第一地址区段。
8.根据权利要求7所述的存储器装置，其中，当所述低比特计数信号和所述高比特计数反转信号二者为逻辑高电平时，所述反转标志图案区段识别信号维持逻辑高电平。
9.根据权利要求7所述的存储器装置，该存储器装置还包括：
反转标志图案时钟发生器，该反转标志图案时钟发生器被配置为基于所述反转标志图案区段识别信号和所述第一时钟信号来生成用于在所述第一地址区段中锁存第一地址的反转标志图案时钟信号。
10.根据权利要求9所述的存储器装置，其中，在所述反转标志图案区段识别信号为逻辑高电平的区段期间，所述反转标志图案时钟信号在所述第一时钟信号的上升沿处具有上升沿，在所述第一时钟信号的下降沿处具有下降沿。
11.根据权利要求10所述的存储器装置，该存储器装置还包括：
图案发生器，该图案发生器被配置为通过在所述反转标志图案时钟信号的上升沿锁存所述第一地址来生成所述反转标志图案。
12.根据权利要求5所述的存储器装置，其中，所述地址区段识别信号发生器输出所述高比特计数信号作为基本图案区段识别信号，该基本图案区段识别信号用于识别所述多个地址区段当中的与基本图案对应的第二地址区段。
13.根据权利要求12所述的存储器装置，该存储器装置还包括：
基本图案时钟发生器，该基本图案时钟发生器被配置为基于所述基本图案区段识别信号和所述第一时钟信号来生成基本图案时钟信号，该基本图案时钟信号用于在所述第二地址区段中锁存第二地址和第三地址。
14.根据权利要求13所述的存储器装置，其中，在所述基本图案区段识别信号为逻辑高电平的区段期间，所述基本图案时钟信号在所述第一时钟信号的上升沿处具有上升沿，在所述第一时钟信号的下降沿处具有下降沿。
15.根据权利要求14所述的存储器装置，该存储器装置还包括：
图案发生器，该图案发生器被配置为通过在所述基本图案时钟信号的第一上升沿锁存所述第二地址并且在所述基本图案时钟信号的第二上升沿锁存所述第三地址来生成所述基本图案。
16.根据权利要求1所述的存储器装置，该存储器装置还包括：
图案发生器，该图案发生器被配置为使用所述地址区段识别信号和所述第一时钟信号来生成反转标志图案和基本图案。
17.一种操作存储器装置的方法，该方法包括以下步骤：
基于从存储控制器接收的读训练使能信号和第一时钟信号来生成多个计数信号；以及
基于所述多个计数信号中的至少一个来生成用于识别多个地址区段的地址区段识别信号。
18.根据权利要求17所述的方法，该方法还包括以下步骤：
将从所述存储控制器接收的地址锁存使能信号延迟以生成所述读训练使能信号。
19.根据权利要求17所述的方法，其中，生成所述多个计数信号的步骤包括以下步骤：
基于所述读训练使能信号和所述第一时钟信号来生成第二时钟信号；
基于所述第二时钟信号来生成所述计数信号当中的与低比特对应的低比特计数信号以及所述计数信号当中的与高比特对应的高比特计数信号；以及
基于所述第二时钟信号来生成所述计数信号当中的作为所述高比特计数信号的反转信号的高比特计数反转信号。
20.根据权利要求19所述的方法，其中，生成所述地址区段识别信号的步骤包括以下步骤：
基于所述低比特计数信号和所述高比特计数反转信号来生成反转标志图案区段识别信号，该反转标志图案区段识别信号用于识别所述多个地址区段当中的与反转标志图案对应的第一地址区段。
21.根据权利要求20所述的方法，其中，当所述低比特计数信号和所述高比特计数反转信号二者为逻辑高电平时，所述反转标志图案区段识别信号维持逻辑高电平。
22.根据权利要求20所述的方法，该方法还包括以下步骤：
基于所述反转标志图案区段识别信号和所述第一时钟信号来生成用于在所述第一地址区段中锁存第一地址的反转标志图案时钟信号。
23.根据权利要求22所述的方法，其中，在所述反转标志图案区段识别信号为逻辑高电平的区段期间，所述反转标志图案时钟信号在所述第一时钟信号的上升沿处具有上升沿，在所述第一时钟信号的下降沿处具有下降沿。
24.根据权利要求23所述的方法，该方法还包括以下步骤：
通过在所述反转标志图案时钟信号的上升沿锁存所述第一地址来生成所述反转标志图案。
25.根据权利要求19所述的方法，该方法还包括以下步骤：
基于所述高比特计数信号和所述第一时钟信号来生成用于在与基本图案对应的第二地址区段中锁存第二地址和第三地址的基本图案时钟信号。
26.根据权利要求25所述的方法，其中，在所述高比特计数信号为逻辑高电平的区段期间，所述基本图案时钟信号在所述第一时钟信号的上升沿处具有上升沿，在所述第一时钟信号的下降沿处具有下降沿。
27.根据权利要求26所述的方法，该方法还包括以下步骤：
在所述基本图案时钟信号的第一上升沿锁存所述第二地址；
在所述基本图案时钟信号的第二上升沿锁存所述第三地址；以及
将所锁存的第二地址和第三地址彼此组合以生成所述基本图案。
28.根据权利要求17所述的方法，该方法还包括以下步骤：
使用所述地址区段识别信号和所述第一时钟信号来生成反转标志图案和基本图案。
29.一种存储器系统，该存储器系统包括：
存储器装置；以及
控制器，该控制器被配置为提供读训练使能信号、多个地址和第一时钟信号以控制所述存储器装置执行读训练操作，
其中，所述存储器装置包括：
地址计数器，该地址计数器被配置为基于所述读训练使能信号和所述第一时钟信号来生成多个计数信号；以及
地址区段识别信号发生器，该地址区段识别信号发生器被配置为基于所述多个计数信号中的至少一个来生成用于识别多个地址区段的地址区段识别信号。
30.根据权利要求29所述的存储器系统，其中，在所述读训练操作之后，所述控制器控制所述存储器装置执行正常操作。
31.根据权利要求29所述的存储器系统，其中，所述地址计数器包括：
计数器时钟发生器，该计数器时钟发生器被配置为基于所述读训练使能信号和所述第一时钟信号来生成第二时钟信号；
第一计数信号发生器，该第一计数信号发生器被配置为生成周期为所述第二时钟信号的周期的两倍的第一信号和第一反转信号；以及
第二计数信号发生器，该第二计数信号发生器被配置为生成周期为所述第一信号的周期的两倍的第二信号和第二反转信号。
32.根据权利要求31所述的存储器系统，其中，所述地址区段识别信号发生器包括：
第一识别信号发生器，该第一识别信号发生器被配置为基于所述第一信号和所述第二反转信号来生成第一识别信号，该第一识别信号用于识别与反转标志图案对应的第一地址区段；以及
第二识别信号发生器，该第二识别信号发生器被配置为基于所述第二信号来生成第二识别信号，该第二识别信号用于识别与基本图案对应的第二地址区段。
33.根据权利要求32所述的存储器系统，该存储器系统还包括：
第一图案时钟发生器，该第一图案时钟发生器被配置为基于所述第一识别信号和所述第一时钟信号来生成用于在所述第一地址区段中锁存第一地址的第一图案时钟信号；
第二图案时钟发生器，该第二图案时钟发生器被配置为基于所述第二识别信号和所述第一时钟信号来生成用于在所述第二地址区段中锁存第二地址和第三地址的第二图案时钟信号；以及
图案发生器，该图案发生器被配置为根据所述第一图案时钟信号和所述第二图案时钟信号来生成所述反转标志图案和所述基本图案。
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