KR20150106524A - 트레이닝 방법을 수행하는 반도체장치 및 반도체시스템 - Google Patents
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Abstract
반도체장치는 외부신호에서 추출된 내부커맨드 및 정보코드에 응답하여 플래그신호를 생성하는 플래그신호생성부; 상기 플래그신호에 응답하여 설정코드를 입력받고, 상기 설정코드에 응답하여 레벨이 설정되는 기준전압을 생성하는 기준전압생성부; 및 상기 기준전압에 응답하여 상기 외부신호를 버퍼링하여 내부신호를 생성하고, 상기 플래그신호에 응답하여 상기 내부신호로부터 교정코드를 생성하여 출력하는 제1 버퍼부를 포함한다.
Description
본 발명은 트레이닝 방법을 수행하는 반도체장치 및 반도체시스템에 관한 것이다.
휴대용 컴퓨터, PDA, 휴대폰 등의 모바일 기기의 경우 휴대성을 높이기 위해 무게를 줄이는 것이 중요하다. 모바일 기기의 무게를 결정하는 중요 부품으로는 동작 전원을 공급하는 배터리가 있는데, 모바일 기기에서 사용되는 반도체장치의 소모전력을 감소시킬수록 배터리의 용량이 감소되므로, 반도체장치의 소모전력을 감소시킴으로써 모바일 기기의 무게를 줄일 수 있다. 모바일 기기의 경우 점차 다양한 서비스를 제공하는 멀티미디어 기기로 발전함에 따라 빠른 동작속도가 요구되고, 이에 따라 모바일 메모리 칩의 데이터 전송 속도는 모바일 기기의 동작속도를 결정하는 중요한 요소로 작용하고 있다.
최근, 반도체장치는 커맨드 및 어드레스를 별도의 핀(PIN)을 통해 입력받는 대신 다수 개의 핀을 통해 커맨드 및 어드레스를 동시에 입력 받는다. 이때, 다수 개의 핀을 통해 입력받는 신호는 커맨드 및 어드레스에 관한 정보를 모두 포함하고, 커맨드디코더 및 어드레스디코더는 다수 개의 핀을 통해 입력되는 신호를 디코딩하여 커맨드 및 어드레스를 추출한다.
동기식 반도체장치의 경우 커맨드 및 어드레스가 클럭에 동기되어 입력된다. DDR(Double Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)와 폴링에지(falling edge)에 동기시켜 입력받고, SDR(Single Data Rate)방식의 반도체장치는 커맨드 및 어드레스를 클럭의 라이징에지(rising edge)에 동기시켜 입력 받는다.
본 발명은 트레이닝을 수행하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 외부신호에서 추출된 내부커맨드 및 정보코드에 응답하여 플래그신호를 생성하는 플래그신호생성부; 상기 플래그신호에 응답하여 설정코드를 입력받고, 상기 설정코드에 응답하여 레벨이 설정되는 기준전압을 생성하는 기준전압생성부; 및 상기 기준전압에 응답하여 상기 외부신호를 버퍼링하여 내부신호를 생성하고, 상기 플래그신호에 응답하여 상기 내부신호로부터 교정코드를 생성하여 출력하는 제1 버퍼부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 외부신호 및 제1 데이터신호를 전송하고, 제2 데이터신호를 수신하는 컨트롤러; 및 상기 외부신호에 응답하여 플래그신호를 생성하고, 상기 플래그신호에 응답하여 상기 제1 데이터신호를 설정코드로 입력받아 기준전압의 레벨을 설정하며, 상기 기준전압에 응답하여 상기 외부신호를 버퍼링하여 내부신호를 생성하고, 상기 플래그신호에 응답하여 상기 내부신호로부터 교정코드를 생성하여 상기 제2 데이터신호로 출력하는 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 외부신호에서 추출된 내부커맨드 및 정보코드에 응답하여 플래그신호를 생성하는 단계; 상기 플래그신호에 응답하여 설정코드로부터 기준전압의 레벨을 설정하는 단계; 및 상기 기준전압의 레벨에서 상기 외부신호의 유효 윈도우를 확인하는 단계를 포함하는 트레이닝 방법을 제공한다.
본 발명에 의하면 내부적으로 기준전압의 레벨을 설정하고, 설정된 기준전압의 레벨에서 칩선택신호와 커맨드 및 어드레스를 포함하는 외부신호에 대한 트레이닝을 수행함으로써, 칩선택신호 및 외부신호의 유효 윈도우(valid window)를 확인할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 제2 버퍼부의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제2 버퍼부에 제2 래치의 구성을 도시한 회로도이다.
도 4는 도 1에 도시된 반도체시스템의 트레이닝을 수행하는 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1에 도시된 반도체시스템의 트레이닝을 설명하기 위한 순서도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 제2 버퍼부의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제2 버퍼부에 제2 래치의 구성을 도시한 회로도이다.
도 4는 도 1에 도시된 반도체시스템의 트레이닝을 수행하는 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1에 도시된 반도체시스템의 트레이닝을 설명하기 위한 순서도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 컨트롤러(1) 및 반도체장치(2)를 포함한다. 반도체장치(2)는 제1 버퍼부(21), 제2 버퍼부(22), 커맨드 및 코드추출부(23), 플래그신호생성부(24), 트레이닝제어신호생성부(25), 코드입력부(26), 기준전압생성부(27) 및 코드출력부(28)를 포함한다.
컨트롤러(1)는 클럭(CLK), 칩선택신호(CS), 외부신호(CA<1:N>), 클럭인에이블신호(CKE), 제1 데이터신호(DQ<1:M>)를 전송하고, 제2 데이터신호(DQ<M+1:M+N>)를 수신한다. 칩선택신호(CS)는 반도체장치(2)를 포함한 칩이 선택되는 경우 인에이블된다. 외부신호(CA<1:N>)는 커맨드 및 어드레스 중 적어도 하나를 포함하여 전송된다. 외부신호(CA<1:N>)에 포함된 커맨드 및 어드레스는 실시예에 따라서 동일한 라인 또는 별도의 라인으로 전송될 수 있다. 본 실시예에서, 컨트롤러(1)에서 반도체장치(2)에 인가되는 칩선택신호(CS) 및 클럭인에이블신호(CKE)는 실시예에 따라서 다른 커맨드 및 제어신호 등으로 대체될 수 있다.
제1 버퍼부(21)는 클럭(CLK) 및 칩선택신호(CS)를 입력받아 버퍼링하여 내부클럭(ICLK) 및 내부칩선택신호(ICS)를 생성한다. 제2 버퍼부(22)는 기준전압(VREF_CA)에 응답하여 외부신호(CA<1:N>)를 버퍼링하여 내부신호(ICA<1:N>)를 생성하고, 플래그신호(CBT_FLAG)에 응답하여 내부신호(ICA<1:N>)로부터 교정코드(CALCODE<1:N>)를 생성하여 출력한다. 제2 버퍼부(22)의 보다 구체적인 구성 및 동작은 도 2 및 도 3을 참고하여 후술한다.
커맨드 및 코드추출부(23)는 내부칩선택신호(ICS)가 인에이블된 상태에서 내부클럭(ICLK)에 동기하여 내부신호(ICA<1:N>)로부터 내부커맨드(MRW) 및 정보코드(OP_CODE)를 추출한다. 내부커맨드(MRW)는 정보코드(OP_CODE)가 모드레지스터에 저장되는 모드레지스터 라이트 동작을 수행하기 위해 인에이블된다. 내부커맨드(MRW)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다. 정보코드(OP_CODE)는 트레이닝의 수행 여부에 관한 정보를 포함한다. 예를 들어, 정보코드(OP_CODE)가 로직하이레벨인 경우 트레이닝을 수행하고, 로직로우레벨인 경우 트레이닝을 수행하지 않도록 설정될 수 있다. 정보코드(OP_CODE)의 논리레벨 및 비트수는 실시예에 따라서 다양하게 설정할 수 있다. 내부신호(ICA<1:N>)에 내부커맨드(MRW) 및 정보코드(OP_CODE)가 포함되는 방식은 실시예에 따라 다양하게 구현할 수 있다. 또한, 커맨드 및 코드추출부(23)가 내부신호(ICA<1:N>)로부터 내부커맨드(MRW) 및 정보코드(OP_CODE)를 추출하는 방식도 실시예에 따라서 다양하게 설정할 수 있다. 예를 들어 커맨드 및 코드추출부(23)가 내부칩선택신호(ICS) 및 내부클럭(ICLK)에 무관하게 내부신호(ICA<1:N>)로부터 내부커맨드(MRW) 및 정보코드(OP_CODE)를 추출하도록 구현될 수도 있다
플래그신호생성부(24)는 내부커맨드(MRW)에 응답하여 정보코드(OP_CODE)를 저장하고, 저장된 정보코드(OP_CODE)로부터 플래그신호(CBT_FLAG)를 생성하여 출력한다. 플래그신호생성부(24)는 내부커맨드(MRW)에 응답하여 정보코드(OP_CODE)를 저장하기 위해 모드레지스터로 구현될 수 있다. 플래그신호생성부(24)는 내부커맨드(MRW)가 인에이블되는 경우 정보코드(OP_CODE)를 내부에 저장하고, 정보코드(OP_CODE)의 로직하이레벨에 따라 플래그신호(CBT_FLAG)를 생성하여 출력한다. 예를 들어, 정보코드(OP_CODE)가 로직하이레벨인 경우 트레이닝 수행을 위해 로직하이레벨로 인에이블되는 플래그신호(CBT_FLAG)가 생성된다. 플래그신호(CBT_FLAG)는 실시예에 따라서 로직로우레벨로 인에이블되도록 구현될 수 있다.
트레이닝제어신호생성부(25)는 플래그신호(CBT_FLAG) 및 클럭인에이블신호(CKE)에 응답하여 트레이닝제어신호(CKECAL)를 생성한다. 좀 더 구체적으로, 트레이닝제어신호생성부(25)는 플래그신호(CBT_FLAG)가 인에이블되고, 클럭인에이블신호(CKE)가 로직로우레벨인 시점에 동기하여 로직하이레벨로 인에이블되는 트레이닝제어신호(CKECAL)를 생성한다. 플래그신호(CBT_FLAG), 클럭인에이블신호(CKE) 및 트레이닝제어신호(CKECAL)의 논리레벨은 본 실시예와 다르게 설정할 수 있다.
코드입력부(26)는 트레이닝제어신호(CKECAL)에 응답하여 제1 데이터신호(DQ<1:M>)를 설정코드(SETCODE<1:M>)로 입력 받는다. 좀 더 구체적으로, 코드입력부(26)는 트레이닝제어신호(CKECAL)가 로직하이레벨로 인에이블된 상태에서 제1 데이터신호(DQ<1:M>)를 설정코드(SETCODE<1:M>)로 전달한다. 제1 데이터신호(DQ<1:M>)는 컨트롤러(1) 및 반도체장치(2) 사이에서 데이터가 전달되는 데이터라인(미도시)을 통해 전달되는 신호이다. 제1 데이터신호(DQ<1:M>) 및 설정코드(SETCODE<1:M>)의 비트수는 실시예에 따라서 다양하게 설정할 수 있다.
기준전압생성부(27)는 기준전압(VREF_CA)을 생성하여 제2 버퍼부(22)에 전달한다. 기준전압생성부(27)는 플래그신호(CBT_FLAG) 및 트레이닝제어신호(CKECAL)가 인에이블된 상태에서 설정코드(SETCODE<1:M>)에 따라 제2 버퍼부(22)에 공급되는 기준전압(VREF_CA)의 레벨을 조절한다. 기준전압(VREF_CA)의 레벨을 조절하는 설정코드(SETCODE<1:M>)의 논리레벨 조합은 실시예에 따라서 다양하게 설정할 수 있다.
코드출력부(28)는 제2 버퍼부(22)로부터 교정코드(CALCODE<1:N>)를 입력받아 제2 데이터신호(DQ<M+1:M+N>)로 출력한다. 제2 데이터신호(DQ<M+1:M+N>)는 컨트롤러(1) 및 반도체장치(2) 사이에서 데이터가 전달되는 데이터라인(미도시)을 통해 전달되는 신호이다.
도 2를 참고하면 제2 버퍼부(22)는 CA 버퍼(221), 제1 래치(222) 및 제2 래치(223)를 포함한다. CA 버퍼(221)는 기준전압(VREF_CA)에 응답하여 외부신호(CA<1:N>)를 버퍼링하여 내부신호(ICA<1:N>)를 생성한다. 좀 더 구체적으로, CA 버퍼(221)는 기준전압(VREF_CA)의 레벨보다 외부신호(CA<1:N>)의 레벨이 높은 경우 내부신호(ICA<1:N>)를 로직하이레벨로 구동하고, 기준전압(VREF_CA)의 레벨보다 외부신호(CA<1:N>)의 레벨이 낮은 경우 내부신호(ICA<1:N>)를 로직로우레벨로 구동한다. 제1 래치(222)는 플래그신호(CBT_FLAG)에 응답하여 내부칩선택신호(ICS)를 래치하고, 래치된 내부칩선택신호(ICS)를 내부래치신호(ICS_LAT)로 출력한다. 제1 래치(222)는 플래그신호(CBT_FLAG) 및 내부칩선택신호(ICS)가 모두 인에이블되는 경우 인에이블되는 내부래치신호(ICS_LAT)를 생성한다. 플래그신호(CBT_FLAG), 내부칩선택신호(ICS) 및 내부래치신호(ICS_LAT)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정할 수 있다. 제2 래치(223)는 내부래치신호(ICS_LAT)가 인에이블되는 경우 내부신호(ICA<1:N>)를 래치하고, 래치된 내부신호(ICA<1:N>)를 교정코드(CALCODE<1:N>)로 출력한다.
도 3을 참고하면 제2 래치(223)는 전달부(224), 초기화부(225) 및 출력부(226)를 포함한다. 전달부(224)는 내부래치신호(ICS_LAT)에 응답하여 내부신호(ICA<1:N>)를 출력노드(nd21)로 전달한다. 좀 더 구체적으로, 전달부(224)는 내부래치신호(ICS_LAT)가 로직하이레벨로 인에이블되는 경우 내부신호(ICA<1:N>)를 버퍼링하여 출력노드(nd21)로 출력한다. 초기화부(225)는 파워업신호(PWRUPB)에 응답하여 노드(nd21)를 초기화한다. 파워업신호(PWRUPB)는 반도체장치(2)에 공급되는 전원전압(VDD)의 레벨이 기설정된 레벨에 도달하기 전까지의 구간, 즉, 파워업구간에서 로직로우레벨을 갖고, 파워업구간이 종료된 후 로직로우레벨에서 로직하이레벨로 천이하는 신호이다. 초기화부(225)는 파워업구간에서 출력노드(nd21)를 전원전압(VDD)으로 구동하여 초기화한다. 출력부(226)는 출력노드(nd21)의 신호를 래치하고, 버퍼링하여 교정코드(CALCODE<1:N>)로 출력한다.
이상 살펴본 바와 같이 구성된 반도체시스템의 트레이닝을 수행하는 동작을 도 4를 참고하여 살펴보면 다음과 같다.
T11 시점에서 클럭(CLK) 및 칩선택신호(CS)에 동기하여 외부신호(CA<1:N>)를 입력받아 로직하이레벨로 인에이블되는 플래그신호(CBT_FLAG)를 생성한다. 플래그신호(CBT_FLAG)를 생성하는 과정은 앞서 도 1에서 상세하게 설명하였으므로, 자세한 설명은 생략한다.
T12 시점에서, 플래그신호(CBT_FLAG)가 로직하이레벨인 상태에서 클럭인에이블신호(CKE)가 로직하이레벨에서 로직로우레벨로 천이하면 트레이닝제어신호(CKECAL)는 로직하이레벨로 인에이블된다.
T13 시점에서, 로직하이레벨로 인에이블된 트레이닝제어신호(CKECAL)에 따라 설정코드(SETCODE<1:M>)가 입력되고, 설정코드(SETCODE<1:M>)의 논리레벨에 따라 기준전압(VREF_CA)의 레벨을 조절한다.
T14 시점에서, 클럭(CLK)의 라이징에지(rising edge)에 동기하여 칩선택신호(CS)가 입력될 때 패턴데이터(PIN)를 포함한 외부신호(CA<1:N>)를 입력 받는다. 외부신호(CA<1:N>)는 앞서 레벨이 설정된 기준전압(VREF_CA)에 의해 버퍼링되어 교정코드(CALCODE<1:N>)로 출력된다. 컨트롤러(1)는 교정코드(CALCODE<1:N>)에 포함된 패턴데이터(POUT)와 외부신호(CA<1:N>)에 포함된 패턴데이터(PIN)를 비교하는 동작을 반복 수행함에 따라 칩선택신호(CS) 및 외부신호(CA<1:N>)의 유효 윈도우(valid window)를 확인하고, 이에 대한 정보를 내부에 저장할 수 있다. 칩선택신호(CS)의 유효 윈도우(valid window) 확인은 클럭(CLK)의 라이징에지(rising edge)에 동기되어 입력되는 칩선택신호(CS)의 펄스 생성 타이밍을 기설정된 구간 내에서 순차적으로 변경시키면서 교정코드(CALCODE<1:N>)에 포함된 패턴데이터(POUT)와 외부신호(CA<1:N>)에 포함된 패턴데이터(PIN)가 동일하게 입력되는 구간을 확인하는 방식으로 수행된다. 즉, 한편, 외부신호(CA<1:N>)의 유효 윈도우(valid window) 확인은 칩선택신호(CS)의 펄스에 동기되어 입력되는 외부신호(CA<1:N>)의 입력 타이밍을 기설정된 구간 내에서 순차적으로 변경시키면서 교정코드(CALCODE<1:N>)에 포함된 패턴데이터(POUT)와 외부신호(CA<1:N>)에 포함된 패턴데이터(PIN)가 동일하게 입력되는 구간을 확인하는 방식으로 수행된다.
칩선택신호(CS) 및 외부신호(CA<1:N>)의 유효 윈도우(valid window)를 확인하는 반도체시스템의 동작은 기준전압(VREF_CA)의 설정된 레벨 별로 수행되는데, 이를 도 5를 참고하여 구체적으로 살펴보면 다음과 같다.
우선, 트레이닝 수행을 위한 플래그신호(CBT_FLAG)가 생성되면(S10) 설정코드(SETCODE<1:M>)의 논리레벨에 따라 기준전압(VREF_CA)의 레벨이 설정된다.(S20)
다음으로, 설정된 기준전압(VREF_CA)의 레벨에서 칩선택신호(CS)의 펄스 입력 타이밍을 순차적으로 조절하면서 교정코드(CALCODE<1:N>)에 포함된 패턴데이터(POUT)와 외부신호(CA<1:N>)에 포함된 패턴데이터(PIN)가 동일한지 여부를 확인함으로써, 칩선택신호(CS)의 유효 윈도우(valid window)를 확인한다. 또한, 칩선택신호(CS)의 펄스에 동기하여 입력되는 외부신호(CA<1:N>)의 입력 타이밍을 순차적으로 조절하면서 교정코드(CALCODE<1:N>)에 포함된 패턴데이터(POUT)와 외부신호(CA<1:N>)에 포함된 패턴데이터(PIN)가 동일한지 여부를 확인함으로써, 외부신호(CA<1:N>)의 유효 윈도우(valid window)를 확인한다.(S30)
다음으로, 설정코드(SETCODE<1:M>)가 기설정된 종료코드와 동일한지 여부를 확인하여 동일한 경우 트레이닝이 종료되고, 동일하지 않은 경우 설정코드(SETCODE<1:M>)를 카운팅하고, 카운팅된 설정코드(SETCODE<1:M>)를 토대로 기준전압(VREF_CA)의 레벨 설정 동작(S20)과 외부신호(CA<1:N>)의 유효 윈도우(valid window) 확인 동작(S30)을 수행한다. 기준전압(VREF_CA)의 레벨 설정 동작(S20)과 외부신호(CA<1:N>)의 유효 윈도우(valid window) 확인 동작(S30)은 설정코드(SETCODE<1:M>)가 종료코드와 동일해질 때까지 반복된다. 예를 들어, 설정코드(SETCODE<1:3>)가 '000'부터 종료코드인 '111'까지 1 비트씩 카운팅되는 경우 트레이닝을 통해 기준전압(VREF_CA)의 레벨은 8번 다른 레벨로 설정되고, 각각의 기준전압(VREF_CA) 레벨별로 외부신호(CA<1:N>)의 유효 윈도우(valid window)를 확인할 수 있다.
1: 컨트롤러
2: 반도체장치
21: 제1 버퍼부 22: 제2 버퍼부
23: 커맨드 및 코드추출부 24: 플래그신호생성부
25: 트레이닝제어신호생성부 26: 코드입력부
27: 기준전압생성부 28: 코드출력부
221: CA 버퍼 222: 제1 래치
223: 제2 래치 224: 전달부
225: 초기화부 226: 출력부
21: 제1 버퍼부 22: 제2 버퍼부
23: 커맨드 및 코드추출부 24: 플래그신호생성부
25: 트레이닝제어신호생성부 26: 코드입력부
27: 기준전압생성부 28: 코드출력부
221: CA 버퍼 222: 제1 래치
223: 제2 래치 224: 전달부
225: 초기화부 226: 출력부
Claims (20)
- 외부신호에서 추출된 내부커맨드 및 정보코드에 응답하여 플래그신호를 생성하는 플래그신호생성부;
상기 플래그신호에 응답하여 설정코드를 입력받고, 상기 설정코드에 응답하여 레벨이 설정되는 기준전압을 생성하는 기준전압생성부; 및
상기 기준전압에 응답하여 상기 외부신호를 버퍼링하여 내부신호를 생성하고, 상기 플래그신호에 응답하여 상기 내부신호로부터 교정코드를 생성하여 출력하는 제1 버퍼부를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 외부신호는 커맨드 및 어드레스 중 적어도 하나를 포함하는 반도체장치.
- 제 1 항에 있어서, 상기 설정코드는 제1 데이터신호를 통해 입력되는 반도체장치.
- 제 3 항에 있어서, 상기 교정코드는 제2 데이터신호를 통해 출력되는 반도체장치.
- 제 1 항에 있어서,
클럭 및 칩선택신호를 버퍼링하여 내부클럭 및 내부칩선택신호를 생성하는 제2 버퍼부를 더 포함하는 반도체장치.
- 제 5 항에 있어서, 상기 제1 버퍼부는
상기 플래그신호에 응답하여 상기 내부칩선택신호를 래치하여 내부래치신호를 생성하는 제1 래치; 및
상기 내부래치신호에 응답하여 상기 내부신호로부터 상기 교정코드를 생성하는 제2 래치를 포함하는 반도체장치.
- 제 6 항에 있어서, 상기 제2 래치는
상기 내부래치신호에 응답하여 상기 내부신호를 전달하는 전달부; 및
파워업신호에 응답하여 상기 전달부의 출력노드를 초기화하는 초기화부를 포함하는 반도체장치.
- 제 1 항에 있어서,
상기 플래그신호 및 클럭인에이블신호에 응답하여 트레이닝제어신호를 생성하는 트레이닝제어신호생성부를 더 포함하는 반도체장치.
- 제 8 항에 있어서,
상기 트레이닝제어신호에 응답하여 제1 데이터신호를 상기 설정코드로 입력받는 코드입력부를 더 포함하되,
상기 기준전압생성부는 상기 플래그신호와 상기 트레이닝제어신호가 인에이블된 상태에서 입력되는 상기 설정코드에 의해 상기 기준전압의 레벨을 설정하는 반도체장치.
- 외부신호 및 제1 데이터신호를 전송하고, 제2 데이터신호를 수신하는 컨트롤러; 및
상기 외부신호에 응답하여 플래그신호를 생성하고, 상기 플래그신호에 응답하여 상기 제1 데이터신호를 설정코드로 입력받아 기준전압의 레벨을 설정하며, 상기 기준전압에 응답하여 상기 외부신호를 버퍼링하여 내부신호를 생성하고, 상기 플래그신호에 응답하여 상기 내부신호로부터 교정코드를 생성하여 상기 제2 데이터신호로 출력하는 반도체장치를 포함하는 반도체시스템.
- 제 10 항에 있어서, 상기 반도체장치는
상기 외부신호에서 추출된 내부커맨드 및 정보코드에 응답하여 상기 플래그신호를 생성하는 플래그신호생성부;
상기 플래그신호에 응답하여 상기 설정코드를 입력받고, 상기 설정코드에 응답하여 레벨이 설정되는 상기 기준전압을 생성하는 기준전압생성부; 및
상기 기준전압에 응답하여 상기 외부신호를 버퍼링하여 상기 내부신호를 생성하고, 상기 플래그신호에 응답하여 상기 내부신호로부터 상기 교정코드를 생성하여 출력하는 제1 버퍼부를 포함하는 반도체시스템.
- 제 11 항에 있어서,
클럭 및 칩선택신호를 버퍼링하여 내부클럭 및 내부칩선택신호를 생성하는 제2 버퍼부를 더 포함하는 반도체시스템.
- 제 12 항에 있어서, 상기 제1 버퍼부는
상기 플래그신호에 응답하여 상기 내부칩선택신호를 래치하여 내부래치신호를 생성하는 제1 래치; 및
상기 내부래치신호에 응답하여 상기 내부신호로부터 상기 교정코드를 생성하는 제2 래치를 포함하는 반도체시스템.
- 제 13 항에 있어서, 상기 제2 래치는
상기 내부래치신호에 응답하여 상기 내부신호를 전달하는 전달부; 및
파워업신호에 응답하여 상기 전달부의 출력노드를 초기화하는 초기화부를 포함하는 반도체시스템.
- 제 11 항에 있어서,
상기 플래그신호 및 클럭인에이블신호에 응답하여 트레이닝제어신호를 생성하는 트레이닝제어신호생성부를 더 포함하는 반도체시스템.
- 제 15 항에 있어서,
상기 트레이닝제어신호에 응답하여 제1 데이터신호를 상기 설정코드로 입력받는 코드입력부를 더 포함하되,
상기 기준전압생성부는 상기 플래그신호와 상기 트레이닝제어신호가 인에이블된 상태에서 입력되는 상기 설정코드에 의해 상기 기준전압의 레벨을 설정하는 반도체시스템.
- 외부신호에서 추출된 내부커맨드 및 정보코드에 응답하여 플래그신호를 생성하는 단계;
상기 플래그신호에 응답하여 설정코드로부터 기준전압의 레벨을 설정하는 단계; 및
상기 기준전압의 레벨에서 상기 외부신호의 유효 윈도우를 확인하는 단계를 포함하는 트레이닝 방법.
- 제 17 항에 있어서, 상기 외부신호의 유효 윈도우를 확인하는 단계는 기설정된 패턴데이터를 포함하는 상기 외부신호를 상기 기준전압에 응답하여 버퍼링하여 내부신호를 생성하고, 상기 플래그신호에 응답하여 상기 내부신호로부터 교정코드를 생성하며, 상기 교정코드와 상기 패턴데이터를 비교하는 단계를 포함하는 트레이닝 방법.
- 제 17 항에 있어서,
상기 설정코드가 종료코드인지 확인하는 단계; 및
상기 설정코드를 카운팅하는 단계를 더 포함하는 트레이닝 방법.
- 제 19 항에 있어서,
상기 카운팅된 설정코드로부터 상기 기준전압의 레벨을 재설정하는 단계; 및
상기 재설정된 기준전압의 레벨에서 상기 외부신호의 유효 윈도우를 재확인하는 단계를 포함하는 트레이닝 방법.
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170112272A (ko) * | 2016-03-31 | 2017-10-12 | 삼성전자주식회사 | 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템 |
KR20180038344A (ko) * | 2016-10-06 | 2018-04-16 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR20180038343A (ko) * | 2016-10-06 | 2018-04-16 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10002651B2 (en) | 2016-10-06 | 2018-06-19 | SK Hynix Inc. | Semiconductor devices |
KR20180083747A (ko) * | 2017-01-13 | 2018-07-23 | 에스케이하이닉스 주식회사 | 반도체장치 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102317536B1 (ko) * | 2015-04-06 | 2021-10-27 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
KR20170030825A (ko) * | 2015-09-10 | 2017-03-20 | 에스케이하이닉스 주식회사 | 기준전압설정회로 및 반도체장치 |
KR102409871B1 (ko) * | 2015-10-22 | 2022-06-20 | 에스케이하이닉스 주식회사 | 기준전압 생성회로, 이를 이용하는 리시버, 반도체 장치 및 시스템 |
KR102536657B1 (ko) | 2016-07-12 | 2023-05-30 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 시스템 |
US9792964B1 (en) * | 2016-09-20 | 2017-10-17 | Micron Technology, Inc. | Apparatus of offset voltage adjustment in input buffer |
KR20190028067A (ko) * | 2017-09-08 | 2019-03-18 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
US10720197B2 (en) | 2017-11-21 | 2020-07-21 | Samsung Electronics Co., Ltd. | Memory device for supporting command bus training mode and method of operating the same |
JP6846368B2 (ja) * | 2018-02-05 | 2021-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR20190102930A (ko) * | 2018-02-27 | 2019-09-04 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR102487430B1 (ko) | 2018-05-10 | 2023-01-11 | 에스케이하이닉스 주식회사 | 기준전압 생성 회로, 이를 이용하는 버퍼, 반도체 장치 및 반도체 시스템 |
KR102674619B1 (ko) * | 2018-07-11 | 2024-06-13 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110141827A1 (en) * | 2009-12-15 | 2011-06-16 | Christopher Mozak | Method and apparatus for dynamically adjusting voltage reference to optimize an i/o system |
KR20120065225A (ko) * | 2010-12-10 | 2012-06-20 | 에스케이하이닉스 주식회사 | 기준전압 트레이닝을 수행하는 방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100842996B1 (ko) * | 2006-02-06 | 2008-07-01 | 주식회사 하이닉스반도체 | 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법 |
JP4205744B2 (ja) * | 2006-08-29 | 2009-01-07 | エルピーダメモリ株式会社 | キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法 |
KR100884603B1 (ko) * | 2007-05-09 | 2009-02-19 | 주식회사 하이닉스반도체 | 반도체소자의 버퍼장치 |
US20090080266A1 (en) | 2007-09-25 | 2009-03-26 | Zumkehr John F | Double data rate (ddr) low power idle mode through reference offset |
KR100974216B1 (ko) * | 2008-10-14 | 2010-08-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 트리밍 회로 |
KR20110050923A (ko) | 2009-11-09 | 2011-05-17 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 모듈 및 이를 구비하는 반도체 메모리 시스템 |
-
2014
- 2014-03-12 KR KR1020140028691A patent/KR102125449B1/ko active IP Right Grant
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110141827A1 (en) * | 2009-12-15 | 2011-06-16 | Christopher Mozak | Method and apparatus for dynamically adjusting voltage reference to optimize an i/o system |
KR20120065225A (ko) * | 2010-12-10 | 2012-06-20 | 에스케이하이닉스 주식회사 | 기준전압 트레이닝을 수행하는 방법 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170112272A (ko) * | 2016-03-31 | 2017-10-12 | 삼성전자주식회사 | 기준 전압의 셀프 트레이닝을 수행하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템 |
KR20180038344A (ko) * | 2016-10-06 | 2018-04-16 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR20180038343A (ko) * | 2016-10-06 | 2018-04-16 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10002651B2 (en) | 2016-10-06 | 2018-06-19 | SK Hynix Inc. | Semiconductor devices |
KR20180083747A (ko) * | 2017-01-13 | 2018-07-23 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10109326B2 (en) | 2017-01-13 | 2018-10-23 | SK Hynix Inc. | Semiconductor devices |
Also Published As
Publication number | Publication date |
---|---|
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