KR20130125570A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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KR20130125570A
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박진수
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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 프로그램될 데이터 및 읽혀진 데이터를 관리하기 위한 복수의 래치 그룹들을 포함하는 읽기 및 쓰기 회로, 복수의 래치 그룹들에 각각 독립적으로 전압들을 제공하도록 구성되는 전압 발생기를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 반도체 메모리 장치의 소모 전력을 감소시키기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이에 프로그램될 데이터 및 상기 메모리 셀 어레이로부터 읽혀진 데이터를 관리하기 위한 복수의 래치 그룹들을 포함하는 읽기 및 쓰기 회로; 및 상기 복수의 래치 그룹들에 각각 독립적으로 전압들을 제공하도록 구성되는 전압 발생기를 포함한다.
실시 예로서, 상기 반도체 메모리 장치의 상태가 스텐바이 모드인지 또는 노멀 모드인지에 따라, 상기 복수의 래치 그룹들 각각에 제공되는 전압은 독립적으로 조절될 수 있다.
실시 예로서, 상기 전압 발생기는 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 적어도 하나의 래치 그룹에 제공되는 전압을 차단시키도록 구성될 수 있다.
실시 예로서, 상기 전압 발생기는 상기 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압을 노멀 모드 시와 동일하게 유지하도록 구성될 수 있다.
실시 예로서, 상기 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압은 상기 나머지 래치 그룹에 저장된 데이터를 보존하기 위한 최소 전압보다 크거나 같고, 노멀 모드 시에 상기 나머지 래치 그룹에 제공되는 전압보다 작을 수 있다.
실시 예로서, 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 적어도 하나의 래치 그룹에 제공되는 전압은 노멀 모드 시에 상기 적어도 하나의 래치 그룹에 제공되는 전압보다 작을 수 있다.
실시 예로서, 상기 복수의 래치 그룹들은 상기 메모리 셀 어레이에 프로그램될 데이터 및 상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하도록 구성되는 메인 래치 그룹; 및 상기 프로그램될 데이터 및 상기 읽혀진 데이터를 버퍼링하도록 구성되는 서브 래치 그룹을 포함한다. 스텐바이 모드 시에, 상기 전압 발생기는 상기 메인 래치 그룹에 제공되는 전압을 차단하고, 상기 서브 래치 그룹에 제공되는 전압을 유지 또는 감소시키도록 구성될 수 있다.
실시 예로서, 상기 복수의 래치 그룹들은 상기 메모리 셀 어레이에 프로그램될 데이터를 저장하도록 구성되는 메인 래치 그룹; 상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하도록 구성되는 센싱 래치 그룹; 및 상기 프로그램 데이터 및 상기 읽혀진 데이터를 버퍼링하도록 구성되는 서브 래치 그룹을 포함할 수 있다. 상기 전압 발생기는 상기 메인 래치 그룹, 상기 센싱 래치 그룹 및 상기 서브 래치 그룹에 각각 제 1 내지 제 3 전압들을 제공하되, 스텐바이 모드 시에, 상기 제 1 전압은 차단되고 상기 제 2 및 제 3 전압들은 유지 또는 감소될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 읽기 및 쓰기 회로 내의 복수의 래치 그룹들에 제공되는 전압들을 독립적으로 관리하고; 상기 반도체 메모리 장치의 상태가 스텐바이 모드로 변경될 때, 상기 복수의 래치 그룹들 중 적어도 하나의 래치 그룹에 제공되는 전압을 차단 또는 감소시키는 것을 포함한다.
실시 예로서, 상기 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압은 노멀 모드 시와 동일하게 유지될 수 있다.
실시 예로서, 상기 동작 방법은 상기 반도체 메모리 장치의 상태가 스텐바이 모드로 변경될 때, 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압을 감소시키는 것을 더 포함할 수 있다.
실시 예로서, 상기 감소된 전압은 상기 나머지 래치 그룹에 저장된 데이터를 보존하기 위한 최소 전압보다 크거나 같고, 상기 스텐바이 모드 전에 상기 나머지 래치 그룹에 제공되는 전압보다 작을 수 있다.
실시 예로서, 상기 동작 방법은 외부로부터 수신되는 칩 활성화 신호를 감지하는 것을 더 포함하고, 상기 반도체 메모리 장치의 상태는 상기 칩 활성화 신호에 따라 상기 스텐바이 모드로 변경될 수 있다.
본 발명의 실시 예에 따르면, 소모 전력이 감소된 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 페이지 버퍼들 중 어느 하나를 보여주는 블록도이다.
도 3은 메인 래치 회로들 및 서브 래치 회로들에 제공되는 전압들을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 반도체 메모리 장치의 상태가 스텐바이 모드로 변경될 때 도 3의 메인 래치 전압 및 서브 래치 전압를 보여주는 타이밍도이다.
도 6은 메인 래치 전압 및 서브 래치 전압의 다른 실시 예를 보여주는 타이밍도이다.
도 7은 메인 래치 전압 및 서브 래치 전압의 또 다른 실시 예를 보여주는 타이밍도이다.
도 8은 도 1의 읽기 및 쓰기 회로의 다른 실시 예를 보여주는 블록도이다.
도 9는 도 8의 페이지 버퍼들 중 어느 하나를 보여주는 블록도이다.
도 10은 메인 래치 회로들, 센싱 래치 회로들 및 서브 래치 회로들에 제공되는 전압들을 설명하기 위한 도면이다.
도 11은 도 10의 메인 래치 전압, 센싱 래치 전압 및 서브 래치 전압을 보여주는 타이밍도이다.
도 12는 메인 래치 회로들, 센싱 래치 회로들 및 서브 래치 회로들에 제공되는 전압들의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15는 도 14을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 발생기(140), 전압 펌프(150), 데이터 입출력기(160) 및 제어 로직(170)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLn)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 예시적인 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)일 수 있다.
행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL) 각각에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL1~BLn) 각각에 연결된다. 예를 들면, 하나의 열에 배치되는 메모리 셀들은 하나의 셀 스트링을 형성하고, 각 셀 스트링은 각 비트 라인에 연결될 것이다.
하나의 워드 라인에 연결된 메모리 셀들은 적어도 하나의 페이지를 구성한다. 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(170)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 또는 반도체 메모리 장치(100) 내부의 글로벌 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
예시적인 실시 예로서, 어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더, 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(131~13n)을 포함한다. 읽기 및 쓰기 회로(130)는 제어 로직(170)의 제어에 응답하여 동작한다. 제 1 내지 제 n 페이지 버퍼들(131~13n)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 다만, 도 1에 도시된 바와 다르게, 한 쌍의 비트 라인들 당 하나의 페이지 버퍼가 연결될 수 있다.
읽기 및 쓰기 회로(130)는 데이터 라인들(DL)을 통해 데이터 입출력기(160)에 연결된다. 읽기 및 쓰기 회로(130)는 데이터 라인들(DL)을 통해 데이터 입출력기(160)와 데이터(DATA)를 교환한다. 프로그램 시에, 복수의 페이지 버퍼들(131~13n)은 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 워드 라인의 메모리 셀들에 프로그램한다. 읽기 동작 시에, 복수의 페이지 버퍼들(131~13n)은 선택된 워드 라인의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터를 읽고, 읽어진 데이터 중 디코딩된 열 어드레스에 대응하는 데이터(DATA)를 출력한다.
복수의 페이지 버퍼들(131~13n)은 메모리 셀 어레이(110)에 프로그램될 데이터 및 메모리 셀 어레이(110)로부터 읽혀진 데이터를 관리하기 위한 래치 회로들(ML1~MLn, SL1~SLn)을 포함한다. 예를 들면, 제 1 페이지 버퍼(131)는 제 1 메인 래치 회로(ML1) 및 제 1 서브 래치 회로(SL1)를 포함한다. 제 n 페이지 버퍼(131)는 제 n 메인 래치 회로(MLn) 및 제 n 서브 래치 회로(SLn)를 포함한다.
프로그램 동작 시에, 제 1 내지 제 n 메인 래치 회로(ML1~MLn)는 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 프로그램될 데이터를 저장한다. 또한, 읽기 동작 시에, 제 1 내지 제 n 메인 래치 회로(ML1~MLn)는 각각 메모리 셀 어레이(110)로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 읽혀진 데이터를 저장한다.
제 1 내지 제 n 서브 래치 회로들(SL1~SLn)은 각각 제 1 내지 제 n 메인 래치 회로들(ML1~MLn)에 저장된 데이터를 버퍼링한다. 즉, 각 서브 래치 회로는 대응하는 메인 래치 회로에 저장된 프로그램될 데이터 및 읽혀진 데이터를 버퍼링한다.
예를 들면, 메인 래치 회로들(ML1~MLn)에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다음 프로그램 동작에서 프로그램될 데이터가 데이터 입출력기(160)로부터 서브 래치 회로들(SL1~SLn)에 전송될 수 있다. 전송된 프로그램될 데이터는 각 서브 래치 회로에 임시 저장된 후에, 다음 프로그램 동작 시에 각 메인 래치 회로에 제공될 것이다.
다른 예로서, 읽기 동작에 따라 메인 래치 회로들(ML1~MLn)에 저장된 데이터가 서브 래치 회로들(SL1~SLn)에 전송된 후에, 메인 래치 회로들(ML1~MLn)을 이용하여 다음 읽기 동작이 수행되는 동안 서브 래치 회로들(SL1~SLn)에 저장된 데이터는 데이터 입출력기(160)로 전송될 수 있다.
이 밖에도, 프로그램될 데이터 및 읽혀진 데이터를 버퍼링하는 방법은 다양하게 변경될 수 있음이 이해될 것이다.
또한, 제 1 내지 제 n 서브 래치 회로들(SL1~SLn)의 용도는 프로그램될 데이터 및 읽혀진 데이터를 버퍼링하는 것에 한정되지 않을 것이다. 예를 들면, 제 1 내지 제 n 서브 래치 회로들(SL1~SLn)은 카피 백(capy-back) 동작에 이용될 수 있다.
전압 발생기(140)는 반도체 메모리 장치(100)에 공급되는 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(140)는 제어 로직(170)의 제어에 응답하여 동작한다. 전압 발생기(140)에서 발생된 복수의 전압들은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 펌프(150), 데이터 입출력기(160) 및 제어 로직(170)의 구동 전압들로서 사용된다. 도 1에서는, 전압 발생기(140)로부터 읽기 및 쓰기 회로(130)와 전압 펌프(150)에 제공되는 전압들만 표시된다.
전압 펌프(150)는 전압 발생기(140)로부터 펌프 전압(PV)을 제공받는다. 전압 펌프(150)는 제어 로직(170)의 제어에 응답하여 동작한다. 전압 펌프(150)는 펌프 전압(PV)에 기반하여, 프로그램 동작 및 읽기 동작 시에 필요한 고전압들을 생성하도록 구성된다. 예를 들면, 전압 펌프(150)는 전압 발생기(140)로부터의 펌프 전압(PV)을 수신하는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 고전압들을 발생할 수 있다.
본 발명의 실시 예에 따르면, 전압 발생기(140)는 읽기 및 쓰기 회로(130)에 복수의 래치 전압들(MLV, SLV)을 제공한다. 메인 래치 전압(MLV)과 서브 래치 전압(SLV)은 각각 메인 래치 회로들(ML1~MLn) 및 서브 래치 회로들(SL1~SLn)에 제공된다.
데이터 입출력기(160)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력기(160)는 제어 로직(170)의 제어에 응답하여 동작한다. 데이터 입출력기(160)는 읽기 및 쓰기 회로(130)와 데이터(DATA)를 교환한다. 그리고, 데이터 입출력기(160)는 외부 또는 반도체 메모리 장치(100) 내부의 글로벌 버퍼(미도시)와 데이터(DATA)를 교환한다.
제어 로직(170)은 외부 또는 반도체 메모리 장치(100) 내부의 글로벌 버퍼(미도시)로부터 제어 신호(CTRL) 및 칩 선택 신호(CE)를 수신한다. 제어 신호(CTRL)에 응답하여, 제어 로직(170)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(170)은 칩 선택 신호(CE)에 응답하여 반도체 메모리 장치(100)를 활성화 또는 비활성화 한다. 예를 들면, 제어 로직(170)은 칩 선택 신호(CE)가 논리 값 "로우"로서 활성화될 때 반도체 메모리 장치(100)를 활성화하고, 칩 선택 신호(CE)가 논리 값 "하이"로서 비활성화될 때 반도체 메모리 장치(100)를 비활성화할 것이다.
반도체 메모리 장치(100)가 활성화되는 것은 반도체 메모리 장치(100)가 노멀 모드로 동작하는 것을 의미할 것이다. 예를 들면, 노멀 모드 시에 제어 로직(170)은 제어 신호(CTRL)에 대응하는 동작을 수행하도록 주변 회로(120, 130, 140, 150, 160)를 제어할 것이다. 노멀 모드 시에, 제어 로직(170)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 펌프(150) 및 데이터 입출력기(160) 각각에 전압을 제공하도록 전압 발생기(140)를 제어할 것이다.
반도체 메모리 장치(100)가 비활성화되는 것은 반도체 메모리 장치(100)가 스텐바이 모드로 동작하는 것을 의미할 것이다. 이때, 제어 로직(170)은 어드레스 디코더(120), 전압 펌프(150) 및 데이터 입출력기(160)에 제공되는 전압들을 차단하도록 전압 발생기(140)를 제어할 것이다. 예시적인 실시 예로서, 반도체 메모리 장치(100)에 휘발성 메모리(미도시)가 포함되는 경우, 제어 로직(170)은 휘발성 메모리에 계속 전압을 제공하도록 전압 발생기(140)를 제어할 것이다.
본 발명의 실시 예에 따르면, 제어 로직(170)은 반도체 메모리 장치(100)가 스텐바이 모드로 동작하는지 또는 노멀 모드로 동작하는지에 따라, 메인 래치 전압(MLV) 및 서브 래치 전압(SLV)을 조절하도록 전압 발생기(140)를 제어한다. 예시적인 실시 예로서, 스텐바이 모드 시에 메인 래치 전압(MLV)은 차단될 것이다. 이는, 도 4 내지 도 7을 참조하여 더 상세히 설명된다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리(Flash Memory) 장치일 수 있다.
도 2는 도 1의 페이지 버퍼들(131~13n) 중 어느 하나(131)를 보여주는 블록도이다.
도 2를 참조하면, 제 1 페이지 버퍼(131)는 센싱 트랜지스터(ST), 프리차지 회로(210), 제 1 메인 래치 회로(ML1), 제 1 서브 래치 회로(SL1) 및 열 선택 회로(220)를 포함한다.
센싱 트랜지스터(ST)는 제어 로직(170)으로부터 센싱 제어 신호(PBSENSE)를 수신한다. 센싱 제어 신호(PBSENSE)에 응답하여 센싱 트랜지스터(ST)는 제 1 비트 라인(BL1)과 센싱 노드(SO)를 연결한다. 예를 들면, 프로그램 동작 및 읽기 동작 시에 제 1 비트 라인(BL1)과 센싱 노드(SO)가 연결될 것이다.
프리 차지 회로(210)는, 예를 들면 프로그램 동작 및 읽기 동작이 수행될 때 센싱 노드(SO)를 프리 차지하도록 구성된다.
제 1 메인 래치 회로(ML1)는 데이터를 저장하기 위한 제 1 래치(LAT1)를 포함한다. 도 2에는 제 1 메인 래치 회로(ML1)의 구성 요소로서 제 1 래치(LAT1)만 도시되나, 제 1 메인 래치 회로(ML1)의 동작을 위한 다양한 구성들(예를 들면, 트랜지스터들)이 제 1 메인 래치 회로(ML1)에 더 포함됨이 이해될 것이다. 제 1 메인 래치 회로(ML1)는 센싱 노드(SO)에 연결된다. 프리 차지 후에, 예를 들면 프로그램 동작 시에, 제 1 메인 래치 회로(ML1)에 저장된 데이터에 따라 제 1 비트 라인(BL1)의 전압이 조절될 것이다. 예를 들면, 읽기 동작 시에, 선택된 워드 라인의 메모리 셀에 저장된 데이터에 따라 제 1 비트 라인(BL1)에 프리차지된 전압이 변경되고, 제 1 비트 라인(BL1)의 전압에 따라 제 1 메인 래치 회로(ML1)에 데이터가 저장될 것이다.
제 1 서브 래치 회로(SL1)는 데이터 저장을 위한 제 2 래치(LAT2)를 포함한다. 도 2에는 제 1 서브 래치 회로(SL1)의 구성 요소로서 제 2 래치(LAT2)만 도시되나, 제 1 서브 래치 회로(SL1)의 동작을 위한 다양한 구성들이 제 1 서브 래치 회로(SL1)에 더 포함됨이 이해될 것이다. 제 1 서브 래치 회로(SL1)는 제 1 데이터 라인(DL1) 및 열 선택 회로(220)를 통해 프로그램될 데이터를 수신하고, 프로그램될 데이터를 임시 저장한다. 그리고, 제 1 서브 래치 회로(SL1)는 프로그램될 데이터를 제 1 메인 래치 회로(ML1)에 제공할 것이다. 예시적인 실시 예로서, 제 1 서브 래치 회로(SL1)는 센싱 노드(SO)를 통해 제 1 메인 래치 회로(ML1)에 연결되고, 프로그램될 데이터는 센싱 노드(SO)를 통해 제 1 메인 래치 회로(ML1)에 전송될 수 있다.
제 1 서브 래치 회로(SL1)는 읽기 동작에 따라 읽혀진 데이터를 제 1 메인 래치 회로(ML1)로부터 수신하고, 수신된 데이터를 임시 저장한다. 예시적인 실시 예로서, 읽혀진 데이터는 제 1 메인 래치 회로(ML1)로부터 센싱 노드(SO)를 통해 전송될 것이다. 제 1 서브 래치 회로(SL1)는 읽혀진 데이터를 열 선택 회로(220)에 전송할 것이다. 열 선택 회로(220)는 도 1을 참조하여 설명된 바와 같이 어드레스 디코더(120, 도 1 참조)로부터 디코딩된 열 어드레스를 수신하고, 디코딩된 열 어드레스에 따라 읽혀진 데이터를 제 1 데이터 라인(DL1)에 전달할 것이다.
도 3은 도 1의 메인 래치 회로들(ML1~MLn) 및 서브 래치 회로들(SL1~SLn)에 제공되는 전압들(MLV, SLV)을 설명하기 위한 도면이다.
도 3을 참조하면, 메인 래치 회로들(ML1~MLn)은 메인 래치 그룹(MLG)을 구성하고, 서브 래치 회로들(SL1~SLn)은 서브 래치 그룹(SLG)을 구성한다. 메인 래치 그룹(MLG)은 전압 발생기(140)로부터 메인 래치 전압(MLV)을 수신한다. 서브 래치 그룹(SLG)은 전압 발생기(140)로부터 서브 래치 전압(SLV)을 수신한다.
즉, 전압 발생기(140)는 메인 래치 그룹(MLG)과 서브 래치 그룹(SLG)에 독립적으로 전압들을 제공한다. 필요에 따라, 예를 들면 반도체 메모리 장치(100)의 상태에 따라, 메인 래치 그룹(MLG)에 제공되는 전압(MLV)과 서브 래치 그룹(SLG)에 제공되는 전압(SLV)은 독립적으로 조절될 수 있다. 따라서, 효율적으로 전력을 사용하는 반도체 메모리 장치(100)가 제공된다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 1, 도 3 및 도 4를 참조하면, S110단계에서, 서로 독립적인 복수의 전압들이 각각 읽기 및 쓰기 회로(130)의 복수의 래치 그룹들(MLG, SLG)에 제공된다. 복수의 래치 그룹들(MLG, SLG) 각각은 대응하는 전압을 수신하고, 수신된 전압을 동작 전압으로서 사용할 것이다.
S120단계에서, 제어 로직(170)은 반도체 메모리 장치(100)의 상태가 스텐바이 모드인지 또는 노멀 모드인지 판별한다. 그러한 판별 동작은 칩 활성화 신호(CE)에 근거하여 수행될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)로부터 외부로 제어 신호(CTRL)에 대응하는 동작이 완료되었음을 알리는 래디/비지(ready/busy) 신호가 전송되면, 칩 활성화 신호(CE)는 비활성화될 수 있다. 칩 활성화 신호(CE)가 비활성화되면, 제어 로직(170)은 스텐바이 모드로 동작하도록 반도체 메모리 장치(100)를 제어할 것이다.
S130단계에서, 스텐바이 모드 시에 복수의 래치 그룹들(MLG, SLG) 중 적어도 하나의 래치 그룹에 제공되는 전압은 차단 또는 감소된다.
예시적인 실시 예로서, 메인 래치 그룹(MLG)에 제공되는 전압은 차단될 수 있다. 칩 활성화 신호(CE)가 비활성화된 것은 제어 신호(CTRL)에 대응하는 동작이 완료되었음을 의미할 것이다. 제어 신호(CTRL)에 대응하는 동작이 완료된 것은 메인 래치 그룹(MLG)에 저장된 데이터(예를 들면, 프로그램될 데이터 또는 읽혀진 데이터)가 유지될 필요가 없음을 의미할 것이다. 본 발명의 실시 예에 따르면, 메인 래치 그룹(MLG)에 제공되는 전압은 차단되고, 서브 래치 그룹(SLG)에 제공되는 전압은 유지된다. 따라서, 서브 래치 그룹(SLG)에 저장된 데이터는 유지되면서, 반도체 메모리 장치(100)에서 소모되는 전력은 감소할 것이다.
도 5는 반도체 메모리 장치(100)의 상태가 스텐바이 모드로 변경될 때 도 3의 메인 래치 전압(MLV) 및 서브 래치 전압(SLV)를 보여주는 타이밍도이다.
도 1 및 도 5를 참조하면, 제 1 시간(t1)에서, 칩 활성화 신호(CE)는 논리 값 "로우"로서 활성화 상태를 갖는다. 반도체 메모리 장치(100)는 노멀 모드로서 동작한다. 이때, 메인 래치 그룹(MLG)에는 제 1 전압 레벨(V1)의 메인 래치 전압(MLV)이 제공되고, 서브 래치 그룹(SLG)에는 제 2 전압 레벨(V2)의 서브 래치 전압(SLV)이 제공된다.
제 2 시간(t2)에서, 칩 활성화 신호(CE)의 논리 값이 "로우"에서 "하이"로 변경된다. 즉, 반도체 메모리 장치(100)의 상태는 노멀 모드에서 스텐바이 모드로 전환된다. 먼저, 반도체 메모리 장치(100)의 활성화된 구성들이 비활성화 상태로 전환될 것이다. 예를 들면, 전압 펌프(150)는 디스차지된다. 이때, 메인 래치 전압(MLV) 및 서브 래치 전압(SLV)은 계속 공급될 수 있다.
칩 활성화 신호(CE)의 논리 값이 "로우"에서 "하이"로 변경된 후 특정한 시간(t3-t2)이 경과한 후, 제 3 시간(t3)에 메인 래치 전압(MLV)은 차단된다. 즉, 메인 래치 전압(MLV)의 레벨은 제 1 전압 레벨(V1)에서 0V로 변경된다. 서브 래치 전압(SLV)은 유지된다.
도 6은 메인 래치 전압(MLV) 및 서브 래치 전압(SLV)의 다른 실시 예를 보여주는 타이밍도이다.
도 6을 도 5와 비교하면, 제 3 시간 구간(t3)에서 서브 래치 전압(SLV)의 레벨은 제 2 전압 레벨(V2)에서 제 3 전압 레벨(V3)로 감소한다. 제 3 전압 레벨(V3)은 서브 래치 그룹(SLG)에 저장된 데이터를 보존하기 위한 최소 전압보다 크거나 같고, 제 2 전압 레벨(V2)보다 작다.
도 7은 메인 래치 전압(MLV) 및 서브 래치 전압(SLV)의 또 다른 실시 예를 보여주는 타이밍도이다.
도 7을 참조하면, 제 3 시간 구간(t3)에서 메인 래치 전압(MLV)은 차단되지 않고, 제 1 전압 레벨(V1)에서 제 4 전압 레벨(V4)로 감소할 수 있다.
도 8은 도 1의 읽기 및 쓰기 회로(130)의 다른 실시 예를 보여주는 블록도이다.
도 8을 참조하면, 읽기 및 쓰기 회로(130)는 제 1 내지 제 n 페이지 버퍼들(331~33n)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(331~33n)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)에 연결된다.
각 페이지 버퍼(예를 들면, 331)는 메인 래치 회로(예를 들면, ML1), 센싱 래치 회로(예를 들면, SENL1) 및 서브 래치 회로(예를 들면, SL1)를 포함한다.
도 9는 도 8의 페이지 버퍼들(331~33n) 중 어느 하나(331)를 보여주는 블록도이다.
도 1, 도 8 및 도 9를 참조하면, 제 1 페이지 버퍼(331)는 센싱 트렌지스터(ST), 프리차지 회로(410), 메인 래치 회로(ML1), 센싱 래치 회로(SENL1), 서브 래치 회로(SL1) 및 열 선택 회로(420)를 포함한다.
센싱 트랜지스터(ST)는 제어 로직(170)으로부터의 센싱 제어 신호(PBSENSE)에 응답하여 제 1 비트 라인(BL1)과 센싱 노드(SO)를 연결한다. 프리 차지 회로(210)는, 예를 들면 프로그램 동작 및 읽기 동작이 수행될 때 센싱 노드(SO)를 프리 차지하도록 구성된다.
메인 래치 회로(ML1)는 프로그램 동작에 사용된다. 메인 래치 회로(ML1)는 프로그램될 데이터를 저장한다. 프로그램 동작을 위한 프리 차지 후에, 메인 래치 회로(ML1)에 저장된 데이터에 따라 제 1 비트 라인(BL1)의 전압이 조절된다.
센싱 래치 회로(SENL1)는 읽기 동작에 사용된다. 센싱 래치 회로(SENL1)는 읽혀진 데이터를 저장한다. 읽기 동작을 위한 프리 차지 후에 선택된 워드 라인의 메모리 셀에 저장된 데이터에 따라 제 1 비트 라인(BL1)에 프리차지된 전압이 변경되면, 제 1 비트 라인(BL1)의 전압에 따라 센싱 래치 회로(SENL1)에 데이터가 저장될 것이다.
서브 래치 회로(SL1)는 제 1 데이터 라인(DL1) 및 열 선택 회로(220)를 통해 수신된, 프로그램될 데이터를 임시 저장한다. 그리고, 서브 래치 회로(SL1)는 임시 저장된 데이터를 메인 래치 회로(ML1)에 제공할 것이다. 또한, 서브 래치 회로(SL1)는 센싱 래치 회로(SENL1)로부터 수신된, 읽혀진 데이터를 임시 저장한다. 서브 래치 회로(SL1)는 읽혀진 데이터를 열 선택 회로(220)에 전송할 것이다. 즉, 서브 래치 회로(SL1)는 메인 래치 회로(ML1)의 데이터 및 센싱 래치 회로(SENL1)의 데이터를 버퍼링/캐싱한다. 예시적인 실시 예로서, 서브 래치 회로(SL1)는 센싱 노드(SO)를 통해 메인 래치 회로(ML1) 및 서브 래치 회로(SL1)에 연결될 수 있다.
도 10은 메인 래치 회로들(ML1~MLn), 센싱 래치 회로들(SENL1~SENLn) 및 서브 래치 회로들(SL1~SLn)에 제공되는 전압들(MLV, SENLV, SLV)을 설명하기 위한 도면이다.
도 10을 참조하면, 메인 래치 회로들(ML1~MLn)은 메인 래치 그룹(MLG)을 구성하고, 센싱 래치 회로들(SENL1~SENLn)은 센싱 래치 그룹(SENLG)을 구성하고, 서브 래치 회로들(SL1~SLn)은 서브 래치 그룹(SLG)을 구성한다.
메인 래치 그룹(MLG), 센싱 래치 그룹(SENLG) 및 서브 래치 그룹(SLG)은 각각 메인 래치 전압(MLV), 센싱 래치 전압(SENLV) 및 서브 래치 전압(SLV)을 전압 발생기(140)로부터 수신한다. 즉, 전압 발생기(140)는 서로 독립적인 전압들(MLV, SENLV, SLV)을 메인 래치 그룹(MLG), 센싱 래치 그룹(SENLG) 및 서브 래치 그룹(SLG)에 제공한다. 본 발명의 실시 예에 따르면, 반도체 메모리 장치(100)의 상태에 따라 메인 래치 전압(MLV), 센싱 래치 전압(SENLV) 및 서브 래치 전압(SLV)은 독립적으로 가변된다. 따라서, 효율적으로 전력을 사용하는 반도체 메모리 장치(100)가 제공된다.
도 11은 도 10의 메인 래치 전압(MLV), 센싱 래치 전압(SENLV) 및 서브 래치 전압(SLV)을 보여주는 타이밍도이다.
도 1, 도 8 및 도 11을 참조하면, 제 1 시간(t1)에서, 칩 활성화 신호(CE)는 논리 값 "로우"로서 활성화 상태를 갖는다. 반도체 메모리 장치(100)는 노멀 모드로서 동작한다. 메인 래치 전압(MLV) 및 센싱 래치 전압(SENLV)은 제 1 전압 레벨(V1)을 갖는다. 서브 래치 전압(SLV)은 제 2 전압 레벨(V2)을 갖는다.
제 2 시간(t2)에서, 칩 활성화 신호(CE)가 비활성화 상태로 변경된다. 칩 활성화 신호(CE)가 비활성화 상태로 변경된 후 특정한 시간(t3-t2) 동안 반도체 메모리 장치(100)의 활성화된 구성들이 비활성화 상태로 전환된다. 이때, 메인 래치 전압(MLV), 센싱 래치 전압(SENLV) 및 서브 래치 전압(SLV)은 유지될 수 있다.
제 3 시간(t3)에서, 메인 래치 전압(MLV) 및 센싱 래치 전압(SENLV)은 차단된다. 따라서, 메인 래치 그룹(MLG) 및 센싱 래치 그룹(SENLG)은 전력을 소모하지 않을 것이다. 서브 래치 전압(SLV)은 유지된다.
본 발명의 기술적 사상은 도 11을 참조한 실시 예에 한정되지 않으며, 메인 래치 전압(MLV), 센싱 래치 전압(SENLV) 및 서브 래치 전압(SLV)은 다양하게 변경될 수 있음이 이해될 것이다. 예를 들면, 메인 래치 전압(MLV) 및 센싱 래치 전압(SENLV)의 전압 레벨들은 서로 다를 수 있다. 예를 들면, 제 3 시간(t3) 이후에 메인 래치 전압(MLV) 및 센싱 래치 전압(SENLV)은 0V보다 크고 제 1 전압 레벨(V1)보다 낮은 레벨로 감소할 수 있다. 예를 들면, 서브 래치 전압(SLV)은 제 2 전압 레벨(V2)보다 낮고 서브 래치 그룹(SLG)의 데이터를 보존하기 위한 최소 전압보다 크거나 같은 전압 레벨로 감소할 수 있다.
도 12는 메인 래치 회로들(ML1~MLn), 센싱 래치 회로들(SENL1~SENLn) 및 서브 래치 회로들(SL1~SLn)에 제공되는 전압들(MLV, SLV)의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메인 래치 그룹(MLG) 및 센싱 래치 그룹(SENLG)에는 하나의 공통 전압(MLV)이 제공될 수 있다. 그리고, 서브 래치 그룹(SLV)에는 독립적인 서브 래치 전압(SLV)이 제공될 수 있다.
도 13은 반도체 메모리 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
도 13의 반도체 메모리 장치(1100)는 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 동일하게 구성된다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하는 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 내부 버스(1210), 프로세서(1220), 램(1230, RAM, Random Access Memory), 호스트 인터페이스(1240), 오류 정정 블록(1250), 그리고 메모리 인터페이스(1260)를 포함한다.
내부 버스(1210)는 컨트롤러(1200)의 구성 요소들 사이에 채널을 제공한다.
프로세서(1220)는 컨트롤러(1200)의 제반 동작을 제어하도록 구성된다. 예를 들면, 프로세서(1220)는 컨트롤러(1200)에서 구동되는 펌웨어, 코드 등을 구동하도록 구성된다. 예를 들면, 프로세서(1220)는 반도체 메모리 장치(100)를 제어하는 펌웨어, 코드 등을 구동하도록 구성된다.
램(1230)은 프로세서(1220)의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
호스트 인터페이스(1240)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하는 프로토콜을 포함한다. 예시적으로, 호스트 인터페이스(1240)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(privite) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
오류 정정 블록(1250)은 오류 정정 코드(ECC, error correcting code)를 포함한다. 오류 정정 블록(1250)은 오류 정정 코드(ECC)를 이용하여 반도체 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1260)는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터(data center)의 스토리지(storage), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 14는 도 13의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 장치 칩들을 포함한다. 복수의 반도체 메모리 장치 칩들은 복수의 그룹들로 분할된다. 복수의 반도체 메모리 장치 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 14에서, 복수의 반도체 메모리 장치 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 장치 칩은 도 1 및 도 13을 참조하여 설명된 반도체 메모리 장치들(100, 1100) 중 하나와 마찬가지로 구성될 것이다.
도 14에서, 하나의 채널에 복수의 반도체 메모리 장치 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 장치 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 15는 도 14을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버프(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100)에 의해 수행될 것이다.
도 15에서, 도 14을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 13 및 도 14을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 읽기 및 쓰기 회로 내의 복수의 래치 그룹들에는 각각 독립적인 전압들이 제공된다. 필요에 따라, 예를 들면 반도체 메모리 장치의 상태에 따라, 메인 래치 그룹에 제공되는 전압과 서브 래치 그룹에 제공되는 전압은 독립적으로 조절될 수 있다. 따라서, 효율적으로 전력을 사용하는 반도체 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 전압 발생기 150: 전압 펌프
160: 데이터 입출력기 170: 제어 로직
ML1~MLn: 제 1 내지 제 n 메인 래치 회로들
SL1~SLn: 제 1 내지 제 n 서브 래치 회로들
SENL1~SENLn: 제 1 내지 제 n 센싱 래치 회로들
MLG: 메인 래치 그룹 SLG: 서브 래치 그룹
SENLG: 센싱 래치 그룹

Claims (15)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 프로그램될 데이터 및 상기 메모리 셀 어레이로부터 읽혀진 데이터를 관리하기 위한 복수의 래치 그룹들을 포함하는 읽기 및 쓰기 회로; 및
    상기 복수의 래치 그룹들에 각각 독립적으로 전압들을 제공하도록 구성되는 전압 발생기를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체 메모리 장치의 상태가 스텐바이 모드인지 또는 노멀 모드인지에 따라, 상기 복수의 래치 그룹들 각각에 제공되는 전압은 독립적으로 조절되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전압 발생기는 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 적어도 하나의 래치 그룹에 제공되는 전압을 차단시키도록 구성되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 전압 발생기는 상기 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압을 노멀 모드 시와 동일하게 유지하도록 구성되는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압은 상기 나머지 래치 그룹에 저장된 데이터를 보존하기 위한 최소 전압보다 크거나 같고, 노멀 모드 시에 상기 나머지 래치 그룹에 제공되는 전압보다 작은 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    스텐바이 모드 시에 상기 복수의 래치 그룹들 중 적어도 하나의 래치 그룹에 제공되는 전압은 노멀 모드 시에 상기 적어도 하나의 래치 그룹에 제공되는 전압보다 작은 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 래치 그룹들은
    상기 메모리 셀 어레이에 프로그램될 데이터 및 상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하도록 구성되는 메인 래치 그룹; 및
    상기 프로그램될 데이터 및 상기 읽혀진 데이터를 버퍼링하도록 구성되는 서브 래치 그룹을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    스텐바이 모드 시에, 상기 전압 발생기는 상기 메인 래치 그룹에 제공되는 전압을 차단하고, 상기 서브 래치 그룹에 제공되는 전압을 유지 또는 감소시키도록 구성되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 복수의 래치 그룹들은
    상기 메모리 셀 어레이에 프로그램될 데이터를 저장하도록 구성되는 메인 래치 그룹;
    상기 메모리 셀 어레이로부터 읽혀진 데이터를 저장하도록 구성되는 센싱 래치 그룹; 및
    상기 프로그램 데이터 및 상기 읽혀진 데이터를 버퍼링하도록 구성되는 서브 래치 그룹을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전압 발생기는 상기 메인 래치 그룹, 상기 센싱 래치 그룹 및 상기 서브 래치 그룹에 각각 제 1 내지 제 3 전압들을 제공하되,
    스텐바이 모드 시에, 상기 제 1 전압은 차단되고 상기 제 2 및 제 3 전압들은 유지 또는 감소되는 반도체 메모리 장치.
  11. 반도체 메모리 장치의 동작 방법에 있어서:
    읽기 및 쓰기 회로 내의 복수의 래치 그룹들에 제공되는 전압들을 독립적으로 관리하고;
    상기 반도체 메모리 장치의 상태가 스텐바이 모드로 변경될 때, 상기 복수의 래치 그룹들 중 적어도 하나의 래치 그룹에 제공되는 전압을 차단 또는 감소시키는 것을 포함하는 동작 방법.
  12. 제 11 항에 있어서,
    상기 스텐바이 모드 시에 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압은 노멀 모드 시와 동일하게 유지되는 동작 방법.
  13. 제 11 항에 있어서,
    상기 반도체 메모리 장치의 상태가 스텐바이 모드로 변경될 때, 상기 복수의 래치 그룹들 중 나머지 래치 그룹에 제공되는 전압을 감소시키는 것을 더 포함하는 동작 방법.
  14. 제 13 항에 있어서,
    상기 감소된 전압은 상기 나머지 래치 그룹에 저장된 데이터를 보존하기 위한 최소 전압보다 크거나 같고, 상기 스텐바이 모드 전에 상기 나머지 래치 그룹에 제공되는 전압보다 작은 동작 방법.
  15. 제 11 항에 있어서,
    외부로부터 수신되는 칩 활성화 신호를 감지하는 것을 더 포함하고,
    상기 반도체 메모리 장치의 상태는 상기 칩 활성화 신호에 따라 상기 스텐바이 모드로 변경되는 동작 방법.
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