KR20130123516A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 대한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 제 1 비트 라인들에 연결되는 제 1 셀 스트링들 및 제 2 비트 라인들에 연결되는 제 2 셀 스트링들을 포함한다. 이때, 제 1 셀 스트링들의 메모리 셀들은 데이터를 저장하고, 제 2 셀 스트링들은 데이터 미저장 영역으로서 유지된다. 그리고, 제 2 셀 스트링들 각각의 적어도 하나의 메모리 셀은 프로그램 상태를 갖는다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 대한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
불휘발성 메모리는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 장점을 가지나, 동작 속도가 느리다는 단점을 가진다. 저장되는 데이터의 특성에 따라, 서로 다른 읽기 동작이 요구될 수 있다.
본 발명은 향상된 읽기 동작 속도를 가지는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제 1 비트 라인들에 연결되는 제 1 셀 스트링들; 및 상기 제 1 비트 라인들에 각각 대응하는 제 2 비트 라인들에 연결되는 제 2 셀 스트링들을 포함한다. 상기 제 1 셀 스트링들의 메모리 셀들은 데이터를 저장하고, 상기 제 2 셀 스트링들은 데이터 미저장 영역으로서 유지된다. 상기 제 2 셀 스트링들 각각의 적어도 하나의 메모리 셀은 프로그램 상태를 갖는다.
실시 예로서, 상기 반도체 메모리 장치는 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들에 대한 읽기 동작 시에, 상기 제 1 비트 라인들 및 상기 제 2 비트 라인들을 동일한 전압으로 프리차지(pre-charge)하는 읽기 및 쓰기 회로를 더 포함할 수 있다.
실시 예로서, 상기 읽기 및 쓰기 회로는 상기 제 1 비트 라인들의 전압 변화에 따라 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들의 데이터를 판별하도록 구성될 수 있다.
실시 예로서, 상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 상기 데이터가 저장되고, 상기 제 2 셀 스트링들 중 상기 프로그램 상태를 갖는 메모리 셀들은 상기 적어도 하나의 워드 라인에 연결되는 메모리 셀들일 수 있다. 읽기 동작 시에 상기 적어도 하나의 워드 라인에 워드 라인 선택 전압이 인가되면, 상기 데이터를 저장하는 메모리 셀들 각각은 저장된 데이터에 따라 턴 온 또는 턴 오프되고, 상기 프로그램 상태를 갖는 메모리 셀들은 턴 오프된다.
실시 예로서, 상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 상기 데이터가 저장되고, 상기 제 2 셀 스트링들 중 상기 프로그램 상태를 갖는 메모리 셀들 각각은 상기 적어도 하나의 워드 라인과 다른 워드 라인에 연결될 수 있다. 그리고, 상기 제 1 셀 스트링들 중 상기 다른 워드 라인에 연결된 메모리 셀들은 소거 상태를 갖을 수 있다. 읽기 동작 시에 상기 다른 워드 라인에 패스 전압이 인가되면, 상기 제 1 셀 스트링들 중 상기 다른 워드 라인에 연결된 메모리 셀들은 턴 온되고, 상기 제 2 셀 스트링들 중 상기 프로그램 상태를 갖는 메모리 셀들은 턴 오프된다.
실시 예로서, 상기 제 1 셀 스트링들 중 상기 데이터를 저장하는 메모리 셀들은 하나의 워드 라인에 연결되고, 상기 제 1 셀 스트링들 중 상기 하나의 워드 라인에 인접한 워드 라인에 연결된 메모리 셀들은 상기 데이터가 복사된 데이터를 저장할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 제 1 비트 라인들에 연결되는 제 1 셀 스트링들, 그리고 상기 제 1 비트 라인들에 각각 대응하는 제 2 비트 라인들에 연결되는 제 2 셀 스트링들을 포함하는 반도체 메모리 장치; 및 상기 제 1 셀 스트링들의 메모리 셀들에 데이터를 저장하고, 상기 제 2 셀 스트링들을 데이터 미저장 영역으로서 유지하도록 구성되는 컨트롤러를 포함한다. 상기 컨트롤러는 상기 제 2 셀 스트링들 각각의 적어도 하나의 메모리 셀에 프로그램을 수행하도록 상기 반도체 메모리 장치를 제어하도록 구성된다.
실시 예로서, 상기 반도체 메모리 장치는 읽기 동작 시에 상기 제 1 비트 라인들 및 상기 제 2 비트 라인들을 동일한 전압으로 프리차지하도록 구성되는 읽기 및 쓰기 회로를 더 포함할 수 있다.
실시 예로서, 상기 컨트롤러는 상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 데이터를 저장하도록 구성되고, 상기 제 1 셀 스트링들 중 나머지 워드 라인에 연결된 메모리 셀들은 빈 공간으로 유지될 수 있다.
실시 예로서, 상기 컨트롤러는 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하도록 상기 반도체 메모리 장치를 제어도록 구성될 수 있다.
실시 예로서, 상기 컨트롤러는 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인과 다른 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하도록 상기 반도체 메모리 장치를 제어하도록 구성될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 제 1 비트 라인들에 연결되는 제 1 셀 스트링들에 데이터를 저장하고; 제 2 비트 라인들에 연결되는 제 2 셀 스트링들 각각의 적어도 하나의 메모리 셀에 프로그램을 수행하는 것을 포함한다. 상기 제 2 셀 스트링들은 데이터 미저장 영역으로서 유지될 수 있다.
실시 예로서, 상기 데이터를 저장하는 것과 상기 프로그램을 수행하는 것은 상기 반도체 메모리 장치의 제조 후 테스트 단계에서 수행될 수 있다.
실시 예로서, 상기 동작 방법은 상기 제 1 셀 스트링들 중 선택된 워드 라인에 연결된 메모리 셀들에 대한 읽기 동작 시에, 상기 제 1 비트 라인들 및 상기 제 2 비트 라인들을 동일한 전압으로 프리차지하는 것을 더 포함할 수 있다.
실시 예로서, 상기 데이터를 저장하는 것은 상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 데이터를 저장하는 것을 포함하되, 상기 제 1 셀 스트링들 중 나머지 워드 라인에 연결된 메모리 셀들은 빈 공간으로 유지될 수 있다.
실시 예로서, 상기 프로그램을 수행하는 것은 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하는 것을 포함할 수 있다.
실시 예로서, 상기 프로그램을 수행하는 것은 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인과 다른 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하는 것을 포함할 수 있다.
본 발명의 실시 예에 따르면, 향상된 읽기 동작 속도를 가지는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나의 메모리 블록를 보여주는 회로도이다.
도 3은 메타 메모리 블록에 포함된 페이지들에 데이터를 저장하는 실시 예를 개념적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 이븐 셀 스트링과 오드 셀 스트링에 포함된 메모리 셀들의 상태를 보여주는 도면이다.
도 5는 읽기 동작 시에 이븐 셀 스트링 및 오드 셀 스트링에 인가되는 전압을 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 7은 도 6의 S130단계를 좀 더 구체적으로 보여주는 순서도이다.
도 8은 도 1의 메타 메모리 블록에 대한 읽기 동작 시의 전압들을 보여주는 타이밍도이다.
도 9는 도 1의 노멀 메모리 블록에 대한 읽기 동작 시의는 전압들을 보여주는 타이밍도이다.
도 10은 메타 메모리 블록에 포함되는 페이지들에 데이터를 저장하는 다른 실시 예를 개념적으로 보여주는 도면이다.
도 11은 도 10의 실시 예에 따라 데이터가 저장될 때 이븐 셀 스트링과 오드 셀 스트링에 포함되는 메모리 셀들의 상태를 보여주는 도면이다.
도 12는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 13은 도 12의 컨트롤러가 반도체 메모리 장치에 저장된 데이터를 읽는 방법을 보여주는 순서도이다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 제 1 비트 라인들, 그리고 제 1 비트 라인들에 각각 대응하는 제 2 비트 라인들을 통해 읽기 및 쓰기 회로(130)에 연결된다. 예시적인 실시 예로서, 제 1 비트 라인들은 이븐(even) 비트 라인들(EBL1~EBLm)이고, 제 2 비트 라인들은 오드(odd) 비트 라인들(OBL1~OBLm)일 수 있다. 다른 실시 예로서, 제 1 비트 라인들은 오드 비트 라인들(OBL1~OBLm)이고, 제 2 비트 라인들은 이븐 비트 라인들(EBL1~EBLm)일 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록(BLK1)은 메타 메모리 블록이고, 나머지 메모리 블록들(BLK2~BLKz)은 노멀 메모리 블록들이다. 노멀 메모리 블록은 사용자 데이터(user data)를 저장하고, 노멀 읽기 동작을 이용하여 데이터가 독출읽혀지는 데이터 블록을 의미한다. 메타 메모리 블록(BLK1)은 특별한 데이터(special data)를 저장하고, 빠른 읽기 동작을 이용하여 데이터가 읽혀지는 데이터 블록을 의미한다.
예시적인 실시 예로서, 메타 메모리 블록(BLK1)에는 반도체 메모리 장치(100)의 제반 동작을 관리하기 위한 데이터가 저장될 것이다. 예를 들면, 메타 메모리 블록(BLK1)에는 반도체 메모리 장치(100)의 초기화 정보, 동작 바이어스 정보, 동작 타이밍 정보, 배드 블록 정보, 리페어 정보 및 e-퓨즈(electrical fuse) 정보 등 다양한 관리 데이터가 저장될 수 있다. 이러한 데이터는 반도체 메모리 장치(100)의 제조 후 테스트 단계에서 저장될 수 있다. 예시적인 실시 예로서, 메타 메모리 블록(BLK1)은 외부에서 액세스할 수 없는 감춰진 메모리 블록일 수 있다.
행 방향으로 배열되는 메모리 셀들은 행 라인들(RL) 중 워드 라인들에 연결된다. 열 방향으로 배열되는 메모리 셀들은 이븐 비트 라인들(EBL1~EBLm) 및 오드 비트 라인들(OBL1~OBLm)에 연결된다. 예를 들면, 하나의 열로 배치되는 메모리 셀들은 하나의 셀 스트링을 형성하고, 각 셀 스트링은 각 비트 라인에 연결될 것이다.
반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 하나의 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 행 라인들(RL)의 전압들을 제어하여 하나의 워드 라인을 선택할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송할 것이다.
예시적인 실시 예로서, 어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더, 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 이븐 비트 라인들(EBL1~EBLm) 및 오드 비트 라인들(OBL1~OBLm)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(130)는 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 선택된 워드 라인에 연결된 메모리 셀들에 프로그램한다. 읽기 동작 시에, 읽기 및 쓰기 회로(130)는 이븐 비트 라인들(EBL1~EBLm) 및 오드 비트 라인들(OBL1~OBLm)을 프리 차지하고, 선택된 비트 라인들(EBL1~EBLm 또는 OBL1~OBLm) 각각의 전압 변화을 감지함으로써 선택된 메모리 셀들의 데이터를 읽고, 읽어진 데이터 중 디코딩된 열 어드레스(Yi)에 대응하는 데이터(DATA)를 출력한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 및 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 전기적으로 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 신호(CTRL)에 응답하여, 제어 로직(140)은 어드레스 디코더(120), 그리고 읽기 및 쓰기 회로(130)를 제어하도록 구성될 것이다.
반도체 메모리 장치(100)는 입출력 회로(미도시)를 더 포함할 수 있다. 입출력 회로는 제어 로직(140)의 제어에 응답하여 동작할 것이다. 입출력 회로는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(140) 및 어드레스 디코더(120)에 전달할 것이다. 또한, 입출력 회로는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(130)에 전달하고, 읽기 및 쓰기 회로(130)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다. 또한, 반도체 메모리 장치(100)는 고전압 발생기(미도시)를 더 포함할 수 있다. 고전압 발생기는 제어 로직(140)의 제어에 응답하여 동작할 것이다. 고전압 발생기는 복수의 펌핑 커패시터들을 포함하고, 반도체 메모리 장치(100)에 공급되는 전원 전압을 이용하여 고 전압을 발생하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리(Flash Memory) 일 것이다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLK1)를 보여주는 회로도이다. 이하, 도 2를 참조하여 제 1 메모리 블록(BLK1)이 설명되나, 다른 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성될 것이다.
도 1 및 도 2를 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 m 이븐 비트 라인들(EBL1~EBLm), 그리고 제 1 내지 제 m 오드 비트 라인들(OBL1~OBLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 블록(BLK1)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)을 통해 어드레스 디코더(120)에 연결된다. 도 1의 행 라인들(RL)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)을 포함한다.
메모리 블록(BLK1)은 복수의 셀 스트링들(ECS1~ECSm, OCS1~OCSm)을 포함한다. 이븐 셀 스트링들(ECS1~ECSm)은 각각 제 1 내지 제 m 이븐 비트 라인들(EBL1~EBLm)에 연결된다. 오드 셀 스트링들(OCS1~OCSm)은 각각 제 1 내지 제 m 오드 비트 라인들(OBL1~OBLm)에 연결된다. 각 셀 스트링은 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터(SST), 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결되는 제 1 내지 제 n 메모리 셀들(M1~Mn), 그리고 드레인 선택 라인(DST)에 연결되는 드레인 선택 트랜지스터(DST)를 포함한다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 연결된다.
이븐 셀 스트링들(ECS1~ECSm) 중 하나의 워드 라인에 연결된 메모리 셀들은 적어도 하나의 페이지를 구성한다. 예를 들면, 메모리 셀들이 싱글 레벨 셀(Single level cell)들인 경우, 이븐 셀 스트링들(ECS1~ECSm) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 메모리 셀들이 멀티 레벨 셀(Multi level cell)들인 경우, 이븐 셀 스트링들(ECS1~ECSm) 중 하나의 워드 라인에 연결된 메모리 셀들은 둘 이상의 페이지들을 구성한다.
마찬가지로, 오드 셀 스트링들(OCS1~OCSm) 중 하나의 워드 라인에 연결된 메모리 셀들은 적어도 하나의 페이지를 구성한다.
이하, 이븐 셀 스트링들(ECS1~ECSm) 중 하나의 워드 라인에 연결된 메모리 셀들로 구성된 페이지는 이븐 페이지로 정의된다. 이하, 오드 셀 스트링들(OCS1~OCSm) 중 하나의 워드 라인에 연결된 메모리 셀들로 구성된 페이지는 오드 페이지로 정의된다.
이하, 설명의 편의를 위해 메모리 셀 어레이(110)의 메모리 셀들을 싱글 레벨 셀들로 가정한다. 그러나, 본 발명의 기술적 사상은 멀티 레벨 셀에도 적용될 수 있음이 이해될 것이다.
도 3은 메타 메모리 블록(BLK1)에 포함된 페이지들(EP1~EPn, OP1~OPn)에 데이터를 저장하는 실시 예를 개념적으로 보여주는 도면이다.
도 3을 참조하면, 메타 메모리 블록(BLK1)은 제 1 내지 제 n 이븐 페이지들(EP1~EPn) 및 제 1 내지 제 n 오드 페이지들(OP1~OPn)을 포함한다.
본 발명의 실시 예에 따르면, 메타 메모리 블록(BLK1) 중 이븐 페이지들(EP1~EPn) 또는 오드 페이지들(OP1~OPn)만 데이터 저장 영역으로서 사용될 수 있다. 예를 들면, 도 3에 도시된 바와 같이 이븐 페이지들(EP1~EPn)은 데이터 저장 영역으로서 관리되고, 오드 페이지들(OP1~OPn)은 데이터 미저장 영역으로서 유지될 것이다. 이븐 셀 스트링들(ECS1~ECSm, 도 2 참조) 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 데이터가 저장되고, 오드 셀 스트링들(OCS1~OCSm, 도 2 참조)은 데이터 미저장 영역으로서 유지될 것이다.
예시적인 실시 예로서, 메타 메모리 블록(BLK1)의 하나의 페이지에만 데이터가 저장될 수 있다. 이하, 도 3에 도시된 바와 같이 이븐 페이지들(EP1~EPn) 중 제 3 페이지(EP3)에만 데이터가 저장된다고 가정한다.
도 4는 본 발명의 실시 예에 따른 이븐 셀 스트링(ECS1)과 오드 셀 스트링(OCS1)에 포함된 메모리 셀들의 상태를 보여주는 도면이다.
도 2 내지 도 4를 참조하면, 제 3 이븐 페이지(EP3)에 데이터가 저장된 것은 이븐 셀 스트링(ECS1)의 메모리 셀들(M1~Mn) 중 제 3 메모리 셀(M3)에 데이터가 저장된 것을 의미한다. 제 3 메모리 셀(M3)에 저장된 데이터에 따라 제 3 메모리 셀(M3)이 가지는 문턱 전압이 결정될 것이다.
제 3 이븐 페이지(EP3)를 제외한 나머지 이븐 페이지들(EP1, EP2, EP4~EPn)에는 데이터가 저장되지 않는다. 따라서, 제 1 및 제 2 메모리 셀들(M1, M2), 그리고 제 4 내지 제 n 메모리 셀들(M4~Mn)은 빈 공간(empty space, 즉 데이터가 저장되지 않은 공간)으로서 남아있다. 예시적인 실시 예로서, 제 1 및 제 2 메모리 셀들(M1, M2), 그리고 제 4 내지 제 n 메모리 셀들(M4~Mn)은 소거 상태의 문턱 전압을 가질 것이다.
본 발명의 실시 예에 따르면, 오드 셀 스트링(OCS1)은 데이터 미저장 영역으로서 유지되되, 적어도 하나의 프로그램된 메모리 셀을 포함한다. 도 4에서, 프로그램된 메모리 셀은 이븐 셀 스트링(ECS1)의 제 3 메모리 셀(M3)과 동일한 워드 라인에 연결되는 것이 도시된다. 그러나, 이는 예시적인 것으로서 프로그램된 메모리 셀은 이븐 셀 스트링(ECS1)의 제 3 메모리 셀(M3)과 상이한 워드 라인에 연결될 수 있다.
도 5는 읽기 동작 시에 이븐 셀 스트링(ECS1) 및 오드 셀 스트링(OCS1)에 인가되는 전압을 보여주는 도면이다.
도 5를 참조한 설명에서, 제 3 이븐 페이지(EP3, 도 3 참조)가 선택된다고 가정한다. 그리고, 이븐 비트 라인들(EBL1~EBLm, 도 2 참조)은 선택된 비트 라인들이라고 가정한다. 즉, 읽기 동작 시에 이븐 비트 라인들(EBL1~EBLm)을 통해 제 3 이븐 페이지(EP3)에 저장된 데이터가 읽어질 것이다.
도 5를 참조하면, 공통 소스 라인(CSL)에 기준 전압(Vss, 예를 들면 접지 전압)이 인가되고, 소스 선택 라인(SSL)에 전원 전압(Vcc)이 인가된다. 비선택된 워드 라인들(WL1, WL2, WL4~WLn)에 패스 전압(Vpass)이 인가되고, 선택된 워드 라인(WL3)에 워드 라인 선택 전압(Vwsel)이 인가된다. 그리고, 드레인 선택 라인(DSL)에 전원 전압(Vcc)이 인가된다.
예시적인 실시 예로서, 읽기 동작 시에 비선택된 워드 라인들(WL1, WL2, WL4~WLn)에 인가되는 패스 전압(Vpass)은 저전압일 수 있다. 예를 들면, 패스 전압(Vpass)은 전원 전압, 또는 기준 전압 및 전원 전압 사이의 전압일 수 있다.
이븐 셀 스트링(ECS1) 중 비선택된 워드 라인들(WL1, WL2, WL4~WLn)에 연결된 메모리 셀들은 소거 상태를 갖는다. 이븐 셀 스트링(ECS1) 중 비선택된 워드 라인들(WL1, WL2, WL4~WLn)에 연결된 메모리 셀들은 저전압의 패스 전압(Vpass)에 의해서도 턴 온될 것이다. 고전압(예를 들면, 5V)이 아닌 저전압의 패스 전압(Vpass)이 사용됨에 따라, 패스 전압(Vpass)이 목표 전압에 도달하는 데에 소요되는 로딩(loading) 시간은 감소할 것이다.
선택된 워드 라인(WL3)에는 워드 라인 선택 전압(Vwsel, 예를 들면, 기준 전압)이 인가된다. 제 3 메모리 셀(M3)의 문턱 전압에 따라, 제 3 메모리 셀(M3)은 턴 온 또는 턴 오프될 것이다.
제 3 메모리 셀(M3)이 턴 온될 때, 이븐 비트 라인(EBL1)에 프리 차지된 전하들은 이븐 셀 스트링(EBL1)을 통하여 공통 소스 라인(CSL)으로 흐를 것이다. 제 3 메모리 셀(M3)이 턴 오프될 때, 이븐 비트 라인(EBL1)에 프리 차지된 전하들은 이븐 셀 스트링(EBL1)을 통하여 흐르지 않을 것이다. 읽기 및 쓰기 회로(130, 도 1 참조)는 이븐 비트 라인(EBL1)의 전압을 센싱함으로써, 제 3 메모리 셀(M3)의 데이터를 판별할 것이다.
본 발명의 실시 예에 따르면, 읽기 동작 시에 선택된 비트 라인(EBL1)과 비선택된 비트 라인(OBL1)은 모두 비트 라인 선택 전압(Vbsel)으로 프리차지(pre-charge)된다.
이븐 비트 라인(EBL1)이 비트 라인 선택 전압(Vbsel)으로 프리차지될 때 오드 비트 라인(OBL1)이 비트 라인 선택 전압(Vbsel)이 아닌 기준 전압으로 설정된다고 가정한다. 이때, 이븐 비트 라인(EBL1)과 오드 비트 라인(OBL1) 사이의 전압 차이로 인하여, 이븐 비트 라인(EBL1)의 프리차지 속도는 감소할 것이다.
본 발명의 실시 예에 따르면, 이븐 비트 라인들(EBL1~EBLm, 도 2 참조)과 오드 비트 라인들(OBL1~OBLm, 도 2 참조)이 동일한 전압(Vbsel)으로 프리 차지됨으로써, 비트 라인들의 프리차지 속도는 증가할 것이다.
한편, 오드 셀 스트링(OCS1)의 메모리 셀들이 모두 소거 상태를 갖는다고 가정한다. 오드 셀 스트링(OCS1) 중 비선택된 워드 라인들(WL1, WL2, WL4~WLn)에 연결된 메모리 셀들의 문턱 전압들은 패스 전압(Vpass)보다 낮을 것이다. 또한, 오드 셀 스트링(OCS1) 중 선택된 워드 라인(WL3)에 연결된 메모리 셀의 문턱 전압은 워드 라인 선택 전압(Vwsel)보다 낮을 것이다. 오드 셀 스트링(OCS1)의 메모리 셀들은 모두 턴 온될 것이다. 오드 비트 라인(OBL1)이 비트 라인 선택 전압(Vbsel)으로 프리 차지되는 경우, 오드 비트 라인(OBL1)에 프리 차지된 전하들은 오드 셀 스트링(OCS1)을 통해 공통 소스 라인(CSL)으로 유출될 것이다. 이때, 읽기 동작 시에 소모되는 전류의 량은 증가할 것이다.
본 발명의 실시 예에 따르면, 오드 셀 스트링(OCS1)은 적어도 하나의 프로그램된 메모리 셀을 포함한다. 예를 들면, 오드 셀 스트링(OCS1) 중 제 3 워드 라인(WL3)에 연결된 메모리 셀은 프로그램 상태의 메모리 셀일 수 있다. 제 3 워드 라인(WL3)에 워드 라인 선택 전압(Vwsel)이 인가되면, 프로그램 상태의 메모리 셀은 턴 오프될 것이다. 오드 비트 라인(OBL1)에 프리차지된 전하들은 오드 셀 스트링(OCS1)을 통해 유출되지 않을 것이다. 따라서, 읽기 동작 시에 소모되는 전류의 량은 감소되고, 비트 라인들의 프리차지 속도는 증가할 것이다.
다른 예로서, 오드 셀 스트링(OCS1) 중 제 3 워드 라인(WL3)이 아닌 다른 워드 라인(예를 들면, WL2)에 연결된 메모리 셀이 프로그램 상태의 메모리 셀일 수 있다. 다른 워드 라인에 패스 전압(Vpass)이 인가되면, 패스 전압(Vpass)은 위에서 설명된 바와 같이 저전압이므로, 프로그램 상태의 메모리 셀은 턴 오프될 것이다. 따라서, 오드 비트 라인(OBL1)에 프리차지된 전하들은 오드 셀 스트링(OCS1)을 통해 유출되지 않을 것이다.
본 발명의 실시 예에 따르면, 읽기 동작 시에 이븐 비트 라인들 및 오드 비트 라인들은 동일한 전압으로 프리차지된다. 비트 라인들의 프리차지 속도는 향상될 것이다. 따라서, 향상된 읽기 동작 속도를 가지는 반도체 메모리 장치(100)가 제공된다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 1, 도 2, 도 5 및 도 6을 참조하면, S110단계에서, 메타 메모리 블록(BLK1) 중 이븐 셀 스트링들(ECS1~ECSm)의 메모리 셀들에 데이터가 저장된다. 예를 들면, 이븐 셀 스트링들(ECS1~ECSm) 중 하나의 페이지에만 데이터가 저장될 수 있다.
S120단계에서, 메타 메모리 블록(BLK1) 중 오드 셀 스트링들(OCS1~OCSm) 각각의 적어도 하나의 메모리 셀에 프로그램이 수행된다. 각 오드 셀 스트링의 적어도 하나의 메모리 셀에 프로그램이 수행됨으로써, 읽기 동작 시에 각 오드 비트 라인이 비트 라인 선택 전압(Vbsel)으로 프리 차지되더라도, 프리 차지된 전하들은 방출되지 않을 것이다.
S110단계와 S120단계는 제조 후 테스트 단계에서 수행될 수 있다. 예시적인 실시 예로서, 메타 메모리 블록(BLK1)은 한번 프로그램되고 프로그램된 데이터가 변경되지 않는 메모리 블록(One Time Programed Block, OTP Block)일 수 있다.
본 발명의 기술적 사상은 S110단계와 S120단계가 순차적으로 수행되는 것에 한정되지 않는다. S110단계와 S120단계의 수행 순서는 변경될 수 있음이 이해될 것이다.
S130단계에서, 읽기 동작이 수행된다. S130의 읽기 동작은, 예를 들면 전원 온(power on) 시 반도체 메모리 장치(100)의 초기화를 위한 읽기 동작일 것이다.
도 7은 도 6의 S130단계를 좀 더 구체적으로 보여주는 순서도이다.
도 1, 도 2, 도 5 및 도 7을 참조하면, S210단계에서, 발생된 읽기 요청이 메타 메모리 블록(BLK1)에 대한 읽기 요청인지 여부가 판별된다. 메타 메모리 블록(BLK1)에 대한 읽기 요청인 경우에, S220단계가 수행된다. 메타 메모리 블록(BLK1)에 대한 읽기 요청이 아닌 경우에, S240단계가 수행된다.
S220단계에서, 선택된 비트 라인들(예를 들면, EBL1~EBLm) 및 비선택된 비트 라인들(예를 들면, OBL1~OBLm)이 비트 라인 선택 전압으로 프리차지된다. S220단계의 프리 차지 속도는 S240단계의 프리 차지 속도보다 빠를 것이다. 따라서, 메타 메모리 블록(BLK1)에 대한 읽기 속도는 노멀 메모리 블록에 대한 읽기 속도보다 빠를 것이다.
선택된 워드 라인(예를 들면, WL3)에 워드 라인 선택 전압(Vwsel)이 인가되고, 비선택된 워드 라인들(예를 들면, WL1, WL2, WL4~WLn)에 패스 전압(Vpass)이 인가될 것이다.
S230단계에서, 선택된 비트 라인들을 통하여 센싱 동작이 수행될 것이다. 읽기 및 쓰기 회로(130)는 선택된 비트 라인들의 전압을 센싱하여 선택된 메모리 셀들의 데이터를 판별할 것이다.
S240단계에서, 노멀 메모리 블록에 대한 읽기 동작 시에, 선택된 비트 라인들은 비트 라인 선택 전압(Vbsel)으로 프리차지되고, 비선택된 비트 라인들은 기준 전압으로 프리차지된다. S250단계에서, 선택된 비트 라인들을 통하여 센싱 동작이 수행될 것이다.
도 8은 도 1의 메타 메모리 블록(BLK1)에 대한 읽기 동작 시의 전압들을 보여주는 타이밍도이다. 도 9는 도 1의 노멀 메모리 블록에 대한 읽기 동작 시의는 전압들을 보여주는 타이밍도이다.
먼저 도 8을 참조하면, 제 1 구간(t1)에서, 비선택된 워드 라인에 저전압의 패스 전압(Vpass)이 인가되고, 선택된 워드 라인에 워드 라인 선택 전압(Vwsel)이 인가되고, 선택된 비트 라인 및 비선택된 비트 라인에 비트 라인 선택 전압(Vbsel)이 인가되기 시작한다.
도 9를 참조하면, 제 a 구간(a)에서, 고전압의 패스 전압(Vpass')을 제공하기 전에, 반도체 메모리 장치(100, 도 1 참조) 내의 고전압 발생기가 셋업된다. 즉, 메타 메모리 블록(BLK1)에 대한 읽기 동작은 고전압의 패스 전압(Vpass')이 사용되지 않으므로, 고전압 발생기의 셋업 시간은 요구되지 않는다.
제 b 구간(b)에서, 비선택된 워드 라인에 고전압의 패스 전압(Vpass')이 인가되고, 선택된 워드 라인에 워드 라인 선택 전압(Vwsel)이 인가되고, 선택된 비트 라인에 비트 라인 선택 전압(Vbsel)이 인가되고, 비선택된 비트 라인에 기준 전압(예를 들면, 0V)이 인가되기 시작한다.
메타 메모리 블록(BLK1)에 대한 읽기 동작 시에, 비선택된 워드 라인에 인가되는 패스 전압(Vpass)은 저전압이다. 반면, 노멀 메모리 블록에 대한 읽기 동작 시에, 비선택된 워드 라인에 인가되는 패스 전압(Vpass')은 고전압이다. 고전압의 패스 전압(Vpass')이 목표 전압에 도달할 때까지의 로딩 시간보다 저전압의 패스 전압(Vpass)이 목표 전압에 도달할 때까지의 로딩 시간은 짧을 것이다.
메타 메모리 블록(BLK1)에 대한 읽기 동작 시에, 선택된 비트 라인 뿐만 아니라 비선택된 비트 라인에 비트 라인 선택 전압(Vbsel)이 인가된다. 반면, 노멀 메모리 블록에 대한 읽기 동작 시에, 선택된 비트 라인과 비선택된 비트 라인에 서로 다른 전압들이 인가된다. 메타 메모리 블록(BLK1)에 대한 읽기 동작 시에 제공되는 비트 라인 선택 전압(Vbsel)은 노멀 메모리 블록에 대한 읽기 동작 시에 제공되는 비트 라인 선택 전압(Vbsel)보다 높은 라이징 슬롭(rising slop)과 짧은 로딩 시간을 가질 것이다.
도 8 및 도 9의 제 2 구간(t2) 및 제 c 구간 각각에서, 선택된 메모리 셀에 저장된 데이터에 따라 선택된 비트 라인의 전압(Vbsel)이 변경된다. 선택된 메모리 셀이 소거 상태일 때, 선택된 비트 라인의 전압(Vbsel)은 감소할 것이다. 선택된 메모리 셀이 프로그램 상태일 때, 선택된 비트 라인의 전압(Vbsel)은 유지될 것이다.
도 8 및 도 9의 제 3 구간(t3) 및 제 d 구간(d) 각각에서, 선택된 비트 라인의 전압이 센싱되어 선택된 메모리 셀의 데이터가 판별된다. 도 8 및 도 9의 제 4 구간(t4) 및 제 e 구간(e) 각각에서, 읽기 동작을 종료하기 위해 비트 라인들 및 워드 라인들의 전압이 초기화된다.
또한, 노멀 메모리 블록에 대한 읽기 동작은 도 9의 제 f 구간(f)과 같이 고전압 발생기를 초기화하기 위한 추가적인 시간이 요구될 수 있다.
본 발명의 실시 예에 따르면, 메타 메모리 블록에 대한 빠른 읽기 동작 속도가 보장될 것이다.
도 10은 메타 메모리 블록(BLK1)에 포함되는 페이지들(EP1~EPn, OP1~OPn)에 데이터를 저장하는 다른 실시 예를 개념적으로 보여주는 도면이다. 도 11은 도 10의 실시 예에 따라 데이터가 저장될 때 이븐 셀 스트링(ECS1)과 오드 셀 스트링(OCS1)에 포함되는 메모리 셀들의 상태를 보여주는 도면이다.
도 10을 참조하면, 제 3 이븐 페이지(EP3)에 인접한 이븐 페이지들(EP2, EP4)에 제 3 이븐 페이지(EP3)에 저장된 데이터와 동일한 데이터(즉, 복사된 데이터)가 저장된다.
이어서 도 11을 참조하면, 이븐 셀 스트링(ECS1)의 메모리 셀들 중 제 2 내지 제 4 메모리 셀들(M2~M4)에 동일한 데이터가 저장된다. 제 1 메모리 셀(M1), 제 5 내지 제 n 메모리 셀들(M5~Mn)은 빈 공간으로서 남아있다. 예를 들면, 제 1 메모리 셀(M1), 제 5 내지 제 n 메모리 셀들(M5~Mn)은 소거 상태를 갖는다. 오드 셀 스트링(OCS1)은 적어도 하나의 프로그램된 메모리 셀(예를 들면, WL3에 연결된 메모리 셀)을 갖는다.
제 2 및 제 4 메모리 셀들(M2, M4)이 제 3 메모리 셀(M3)과 동일한 데이터를 저장하지 않고, 소거 상태를 갖는다고 가정한다. 제 3 메모리 셀(M3)이 프로그램 상태를 갖는 경우, 제 3 메모리 셀(M3)의 문턱 전압과 제 2 및 제 4 메모리 셀들(M2, M4)의 문턱 전압들이 서로 다른 것에 기인하여 제 3 메모리 셀(M3)의 문턱 전압이 점차적으로 감소할 수 있다. 제 3 메모리 셀(M3)에 저장된 데이터는 소실될 수 있다.
본 발명의 실시 예에 따르면, 이븐 셀 스트링(ECS1) 중 제 3 메모리 셀(M3)에 인접하는 메모리 셀들(M2, M4)에 제 3 메모리 셀(M3)과 동일한 데이터가 저장된다. 즉, 제 3 이븐 페이지(EP3, 도 10 참조)에 인접한 이븐 페이지들(EP2, EP4, 도 10 참조)에 제 3 이븐 페이지(EP3)에 저장된 데이터와 동일한 데이터가 저장될 수 있다. 따라서, 제 3 이븐 페이지(EP3)의 데이터 리텐션(retention) 특성은 향상될 것이다.
예시적인 실시 예로서, 도 11에 도시된 바와 같이, 읽기 동작 시에 선택된 워드 라인(WL3)에 워드 라인 선택 전압(Vwsel)이 인가되고, 비선택된 워드 라인들(WL1, WL2, WL4~WLn)에 패스 전압(Vpass)이 인가될 수 있다.
다른 실시 예로서, 도 11에 도시된 바와 다르게, 읽기 동작 시에 제 2 내지 제 4 워드 라인(WL2~WL4)에 워드 라인 선택 전압(Vwsel)이 인가되고, 다른 워드 라인들(WL1, WL5~WLn)에 패스 전압(Vpass)이 인가될 수 있다.
도 12는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 읽기 및 쓰기 회로(1130) 및 제어 로직(1140)을 포함한다. 메모리 셀 어레이(1110), 어드레스 디코더(1120), 읽기 및 쓰기 회로(1130) 및 제어 로직(1140)은 각각 도 1의 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)과 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하고, 반도체 메모리 장치(1100)와 데이터(DATA)를 교환하도록 구성된다. 제어 신호(CTRL), 어드레스(ADDR) 및 데이터(DATA)는 하나의 공통 채널(CH)을 통해 전송된다.
호스트(Host)로부터의 요청에 따라, 또는 컨트롤러(1200)에서 내부적으로 발생되는 요청에 따라, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 프로그램 및 소거 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
본 발명의 실시 예에 따르면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 제 1 메모리 블록(BLK1)을 메타 메모리 블록으로서 사용할 수 있다. 컨트롤러(1200)는 빠른 읽기 속도가 요구되는 데이터를 메타 메모리 블록(BLK1)에 저장할 것이다. 이러한 경우에, 메타 메모리 블록(BLK1)은 외부에서 액세스할 수 없는 감춰진 메모리 블록이 아닌 컨트롤러(1200)에 의해 액세스될 수 있는 메모리 블록이다.
컨트롤러(1200)는 도 6을 참조하여 설명된 바와 마찬가지로 메타 메모리 블록(BLK1)을 관리할 것이다. 컨트롤러(1200)는 메타 메모리 블록(BLK1)의 이븐 셀 스트링들 중 하나의 페이지에만 데이터를 저장하고, 나머지 페이지들을 빈 공간으로 남겨둘 수 있다. 컨트롤러(1200)는 메타 메모리 블록(BLK2)의 오드 셀 스트링들을 데이터 미저장 영역으로서 유지시킬 수 있다. 그리고, 컨트롤러(1200)는 메타 메모리 블록(BLK1)의 오드 셀 스트링들 각각의 적어도 하나의 메모리 셀에 프로그램을 수행하도록 반도체 메모리 장치(1100)를 제어할 것이다. 이는, 컨트롤러(1200)가 프로그램을 나타내는 제어 신호(CTRL), 프로그램될 메모리 셀들을 가리키는 어드레스(ADDR) 및 해당 데이터(DATA)를 반도체 메모리 장치(1100)에 전송함으로써 수행될 것이다.
도 13은 도 12의 컨트롤러(1200)가 반도체 메모리 장치(1100)에 저장된 데이터를 읽는 방법을 보여주는 순서도이다.
도 12 및 도 13을 참조하면, S310단계에서, 컨트롤러(1200)는 읽기 요청이 발생되면, 읽기 요청이 메타 메모리 블록(BLK1)에 대한 읽기 요청인지 여부를 판별한다. 메타 메모리 블록(BLK1)에 대한 읽기 요청인 경우에, S320단계가 수행된다. 메타 메모리 블록(BLK1)에 대한 읽기 요청이 아닌 경우에, S340단계가 수행된다.
S320단계에서, 컨트롤러(1200)는 빠른 읽기 동작을 수행하도록 반도체 메모리 장치(1100)를 제어한다. 컨트롤러(1200)는 메타 메모리 블록(BLK1)의 선택된 페이지를 가리키는 어드레스(ADDR)와 함께, 빠른 읽기 동작을 위한 제어 신호(CTRL)를 반도체 메모리 장치(1100)에 제공할 것이다. 반도체 메모리 장치(1100)는 컨트롤러(1100)의 제어에 응답하여 선택된 비트 라인들(예를 들면, 도 2의 EBL1~EBLm) 및 비선택된 비트 라인들(예를 들면, 도 2의 OBL1~OBLm)을 동일한 전압으로 프리차지할 것이다. 그리고, 반도체 메모리 장치(1100)는 선택된 비트 라인들을 통하여 선택된 페이지의 데이터를 읽을 것이다.
S330단계에서, 컨트롤러(1200)는 반도체 메모리 장치(1100)로부터 읽어진 데이터를 수신할 것이다.
S340단계에서, 컨트롤러(1200)는 노멀 읽기 동작을 수행하도록 반도체 메모리 장치(1100)를 제어한다. 컨트롤러(1200)는 노멀 메모리 블록(예를 들면, BLK2 내지 BLKz 중 하나)의 선택된 페이지를 가리키는 어드레스(ADDR)와 함께, 노멀 읽기 동작을 위한 제어 신호(CTRL)를 반도체 메모리 장치(1100)에 제공할 것이다. 반도체 메모리 장치(1100)는 컨트롤러(1100)의 제어에 응답하여 선택된 비트 라인들을 비트 라인 선택 전압(Vbsel)으로 프리차지하고, 비선택된 비트 라인들을 기준 전압으로 프리차지할 것이다. 그리고, 반도체 메모리 장치(1100)는 선택된 비트 라인들을 통하여 선택된 페이지의 데이터를 읽을 것이다.
S330단계에서, 컨트롤러(1200)는 반도체 메모리 장치(1100)로부터 읽어진 데이터를 수신할 것이다.
본 발명의 실시 예에 따르면, 메타 메모리 블록에 대한 읽기 동작 속도는 향상될 것이다.
예시적인 실시 예로서, 컨트롤러(1200)는 프로세싱 유닛(processing unit), 램(RAM, Random Access Memory), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함한다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
램(RAM)은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 반도체 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 다른 실시 예로서, 오류 정정 블록은 반도체 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 실시 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 연결된다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 반도체 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 14에서, 복수의 반도체 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 및 도 12를 참조하여 설명된 반도체 메모리 장치(1100) 중 어느 하나와 마찬가지로 구성되고, 동작할 것이다.
메모리 시스템(1000)의 전원 온 시에, 각 반도체 메모리 칩은 그것의 메타 메모리 블록에 저장된 데이터를 읽고, 읽어진 데이터에 기반하여 초기화를 수행할 수 있다. 본 발명의 실시 예에 따르면, 메타 메모리 블록에 대한 읽기 동작의 속도가 빠르므로 초기화 동작에 소요되는 시간이 단축될 수 있다. 또한, 읽기 동작 시에 소모되는 전류가 작으므로, 반도체 메모리 장치(2100)에 포함된 반도체 메모리 칩들은 동시에 초기화될 수 있다.
도 14에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100, CPU), 램(3200, Random Access Memory), 사용자 인터페이스(3300, User Interface), 전원(3400, Power Supply), 시스템 버스(3500), 그리고 메모리 시스템(2000)를 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100)에 의해 수행될 것이다. 컨트롤러(2200)에 포함된 램의 기능은 도 15의 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 12 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 메타 메모리 블록에 대한 읽기 동작 시에 이븐 비트 라인들 및 오드 비트 라인들은 동일한 전압으로 프리차지된다. 비트 라인들의 프리차지 속도는 증가할 것이다. 따라서, 향상된 읽기 동작 속도를 가지는 반도체 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 1100, 2100: 반도체 메모리 장치
110, 1110: 메모리 셀 어레이
120, 1120: 어드레스 디코더
130, 1130: 읽기 및 쓰기 회로
140, 1140: 제어 로직
1200, 2200: 컨트롤러
ECS: 이븐 셀 스트링
OCS: 오드 셀 스트링
EP1~EPn: 제 1 내지 제 n 이븐 페이지들
OP1~OPn: 제 1 내지 제 n 오드 페이지들

Claims (19)

  1. 제 1 비트 라인들에 연결되는 제 1 셀 스트링들; 및
    상기 제 1 비트 라인들에 각각 대응하는 제 2 비트 라인들에 연결되는 제 2 셀 스트링들을 포함하되,
    상기 제 1 셀 스트링들의 메모리 셀들에는 데이터가 저장되고, 상기 제 2 셀 스트링들은 데이터 미저장 영역으로서 유지되며,
    상기 제 2 셀 스트링들 각각의 적어도 하나의 메모리 셀은 프로그램 상태를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 워드 라인에 연결된 메모리 셀들에 대한 읽기 동작 시에, 상기 제 1 비트 라인들 및 상기 제 2 비트 라인들을 동일한 전압으로 프리차지(pre-charge)하는 읽기 및 쓰기 회로를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 제 1 비트 라인들의 전압 변화에 따라 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들의 데이터를 판별하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 상기 데이터가 저장되고,
    상기 제 2 셀 스트링들 중 상기 프로그램 상태를 갖는 메모리 셀들은 상기 적어도 하나의 워드 라인에 연결되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    읽기 동작 시에 상기 적어도 하나의 워드 라인에 워드 라인 선택 전압이 인가되면, 상기 데이터를 저장하는 메모리 셀들 각각은 저장된 데이터에 따라 턴 온 또는 턴 오프되고, 상기 프로그램 상태를 갖는 메모리 셀들은 턴 오프되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 상기 데이터가 저장되고,
    상기 제 2 셀 스트링들 중 상기 프로그램 상태를 갖는 메모리 셀들 각각은 상기 적어도 하나의 워드 라인과 다른 워드 라인에 연결되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 셀 스트링들 중 상기 다른 워드 라인에 연결된 메모리 셀들은 소거 상태를 갖고,
    읽기 동작 시에 상기 다른 워드 라인에 패스 전압이 인가되면, 상기 제 1 셀 스트링들 중 상기 다른 워드 라인에 연결된 메모리 셀들은 턴 온되고, 상기 제 2 셀 스트링들 중 상기 프로그램 상태를 갖는 메모리 셀들은 턴 오프되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 셀 스트링들 중 상기 데이터를 저장하는 메모리 셀들은 하나의 워드 라인에 연결되고,
    상기 제 1 셀 스트링들 중 상기 하나의 워드 라인에 인접한 워드 라인에 연결된 메모리 셀들은 상기 데이터가 복사된 데이터를 저장하는 반도체 메모리 장치.
  9. 제 1 비트 라인들에 연결되는 제 1 셀 스트링들, 그리고 상기 제 1 비트 라인들에 각각 대응하는 제 2 비트 라인들에 연결되는 제 2 셀 스트링들을 포함하는 반도체 메모리 장치; 및
    상기 제 1 셀 스트링들의 메모리 셀들에 데이터를 저장하되, 상기 제 2 셀 스트링들을 데이터 미저장 영역으로서 유지시키는 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 제 2 셀 스트링들 각각의 적어도 하나의 메모리 셀에 프로그램을 수행하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는 읽기 동작 시에 상기 제 1 비트 라인들 및 상기 제 2 비트 라인들을 동일한 전압으로 프리차지하도록 구성되는 읽기 및 쓰기 회로를 더 포함하는 메모리 시스템.
  11. 제 9 항에 있어서,
    상기 컨트롤러는 상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 데이터를 저장하도록 구성되고,
    상기 제 1 셀 스트링들 중 나머지 워드 라인에 연결된 메모리 셀들은 빈 공간으로 유지되는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 컨트롤러는 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하도록 상기 반도체 메모리 장치를 제어도록 구성되는 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 컨트롤러는 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인과 다른 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하도록 상기 반도체 메모리 장치를 제어하도록 구성되는 메모리 시스템.
  14. 제 1 비트 라인들, 그리고 상기 제 1 비트 라인들에 각각 대응하는 제 2 비트 라인들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 제 1 비트 라인들에 연결되는 제 1 셀 스트링들의 메모리 셀들에 데이터를 저장하고;
    상기 제 2 비트 라인들에 연결되는 제 2 셀 스트링들 각각의 적어도 하나의 메모리 셀에 프로그램을 수행하는 것을 포함하되,
    상기 제 2 셀 스트링들은 데이터 미저장 영역으로서 유지되는 동작 방법.
  15. 제 14 항에 있어서,
    상기 데이터를 저장하는 것과 상기 프로그램을 수행하는 것은 상기 반도체 메모리 장치의 제조 후 테스트 단계에서 수행되는 동작 방법.
  16. 제 14 항에 있어서,
    상기 제 1 셀 스트링들 중 선택된 워드 라인에 연결된 메모리 셀들에 대한 읽기 동작 시에, 상기 제 1 비트 라인들 및 상기 제 2 비트 라인들을 동일한 전압으로 프리차지하는 것을 더 포함하는 동작 방법.
  17. 제 14 항에 있어서,
    상기 데이터를 저장하는 것은 상기 제 1 셀 스트링들 중 적어도 하나의 워드 라인에 연결된 메모리 셀들에 데이터를 저장하는 것을 포함하되,
    상기 제 1 셀 스트링들 중 나머지 워드 라인에 연결된 메모리 셀들은 빈 공간으로 유지되는 동작 방법.
  18. 제 17 항에 있어서,
    상기 프로그램을 수행하는 것은 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하는 것을 포함하는 동작 방법.
  19. 제 17 항에 있어서,
    상기 프로그램을 수행하는 것은 상기 제 2 셀 스트링들 중 상기 적어도 하나의 워드 라인과 다른 워드 라인에 연결된 메모리 셀들에 프로그램을 수행하는 것을 포함하는 동작 방법.
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