CN106558341B - 半导体存储器件 - Google Patents

Abstract

一种半导体存储器件包括：存储单元，包括第一存储块和第二存储块；电源单元，适用于将多个操作电压施加至第一全局线或第二全局线中的一个；开关电路，适用于响应于第一控制信号来开关第一全局线和第一内部全局线，以及响应于第二控制信号来开关第二全局线和第二内部全局线；以及通过电路，适用于响应于块选择信号来将第一内部全局线电连接至第一存储块的字线和选择线，以及将第二内部全局线电连接至第二存储块的字线和选择线。

Description

半导体存储器件

相关申请的交叉引用

本申请要求2015年9月25日提交的申请号为10-2015-0136176的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。

技术领域

本发明的各种实施例涉及一种半导体存储器件。

背景技术

半导体存储器件可以分类为易失性存储器件和非易失性存储器件。

诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)的易失性存储器件在设备的电源关断时不保持储存在其中的数据。虽然非易失性存储器件以比易失性存储器件相对低的写入速度和读取速度操作，但是不管电源导通/关断情况如何它们都保持储存的数据。因此，非易失性存储器件用于储存甚至在缺少电源的情况下也需要被保持的数据。非易失性存储器件的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被广泛使用，以及可以分类为NOR型存储器或NAND型存储器。

一般地，快闪存储器具有RAM器件和ROM器件两者的优点。例如，快闪存储器可以类似于RAM随意地编程和擦除。此外，类似于ROM，快闪存储器甚至在它们被断电时仍可以保持储存的数据。快闪存储器已经被广泛地用作诸如移动电话、数码相机、个人数字助理(PDA)和MPC播放器的便携式电子设备的储存介质。

发明内容

各种实施例针对一种半导体存储器件，在该半导体存储器件的编程操作期间，该半导体存储器件能够通过防止在未选中存储块的沟道中俘获电子来改善存储元件的阈值电压分布。

根据实施例，一种半导体存储器件可以包括：存储单元，包括第一存储块和第二存储块；电源单元，适用于将多个操作电压施加至第一全局线或第二全局线中的一个；开关电路，适用于响应于第一控制信号来开关第一全局线和第一内部全局线，以及响应于第二控制信号来开关第二全局线和第二内部全局线；以及通过电路，适用于响应于块选择信号来将第一内部全局线电连接至第一存储块的字线和选择线，以及将第二内部全局线电连接至第二存储块的字线和选择线，其中，开关电路适用于控制与第一存储块和第二存储块之中的未选中存储块相对应的第一内部全局线或第二内部全局线中的一个处于浮置状态。

根据另一实施例，一种半导体存储器件可以包括：存储单元，包括第一存储块和第二存储块；电源单元，适用于将多个操作电压施加至第一全局线或第二全局线中的一个；开关电路，适用于响应于第一控制信号来开关第一全局线和第一内部全局线，以及响应于第二控制信号来开关第二全局线和第二内部全局线；以及通过电路，适用于响应于块选择信号来将第一内部全局线电连接至第一存储块的字线和选择线，以及将第二内部全局线电连接至第二存储块的字线和选择线，其中，电源单元适用于将所述多个操作电压施加至与第一存储块和第二存储块之中的选中存储块相对应的第一全局线或第二全局线中的一个，以及将比操作电压低的预定电压施加至与第一存储块和第二存储块之中的未选中存储块相对应的第一全局线或第二全局线中的一个。

根据另一实施例，一种半导体存储器件可以包括：存储单元，包括第一存储块和第二存储块；电源单元，适用于将多个操作电压施加至第一全局线或第二全局线中的一个；通过电路，适用于响应于块选择信号来将第一全局线电连接至第一存储块的字线和选择线，以及将第二全局线电连接至第二存储块的字线和选择线；以及选择线控制电路，适用于控制第一存储块和第二存储块之中的未选中存储块的选择线的电势电平。

附图说明

图1是图示根据本发明的实施例的半导体存储器件的框图；

图2是图示根据本发明的实施例的半导体存储器件的操作的流程图；

图3是图示根据本发明的另一实施例的半导体存储器件的框图；

图4是图示根据本发明的另一实施例的半导体存储器件的操作的流程图；

图5是图示根据本发明的又一实施例的半导体存储器件的框图；

图6是根据本发明的实施例的半导体器件的存储块的电路图；

图7是图示根据本发明的又一实施例的半导体存储器件的操作的流程图。

图8是图示根据本发明的实施例的包括半导体存储器件的存储系统的框图；

图9是图示根据本发明的实施例的存储系统的应用示例的框图；以及

图10是图示根据本发明的实施例的包括半导体器件的计算系统的框图。

具体实施方式

在下文，将参照附图来详细描述本发明的各种示例性实施例。在附图中，组件的厚度和长度可以被夸大以便于说明。在下面的描述中，为了简单和简洁，可以省略相关功能和构造的详细解释。相同的附图标记在说明书和附图中始终指示相同的元件。

在说明书中还要注意，“连接/耦接”指一个组件不仅直接耦接另一组件，而且经由中间组件间接耦接另一组件。

现在参照图1，提供根据本发明的实施例的半导体存储器件100。半导体存储器件100可以包括电源单元110、开关电路120、通过电路130、存储单元140、控制逻辑150和块解码器160。

电源单元110可以包括电压发生单元111和全局线开关单元112。

在编程操作期间，电压发生单元111可以在控制逻辑150的控制下产生多个操作电压。例如，操作电压可以是编程电压、通过电压以及选择晶体管控制电压。

全局线开关单元112可以开关由电压发生单元111产生的多个操作电压，并且将操作电压传送至第一全局线GDSL_A、GWL_A和GSSL_A或第二全局线GDSL_B、GWL_B和GSSL_B。全局线开关单元112可以接收由电压发生单元111产生的多个操作电压，以及可以将操作电压传送至第一全局线GDSL_A、GWL_A和GSSL_A或第二全局线GDSL_B、GWL_B和GSSL_B。例如，当从存储单元140的第一存储块141和第二存储块142之中选择第一存储块141时，全局线开关单元112可以将多个操作电压施加至与第一存储块141相对应的第一全局线GDSL_A、GWL_A和GSSL_A，以及将0V电压施加至第二全局线GDSL_B、GWL_B和GSSL_B。

开关电路120可以包括第一开关单元121和第二开关单元122。

第一开关单元121可以耦接在第一全局线GDSL_A、GWL_A和GSSL_A与第一内部全局线GDSL_A1、GWL_A1和GSSL_A1之间。第一开关单元121可以响应于从控制逻辑150输出的第一控制信号CS_A来将经由第一全局线GDSL_A、GWL_A和GSSL_A接收到的多个操作电压施加至第一内部全局线GDSL_A1、GWL_A1和GSSL_A1，或者浮置第一内部全局线GDSL_A1、GWL_A1和GSSL_A1。

第二开关单元122可以耦接在第二全局线GDSL_B、GWL_B和GSSL_B与第二内部全局线GDSL_B1、GWL_B1和GSSL_B1之间。第二开关单元122可以响应于从控制逻辑150输出的第二控制信号CS_B来将经由第二全局线GDSL_B、GWL_B和GSSL_B输入的多个操作电压施加至第二内部全局线GDSL_B1、GWL_B1和GSSL_B1，或者浮置第二内部全局线GDSL_B1、GWL_B1和GSSL_B1。

例如，当在编程操作期间从第一存储块141和第二存储块142之中选中第一存储块141时，第一开关单元121可以响应于从控制逻辑150输出的第一控制信号CS_A来将经由第一全局线GDSL_A、GWL_A和GSSL_A接收到的多个操作电压施加至第一内部全局线GDSL_A1、GWL_A1和GSSL_A1，以及第二开关单元122可以响应于第二控制信号CS_B来浮置第二内部全局线GDSL_B1、GWL_B1和GSSL_B1。换句话说，开关电路120可以浮置与未选中存储块相对应的内部全局线。

第一开关单元121可以包括响应于第一控制信号CS_A而导通或截止的高电压晶体管。此外，可以以高电压或以0V来施加第一控制信号CS_A，该高电压具有比经由第一全局线GDSL_A、GWL_A和GSSL_A输入的多个操作电压大的电势电平。

第二开关单元122可以包括响应于第二控制信号CS_B而导通或截止的高电压晶体管。此外，可以以高电压或以0V来施加第二控制信号CS_B，该高电压具有比经由第二全局线GDSL_B、GWL_B和GSSL_B输入的多个操作电压高的电势电平。

通过电路130可以包括第一通过单元131和第二通过单元132。第一通过单元131可以响应于从块解码器160输出的块选择信号BLKWL来将第一内部全局线GDSL_A1、GWL_A1和GSSL_A1电连接至第一存储块141的多个字线WL_A及选择线DSL_A和SSL_A。

第二通过单元132可以响应于从块解码器160输出的块选择信号BLKWL来将第二内部全局线GDSL_B1、GWL_B1和GSSL_B1电连接至第二存储块142的多个字线WL_B及选择线DSL_B和SSL_B。

第一通过单元131和第二通过单元132可以共享一个块解码器160。因此，响应于块选择信号BLKWL而将第一内部全局线GDSL_A1、GWL_A1和GSSL_A1电连接至第一存储块141的多个字线WL_A及选择线DSL_A和SSL_A。第一通过单元131和第二通过单元132还可以响应于相同的块选择信号BLKWL而将第二内部全局线GDSL_B1、GWL_B1和GSSL_B1电连接至第二存储块142的多个字线WL_B及选择线DSL_B和SSL_B。

第一通过单元131和第二通过单元132可以包括响应于块选择信号BLKWL而导通或截止的多个高电压晶体管。

存储单元140可以包括第一存储块141和第二存储块142。第一存储块141和第二存储块142中的每个可以包括多个存储元件。根据实施例，多个存储元件可以是非易失性存储元件。多个存储元件之中的耦接至相同字线的存储元件可以被定义为单个页。此外，第一存储块141和第二存储块142中的每个可以包括多个串。

第一存储块141和第二存储块142可以被配置为共享公共源极线和位线。

控制逻辑150可以响应于可从外部设备(未示出)接收到的命令信号CMD来控制电源单元110和开关电路120。例如，当接收到与编程操作关联的编程命令时，控制逻辑150可以控制电源单元110的电压发生单元111来产生多个操作电压，以及控制开关电路120。例如，控制逻辑150可以根据存储单元140的选中存储块和未选择存储块而输出第一控制信号CS_A和第二控制信号CS_B来分别控制第一开关单元121和第二开关单元122。

当与块地址ADDR相对应的存储块是第一存储块141或第二存储块142时，块解码器160可以产生具有高电压电平的块选择信号BLKWL。

参照图2，根据本发明的实施例，提供一种半导体存储器件的操作的流程图。例如，图2的操作可以是图1中所示的半导体存储器件100的编程操作，下面参照图1和图2二者来描述图2的操作。

更具体地，作为示例，以下描述通过从第一存储块141和第二存储块142之中选择第一存储块141来执行编程操作。

因此，在步骤S110处，当从外部设备接收到与编程操作关联的编程命令信号CMD时，控制逻辑150可以产生控制信号以控制电源单元110和开关电路120。

在步骤S120处，电源单元110的电压发生单元111可以响应于控制逻辑150的控制来产生一个或更多个操作电压以执行编程操作。例如，电压发生单元111可以产生多个操作电压，诸如编程电压、通过电压和选择晶体管控制电压。

全局线开关单元112可以开关由电压发生单元111产生的多个操作电压，并将多个操作电压施加至第一全局线GDSL_A、GWL_A和GSSL_A。此外，全局线开关单元112可以将0V电压施加至第二全局线GDSL_B、GWL_B和GSSL_B。

在步骤S130处，可以浮置与未选中存储块相对应的全局线。例如，开关电路120可以响应于从控制逻辑150输出的第一控制信号CS_A和第二控制信号CS_B来浮置与未选中的第二存储块142相对应的第二内部全局线GDSL_B2、GWL_B2和GSSL_B2。此外，例如，第一开关单元121可以响应于从控制逻辑150输出的具有高电压的第一控制信号CS_A来将经由第一全局线GDSL_A、GWL_A和GSSL_A输入的多个操作电压施加至第一内部全局线GDSL_A1、GWL_A1和GSSL_A1。第二开关单元122可以响应于具有0V电压的第二控制信号CS_B而关断，以及浮置第二内部全局线GDSL_B1、GWL_B1和GSSL_B1。

在步骤S140处，可以将操作电压施加至选中存储块。例如，在编程操作期间，可以将正电压施加至由第一存储块141和第二存储块142共享的公共源极线，而可以响应于程序数据来将正电压或0V施加至由第一存储块141和第二存储块142共享的位线。

当第一存储块141是选中存储块而第二存储块142是未选中存储块时，块解码器160可以响应于块地址ADDR来产生并输出具有高电压电平的块选择信号BLKWL。

第一通过单元131可以响应于块选择信号BLKWL来将第一内部全局线GDSL_A1、GWL_A1和GSSL_A1电连接至第一存储块141的多个字线WL_A及选择线DSL_A和SSL_A。第二通过单元132可以响应于块选择信号BLKWL来将第二内部全局线GDSL_B1、GWL_B1和GSSL_B1电连接至第二存储块142的多个字线WL_B及选择线DSL_B和SSL_B。

编程电压和通过电压可以被施加至选中的第一存储块141的多个字线WL_A。选择晶体管控制电压可以被施加至选中的第一存储块141的选择线DSL_A和SSL_A。未选中的第二存储块142的所有字线WL_B及选择线DSL_B和SSL_B可以处于浮置状态。

处于浮置状态的多个字线WL_B及选择线DSL_B和SSL_B的电势电平可以通过相邻线和端子之间的电容耦合来增大。当处于浮置状态的多个字线WL_B及选择线DSL_B和SSL_B中的每个的电势电平由于电容耦合而增大至0V或更大时，在源极选择晶体管的下沟道中可以防止由栅极诱导漏极泄露(GIDL)现象引起的热空穴的产生。因此，可以防止在未选中存储块的沟道中引入和俘获热空穴。

随后，可以对施加至选中的第一存储块141的多个字线WL_A的编程电压和通过电压放电。当对多个字线WL_A的电势电平放电时，可以将字线WL<0:n>放电至比接地电压大的预定电压(例如，大约2V)。因此，在完成编程操作之后，多个字线WL_A可以维持在预定电压电平。此外，由于第一存储块141的沟道可以维持与预定电势电平相对应的弱升高电平，因此可以改善存储元件的阈值电压分布的变化特性。

以下表1示出与共享单个块选择信号的通过单元相对应的多个存储块之中的选中存储块和未选中存储块的字线和选择线的电势状态。

表1

如表1所示，与共享单个块选择信号的通过单元相对应的多个存储块之中的未选中存储块的所有字线和选择线可以处于浮置状态。因此，在选中存储块的编程操作期间，可以防止在未选中存储块的源极选择晶体管的下沟道中产生热空穴。

根据本发明的实施例，与未选中的第二存储块142相对应的第二开关单元122可以响应于具有0V电压的第二控制信号CS_B而关断，以浮置第二内部全局线GDSL_B1、GWL_B1和GSSL_B1。

根据另一实施例，全局线开关单元112可以开关由电压发生单元111产生的多个操作电压，将开关的操作电压施加至与选中的第一存储块141相对应的第一全局线GDSL_A、GWL_A和GSSL_A，将正电压V1施加至与未选中的第二存储块142相对应的第二全局线GWL_B，以及将0V电压施加至与未选中的第二存储块相对应的第二全局线GDSL_B和GSSL_B。正电压V1可以小于多个操作电压。例如，正电压V1可以是4V或更小。随后，开关电路120可以响应于从控制逻辑150输出的第一控制信号CS_A来将多个操作电压施加至与选中的第一存储块141相对应的第一内部全局线GDSL_A1、GWL_A1和GSSL_A1。此外，开关电路120可以响应于第二控制信号CS_B来将正电压V1施加至与未选中的第二存储块142相对应的第二内部全局线GWL_B1，以及将0V电压施加至与未选中的第二存储块142相对应的第二内部全局线GDSL_B1和GSSL_B1。第二控制信号CS_B可以具有电势电平V2，其可以大于V1。第二控制信号CS_B可以以电势电平V2施加，然后转变至0V。

结果，正电压V1可以被施加至未选中的第二存储块142的字线WL，以及0V电压可以被施加至未选中的第二存储块142的选择线DSL_B和SSL_B。

可替换地，半导体存储器件可以被配置为不具有开关电路120。例如，全局线开关单元112和通过电路130可以经由第一全局线GDSL_A、GWL_A和GSSL_A以及第二全局线GDSL_B、GWL_B和GSSL_B而耦接。从全局线开关单元112输出的多个操作电压和正电压V1可以施加至通过电路130，然后施加至选中存储块和未选中存储块。

以下表2示出在如上所述地将正电压施加至未选中存储块的字线时的未选中存储块和选中存储块的字线和选择线的电势状态。

表2

如表2所示，正电压V1可以被施加至与共享单个块选择信号的通过单元相对应的多个存储块之中的未选中存储块的字线。此外，0V电压可以被施加至未选中存储块的选择线，使得漏极选择晶体管和源极选择晶体管可以截止。由于漏极选择晶体管和源极选择晶体管可以截止，因此可以防止泄露电流，以及通过被施加了正电压V1的字线可以防止在源极选择晶体管的下沟道中产生热空穴。

图3是图示根据本发明的另一实施例的半导体存储器件200的框图。

参照图3，半导体存储器件200可以包括电源单元210、开关电路220、通过电路230、存储单元240、控制逻辑250、块解码器260和选择线控制电路270。

电源单元210可以包括电压发生单元211和全局线开关单元212。

在编程操作期间，电压发生单元211可以响应于控制逻辑250的控制来产生多个操作电压。例如，操作电压可以包括编程电压、通过电压和选择晶体管控制电压。

全局线开关单元212可以开关由电压发生单元211产生的多个操作电压，并将其施加至第一全局线GDSL_A、GWL_A和GSSL_A或第二全局线GDSL_B、GWL_B和GSSL_B。

电源单元210可以具有与图1所示的电源单元110相同的配置，以及执行与电源单元110相同的操作。

开关电路220可以包括第一开关单元221和第二开关单元222。

第一开关单元221可以耦接在第一全局线GDSL_A、GWL_A和GSSL_A与第一内部全局线GDSL_A1、GWL_A1和GSSL_A1之间。第一开关单元221可以响应于从控制逻辑250输出的第一控制信号CS_A来将经由第一全局线GDSL_A、GWL_A和GSSL_A接收到的多个操作电压施加至第一内部全局线GDSL_A1、GWL_A1和GSSL_A1，或者浮置第一内部全局线GDSL_A1、GWL_A1和GSSL_A1。

第二开关单元222可以耦接在第二全局线GDSL_B、GWL_B和GSSL_B与第二内部全局线GDSL_B1、GWL_B1和GSSL_B1之间。第二开关单元222可以响应于从控制逻辑250输出的第二控制信号CS_B来将经由第二全局线GDSL_B、GWL_B和GSSL_B接收到的多个操作电压施加至第二内部全局线GDSL_B1、GWL_B1和GSSL_B1，或者浮置第二内部全局线GDSL_B1、GWL_B1和GSSL_B1。

开关电路220可以与图1中所示的开关电路120具有实质相同的配置，以及执行与开关电路120相同的操作。

通过电路230可以包括第一通过单元231和第二通过单元232。

第一通过单元231可以响应于从块解码器260输出的块选择信号BLKWL来将第一内部全局线GDSL_A1、GWL_A1和GSSL_A1电连接至第一存储块241的多个字线WL_A及选择线DSL_A和SSL_A。

第二通过单元232可以响应于从块解码器260输出的块选择信号BLKWL来将第二内部全局线GDSL_B1、GWL_B1和GSSL_B1电连接至第二存储块242的多个字线WL_B及选择线DSL_B和SSL_B。

通过电路230可以具有与图1所示的通过电路130实质相同的配置，以及执行与通过电路130相同的操作。

存储单元240可以包括第一存储块241和第二存储块242。存储器240可以具有与图1所示的存储器140相同的配置，以及执行与存储器140相同的操作。

控制逻辑250可以响应于从外部设备(未示出)输入的命令信号CMD来控制电源单元210和开关电路220。控制逻辑250可以具有与图1所示的控制逻辑150实质相同的配置，以及执行与控制逻辑150相同的操作。

当与块地址ADDR相对应的存储块是第一存储块241或第二存储块242时，块解码器260可以产生并输出具有高电压电平的块选择信号BLKWL。

选择线控制电路270可以包括第一选择线控制单元271和第二选择线控制单元272。

第一选择线控制单元271可以对应于第一存储块241，以及控制第一存储块241的漏极选择线DSL_A和源极选择线SSL_A的电势电平。例如，在编程操作期间，当第一存储块241未被选中时，第一选择线控制单元271可以控制第一存储块241的漏极选择线DSL_A和源极选择线SSL_A的电势电平为0V。

第二选择线控制单元272可以对应于第二存储块242，以及控制第二存储块242的漏极选择线DSL_B和源极选择线SSL_B的电势电平。例如，在编程操作期间，当第二存储块242未被选中时，第二选择线控制单元272可以控制第二存储块242的漏极选择线DSL_B和源极选择线SSL_B的电势电平为0V。

选择线控制电路270可以由控制逻辑250来控制。

图4是图示根据本发明的另一实施例的半导体存储器件的操作的流程图。例如，图4的操作可以是图3所示的半导体存储器件200的操作。

以下参照图3和图4来描述根据另一实施例的半导体存储器件的操作。

根据实施例，描述通过从第一存储块241和第二存储块242之中选择第一存储块241来执行编程操作的示例。

在步骤S210处，当从外部源接收到与编程操作关联的输入编程命令信号CMD时，控制逻辑250可以产生控制信号来控制电源单元210和开关电路220。

在步骤S220处，电压发生单元可以产生操作电压。例如，电压发生单元211可以响应于控制逻辑250的控制来产生用于编程操作的多个操作电压。例如，电压发生单元211可以产生编程电压、通过电压和/或选择晶体管控制电压。

全局线开关单元212可以激活由电压发生单元211产生的多个操作电压，并将多个操作电压施加至第一全局线GDSL_A、GWL_A和GSSL_A。此外，全局线开关单元212可以将0V电压施加至第二全局线GDSL_B、GWL_B和GSSL_B。

在步骤S230处，开关电路220可以浮置与未选中存储块相对应的全局线(S230)。例如，开关电路220可以响应于从控制逻辑250输出的第一控制信号CS_A和第二控制信号CS_B来浮置与未选中的第二存储块242相对应的第二内部全局线GDSL_B2、GWL_B2和GSSL_B2。例如，第一开关单元221可以响应于来自控制逻辑250的具有高电压的第一控制信号CS_A来将经由第一全局线GDSL_A、GWL_A和GSSL_A接收到的多个操作电压施加至第一内部全局线GDSL_A1、GWL_A1和GSSL_A1。第二开关单元222可以响应于具有0V电压的第二控制信号CS_B而关断，以浮置第二内部全局线GDSL_B1、GWL_B1和GSSL_B1。

在步骤S240处，可以将控制电压施加至未选中存储块的选择线(S240)。

选择线控制电路270的第一选择线控制单元271和第二选择线控制单元272之中的与未选中的第二存储块242相对应的第二选择线控制单元272可以将0V电压施加至第二存储块242的漏极选择线DSL_B和源极选择线SSL_B。第二选择线控制单元272可以选择性地将0V电压施加至漏极选择线DSL_B和源极选择线SSL_B中的一个。

在步骤S250处，可以将操作电压施加至选中存储块。例如，在编程操作期间，可以将正电压施加至由第一存储块241和第二存储块242共享的公共源极线，以及可以根据程序数据而将正电压或0V电压施加至由第一存储块241和第二存储块242共享的位线。

当第一存储块241是选中存储块而第二存储块242是未选中存储块时，块解码器260可以响应于块地址ADDR来产生并输出具有高电压电平的块选择信号BLKWL。

第一通过单元231可以响应于块选择信号BLKWL来将第一内部全局线GDSL_A1、GWL_A1和GSSL_A1电连接至第一存储块241的多个字线WL_A及选择线DSL_A和SSL_A。第二通过单元232可以响应于块选择信号BLKWL来将第二内部全局线GDSL_B1、GWL_B1和GSSL_B1电连接至第二存储块242的字线WL_B及选择线DSL_B和SSL_B。

编程电压和通过电压可以被施加至选中的第一存储块241的多个字线WL_A，以及选择晶体管控制电压可以被施加至选中的第一存储块241的选择线DSL_A和SSL_A。未选中的第二存储块242的多个字线WL_B可以处于浮置状态。

处于浮置状态的多个字线WL_B的电势电平可以通过与相邻导线和端子的电容耦合来增大。当多个字线WL_B中的每个的电势电平通过电容耦合而增大至0V或更大时，在源极选择晶体管的下沟道中可以防止由栅极诱导漏极泄露(GIDL)现象引起的热空穴的产生。因此，可以防止在未选中存储块的沟道中引入和俘获热空穴。此外，可以通过选择线控制电路270来将0V电压施加至漏极选择线DSL_B和源极选择线SSL_B，以使第二存储块242的漏极选择晶体管和源极选择晶体管截止。因此，可以阻挡泄露电流流过第二存储块242中的串。

随后，可以对施加至选中的第一存储块241的多个字线WL_A的编程电压和通过电压放电。当对多个字线WL_A的电势电平放电时，可以将字线WL<0:n>放电至比接地电压大的预定电压(例如，大约2V)。因此，在完成编程操作之后，多个字线WL_A可以维持预定电压电平。第一存储块241的沟道可以维持与预定电势电平相对应的弱升高电平，使得可以改善存储元件的阈值电压分布的变化特性。

以下表3示出根据上述实施例的选中存储块和未选中存储块的字线和选择线的电势状态。

表3

如表3所示，与共享单个块选择信号的通过单元相对应的多个存储块之中的未选中存储块的字线可以处于浮置状态，以及0V电压可以施加至选中线。因此，在选中存储块的编程操作期间，可以防止在未选中存储块的源极选择晶体管的下沟道中产生热空穴，以及可以使选择晶体管截止以阻挡泄露电流。

参照图5，提供一种根据本发明又一实施例的半导体存储器件300。半导体存储器件300可以包括电源单元310、通过电路320、存储单元330、选择线控制电路340、控制逻辑350以及块解码器360。电源单元310可以包括电压发生单元311和全局线开关单元312。

在编程操作期间，电压发生单元311可以响应于控制逻辑350的控制来产生多个操作电压。例如，多个操作电压可以包括编程电压、通过电压以及选择晶体管控制电压。

全局线开关单元312可以开关由电压发生单元311产生的多个操作电压，并且将开关的操作电压施加至第一全局线GDSL_A、GWL_A和GSSL_A或第二全局线GDSL_B、GWL_B和GSSL_B。

电源单元310可以具有与图1所示的电源电压110实质相同的配置，以及执行与图1所示的电源单元110相同的操作。通过电路320可以包括第一通过单元321和第二通过单元322。

第一通过单元321可以响应于从块解码器360输出的块选择信号BLKWL来将第一全局线GDSL_A、GWL_A和GSSL_A与第一存储块331的多个字线WL_A及选择线DSL_A和SSL_A电连接。

第二通过单元322可以响应于从块解码器360输出的块选择信号BLKWL来将第二全局线GDSL_B、GWL_B和GSSL_B电连接至第二存储块332的多个字线WL_B及选择线DSL_B和SSL_B。

通过电路320可以具有与图1所示的通过电路130实质相同的配置，以及执行与图1所示的通过电路130相同的操作。存储单元330可以包括第一存储块331和第二存储块332。第一存储块331和第二存储块332中的每个可以包括连接至漏极选择线和源极选择线的电压控制器或电压控制单元。以下参照图6来描述第一存储块331和第二存储块332的每个的详细配置。

选择线控制电路340可以包括第一选择线控制单元341和第二选择线控制单元342。

第一选择线控制单元341可以对应于第一存储块331，以及输出第一选择线控制信号CS_DSL_A和CS_SSL_A以浮置第一存储块331的选择线DSL_A和SSL_A。

第二选择线控制单元342可以对应于第二存储块332，以及输出第二选择线控制信号CS_DSL_B和CS_SSL_B以浮置第二存储块332的选择线DSL_B和SSL_B。

第一选择线控制单元341和第二选择线控制单元342可以分别选择性仅浮置第一存储块331和第二存储块332的选择线之中的与其相对应的源极选择线。

选择线控制电路340可以由控制逻辑350来控制。控制逻辑350可以响应于可以是外部输入的命令信号CMD来控制电源单元310和选择线控制电路340。

当与块地址ADDR相对应的存储块是第一存储块331或第二存储块332时，块解码器360可以产生并输出具有高电压电平的块选择信号BLKWL。

图6是根据本发明的实施例的存储块的电路图。例如，图6图示了图5所示的第二存储块的详细电路图。

由于图5所示的第一存储块331和第二存储块332具有相同的配置，因此为了便于解释仅描述第二存储块332。

第二存储块332可以包括电压控制单元332_1和存储元件单元332_2。

电压控制单元332_1可以包括第一晶体管Tr1和第二晶体管Tr2。

第一晶体管Tr1可以耦接在漏极选择线DSL_B与存储元件单元332_2的漏极选择晶体管DST的栅极之间。第一晶体管Tr1可以响应于第二选择线控制信号CS_DSL_B来将经由漏极选择线DSL_B传送来的操作电压施加至漏极选择晶体管DST的栅极，或者浮置漏极选择晶体管DST的栅极。

第二晶体管Tr2可以耦接在源极选择线SSL_B与存储元件单元332_2的源极选择晶体管SST的栅极之间。第二晶体管Tr2可以响应于第二选择线控制信号CS_SSL_B来将经由源极选择线SSL_B传送来的操作电压施加至源极选择晶体管SST的栅极，或者浮置源极选择晶体管SST的栅极。

例如，当在编程操作期间第二存储块332是未选中存储块时，第一晶体管Tr1和第二晶体管Tr2可以响应于第二选择线控制信号CS_DSL_B和CS_SSL_B而导通，漏极选择晶体管DST的栅极和源极选择晶体管SST的栅极可以处于浮置状态。

在另一示例中，当在编程操作期间第二存储块332是未选中存储块时，第一晶体管Tr1可以响应于第二选择线控制信号CS_DSL_B而导通，以及经由漏极选择线DSL_B传送来的0V操作电压可以被施加至漏极选择晶体管DST的栅极以使漏极选择晶体管DST截止。此外，第二晶体管Tr2可以响应于第二选择线控制信号CS_SSL_B而截止，以及源极选择晶体管DST的栅极可以处于浮置状态。

存储元件单元332_2可以包括分别耦接在公共源极线CSL与多个位线BL1至BLm之间的多个串ST1至STm。

多个串ST1至STm中的每个可以具有相同的配置。第一串ST1可以包括串联耦接在公共源极线CSL与位线BL1之间的源极选择晶体管SST、多个存储元件MC0至MCn以及漏极选择晶体管DST。存储元件MC0至MCn的栅极可以分别耦接至字线WL_B。

图7是图示根据本发明的又一实施例的半导体存储器件的操作的流程图。例如，图7的操作可以是图5所示的半导体存储器件300的操作。

以下参照图5、图6和图7来描述根据另一实施例的半导体存储器件的操作。

根据实施例，以下描述通过从第一存储块331和第二存储块332之中选择第一存储块331来执行编程操作的示例。

在步骤S310处，当从外部设备输入与编程操作关联的编程命令信号CMD时，控制逻辑350可以产生控制信号以控制电源单元310和选择线控制电路340。

在步骤S320处，电源单元310的电压发生单元311可以产生操作电压。例如，电压发生单元311可以响应于控制逻辑350的控制来产生用于编程操作的多个操作电压。例如，电压发生单元311可以产生编程电压、通过电压和选择晶体管控制电压。

全局线开关单元312可以激活由电压发生单元311产生的多个操作电压，并将多个操作电压施加至第一全局线GDSL_A、GWL_A和GSSL_A。此外，全局线开关单元312可以将0V电压施加至第二全局线GDSL_B、GWL_B和GSSL_B。

在步骤330处，可以控制未选中存储块的选择线电压。例如，选择线控制电路340的与未选中的第二存储块332相对应的第二选择线控制单元342可以响应于控制逻辑350的控制来产生第二选择线控制信号CS_DSL_B和CS_SSL_B。例如，第二选择线控制信号CS_DSL_B和CS_SSL_B中的每个可以具有低逻辑电平。此外，根据另一实施例，可以以高逻辑电平施加第二选择线控制信号CS_DSL_B，以及可以以低逻辑电平施加第二选择线控制信号CS_SSL_B。因此，第二存储块332的源极选择晶体管SST的栅极可以处于浮置状态，以及漏极选择晶体管DST的栅极可以处于浮置状态，或者漏极选择晶体管DST可以导通。

此外，与选中的第一存储块331相对应的第一选择线控制单元341可以响应于控制逻辑350的控制来产生第一选择线控制信号CS_DSL_A和CS_SSL_A。例如，第一选择线控制信号CS_DSL_A和CS_SSL_A可以具有高逻辑电平。

在步骤S340处，可以将操作电压施加至选中存储块。例如，在编程操作期间，可以将正电压施加至由第一存储块331和第二存储块332共享的公共源极线，以及可以根据程序数据来将正电压或0V施加至由第一存储块331和第二存储块332共享的位线。

当第一存储块331是选中存储块而第二存储块332是未选中存储块时，块解码器360可以响应于块地址ADDR来产生并输出具有高电压电平的块选择信号BLKWL。

响应于块选择信号BLKWL，第一通过单元331可以将第一全局线GDSL_A、GWL_A和GSSL_A电连接至第一存储块331的多个字线WL_A及选择线DSL_A和SSL_A。此外，响应于块选择信号BLKWL，第二通过单元322可以将第二全局线GDSL_B、GWL_B和GSSL_B电连接至第二存储块332的多个字线WL_B及选择线DSL_B和SSL_B。

编程电压和通过电压可以被施加至选中的第一存储块331的多个字线WL_A，以及选择晶体管控制电压可以被施加至选择线DSL_A和SSL_A。0V的操作电压可以被施加至未选中的第二存储块332的多个字线WL_B及选择线DSL_B和SSL_B。

由于未选中的第二存储块332的源极选晶体管SST的栅极处于浮置状态，因此其电势电平可以通过与相邻导线和端子的电容耦合来增大。当源极选择晶体管SST的栅极的电势电平被增大至0V或更大时，在源极选择晶体管的下沟道中可以防止由栅极诱导漏极泄露(GIDL)现象引起的热空穴的产生。因此，可以防止在未选中存储块的沟道中引入和俘获热空穴。

此外，当第二存储块332的漏极选择晶体管DST截止时，可以阻挡泄露电流穿过串。

以下表4示出根据上述实施例的选中存储块和未选中存储块的字线和选择线的电势状态。

表4

如表4所示，与共享单个块选择信号的通过单元相对应的多个存储块之中的未选中存储块的源极选择晶体管的栅极可以处于浮置状态。因此，在选中存储块的编程操作期间，可以防止在未选中存储块的源极选择晶体管的下沟道中产生热空穴。

此外，当将0V电压施加至未选中漏极选择晶体管的栅极时，可以使漏极选择晶体管截止以阻挡泄露电流穿过串。

参照图8，一种根据本发明的实施例的存储系统1000。例如，存储系统1000可以包括如图1、图3或图5所示的半导体存储器件那样的半导体存储器件。

在图8所示的实施例中，存储系统1000可以包括半导体存储器件100和控制器1100。

然而，要注意的是，半导体存储器件100可以与以上参照图1描述的半导体存储器件、以上参照图3描述的半导体存储器件或以上参照图5描述的半导体存储器件相同。因此，将省略其详细描述。

控制器1100可以耦接至主机(未示出)和半导体存储器件100。控制器1100可以被配置为在主机的请求下访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读取操作、编程操作、擦除操作和/或后台操作。控制器1100可以提供半导体存储器件100与主机之间的接口。控制器1100可以驱动用于控制半导体存储器件100的固件。

控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110可以用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器和/或半导体存储器件100与主机之间的缓冲存储器。处理单元1120可以控制控制器1100的操作。此外，控制器1100可以在写入操作期间暂时储存从主机提供的程序数据。

主机接口1130可以包括用于在主机与控制器1100之间交换数据的协议。例如，控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等的一种或更多种的各种协议来与主机通信。

存储器接口1140可以与半导体存储器件100接口。例如，存储器接口可以包括或非(NOR)闪存接口或与非(NAND)闪存接口。

错误校正块1150可以通过使用错误校正码(ECC)来检测并校正从半导体存储器件100读取的数据中的错误。处理单元1120可以基于错误校正块1150的错误检测结果来控制读取电压，以及执行重新读取操作。根据实施例，错误校正块可以被设置作为控制器1100的组件。

控制器1100和半导体存储器件100可以被集成至单个半导体器件中。根据实施例，控制器1100和半导体存储器件100可以被集成至单个半导体器件中，以形成诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或微型MMC)、SD卡(例如，SD、迷你SD、微型SD或SDHC)、通用快闪储存设备(UFS)等的存储卡。

控制器1100和半导体存储器件100可以被集成至单个半导体器件中以形成固态驱动器(SSD)。SSD可以包括用于将数据储存在半导体存储器中的储存设备。在存储系统1000被用作SSD时，可以显著提升耦接至存储系统1000的主机的操作速度。

在另一示例中，存储系统1000可以用作诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字相机、3维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、用于在无线环境下发送/接收信息的设备、用于家庭网络的设备、用于计算机网络的设备、用于远程信息处理网络的设备、RFID设备、用于计算系统的其它设备等的各种电子设备的若干组件中的一种。

根据示例性实施例，可以以各种形式来封装半导体存储器件100或存储系统1000。例如，半导体存储器件100或存储系统1000可以通过诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等的各种方法来封装。

图9是图示根据本发明的实施例的存储系统2000的应用示例的框图。例如，存储系统2000可以对应于图8所示的存储系统1000。

参照图9，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。多个半导体存储芯片可以分成多个组。

包括多个半导体存储芯片的每个组可以经由第一通道CH1至第k通道CHk来与控制器2200通信。每个半导体存储芯片可以分别以与上面参照图1、图3和图5描述的半导体存储器件100、200和300中的一个基本上相同的方式来配置和操作。

每个组可以经由单个公共通道与控制器2200通信。控制器2200可以以与参照图8描述的控制器1100相同的方式来配置，以及被配置为经由多个第一通道CH1至第k通道CHk来控制半导体存储器件2100的多个存储芯片。

图10是图示根据本发明的实施例的计算系统3000的框图。例如，计算系统3000可以具有以上参照图9描述的存储系统。

参照图10，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300和电源3400。

存储系统2000可以经由系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300提供的数据或通过中央处理单元3100处理的数据可以被储存在存储系统2000中。

如图10所示，半导体存储器件2100可以经由控制器2200耦接至系统总线3500。然而，半导体存储器件2100可以直接耦接至系统总线3500。中央处理单元3100和RAM 3200可以执行控制器2200的功能。

如图10所示，图9所示的存储系统2000可以包括作为存储系统2000。然而，存储系统2000可以用以上参照图8描述的存储系统1000来代替。根据实施例，计算系统3000可以包括以上分别参照图8和图9描述的存储系统1000和2000两者。

根据实施例，在半导体存储器件的编程操作期间，可以控制未选中存储块的字线和选择线的电压，使得在未选中存储块的沟道中可以俘获电子。结果，可以改善未选中存储块的阈值电压分布。

对于本领域技术人员来说明显的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施例作出各种修改。因此，本发明意图覆盖所有这些修改，只要这些修改落入所附权利要求及其等同物的范围内。

Claims (20)

1.一种半导体存储器件，包括：

存储单元，包括第一存储块和第二存储块；

电压发生单元，适用于将多个操作电压施加至第一全局线或第二全局线中的至少一个；

开关电路，适用于开关第一全局线和对应的第一内部全局线以及开关第二全局线和对应的第二内部全局线；

通过电路，适用于响应于块选择信号来将第一内部全局线电连接至第一存储块的字线和选择线以及将第二内部全局线电连接至第二存储块的字线和选择线，

其中，开关电路控制与第一存储块和第二存储块之间的未选中存储块相对应的第一内部全局线或第二内部全局线处于浮置状态。

2.如权利要求1所述的半导体存储器件，还包括：

控制逻辑，适用于根据编程命令来产生第一控制信号和第二控制信号；以及

块解码器，适用于响应于块地址来产生块选择信号。

3.如权利要求2所述的半导体存储器件，其中，通过电路包括：

第一通过单元，适用于响应于块选择信号来将第一内部全局线电连接至第一存储块的字线和选择线；以及

第二通过单元，适用于响应于块选择信号来将第二内部全局线电连接至第二存储块的字线和选择线，

其中，第一通过单元和第二通过单元共享块解码器。

4.如权利要求1所述的半导体存储器件，其中，开关电路包括：

第一开关单元，耦接在第一全局线与第一内部全局线之间，第一开关单元适用于响应于第一控制信号来将经由第一全局线传送来的所述多个操作电压施加至第一内部全局线，或者浮置第一内部全局线；以及

第二开关单元，耦接在第二全局线与第二内部全局线之间，第二开关单元适用于响应于第二控制信号来将经由第二全局线传送来的所述多个操作电压施加至第二内部全局线，或者浮置第二内部全局线。

5.如权利要求1所述的半导体存储器件，其中，第一存储块和第二存储块共享多个位线和公共源极线。

6.如权利要求1所述的半导体存储器件，其中，电压发生单元产生所述多个操作电压，将所述多个操作电压施加至与第一存储块和第二存储块之中的选中存储块相对应的第一全局线或第二全局线中的一个，以及将0V电压施加至与未选中存储块相对应的第一全局线或第二全局线中的一个。

7.如权利要求1所述的半导体存储器件，还包括：

选择线控制电路，适用于控制第一存储块和第二存储块之中的未选中存储块的选择线的电势电平。

8.如权利要求7所述的半导体存储器件，其中，选择线控制电路施加0V电压以使未选择中存储块的漏极选择晶体管和源极选择晶体管截止。

9.一种半导体存储器件，包括：

存储单元，包括第一存储块和第二存储块；

电源单元，适用于将多个操作电压施加至第一全局线或第二全局线中的一个；

开关电路，适用于响应于第一控制信号来开关第一全局线和第一内部全局线，以及响应于第二控制信号来开关第二全局线和第二内部全局线；以及

通过电路，适用于响应于块选择信号来将第一内部全局线电连接至第一存储块的字线和选择线，以及将第二内部全局线电连接至第二存储块的字线和选择线，

其中，电源单元适用于将所述多个操作电压施加至与第一存储块和第二存储块之中的选中存储块相对应的第一全局线或第二全局线中的一个，以及将比操作电压低的预定电压施加至与第一存储块和第二存储块之中的未选中存储块相对应的第一全局线或第二全局线中的一个。

10.如权利要求9所述的半导体存储器件，其中，电源单元将0V电压施加至与未选中存储块的选择线相对应的第一全局线或第二全局线中的一个，以及将预定电压施加至与未选中存储块的字线相对应的第一全局线或第二全局线中的一个。

11.如权利要求9所述的半导体存储器件，还包括：

控制逻辑，适用于响应于编程命令来产生第一控制信号和第二控制信号；以及

块解码器，适用于根据块地址来产生块选择信号。

12.如权利要求11所述的半导体存储器件，其中，当第一存储块在编程操作中是选中存储块时，第一控制信号具有比所述多个操作电压大的电势电平，以及当第一存储块在编程操作期间是未选中存储块时，第一控制信号具有比预定电压大的电势电平，以及

其中，当第二存储块在编程操作期间是选中存储块时，第二控制信号具有比所述多个操作电压大的电势电平，以及当第二存储块在编程操作期间是未选中存储块时，第二控制信号具有比预定电压大的电势电平。

13.如权利要求9所述的半导体存储器件，其中，开关电路包括：

第一开关单元，耦接在第一全局线与第一内部全局线之间，第一开关单元适用于响应于第一控制信号来将经由第一全局线传送来的所述多个操作电压中的一个施加至第一内部全局线，或者将预定电压施加至第一内部全局线；以及

第二开关单元，耦接在第二全局线与第二内部全局线之间，第二开关单元适用于响应于第二控制信号来将经由第二全局线传送来的所述多个操作电压中的一个施加至第二内部全局线，或者将预定电压施加至第二内部全局线。

14.如权利要求9所述的半导体存储器件，其中，在编程操作期间，预定电压被施加至未选中存储块的字线，以及0V电压被施加至未选中存储块的选择线。

15.如权利要求9所述的半导体存储器件，其中，第一存储块和第二存储块共享多个位线和公共源极线。

16.一种半导体存储器件，包括：

存储单元，包括第一存储块和第二存储块；

电源单元，适用于在编程操作期间将用于所述编程操作的多个操作电压施加至第一全局线或第二全局线中的一个；

通过电路，适用于响应于块选择信号来将第一全局线电连接至第一存储块的字线和选择线，以及将第二全局线电连接至第二存储块的字线和选择线；以及

选择线控制电路，适用于控制第一存储块和第二存储块之中的未选中存储块的选择线在所述编程操作期间处于浮置状态。

17.如权利要求16所述的半导体存储器件，其中，选择线控制电路包括：

与第一存储块相对应的第一选择线控制单元，适用于在第一存储块是未选中存储块时输出第一选择线控制信号；以及

与第二存储块相对应的第二选择线控制单元，适用于在第二存储块是未选中存储块时输出第二选择线控制信号。

18.如权利要求17所述的半导体存储器件，其中，第一存储块和第二存储块中的每个包括：

电压控制单元，适用于响应于第一选择线控制信号或第二选择线控制信号中的一个来浮置在第一存储块或第二存储块的一个中包括的漏极选择晶体管和源极选择晶体管的栅极；以及

存储元件单元，包括多个存储元件、漏极选择晶体管以及源极选择晶体管。

19.如权利要求16所述的半导体存储器件，其中，第一存储块和第二存储块共享多个位线和公共源极线。

20.如权利要求16所述的半导体存储器件，其中，电源单元产生所述多个操作电压，将所述多个操作电压施加至与第一存储块和第二存储块之中的选中存储块相对应的第一全局线或第二全局线中的一个，以及将0V电压施加至与未选中存储块相对应的第一全局线或第二全局线中的一个。

Images