CN107545924B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。本公开涉及一种操作包括共享一条块字线的至少两个存储器块的半导体存储器装置的方法。该方法包括以下步骤：将擦除电压施加至共同地联接至所述存储器块的源极线，所述存储器块中的一个是被选存储器块；以及当擦除电压被施加至源极线时，将第一电压施加至块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在未选存储器块中的局部字线浮置。

Description

半导体存储器装置及其操作方法
技术领域
本发明的各种实施方式总体上涉及电子装置，更具体地讲，涉及一种半导体存储器装置及其操作方法。
背景技术
存储器系统已被广泛用作诸如计算机、数字相机、MP3播放器和智能电话的数字装置的数据存储装置。存储器系统可包括存储数据的半导体存储器装置以及控制存储器装置的控制器。数字装置可作为存储器系统的主机来操作，并且控制器可在主机和半导体存储器装置之间传送命令和数据。
半导体存储器装置是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体具体实现的存储器装置。半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置在断电时丢失所存储的数据。易失性存储器装置的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置保持所存储的数据，而与通电/断电条件无关。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪速存储器被分类为NOR型存储器和NAND型存储器。
发明内容
各种实施方式涉及一种具有增大的擦除速度的半导体存储器装置及其操作方法。
根据实施方式，一种操作包括共享一条块字线的至少两个存储器块的半导体存储器装置的方法可包括以下步骤：将擦除电压施加至共同地联接至所述存储器块的源极线，所述存储器块中的一个是被选存储器块；以及当擦除电压被施加至源极线时，将第一电压施加至块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在未选存储器块中的局部字线浮置。
根据实施方式，一种半导体存储器装置可包括：共享一条块字线的至少两个存储器块；外围电路，其被配置为对所述存储器块中的被选存储器块执行擦除操作；以及控制电路，其被配置为控制所述外围电路以在擦除电压被施加至共同地联接至所述存储器块的源极线时，将第一电压施加至块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在所述未选存储器块中的局部字线浮置。
根据实施方式，一种半导体存储器装置可包括：地址解码器，其包括多个块解码器；以及至少两个存储器块，其中的一个是与块解码器中的一个对应的被选存储器块，其中，当擦除电压被施加至共同地联接至所述存储器块的源极线时，地址解码器将第一电压施加至作为块解码器的输出线的块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，其中，第一电压高于使联接至块字线的通道晶体管导通的导通电压，并且其中，第三电压根据第一电压的电平将包括在所述未选存储器块中的局部字线浮置。
根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其包括共享一条块字线的至少两个存储器块以及通过位线联接至存储器块的传送块；外围电路，其适用于对存储器块中的被选存储器块执行擦除操作；以及控制电路，其适用于控制外围电路以在擦除电压被施加至共同地联接至存储器块的源极线时，将第一正电压施加至所述块字线以及与传送块对应的块字线，并且将高于第一正电压的第二正电压施加至存储器块中的未选存储器块的全局字线，其中，第一正电压具有使联接至存储器块的块字线以及与传送块对应的块字线的通道晶体管导通的电平。
根据实施方式，一种半导体存储器装置可包括：存储器单元阵列，其包括共享一条块字线的至少两个存储器块；传送块，其通过位线联接至存储器块；外围电路，其适用于对存储器块中的被选存储器块执行擦除操作；以及控制电路，其适用于控制外围电路以在擦除电压被施加至共同地联接至存储器块的源极线时，将第一正电压施加至所述块字线以及与传送块对应的块字线，将高于第一正电压的第二正电压施加至存储器块中的未选存储器块的全局字线，并且将导通电压施加至包括在传送块中的开关晶体管的栅极以使开关晶体管导通，其中，第一正电压具有使联接至存储器块的块字线以及与传送块对应的块字线的通道晶体管导通的电平。
附图说明
图1是示出存储器系统的配置的框图；
图2是示出图1所示的半导体存储器装置的结构的框图；
图3是示出图2所示的地址解码器的结构的框图；
图4是示出图2所示的存储器单元阵列的实施方式的示图；
图5是示出图2所示的存储器单元阵列的另一实施方式的示图；
图6是示出半导体存储器装置的擦除操作的示图；
图7是示出在半导体存储器装置的擦除操作期间施加的电压的示图；
图8是示出在半导体存储器装置的擦除操作期间存储器块的操作的示图；
图9是示出根据实施方式的擦除方法的示图；
图10是示出另一实施方式的示图；
图11是示出根据另一实施方式的擦除方法的示图；
图12是示出根据另一实施方式的擦除方法的示图；
图13是示出根据另一实施方式的擦除方法的示图；
图14是示出根据另一实施方式的擦除方法的示图；
图15是示出根据实施方式的半导体存储器装置的操作的流程图；
图16是示出用于实现图1所示的控制器的实施方式的框图；
图17是示出包括图16所示的控制器的存储器系统的应用示例的框图；以及
图18是示出包括参照图17描述的存储器系统的计算系统的框图。
具体实施方式
以下，根据本说明书所公开的概念的实施方式的示例的具体结构或功能描述仅被例示以描述根据所述概念的实施方式的示例，根据所述概念的实施方式的示例可按照各种形式来实现，但是所述描述不限于本说明书中所描述的实施方式的示例。
可对根据所述概念的实施方式的示例应用各种修改和改变以使得实施方式的示例将在附图中示出并在说明书中描述。然而，根据所述概念的实施方式的示例不限于特定实施方式，而是包括本公开的精神和技术范围内所包括的所有改变、等同物或另选形式。
诸如第一或第二的术语可用于描述各种组件，但是组件不受上述术语限制。上述术语用于将一个组件与其它组件相区分，例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称作第二组件，类似地，第二组件可被称作第一组件。
应该理解，当描述元件“联接”或“连接”至另一元件时，该元件可直接联接或直接连接至所述另一元件，或者通过第三元件联接或连接至所述另一元件。相反，应该理解，当元件被称作“直接连接至”或“直接联接至”另一元件时，二者间没有另一元件。描述组件之间的关系的其它表达(即，“在……之间”和“直接在……之间”或“与……相邻”和“直接与……相邻”需要按照相同的方式解释。
本说明书中所使用的术语仅用于描述实施方式的特定示例，并非旨在限制本公开。如果上下文中不存在清楚的相反含义，则单数形式可包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在说明书中所描述的特征、数量、步骤、操作、组件、部分或其组合，但是不预先排除存在或增加一个或更多个其它特征、数量、步骤、操作、组件、部分或其组合的可能性。
如果没有相反地定义，则本文所使用的所有术语(包括技术或科学术语)具有与本领域普通技术人员通常理解的含义相同的含义。如果没有在本说明书中清楚地定义，则常用字典中定义的术语应该被解释为具有与在现有技术的上下文中的含义相同的含义，而不应解释为理想或过于形式的含义。
在一些实施方式中，熟知工艺、装置结构和技术将不详细描述以避免使本发明模糊。
以下，将通过参照附图描述实施方式的示例来描述本公开。
图1是示出存储器系统的配置的框图。
存储器系统可包括半导体存储器装置1000和控制器50。
半导体存储器装置1000可以是NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻随机存取存储器(RAM)(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或者自旋转移力矩随机存取存储器(STT-RAM)。另外，根据实施方式，存储器系统的半导体存储器装置1000可具有三维阵列结构。本发明可适用于包括浮栅(FG)闪速存储器的具有电荷存储层的闪速存储器装置或者包括绝缘层的具有电荷存储层的电荷捕获闪速(CTF)闪速存储器。
半导体存储器装置1000可包括存储器单元阵列100。存储器单元阵列100可包括多个非易失性存储器单元。
半导体存储器装置1000可从控制器50接收命令和地址，并访问存储器单元阵列的通过地址选择的区域。即，半导体存储器装置1000可对通过地址选择的区域执行与命令对应的内部操作。
例如，半导体存储器装置1000可执行编程操作、读取操作和擦除操作。在编程操作期间，半导体存储器装置1000可利用数据对通过地址选择的区域进行编程。在读取操作期间，半导体存储器装置1000可从通过地址选择的区域读取数据。在擦除操作期间，半导体存储器装置1000可擦除存储在通过地址选择的部分中的数据。
根据实施方式，半导体存储器装置1000的读取操作和编程操作可以按照页为单位来执行。半导体存储器装置1000的擦除操作可以按照存储器块为单位来执行。
图2是示出图1所示的半导体存储器装置1000的结构的框图。
半导体存储器装置1000可包括存储器单元阵列100、外围电路600和控制电路700。
外围电路600可包括地址解码器200、电压发生器300、读写电路400和数据输入/输出电路500。
存储器单元阵列100可包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz可通过字线WL连接至地址解码器200。存储器块BLK1至BLKz可通过位线BL1至BLm联接至读写电路400。存储器块BLK1至BLKz中的每一个可包括多个存储器单元。根据实施方式，所述多个存储器单元可以是非易失性存储器单元。所述多个存储器单元当中的联接至相同字线的存储器单元可被定义为单个页。即，存储器单元阵列100可包括多个页。
另外，存储器单元阵列100的存储器块BLK1至BLKz中的每一个可包括多个单元串。各个单元串可包括串联联接在位线和源极线之间的漏极选择晶体管、第一存储器单元组、管道晶体管、第二存储器单元组和源极选择晶体管。
外围电路600可响应于控制电路700的控制来驱动存储器单元阵列100。例如，控制电路700可控制外围电路600驱动存储器单元阵列100以便执行编程操作、读取操作和擦除操作。
地址解码器200可通过字线WL联接至存储器单元阵列110。地址解码器200可被配置为响应于控制电路700而操作。地址解码器200可通过半导体存储器装置1000中的输入/输出缓冲器(未示出)从控制电路700接收地址ADDR。
地址解码器200可被配置为对所接收到的地址ADDR的块地址进行解码。地址解码器200可根据所解码的块地址选择存储器块BLK1至BLKz中的至少一个。地址解码器200可被配置为对所接收到的地址ADDR的行地址进行解码。地址解码器200可通过根据所解码的行地址将从电压发生器300供应的电压施加到至少一条字线WL来选择被选存储器块的至少一条字线WL。
在编程操作期间，地址解码器200可将编程电压施加至被选字线，将电压电平低于编程电压的通过电压施加至未选字线。在编程验证操作期间，地址解码器200可将验证电压施加至被选字线，将电压电平高于验证电压的验证通过电压施加至未选字线。
在读取操作期间，地址解码器200可将读取电压施加至被选字线，将电压电平高于读取电压的通过电压施加至未选字线。
根据实施方式，半导体存储器装置1000的擦除操作可以按照存储器块为单位来执行。在擦除操作期间，输入至半导体存储器装置1000的地址ADDR可包括块地址。地址解码器200可对块地址进行解码并根据所解码的块地址选择一个存储器块。在擦除操作期间，地址解码器200可将接地电压施加至被选存储器块的字线。根据实施方式，地址解码器200可包括块解码器、字线解码器和地址缓冲器。
下面将参照图5更详细地描述地址解码器200的操作。
电压发生器300可被配置为利用供应给半导体存储器装置1000的外部电源电压来生成多个电压。电压发生器300可响应于控制电路700的控制来操作。
根据实施方式，电压发生器300可调节外部电源电压以生成内部电源电压。电压发生器300所生成的内部电源电压可用作半导体存储器装置1000的操作电压。
根据实施方式，电压发生器300可利用外部电源电压或内部电源电压来生成多个电压。例如，电压发生器300可包括接收内部电源电压的多个泵浦电容器，并且响应于控制电路700的控制选择性地启用所述多个泵浦电容器以生成多个电压。所生成的电压可被施加至由地址解码器200选择的字线。
读写电路400可包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可分别通过第一位线BL1至第m位线BLm联接至存储器单元阵列100。第一页缓冲器PB1至第m页缓冲器PBm可响应于控制电路700的控制来操作。
第一页缓冲器PB1至第m页缓冲器PBm可与数据输入/输出电路500进行数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可通过数据输入/输出电路500和数据线DL来接收要存储的数据DATA。
在编程操作期间，当编程脉冲被施加至被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可通过位线BL1至BLm将通过数据输入/输出电路500接收的数据DATA传送至被选存储器单元。可根据所传送的数据DATA对被选页的存储器单元进行编程。联接至施加有编程许可电压(例如，接地电压)的位线的存储器单元可具有增大的阈值电压。然而，联接至施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可通过位线BL1至BLm从被选存储器单元读取页数据。
在读取操作期间，读写电路400可通过位线BL从被选页的存储器单元读取数据DATA，并且将所读取的数据DATA输出至数据输入/输出电路500。
在擦除操作期间，读写电路400可将位线BL浮置。根据实施方式，读写电路400可包括列选择电路。
数据输入/输出电路500可通过数据线DL联接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路500可响应于控制电路700的控制来操作。在编程操作期间，数据输入/输出电路500可从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路500可将从包括在读写电路400中的第一页缓冲器PB1至第m页缓冲器PBm传送的数据DATA输出至外部控制器。
控制电路700可联接至地址解码器200、电压发生器300、读写电路400和数据输入/输出电路500。控制电路700可控制半导体存储器装置1000的总体操作。控制电路700可从外部控制器接收命令CMD和地址ADDR。控制电路700可响应于命令CMD来控制外围电路600。控制电路700可控制地址解码器200、电压发生器300、读写电路400和数据输入/输出电路500执行与所接收到的命令CMD对应的操作。根据实施方式，在擦除操作期间，控制电路700可将擦除电压Verase(高电压)施加至源极线。
图3是示出地址解码器200的结构的框图。
参照图3，地址解码器200可包括块解码器单元210和通道单元220。
块解码器单元210可包括多个块解码器210A至210C。块解码器210A至210C中的每一个可与存储器块BLK1至BLKz当中的一个或更多个对应。例如，一个块解码器(例如，块解码器210A)可与两个存储器块(例如，存储器块BLK1和BLK2)对应。根据实施方式，两个存储器块可与一个块解码器对应。然而，两个或更多个存储器块可与一个块解码器对应。即，多个存储器块可共同地联接至一个块解码器。因此，多个存储器块可共享一条块字线。
块解码器210A至210C中的每一个可响应于地址ADDR向块字线输出块选择信号BLKWL_A至BLKWL_C。块选择信号BLKWL_A至BLKWL_C可通过块字线被输入至通道单元220。例如，块解码器210A可响应于地址ADDR输出块选择信号BLKWL_A，块解码器210B可响应于地址ADDR输出块选择信号BLKWL_B，块解码器210C可响应于地址ADDR输出块选择信号BLKWL_C。
通道单元122可包括多个通道晶体管PTr。所述多个通道晶体管PTr可分别与存储器块BLK1至BLKz对应。另外，通道晶体管PTr可响应于块选择信号BLKWL_A至BLKWL_C将全局字线组GWL_A至GWL_D分别电连接至存储器块BLK1至BLKz的局部字线WL。例如，包括在通道单元122中的多个通道晶体管PTr当中的与第一存储器块BLK1和第二存储器块BLK2对应的通道晶体管PTr可响应于从块解码器210A输出的块选择信号BLKWL_A而导通或截止。另外，与第三存储器块BLK3和第四存储器块BLK4对应的通道晶体管PTr可响应于从块解码器210B输出的块选择信号BLKWL_B而导通或截止。与第(z-1)存储器块BLKz-1和第z存储器块BLKz对应的通道晶体管PTr可响应于从块解码器210C输出的块选择信号BLKWL_C而导通或截止。
因此，当从存储器块BLK1至BLKz当中选择第一存储器块BLK1时，与共享块解码器210A的第一存储器块BLK1和第二存储器块BLK2对应的通道晶体管PTr可通过块选择信号BLKWL_A来导通。
在本说明书中，被地址解码器选择的存储器块(例如，第一存储器块BLK1)可被称作被选块SELECTED BLK，与块解码器210A共享所选择的第一存储器块BLK1的存储器块(例如，第二存储器块BLK2)可被称作共享块SHARED BLK，未被选择的存储器块(例如，第三存储器块BLK3至第z存储器块BLKz)可被称作未选块UNSELECTED BLK。
图4是示出图2所示的存储器单元阵列的实施方式的示图。
参照图4，存储器单元阵列100_1可包括存储器块BLK1至BLKz。在图4中，为了例示目的，示出第一存储器块BLK1的内部配置，存储器块BLK2至BLKz的内部配置被省略。然而，将理解，第二存储器块BLK2至第z存储器块BLKz按照基本上与第一存储器块BLK1相同的方式配置。
参照图4，第一存储器块BLK1可包括多个单元串CS11至CS1m和CS21至CS2m。根据实施方式，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在第一存储器块BLK1中，m个单元串可布置在行方向(即，+X方向)上。为了描述方便，图4示出布置在列方向(即，+Y方向)上的两个单元串。然而，三个或更多个单元串可布置在列方向上。
单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有彼此相似的结构。根据实施方式，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。根据实施方式，用于提供沟道层的柱可形成在各个单元串中。根据实施方式，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可设置在各个单元串中。
各个单元串的源极选择晶体管SST可连接在公共源极线CSL与存储器单元MC1至MCp之间。
根据实施方式，布置在同一行中的单元串的源极选择晶体管可联接至在行方向上延伸的源极选择线，布置在不同行中的单元串的源极选择晶体管可联接至不同的源极选择线。在图5中，第一行中的单元串CS11至CS1m的源极选择晶体管可联接至第一源极选择线SSL1，第二行中的单元串CS21至CS2m的源极选择晶体管可连接至第二源极选择线SSL2。
根据另一实施方式，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同地联接至一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可沿着+Z方向和相反方向按照顺序方式布置，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可在+Z方向上顺序地布置，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管道晶体管PT彼此联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接至第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应单元串的电压或电流。结果，可改进存储在第一存储器块BLK1中的数据的可靠性。
各个单元串的管道晶体管PT的栅极可联接至管线PL。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串可联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管可联接至第二漏极选择线DSL2。
布置在列方向上的单元串可联接至在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21可联接至第一位线BL1。第m列中的单元串CS1m和CS2m可联接至第m位线BLm。
布置在行方向上的单元串中的联接至同一字线的存储器单元可形成联接至同一字线的单个页。例如，第一行中的单元串CS11至CS1m中的联接至第一字线WL1的存储器单元可形成单个页。第二行中的单元串CS21至CS2m中的联接至第一字线WL1的存储器单元可形成另一单个页。可通过在漏极选择线DSL1和DSL2之间选择一个来选择布置在一个行方向上的单元串。可根据字线WL1至WLn中的一个来从所选择的单元串当中选择一个页。
图5是示出图2所示的存储器单元阵列的另一实施方式的示图。
参照图5，存储器单元阵列100_2可包括多个存储器块BLK1’至BLKz’。在图5中，为了例示目的，示出了第一存储器块BLK1’的内部配置，存储器块BLK2'至BLKz'的内部配置被省略。第二存储器块BLK2’至第z存储器块BLKz’可按照基本上与第一存储器块BLK1’相同的方式来配置。
第一存储器块BLK1’可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可在+Z方向上延伸。在第一存储器块BLK1’中，m个单元串可布置在+X方向上。为了描述方便，图5示出布置在+Y方向上的两个单元串。然而，三个或更多个单元串可布置在列方向上。
单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管可连接至同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管可联接至第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管可联接至第二源极选择线SSL2。根据另一实施方式，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同地连接至一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接至第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当提供虚拟存储器单元时，可稳定地控制对应单元串的电压或电流。因此，可改进存储在存储器块BLK1’中的数据的可靠性。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可联接至第二漏极选择线DSL2。
结果，图5所示的存储器块BLK1’可具有与图4所示的第一存储器块BLK1相似的等效电路，不同之处在于从各个单元串去除了管道晶体管PT。
图6是示出半导体存储器装置的擦除操作的示图。
参照图6，第一存储器块BLK1至第四存储器块BLK4可共同地联接至第0至第N位线。第一存储器块BLK1至第四存储器块BLK4可被包括在参照图4和图5描述的存储器单元阵列100中。包括在第一存储器块BLK1至第四存储器块BLK4中的存储器单元的栅极可联接至局部字线。局部字线可经由通道晶体管PASS TR联接至全局字线A GWL_A或全局字线C GWL_C。为了描述方便，图6示出包括四个存储器块(即，第一存储器块BLK1至第四存储器块BLK4)的存储器单元阵列。然而，根据实施方式，存储器单元阵列可具有五个或更多个存储器块。
第一存储器块BLK1的局部字线可经由通道晶体管PASS TR联接至全局字线AGWL_A。第二存储器块BLK2的局部字线可经由通道晶体管PASS TR联接至全局字线C GWL_C。第三存储器块BLK3的局部字线可经由通道晶体管PASS TR联接至全局字线C GWL_C。第四存储器块BLK4的局部字线可经由通道晶体管PASS TR联接至全局字线A GWL_A。
与第一存储器块BLK1和第二存储器块BLK2对应的通道晶体管PASS TR可共同地联接至一条块字线。因此，第一存储器块BLK1和第二存储器块BLK2可共享一个块解码器。
与第三存储器块BLK3和第四存储器块BLK4对应的通道晶体管PASS TR可共同地联接至一条块字线。因此，第三存储器块BLK3和第四存储器块BLK4可共享一个块解码器。
图6示出对第一存储器块BLK1至第四存储器块BLK4当中的第一存储器块BLK1的擦除操作的示例。
所选择的第一存储器块BLK1可以是被选块SELECTED BLK，与所选择的第一存储器块BLK1共享块字线BLKWL的第二存储器块BLK2可以是共享块SHARED BLK，未被选择的第三存储器块BLK3和第四存储器块BLK4可以是未选块UNSELECTED BLK。
联接至第一存储器块BLK1的通道晶体管PASS TR的块字线BLKWL可根据通过被选块字线SELECTED BLKWL提供的块选择电压Vselect来导通。由于第二存储器块BLK2的通道晶体管PASS TR和第一存储器块BLK1的通道晶体管PASS TR共享被选块字线SELECTEDBLKWL，所以相同的块选择电压Vselect可被施加至第二存储器块BLK2的通道晶体管PASSTR。
由于擦除第一存储器块BLK1，所以可选择全局字线A GWL_A并且可不选择全局字线C GWL_C。
未选块字线UNSELECTED BLKWL可向第三存储器块BLK3和第四存储器块BLK4(即，未选块UNSELECTED BLK)的通道晶体管PASS TR提供接地电压(0V)。
图7是示出当执行半导体存储器装置的擦除操作时所施加的电压的示图。
图8是示出当执行半导体存储器装置的擦除操作时存储器块的操作的示图。
在擦除操作期间，半导体存储器装置可生成擦除电压Verase并将所生成的擦除电压Verase施加至公共源极线CSL(在图7中表示为“SOURCE BIAS”)。此时，源极选择晶体管SST和漏极选择晶体管DST可被控制为浮置。
接地电压可被施加至被选存储器块的局部字线。随后，沟道的电位电平可按照公共源极线CSL的电位电平增大。联接至处于浮置状态的多个源极选择晶体管SST和多个漏极选择晶体管DST的源极选择线和漏极选择线的电位电平可通过耦合现象按照沟道的电位电平增大。
可通过沟道的增大的电位电平来擦除存储在被选存储器块的存储器单元中的数据。即，存储在被选存储器块的存储器单元的电荷存储层中的电子可通过沟道的电位而脱离捕获。更具体地讲，存储在被选存储器块的存储器单元的电荷存储层中的电子可通过沟道的增大的电位电平与具有接地电平的局部字线的电位电平之间的差异而流到沟道中以脱离捕获。在沟道中生成的热空穴可流到存储器单元的电荷存储层中，以使得存储在电荷存储层中的电子可脱离捕获。局部字线可维持接地电平，或者从浮置状态改变为接地电平。
在作为擦除操作的结果，被选存储器块的存储器单元的数据被擦除之后，施加至公共源极线CSL的擦除电压Verase可被阻挡，公共源极线CSL的电位可被放电。
当在擦除操作期间具有高电压电平的擦除电压Verase被施加至公共源极线CSL时，由于相对于源极侧的电压差，可发生栅极感应漏极泄漏(GIDL)，并且由于源极选择晶体管SST被浮置，所以可在沟道的方向上生成并引入热空穴。结果，沟道的电位可增大。此时，位线可保持浮置。擦除电压Verase可通过所擦除的块的沟道以及公共源极线CSL与位线之间的耦合电容被传送至处于浮置状态的位线。
由于在被选存储器块中字线电压为0V，所以热空穴可隧穿到存储器单元中以擦除存储器单元的数据。
然而，由于内建电位或耦合比，位线的电压可低于公共源极线CSL的擦除电压。因此，公共源极线CSL与位线之间的电位差可导致沟道的电位以及在位线方向上引入的空穴。结果，擦除特性可劣化。
在如上面参照图6所述共享块字线的地址解码器中，当连接全局字线和局部字线的通道晶体管导通时，被选块和共享块可共存。
参照图7和图8，在时间t0，由于接地电压被施加至局部字线以擦除被选存储器块，所以第一正电压(Vpositive1＝Vselect)可被施加至被选块字线SELECTED BLKWL以使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通。
接地电压(0V)可被施加至联接至未选存储器块UNSELECTED BLK的未选块字线UNSELECTED BLKWL。
共享块SHARED BLK的局部字线可被浮置以避免擦除现象。电压电平高于联接至共享块SHARED BLK的被选块字线SELECTED BLKWL的第二正电压(Vpositive2＝Vglobal)可被施加至联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL和管道单元栅极PCG。因此，共享块SHARED BLK的局部字线当用比被选块字线SELECTED BLKWL低的电位Vlocal充电时可被浮置。
在时间t1，被选存储器块SELECTED BLK的全局源极选择线Global SSL、漏极选择线DSL和管道单元栅极PCG可分别具有源极选择线电压VSSL、漏极选择线电压VDSL和管道单元电压VPCG。
因此，当包括在共享块SHARED BLK中的存储器单元的阈值电压低时，存储器单元可导通，并且擦除电压Verase可从源极侧SO被传送至位线BL，以使得位线BL可被预充电(参照图8的“SHARED BLK(低电压)”)。然而，当存储器单元的阈值电压高时，存储器单元可截止，擦除电压Verase无法从源极侧SO被传送至位线BL，并且无法对位线进行预充电(参照图8的“SHARED BLK(高电压)”)。
根据实施方式，即使当存储器单元的阈值电压高时，擦除电压Verase可通过使包括在共享块SHARED BLK中的存储器单元导通来被传送至位线以对位线进行预充电。
图9是示出根据实施方式的擦除方法的示图。
参照图9，在时间t2，擦除电压Verase可被施加至源极线SOURCE BIAS。
第一电压V1可被施加至被选块SELECTED BLK和共享块SHARED BLK的被选块字线SHARED BLKWL。可施加第一电压V1以使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通。根据实施方式，第一电压V1的电压电平可比使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通的电压高预定值。
接地电压(0V)可被施加至联接至未选块UNSELECTED BLK的未选块字线UNSELECTED BLKWL。
第三电压V3可被施加至联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL和管道单元栅极PCG。为了避免共享块SHARED BLK的擦除现象，可施加第三电压V3以将联接至共享块SHARED BLK的局部字线浮置。根据实施方式，可响应于第一电压V1的电压电平施加第三电压V3以将共享块SHARED BLK的局部字线浮置。
在时间t3，电压电平低于第一电压V1的第二电压V2可被施加至由被选块SELECTEDBLK和共享块SHARED BLK共享的被选块字线SELECTED BLKWL。根据实施方式，可施加第二电压V2以使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通。
电压电平低于第三电压V3的第四电压V4可被施加至联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL和管道单元栅极PCG。根据实施方式，可响应于第二电压V2的电压电平施加第四电压V4以将共享块SHARED BLK的局部字线浮置。
在时间t4，联接至被选块SELECTED BLK的全局源极选择线Global SSL、漏极选择线DSL和管道单元栅极PCG可分别具有源极选择线电压VSSL、漏极选择线电压VDSL和管道单元电压VPCG。
根据图9所示的实施方式，比参照图7描述的第一正电压Vpositive1和第二正电压Vpositive2高预定电压电平的第一电压V1和第三电压V3可被施加至被选块SELECTED BLK和共享块SHARED BLK的被选块字线SELECTED BLKWL以及联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL和管道单元栅极PCG达预定基准时间。因此，在擦除操作的早期阶段包括在共享块SHARED BLK中的存储器单元可短时间导通，因此，浮置的局部字线的电位可增大。因此，即使当包括在共享块SHARED BLK中的存储器单元具有高阈值电压时，擦除电压Verase也可被传送至位线以对位线进行预充电，因此可更快速地执行擦除操作。
图10是示出根据另一实施方式的擦除方法的示图。
参照图10，在时间t5，擦除电压Verase可被施加至源极线SOURCE BIAS。
第一电压V1可被施加至被选块SELECTED BLK和共享块SHARED BLK的被选块字线SELECTED BLKWL。可施加第一电压V1以使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通。根据实施方式，第一电压V1的电压电平可比使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通所施加的电压高预定值。
接地电压(0V)可被施加至未选块UNSELECTED BLK的未选块字线UNSELECTEDBLKWL。
第三电压V3可被施加至联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL和管道单元栅极PCG。可施加第三电压V3以将共享块SHARED BLK的局部字线浮置，以避免共享块SHARED BLK的擦除现象。根据实施方式，可响应于第一电压V1的电压电平施加第三电压V3以将共享块SHARED BLK的局部字线浮置。
与图9所示的实施方式相反，在图10所示的实施方式中，在施加至被选块SELECTEDBLK和共享块SHARED BLK的被选块字线SELECTED BLKWL以及联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL、管道单元栅极PCG的电压不改变的同时，包括在共享块SHARED BLK中的存储器单元可保持导通。
在时间t6，联接至被选块SELECTED BLK的全局源极选择线Global SSL、漏极选择线DSL和管道单元栅极PCG可分别具有源极选择线电压VSSL、漏极选择线电压VDSL和管道单元电压VPCG。
根据图10所示的实施方式，比参照图7描述的第一正电压Vpositive1和第二正电压Vpositive2高预定电压电平的第一电压V1和第三电压V3可继续被施加至被选块SELECTED BLK和共享块SHARED BLK的被选块字线SELECTED BLKWL以及联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL和管道单元栅极PCG以使包括在共享块SHARED BLK中的存储器单元导通，以使得浮置的局部字线的电位可增大。因此，即使当包括在共享块SHARED BLK中的存储器单元具有高阈值电压时，擦除电压Verase也可被传送至位线以对位线进行预充电，因此可更快速地执行擦除操作。
图11是示出根据另一实施方式的擦除方法的示图。
参照图11，在时间t7，擦除电压Verase可被施加至源极线SOURCE BIAS。
第一正电压Vpositive1可被施加至被选块SELECTED BLK和共享块SHARED BLK的被选块字线SELECTED BLKWL。可施加第一正电压Vpositive1以使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通。
第五电压V5可被施加至未选块UNSELECTED BLK的未选块字线UNSELECTED BLKWL。根据实施方式，可施加第五电压V5以使未选块UNSELECTED BLK的通道晶体管PASS TR导通。根据实施方式，未选块UNSELECTED BLK的全局字线电压可按照与第五电压V5相同的方式维持。
第二正电压Vpositive2可被施加至联接至共享块SHARED BLK的全局字线GlobalWL、源极选择线SSL、漏极选择线DSL和管道单元栅极PCG。可施加第二正电压Vpositive2以将共享块SHARED BLK的局部字线浮置，以避免共享块SHARED BLK的擦除现象。根据实施方式，可响应于第一正电压Vpositive1的电压电平施加第二正电压Vpositive2以将共享块SHARED BLK的局部字线浮置。
在时间t8，施加至未选块UNSELECTED BLK的未选块字线UNSELECTED BLKWL的第五电压V5可被放电。即，接地电压可被施加至未选块UNSELECTED BLK的未选块字线UNSELECTED BLKWL。在图11所示的实施方式中，包括在未选块UNSELECTED BLK中的存储器单元可短时间导通，以使得浮置的局部字线的电位可增大。因此，擦除电压Verase可被传送至位线以对位线进行预充电，因此可更快速地执行擦除操作。
在时间t8，联接至被选块SELECTED BLK的全局源极选择线Global SSL、漏极选择线DSL和管道单元栅极PCG可分别具有源极选择线电压VSSL、漏极选择线电压VDSL和管道单元电压VPCG。
图12是示出根据另一实施方式的擦除方法的示图。
根据图12所示的实施方式，包括在半导体存储器装置中的多个存储器块当中的主块以外的存储器块可用作传送块。
参照图12，第一存储器块BLK1至第四存储器块BLK4以及传送块BLKx可共同地联接至第0位线BL_0至第N位线BL_N。第一存储器块BLK1至第四存储器块BLK4以及传送块BLKx可被包括在上面参照图4和图5描述的存储器单元阵列100中。包括在第一存储器块BLK1至第四存储器块BLK4以及传送块BLKx中的存储器单元的栅极可分别联接至局部字线。局部字线可经由通道晶体管PASS TR联接至全局字线A GWL_A或全局字线C GWL_C。为了描述方便，图12示出包括在存储器单元阵列中的五个存储器块，第一存储器块BLK1至第四存储器块BLK4以及传送块BLKx。然而，根据实施方式，存储器单元阵列可包括五个或更多个存储器块。
根据实施方式，传送块BLKx可以是包括在半导体存储器装置中的多个存储器块当中的被配置为存储数据的主块以外的存储器块。例如，传送块BLKx可对应于被配置为存储半导体存储器装置的系统操作信息的系统块和包括修复操作所需的冗余串的修复块中的一个。
第一存储器块BLK1的局部字线可经由通道晶体管PASS TR联接至全局字线A GWL_A。第二存储器块BLK2的局部字线可经由通道晶体管PASS TR联接至全局字线C GWL_C。第三存储器块BLK3的局部字线可经由通道晶体管PASS TR联接至全局字线C GWL_C。第四存储器块BLK4的局部字线可经由通道晶体管PASS TR联接至全局字线A GWL_A。传送块BLKx的局部字线可经由通道晶体管PASS TR联接至全局字线C GWL_C。
与第一存储器块BLK1和第二存储器块BLK2对应的通道晶体管PASS TR可共同地联接至一条块字线。因此，第一存储器块BLK1和第二存储器块BLK2可共享一个块解码器(例如，块解码器210A至210C中的一个，如参照图3所述)。
与第三存储器块BLK3和第四存储器块BLK4对应的通道晶体管PASS TR可共同地联接至一条块字线。因此，第三存储器块BLK3和第四存储器块BLK4可共享一个块解码器。
图12示出对第一存储器块BLK1至第四存储器块BLK4当中的第一存储器块BLK1的擦除操作的示例。
所选择的第一存储器块BLK1可以是被选块SELECTED BLK，与所选择的第一存储器块BLK1共享块字线BLKWL的第二存储器块BLK2可以是共享块SHARED BLK。未被选择的第三存储器块BLK3和第四存储器块BLK4可以是未选块UNSELECTED BLK。
联接至第一存储器块BLK1的通道晶体管PASS TR的块字线BLKWL可根据通过被选块字线SELECTED BLKWL提供的块选择电压Vselect来导通。由于第二存储器块BLK2的通道晶体管PASS TR与第一存储器块BLK1的通道晶体管PASS TR共享被选块字线SELECTEDBLKWL，所以相同的块选择电压Vselect可施加至第二存储器块BLK2的通道晶体管PASS TR。
由于第一存储器块BLK1要被擦除，所以可选择全局字线A GWL_A，并且可不选择全局字线C GWL_C。
联接至第三存储器块BLK3和第四存储器块BLK4(未选块UNSELECTED BLK)的通道晶体管PASS TR的块字线可以是可被施加接地电压(0V)的未选字线UNSELECTED BLKWL。
根据擦除方法，比参照图7描述的第一正电压Vpositive1和第二正电压Vpositive2高预定电压电平的第一电压V1和第三电压V3可被施加至被选块SELECTED BLK和共享块SHARED BLK的被选块字线SELECTED BLKWL以及联接至共享块SHARED BLK的全局字线Global WL、源极选择线SSL、漏极选择线DSL、管道单元栅极PCG达预定基准时间。因此，在擦除操作的早期阶段包括在共享块SHARED BLK中的存储器单元可短时间导通，因此，浮置的局部字线的电位可增大。因此，即使当包括在共享块SHARED BLK中的存储器单元具有高阈值电压，擦除电压Verase也可被传送至位线以对位线进行预充电，因此可更快速地执行擦除操作。
在图12所示的实施方式中，第一传送块字线电压第3BLKWL可被施加至传送块BLKx的通道晶体管PASS TR的栅极。根据实施方式，第一传送块字线电压第3BLKWL可以是传送块BLKx的通道晶体管PASS TR的导通电压Vselect。因此，传送块BLKx的通道晶体管PASS TR可导通，以使得全局字线C GWL_C的电压可被传送至传送块BLKx的局部字线。随后，半导体存储器装置可使传送块字线电压第3BLKWL放电并施加第二传送块字线电压。根据实施方式，第二传送块字线电压可以是接地电压，即，0V。因此，传送块BLKx的局部字线可从正电压状态被设定为浮置状态。第一传送块字线电压第3BLKWL(即，Vselect)被施加的时间可以是当随后施加第二传送块字线电压(0V)时传送块的局部字线被浮置的时间。
当传送块BLKx的局部字线被浮置时，施加至公共源极线的擦除电压Verase可被传送至浮置的位线，以使得位线电位可等于或大于公共源极线。因此，可执行擦除操作，而不管共享块SHARED BLK的存储器单元的阈值电压如何。
图13是示出根据另一实施方式的擦除方法的示图。
在图13所示的实施方式中，参照图12描述的传送块BLKx被包括多个开关晶体管Tr的传送块TB代替。参照图13，存储器单元阵列还可包括与共享块SHARED BLK相邻的传送块TB。传送块TB可包括将公共源极线CSL联接至位线的开关晶体管Tr。根据实施方式，在擦除操作的早期阶段，导通偏压可被施加至开关晶体管Tr的栅极。传送块TB可将位线预充电至公共源极线的电压以及在从位线的方向上的擦除电压Verase。
根据图13所示的实施方式，通过提供单独的传送块TB以不损坏系统块或修复块的数据，可获得如图12所示的相同操作效果。
包括在传送块TB中的开关晶体管Tr的第一电极可联接至位线，其第二电极可联接至公共源极线。因此，不管共享块SHARED BLK中的存储器单元的阈值电压如何，可在朝着位线的方向上传送源极偏压。根据实施方式，第一电极可以是漏极，第二电极可以是源极，或者第一电极可以是源极，第二电极可以是漏极。
图14是示出根据另一实施方式的擦除方法的示图。
参照图14，根据实施方式的半导体存储器装置的存储器单元阵列还可包括传送块TB。传送块TB可包括联接至位线的多个开关晶体管Tr。
包括在传送块TB中的开关晶体管的第一电极可分别联接至位线，其第二电极可联接至预充电电极。在图14所示的实施方式中，与图13所示的实施方式相反，包括在传送块TB中的开关晶体管Tr可不联接至公共源极线CSL，并且任意预充电电压Vx可被施加至传送块TB。
因此，在半导体存储器装置的擦除操作期间，恒定的预充电电压Vx可在朝着位线的方向上预充电，而不管施加至公共源极线的擦除电压如何。
根据实施方式，第一电极可以是漏极，第二电极可以是源极。然而，第一电极可以是源极，第二电极可以是漏极。
图12至图14所示的实施方式可被应用于图7的擦除操作以及图9至图11的擦除操作。
图15是示出根据实施方式的半导体存储器装置的操作的流程图。
参照图15，在步骤1401，半导体存储器装置可将擦除电压施加至源极线。
在步骤1403，半导体存储器装置可将第一电压施加至共享块SHARED BLK的被选块字线SELECTED BLKWL，将第三电压施加至共享块SHARED BLK的全局字线Global WL。可施加第一电压以使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通。根据实施方式，第一电压的电压电平可比使被选块SELECTED BLK和共享块SHARED BLK的通道晶体管PASS TR导通的电压高预定电压电平。可施加第三电压以将共享块SHARED BLK的局部字线浮置以避免共享块SHARED BLK的擦除现象。根据实施方式，可响应于第一电压的电压电平施加第三电压以将共享块的局部字线浮置。
在步骤1405，半导体存储器装置可确定是否超过基准时间。当确定超过基准时间时，工艺流程进行至步骤1407。
在步骤1407，半导体存储器装置可将施加至共享块SHARED BLK的被选块字线SELECTED BLKWL的第一电压改变为第二电压，将施加至共享块SHARED BLK的全局字线Global WL的第三电压改变为第四电压。第二电压的电压电平可低于第一电压。第四电压的电压电平可低于第三电压。可响应于第二电压施加第四电压以将共享块SHARED BLK的局部字线浮置。
图16是示出图1所示的控制器50的一个实施方式的框图。
参照图16，控制器1200可包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误纠正块1250。
处理单元1220可控制控制器1200的一般操作。RAM 1210可用作处理单元1220的操作存储器、半导体存储器装置与主机之间的高速缓存存储器以及半导体存储器装置与主机之间的缓冲存储器中的至少一个。
主机接口1230可包括用于在主机与控制器1200之间交换数据的协议。例如，控制器1200可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、私有协议等的各种协议中的至少一个来与主机通信。
存储器接口1240可与半导体存储器装置100接口连接。
错误纠正块1250可利用纠错码(ECC)来检测并纠正从半导体存储器装置100读取的数据中的错误。
图16所示的半导体装置1300可按照与参照图2描述的存储器装置1000相同的方式来配置。
图17是示出包括图16所示的控制器1200的存储器系统的应用示例(2000)的框图。
参照图17，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。半导体存储器芯片可被分成组。
各组半导体存储器芯片可通过第一通道CH1至第k通道CHk来与控制器2200通信。各个半导体存储器芯片可按照基本上与上面参照图2描述的半导体存储器装置100相同的方式来配置和操作。
各组可通过单个公共通道来与控制器2200通信。控制器2200可按照基本上与参照图16描述的控制器1200相同的方式来配置，并且被配置为控制半导体存储器装置2100的多个存储器芯片。如图17所示，多个半导体存储器芯片可联接至单个通道。然而，存储器系统2000可被修改为使得单个半导体存储器芯片可联接至单个通道。
控制器2200和半导体存储器装置2100可被集成为单个半导体装置。根据实施方式，控制器2200和半导体存储器装置2100可被集成为单个半导体装置以形成存储卡。例如，控制器2200和半导体存储器装置2100可被集成为单个半导体装置以形成PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪速(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)。
控制器2200和半导体存储器装置2100可被集成为单个半导体装置以形成固态驱动器(SSD)。当存储器系统1000用作半导体驱动器(SSD)时，联接至存储器系统2000的主机的操作速度可显著增加。
在另一示例中，存储器系统2000可以是计算机、UMPC(超级移动PC)、工作站、上网本、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、便携式游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录器、数字音频播放器、数字照片记录器、数字照片播放器、数字视频记录器、数字视频播放器、用于以无线方式发送和接收信息的装置、构成家庭网络的各种电子装置中的至少一个、构成计算机网络的各种电子装置中的至少一个、构成车载信息网络的各种电子装置中的至少一个以及RFID装置。
根据实施方式，半导体存储器装置2100或存储器系统2000可利用各种类型的封装来安装。例如，半导体存储器装置2100或存储器系统2000可利用诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等的封装来安装。
图18是示出包括上面参照图17描述的存储器系统2000的计算系统3000的框图。
参照图18，计算系统3000可包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由中央处理单元3100处理的数据可被存储在存储器系统2000中。
图18示出半导体存储器装置2100通过控制器2200联接至系统总线3500。然而，半导体存储器装置2100可直接联接至系统总线3500。控制器2200的功能可由中央处理单元3100和RAM 3200执行。
图18示出设置有上面参照图17描述的存储器系统2000。然而，存储器系统2000可被上面参照图16描述的存储器系统代替。根据实施方式，计算系统3000可包括图16所示的存储器系统和图17所示的存储器系统2000。
根据实施方式，可提供具有增大的擦除速度的半导体存储器装置及其操作方法。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖所有这些修改，只要这些修改在所附权利要求书及其等同物的范围内。
相关申请的交叉引用
本申请要求2016年6月24日提交的韩国专利申请号10-2016-0079603和2016年9月26日提交的韩国专利申请号10-2016-0123222的优先权，各个申请的完整公开整体以引用方式并入本文。

Claims (17)

1.一种用于操作半导体存储器装置的方法，该半导体存储器装置包括共享一条块字线的至少两个存储器块，该方法包括以下步骤：
将擦除电压施加至共同地联接至所述存储器块的源极线，所述存储器块中的一个是被选存储器块；
当所述擦除电压被施加至所述源极线时，将第一电压施加至所述块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线；以及
当经过预定时间时，将低于所述第一电压的第二电压施加至所述块字线，并且根据所述第二电压将第四电压施加至所述全局字线以将包括在所述未选存储器块中的局部字线浮置，
其中，所述第一电压高于使联接至所述块字线的通道晶体管导通的导通电压，并且
其中，所述第三电压根据所述第一电压的电平将包括在所述未选存储器块中的所述局部字线浮置。
2.根据权利要求1所述的方法，其中，所述第二电压具有使联接至所述块字线的所述通道晶体管导通的电平。
3.根据权利要求1所述的方法，其中，所述第一电压比所述第二电压高预定电压电平。
4.根据权利要求1所述的方法，其中，所述第四电压低于所述第三电压。
5.根据权利要求3所述的方法，其中，所述第四电压比所述第三电压低所述预定电压电平。
6.根据权利要求1所述的方法，该方法还包括以下步骤：在将所述第三电压施加至所述未选存储器块的所述全局字线的同时，将所述第三电压施加至所述未选存储器块的源极选择线和漏极选择线。
7.一种半导体存储器装置，该半导体存储器装置包括：
共享一条块字线的至少两个存储器块；
外围电路，该外围电路适用于对所述存储器块中的被选存储器块执行擦除操作；以及
控制电路，该控制电路适用于控制所述外围电路以在擦除电压被施加至共同地联接至所述存储器块的源极线时，将第一电压施加至所述块字线并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，并且在经过预定时间时，将低于所述第一电压的第二电压施加至所述块字线并且根据所述第二电压将第四电压施加至所述全局字线以将包括在所述未选存储器块中的局部字线浮置，
其中，所述第一电压高于使联接至所述块字线的通道晶体管导通的导通电压，并且
其中，所述第三电压根据所述第一电压的电平将包括在所述未选存储器块中的所述局部字线浮置。
8.根据权利要求7所述的半导体存储器装置，其中，所述第二电压具有使联接至所述块字线的所述通道晶体管导通的电平。
9.根据权利要求7所述的半导体存储器装置，其中，所述第一电压比所述第二电压高预定电压电平。
10.根据权利要求7所述的半导体存储器装置，其中，所述第四电压低于所述第三电压。
11.根据权利要求9所述的半导体存储器装置，其中，所述第四电压比所述第三电压低所述预定电压电平。
12.根据权利要求7所述的半导体存储器装置，其中，所述控制电路还控制所述外围电路以在将所述第三电压施加至所述未选存储器块的所述全局字线的同时将所述第三电压施加至所述未选存储器块的源极选择线和漏极选择线。
13.一种半导体存储器装置，该半导体存储器装置包括：
地址解码器，该地址解码器包括多个块解码器；以及
至少两个存储器块，所述至少两个存储器块中的一个是与所述块解码器中的一个对应的被选存储器块，
其中，当擦除电压被施加至共同地联接至所述存储器块的源极线时，所述地址解码器将第一电压施加至作为所述块解码器的输出线的块字线，并且将第三电压施加至所述存储器块中的未选存储器块的全局字线，并且将低于所述第一电压的第二电压施加至所述块字线，并且根据所述第二电压将第四电压施加至所述全局字线以将包括在所述未选存储器块中的局部字线浮置，
其中，所述第一电压高于使联接至所述块字线的通道晶体管导通的导通电压，并且
其中，所述第三电压根据所述第一电压的电平将包括在所述未选存储器块中的所述局部字线浮置。
14.根据权利要求13所述的半导体存储器装置，其中，所述地址解码器包括：
块解码器单元，该块解码器单元适用于响应于地址来输出块选择信号；以及
通道单元，该通道单元适用于分别将全局字线联接至所述存储器块的局部字线。
15.根据权利要求13所述的半导体存储器装置，其中，所述第二电压具有使联接至所述块字线的所述通道晶体管导通的电平。
16.根据权利要求13所述的半导体存储器装置，其中，所述第一电压比所述第二电压高预定电压电平。
17.根据权利要求16所述的半导体存储器装置，其中，所述第四电压比所述第三电压低所述预定电压电平。
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