JP4353330B2 - 半導体装置および半導体チップ - Google Patents

Description

本発明は、半導体装置および半導体チップに関し、特に、複数の半導体チップを搭載し、複数の半導体チップからデータ信号とデータ信号の出力タイミングを表すデータストローブ信号とを出力する半導体装置および半導体装置における半導体チップに関する。

ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、回路間の同期を取るためのクロック信号の立ち上がり時と立ち下がり時の両方でデータの読み書きを行うことができる高速なデータ転送機能を持ったＳＤＲＡＭである。ＤＤＲ ＳＤＲＡＭは、外部クロック信号の２倍の周波数でデータの入出力を行うタイミングを知らせるために、データストローブ（ＤＱＳ）信号を用いている。データストローブ信号ＤＱＳは、双方向のストローブ信号であって、リード／ライト動作時にデータ入出力の動作基準クロックとして機能する。リード動作では、データストローブ信号ＤＱＳのエッジとリードデータのエッジは一致するので、ＤＤＲ ＳＤＲＡＭからリードデータを受け取る場合、受け取ったデータストローブ信号ＤＱＳをリードデータの中央まで、内部で遅らせるようにする。

ＤＤＲ ＳＤＲＡＭがアクティブ状態のときにリードコマンド（ＲＥＡＤ）を受け取ると、データストローブ信号ＤＱＳは、ハイインピーダンス（中間レベル）からローレベルに変化する。このローレベルの期間がデータラッチタイミングの準備期間となるプリアンブルである。プリアンブルは、最初のデータが出力される約１クロック前に生ずる。プリアンブルに続いて、データストローブ信号ＤＱＳは、データ入出力端子（ＤＱ）上に有効なデータ信号が在る期間、クロック信号と同一の周波数でトグル（交番）する。最後のデータが転送された後のローレベルの期間がポストアンブルである。ポストアンブルは、最後のデータ信号のエッジから約１／２クロックの間生ずる。

ところで、近年のモバイル機器等の多機能化、高機能化に伴い、搭載されるＤＤＲ ＤＲＡＭの大容量化、小型化が要求されている。このため、実装面積をより小さいものにする必要があり、ＤＤＲ ＤＲＡＭのパッケージサイズも小型化が求められる。また、同容量のＤＤＲ ＤＲＡＭを２枚以上同じパッケージ内に実装するＭＣＰ（ｍｕｌｔｉ ｃｈｉｐ ｐａｃｋａｇｅ）化によって、大容量かつ低実装面積となる半導体装置が実現されている。このような半導体装置では、複数のＤＤＲ ＤＲＡＭが並列接続され、多くの入出力信号線の共通接続がなされる。

例えば特許文献１には、入出力同期信号端子または出力同期信号端子を有する半導体チップを複数個組み入れた半導体装置が記載されている。この半導体装置は、チップ単体のＤＱＳ出力回路に出力回路の出力を常にハイインピーダンスにするオプション機能(ボンディングオプションチップ・ヒューズオプション等)を組み込んでいる。この機能によって、複数個の半導体チップのＤＱＳ端子を共通接続したとき、共通接続した中の１つのチップのみが正常にＤＱＳ信号を出力し、残りのＤＱＳ端子をハイインピーダンスにする。これによって、ＤＱＳ端子を介して電源／グランド間に貫通電流が流れることを防ぐものである。

さらに、ＤＤＲ ＤＲＡＭの使用にあたって、例えば読み出しスピードに関し、より高速化が求められている。このため、なるべく無駄な動作をなくすように、さまざまな提案がされている。例えば、特許文献２には、メモリ（特にＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ）とメモリコントローラＬＳＩとの間における読出しデータの転送に際して、読出しデータのグリッチノイズ耐性を向上し、かつ、メモリとメモリコントローラＬＳＩとの間の物理的な配置関係の制限を緩和できるメモリインタフェース制御回路が開示されている。

特開２００６−２４６６３号公報 特開２００６−２６０３２２号公報

ところで、特許文献１に記載の半導体装置は、複数個の半導体チップのＤＱＳ端子から同一タイミングでＤＱＳ信号が出力される場合におけるＤＱＳ信号の衝突防止に適用される。このような半導体装置は、複数個の半導体チップのデータ出力が分離される場合に有効であって、具体的にはワード幅方向に異なる半導体チップを接続する場合に有効である。

これに対し、アドレス方向に異なる複数個の半導体チップを共通接続する場合には、単純に１つのチップのみが正常にＤＱＳ信号を出力し、残りのＤＱＳ端子をハイインピーダンスにしたのでは、適切に動作させることができない。すなわち、ＤＤＲ ＤＲＡＭのデータストローブ信号は、データ信号の出力タイミングと同期を取るために、データ出力の１クロック前からローレベルとして、レシーバに対してデータラッチタイミングの準備期間である旨を知らせるようにしている（プリアンブル）。ＤＤＲ ＤＲＡＭのチップを２個以上使用してＭＣＰを構成し、チップ間でリードコマンドを連続で入力した場合、先にリードコマンドが入力されたチップからＤＱＳ信号が出力される。しかし、バーストデータの最後から２アドレス分のデータ出力用のＤＱＳ信号がハイレベルとなるタイミングと、後から入力したリードコマンドによって、ＤＱＳ信号がローレベル（プリアンブル）となるタイミングとが同じタイミングとなって、２つのチップのＤＱＳ出力ドライバに逆極性のデータ同士が同時に出てしまうことになる。

このときのタイミングチャートを図１４に示す。ここでは、ＣＡＳレイテンシ３でかつバースト動作４とした場合を示す。タイミングｔ１における第１のチップのリードコマンドに対し、第１のチップのＤＱＳ信号は、タイミングｔ３でプリアンブルを出力し、タイミングｔ４、ｔ５でデータ出力（ＤＱ）に応じてトグルする。一方、タイミングｔ３における第２のチップのリードコマンドに対し、第２のチップのＤＱＳ信号は、タイミングｔ５でプリアンブルを出力する。したがって、タイミングｔ５のＡ部において、第１のチップのＤＱＳ信号がハイレベルとなるタイミングと、第２のチップのＤＱＳ信号がローレベル（プリアンブル）となるタイミングと一致してしまうこととなる。このため、逆極性となるＤＱＳ信号同士が同時に出力され、ＤＱＳ信号の衝突による半導体装置の電流増加や、ＤＱＳ信号のレベルの不安定動作を引き起こしてしまう虞がある。

そこでデータの衝突を避けるためには、図１５に示すように、後のリードコマンドを、タイミングｔ４で出力するように１クロック以上ウエイトさせるようにする。この場合、タイミングｔ５におけるＤＱＳ信号がハイレベルとなるタイミングと、タイミングｔ６におけるＤＱＳ信号がローレベルとなるタイミング（プリアンブル）とは、分離されるため、ＤＱＳ信号同士の衝突は生じない。しかし、データの出力において、ウエイトのためのタイミングｔ６における無駄な時間が生じ、高速に動作させることができない。

したがって、本発明の目的は、データストローブ信号同士の衝突による回路電流の増加やデータストローブ信号のレベルの不安定動作を起こすことなく高速に動作する半導体装置および半導体チップを提供することにある。

本発明の１つのアスペクトに係る半導体装置は、複数の半導体チップを搭載し、複数の半導体チップからデータ信号とデータ信号の出力タイミングを表すデータストローブ信号とを出力する半導体装置であって、一の半導体チップは、他の半導体チップがリード状態であるか否かを判定し、他の半導体チップがリード状態である場合には、他の半導体チップが出力するデータストローブ信号におけるポストアンブルの期間に対し、出力するデータストローブ信号におけるプリアンブル期間の後半部を一致させると共にプリアンブル期間の前半部をハイインピーダンス状態とするようにデータストローブ信号の出力を制御するストローブ信号制御部を備える。

本発明の他のアスペクトに係る半導体チップは、データ信号とデータ信号の出力タイミングを表すデータストローブ信号とを出力する半導体チップであって、並列接続される他の半導体チップがリード状態にあるか否かを判定し、他の半導体チップがリード状態である場合には、他の半導体チップが出力するデータストローブ信号におけるポストアンブルの期間に対し、出力するデータストローブ信号におけるプリアンブル期間の後半部を一致させると共にプリアンブル期間の前半部をハイインピーダンス状態とするようにデータストローブ信号の出力を制御するストローブ信号制御部を備える。

本発明の半導体チップにおいて、ストローブ信号制御部は、コマンド入力信号を入力して自半導体チップへのリードコマンドであるか否かを判定し、自半導体チップへのリードコマンドである場合に第１のリードコマンド信号を出力する第１のコマンド判定入力回路と、バーストイネーブル信号は、データストローブ信号送出状況を表す信号であって、他の半導体チップにおけるバーストイネーブル信号と第１のリードコマンド信号とがアクティブである場合には、自半導体チップにおけるバーストイネーブル信号をアクティブにするタイミングを所定量遅らせるように制御する第１のバーストカウンタ回路と、自半導体チップにおけるバーストイネーブル信号のアクティブ期間に対応してプリアンブルとプリアンブルに引き続いてクロック信号に同期する信号とをデータストローブ信号として出力するＤＱＳ制御回路と、を備えてもよい。

本発明の半導体チップにおいて、ストローブ信号制御部は、ＤＱＳ制御回路の出力をバッファリングして出力するＤＱＳ入力回路をさらに備え、他の半導体チップにおけるバーストイネーブル信号は、ＤＱＳ入力回路の出力信号とされてもよい。

本発明の半導体チップにおいて、ストローブ信号制御部は、コマンド入力信号を入力して他の半導体チップへのリードコマンドであるか否かを判定し、他の半導体チップへのリードコマンドである場合に第２のリードコマンド信号を出力する第２のコマンド判定入力回路と、第２のリードコマンド信号を入力して所定のクロック数に相当する期間、第２のバーストイネーブル信号をアクティブにする第２のバーストカウンタ回路と、をさらに備え、他の半導体チップにおけるバーストイネーブル信号は、第２のバーストイネーブル信号とされてもよい。

本発明の半導体チップにおいて、ストローブ信号制御部は、他の半導体チップからのバーストイネーブル信号を受け、バーストイネーブル信号に応じて出力開始タイミングを制御するようにしてもよい。

本発明の半導体チップにおいて、ストローブ信号制御部は、他の半導体チップのデータストローブ信号を受け、他の半導体チップのデータストローブ信号に応じて出力開始タイミングを制御するようにしてもよい。

本発明の半導体装置において、複数の半導体チップと、該複数の半導体チップを搭載する基板と、該基板から該複数の半導体チップの選択信号を配信する配線と、を備えてもよい。

本発明によれば、他の半導体チップがリード状態であることを判定し、当該他の半導体チップがリード状態であった場合には、データストローブ信号の出力動作を遅延させる。この遅延によって、チップ間のデータストローブ信号の出力用のドライバにおいて、レベルが逆となるデータが同時に出ることがなくなる。したがって、データストローブ信号同士の衝突による回路電流の増加やデータストローブ信号のレベルの不安定動作を起こすことなく高速に動作させることができる。

本発明の実施形態に係る半導体チップ（例えばＤＤＲ ＳＤＲＡＭ）は、データ信号（図１のＤＱ）とデータ信号の出力タイミングを表すデータストローブ信号（図１のＤＱＳ）とを出力する。或る一つの半導体チップ（図１の１１ａ）は、並列接続される他の半導体チップ（図１の１１ｂ）がリード状態にあるか否かを判定し、当該他の半導体チップがリード状態である場合には、データストローブ信号の出力開始タイミングを遅延させるストローブ信号制御部（図１の１５ａ）を備える。ストローブ信号制御部は、他の半導体チップが出力するデータストローブ信号におけるポストアンブルの期間に対し、出力するデータストローブ信号におけるプリアンブル期間の後半部を一致させるように出力開始タイミングを制御する。さらに、半導体装置（ＭＣＰ）は、複数の半導体チップと、複数の半導体チップを搭載する基板（図１の１０ａ）と、基板から複数の半導体チップの選択信号を配信する配線と、を備える。

このような構成の半導体装置は、２以上の半導体チップを使用したＭＣＰの場合に、相手のリードコマンドが入っていることを把握し、自分のコマンドが相手コマンドからバースト長と同じクロック数であった場合、データストローブ信号を半クロック遅延させる機能を有する。この遅延機能によって、リードコマンド間を気にせず通常の１チップと同じタイミングでリードコマンドを入力できるようになる。例えば、半導体チップ（図１の１１ｂ）側のバーストデータの最後から２アドレス分のデータストローブ信号がハイレベルとなる出力クロックタイミングと、後から入力した半導体チップ（図１の１１ａ）側のリードコマンドによって、データストローブ信号がローレベル出力となるクロックタイミングとが同じタイミングとなってしまっても、２つのチップ間のデータストローブ信号用の出力ドライバにレベルが逆となるデータが同時に出ることはない。したがって、データストローブ信号同士の衝突による回路電流の増加やデータストローブ信号のレベルの不安定動作を起こすことがない。また、半導体チップ（図１の１１ｂ）のデータストローブ信号の出力に引き続いて、半導体チップ（図１の１１ａ）のデータストローブ信号が交番するように出力される。したがって、データストローブ信号が時間的に連続するので、高速に動作させることができる。以下、本発明の実施例について図面を参照して詳細に説明する。

図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１（Ｂ）において、半導体装置は、基板１０ａ上にＲＡＭ１１ａ、１１ｂを備える。ＲＡＭ１１ａ、１１ｂは、図１（Ａ）に示すような同一の構成のＤＤＲ ＳＤＲＡＭ等であって、ストローブ信号制御部１５ａ、メモリアレイ＆制御部１６、データ入出力部１７を備える。また、ＲＡＭ１１ａ、１１ｂは、図１（Ｂ）に示すように基板１０ａからボンディングワイヤによって各種信号に対する配線が共通になされる。ただし、チップセレクト信号ＣＳＢ１、ＣＳＢ２に係る配線だけは、ＲＡＭ１１ａとＲＡＭ１１ｂとで互いに入れ替わるように配線される。

メモリアレイ＆制御部１６は、ＲＡＭ１１ａ、１１ｂの中枢を成し、クロック信号ＣＬＫ、ＣＬＫＢ、コマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、チップセレクト信号ＣＳＢ１、ＣＳＢ２を元に動作する。ＲＡＭ１１ａ、１１ｂがライトモードである場合には、アドレス信号ＡＤＲに対応するメモリアレイにデータ信号ＤＱの内容をデータ入出力部１７を介して記憶する。また、リードモードである場合には、アドレス信号ＡＤＲに対応するメモリアレイに記憶されているデータをデータ入出力部１７を介してデータ信号ＤＱとして出力する。なお、メモリアレイ＆制御部１６、データ入出力部１７は、ＤＤＲ ＤＲＡＭ等においてよく知られた内容であるので、詳細の説明を省略する。

図２は、ストローブ信号制御部１５ａの構成を示すブロック図である。ストローブ信号制御部１５ａは、データ信号ＤＱの出力タイミングを表すデータストローブ信号ＤＱＳを生成する回路であって、コマンド入力判定回路２１ａ、２１ｂ、バーストカウンタ回路２２ａ、２２ｂ、ＤＱＳ制御回路２３を備える。なお、ストローブ信号制御部は、ＲＡＭがライトモードである場合に、外部からデータストローブ信号ＤＱＳを入力するが、この場合の機能は、本発明と無関係であるので、説明を省略する。

コマンド入力判定回路２１ａは、クロック信号ＣＬＫ、コマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、チップセレクト信号ＣＳＢ１を入力し、入力信号が所定の条件を満たすときにリード状態であることを示すリードコマンド信号ＲＥ１をバーストカウンタ回路２２ａに出力する。また、コマンド入力判定回路２１ｂは、クロック信号ＣＬＫ、コマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、他のチップのチップセレクト信号ＣＳＢ２を入力し、入力信号が所定の条件を満たすときにリード状態であることを示すリードコマンド信号ＲＥ２をバーストカウンタ回路２２ｂに出力する。

バーストカウンタ回路２２ｂは、クロック信号ＣＬＫとリードコマンド信号ＲＥ２とを入力し、リードコマンド信号ＲＥ２がアクティブである場合に、所定のクロック数に相当する時間アクティブとなったバーストイネーブル信号ＢＳＴＥ２をバーストカウンタ回路２２ａに出力する。バーストカウンタ回路２２ａは、クロック信号ＣＬＫ、リードコマンド信号ＲＥ１、バーストイネーブル信号ＢＳＴＥ２を入力し、リードコマンド信号ＲＥ１がアクティブである場合に、所定のクロック数に相当する時間アクティブとなったバーストイネーブル信号ＢＳＴＥ１をＤＱＳ制御回路２３に出力する。この時、バーストイネーブル信号ＢＳＴＥ２がアクティブである場合には、バーストイネーブル信号ＢＳＴＥ１のアクティブ開始を所定量（半クロック相当）遅らせるようにする。

ＤＱＳ制御回路２３は、クロック信号ＣＬＫと、クロック信号ＣＬＫと逆相となるクロック信号ＣＬＫＢと、バーストイネーブル信号ＢＳＴＥ１とを入力し、バーストイネーブル信号ＢＳＴＥ１のアクティブ期間に対応してデータストローブ信号ＤＱＳを出力する。

図３は、コマンド入力判定回路２１ａ、２１ｂの回路図である。図３において、コマンド入力判定回路２１ａ（２１ｂ）は、レジスタ回路に相当するＤフリップフロップ回路ＦＦ１１〜ＦＦ１４、インバータ回路ＩＮＶ１、ＩＮＶ２、４入力のＡＮＤ回路ＡＮＤ１を備える。Ｄフリップフロップ回路ＦＦ１１〜ＦＦ１４は、それぞれクロック端子にクロック信号ＣＬＫを入力すると共に、Ｄ端子にコマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、チップセレクト信号ＣＳＢ１（ＣＳＢ２）を入力する。ＡＮＤ回路ＡＮＤ１のそれぞれの入力には、Ｄフリップフロップ回路ＦＦ１１のＱ端子、Ｄフリップフロップ回路ＦＦ１２のＱ端子を反転するインバータ回路ＩＮＶ１の出力端子、Ｄフリップフロップ回路ＦＦ１３のＱ端子、Ｄフリップフロップ回路ＦＦ１４のＱ端子を反転するインバータ回路ＩＮＶ２の出力端子を接続する。ＡＮＤ回路ＡＮＤ１の出力端子から出力されるリードコマンド信号ＲＥ１（ＲＥ２）は、コマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、チップセレクト信号ＣＳＢ１（ＣＳＢ２）がそれぞれＨレベル、Ｌレベル、Ｈレベル、Ｌレベルである時、クロック信号ＣＬＫの立ち下がりに同期し、アクティブであることを示すＨレベルとなる。

図４は、バーストカウンタ回路２２ａの回路図である。図４において、バーストカウンタ回路２２ａは、Ｄフリップフロップ回路ＦＦ２１〜ＦＦ２４、２入力のＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、２入力のＮＯＲ回路ＮＯＲ１〜ＮＯＲ４、遅延回路ＤＬ１、ＤＬ２を備える。Ｄフリップフロップ回路ＦＦ２１〜ＦＦ２４は、それぞれクロック端子にクロック信号ＣＬＫを入力し、Ｄフリップフロップ回路ＦＦ２１のＤ端子にリードコマンド信号ＲＥ１を入力する。Ｄフリップフロップ回路ＦＦ２１〜ＦＦ２４は、縦続接続され、Ｄフリップフロップ回路ＦＦ２４のＱ端子は、ＮＯＲ回路ＮＯＲ２の入力の一端に接続される。Ｄフリップフロップ回路ＦＦ２１のＱ端子は、遅延回路ＤＬ２を介してＮＯＲ回路ＮＯＲ１の入力の一端に接続される。ＮＯＲ回路ＮＯＲ１の出力は、ＮＯＲ回路ＮＯＲ２の入力の他端に接続され、ＮＯＲ回路ＮＯＲ２の出力は、ＮＯＲ回路ＮＯＲ１の入力の他端に接続され、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２は、ＲＳフリップフロップ回路を構成する。

また、２入力のＮＡＮＤ回路ＮＡＮＤ１は、一端にバーストイネーブル信号ＢＳＴＥ２を入力し、他端にクロック信号ＣＬＫＢを入力し、出力を遅延回路ＤＬ１を介してＮＡＮＤ回路ＮＡＮＤ２の入力の一端に接続する。ＮＡＮＤ回路ＮＡＮＤ２は、他端にクロック信号ＣＬＫＢを入力し、出力をＮＯＲ回路ＮＯＲ３の入力の一端に接続する。ＮＯＲ回路ＮＯＲ１の出力は、ＮＯＲ回路ＮＯＲ４の入力の一端に接続される。ＮＯＲ回路ＮＯＲ４の出力は、ＮＯＲ回路ＮＯＲ３の入力の他端に接続され、ＮＯＲ回路ＮＯＲ３の出力は、ＮＯＲ回路ＮＯＲ４の入力の他端に接続され、ＮＯＲ回路ＮＯＲ３、ＮＯＲ４は、ＲＳフリップフロップ回路を構成する。ＮＯＲ回路ＮＯＲ４の出力は、バーストイネーブル信号ＢＳＴＥ１を出力する。

図５は、バーストカウンタ回路２２ｂの回路図である。図５において、バーストカウンタ回路２２ｂは、Ｄフリップフロップ回路ＦＦ３１〜ＦＦ３４、２入力のＮＯＲ回路ＮＯＲ５、ＮＯＲ６、インバータ回路ＩＮＶ３、遅延回路ＤＬ３を備える。Ｄフリップフロップ回路ＦＦ３１〜ＦＦ３４は、それぞれクロック端子にクロック信号ＣＬＫを入力し、Ｄフリップフロップ回路ＦＦ３１のＤ端子にリードコマンド信号ＲＥ２を入力する。Ｄフリップフロップ回路ＦＦ３１〜ＦＦ３４は、縦続接続され、Ｄフリップフロップ回路ＦＦ３４のＱ端子は、ＮＯＲ回路ＮＯＲ６の入力の一端に接続される。Ｄフリップフロップ回路ＦＦ３１のＱ端子は、遅延回路ＤＬ３を介してＮＯＲ回路ＮＯＲ５の入力の一端に接続される。ＮＯＲ回路ＮＯＲ５の出力は、ＮＯＲ回路ＮＯＲ６の入力の他端に接続され、ＮＯＲ回路ＮＯＲ６の出力は、ＮＯＲ回路ＮＯＲ５の入力の他端に接続され、ＮＯＲ回路ＮＯＲ５、ＮＯＲ６は、ＲＳフリップフロップ回路を構成する。ＮＯＲ回路ＮＯＲ５の出力は、インバータ回路ＩＮＶ３を介してバーストイネーブル信号ＢＳＴＥ２を出力する。

図６は、ＤＱＳ制御回路２３の回路図である。図６において、ＤＱＳ制御回路２３は、ＤＱＳカウンタＣＮＴ、ＮＡＮＤ回路ＮＡＮＤ３、ＮＯＲ回路ＮＯＲ７、インバータ回路ＩＮＶ４、ＰチャネルトランジスタＰＭ１、ＮチャネルトランジスタＮＭ１を備える。ＤＱＳカウンタＣＮＴは、クロック信号ＣＬＫ、ＣＬＫＢを入力し、バーストイネーブル信号ＢＳＴＥ１がハイレベルである期間のクロック数をカウントして、所定数に達したならば、ハイレベルをＮＡＮＤ回路ＮＡＮＤ３およびＮＯＲ回路ＮＯＲ７の一端に出力する。ＮＡＮＤ回路ＮＡＮＤ３の他端には、バーストイネーブル信号ＢＳＴＥ１が入力される。ＮＯＲ回路ＮＯＲ７の他端には、インバータ回路ＩＮＶ４を介してバーストイネーブル信号ＢＳＴＥ１が入力される。ＮＡＮＤ回路ＮＡＮＤ３の出力端は、ソースが電源ＶＣＣに接続されるＰチャネルトランジスタＰＭ１のゲートに接続される。ＮＯＲ回路ＮＯＲ７の出力端は、ソースが接地されるＮチャネルトランジスタＮＭ１のゲートに接続される。ＰチャネルトランジスタＰＭ１のドレインとＮチャネルトランジスタＮＭ１のドレインとは、共通とされ、データストローブ信号ＤＱＳを出力する。ＤＱＳ制御回路２３は、バーストイネーブル信号ＢＳＴＥ１がローレベルである時、出力がハイインピーダンスとなり、バーストイネーブル信号ＢＳＴＥ１がハイレベルである時、ＤＱＳカウンタＣＮＴの出力をバファリングして出力する。

次に、以上のように構成される半導体装置の動作について説明する。図７は、ＲＡＭ１１ａ側のタイミングチャートである。図８は、ＲＡＭ１１ｂ側のタイミングチャートである。図７、図８は、ＣＡＳレイテンシ３でかつバースト動作４とした場合を示す。また、タイミングｔ１において、ＲＡＭ１１ｂは、非選択のアイドル状態であり、ＲＡＭ１１ａ側にリードコマンドが入力され、タイミングｔ３でＲＡＭ１１ｂ側にリードコマンドが入力された場合を示す。リードコマンドが入力される場合のコマンド入力は、コマンド入力信号ＲＡＳがハイレベル、コマンド入力信号ＣＡＳがローレベル、コマンド入力信号ＷＥがハイレベルである。

タイミングｔ１において、チップセレクト信号ＣＳＢ１がローレベルになることでＲＡＭ１１ａ側は、リードコマンドを実行する。クロック信号ＣＬＫがハイレベルになることでＲＡＭ１１ａのコマンド入力判定回路２１ａにおいて、Ｄフリップフロップ回路ＦＦ１１〜ＦＦ１４のそれぞれのＤ端子の信号がラッチされ、ＡＮＤ回路ＡＮＤ１の入力には、すべてハイレベルが入力され、リードコマンド信号ＲＥ１がハイレベル（アクティブ）となる。一方、チップセレクト信号ＣＳＢ２がハイレベルであるために、コマンド入力判定回路２１ｂのリードコマンド信号ＲＥ２は、ローレベルのままである。したがって、バーストカウンタ回路２２ｂは動作せず、バーストイネーブル信号ＢＳＴＥ２は、ローレベルのままである。

次に、リードコマンド信号ＲＥ１が入力されるバーストカウンタ回路２２ａは、タイミングｔ２でＤフリップフロップ回路ＦＦ２１の出力がハイレベルとなる。そして、バーストイネーブル信号ＢＳＴＥ２がローレベルであるので、遅延回路ＤＬ２におけるディレイ時間経過後、バーストイネーブル信号ＢＳＴＥ１は、ハイレベル（アクティブ）となる。

タイミングｔ３において、相手のＲＡＭ１１ｂ側にリードコマンドが入力される。タイミングｔ１、ｔ２と同様に、タイミングｔ４においてバーストイネーブル信号ＢＳＴＥ２がハイレベル（アクティブ）となる。しかし、バーストイネーブル信号ＢＳＴＥ１は、すでにハイレベルとなっているため、ＮＯＲ回路ＮＯＲ３、ＮＯＲ４で構成されるＲＳフリップフロップ回路は、動作せず、バーストイネーブル信号ＢＳＴＥ１は、ハイレベルを維持する。

Ｄフリップフロップ回路ＦＦ２１〜ＦＦ２４が４段直列に接続されているため、バーストイネーブル信号ＢＳＴＥ１には、タイミングｔ５で最終段のＤフリップフロップ回路ＦＦ２４の出力がハイレベルとなる。これによってＮＯＲ回路ＮＯＲ１の出力は、ハイレベルに変化し、バーストイネーブル信号ＢＳＴＥ１は、ローレベルとなる。なお、このレジスタの段数（Ｄフリップフロップ回路の数）は、ＣＡＳレイテンシ３でかつバースト動作４とした場合のデータストローブ信号ＤＱＳにおける動作タイミング設定のために４段としてある。

さらに、バーストイネーブル信号ＢＳＴＥ１を入力するＤＱＳ制御回路２３は、データストローブ信号ＤＱＳの出力コントロール信号として、バーストイネーブル信号ＢＳＴＥ１を用いている。このため、データストローブ信号ＤＱＳ出力用のＰチャネルトランジスタＰＭ１およびＮチャネルトランジスタＮＭ１は、バーストイネーブル信号ＢＳＴＥ１がハイレベルになったタイミングからＤＱＳカウンタＣＮＴの出力によって出力が制御される。この出力であるデータストローブ信号ＤＱＳは、バーストイネーブル信号ＢＳＴＥ１がハイレベルになってからのクロック信号ＣＬＫ、ＣＬＫＢによって同期が取られ、バーストイネーブル信号ＢＳＴＥ１がハイレベルとなっているタイミングｔ３においてローレベル（プリアンブル）となり、タイミングｔ４〜ｔ５の間、ハイレベルおよびローレベルと変化（交番）し、データ信号ＤＱの同期信号として機能する。

そして、タイミングｔ５において、バーストイネーブルＢＳＴＥ１信号が再びローレベルとなるため、データストローブ信号ＤＱＳ１の出力は、タイミングｔ５の終わりにおいて再びハイインピーダンス状態となる。このようにＲＡＭ１１ａは、通常のＣＡＳレイテンシ通りにデータ出力が開始され、データストローブ信号ＤＱＳも従来と同じ動作となる。

次に、図８のタイミング図を用いてＲＡＭ１１ｂ側の動作を説明する。タイミングｔ１において、ＲＡＭ１１ｂ側は、非選択のアイドル状態である。ＲＡＭ１１ｂ側では、ＭＣＰに組みこまれた相手側のＲＡＭ１１ａがリード状態となっていることを判断するため、チップセレクト信号ＣＳＢ２を入力とするコマンド入力判定回路２１ｂが先に説明したコマンド入力判定回路２１ａと同じ動作となる。すなわち、相手側のＲＡＭ１１ａがリードコマンドを受け付けたことを示すＲＥ２信号がハイレベルとなる。

次に、バーストカウンタ回路２２ｂは、先に説明したバーストカウンタ回路２２ａと同様にタイミングｔ２においてバーストイネーブル信号ＢＳＴＥ２信号をハイレベルとする。

タイミングｔ３において、今度は自分自身であるＲＡＭ１１ｂにリードコマンドが入力される。この結果、コマンド入力判定回路２１ａの動作は、先に説明したＲＡＭ１１ａのタイミングｔ１での動作と同じく、リードコマンド信号ＲＥ１がハイレベルになる。

次に、タイミングｔ４において、バーストカウンタ回路２２ａが動作することになる。ここで先ほどのＲＡＭ１１ａでの動作と異なる点は、バーストイネーブル信号ＢＳＴＥ２がすでにハイレベルとなっていることである。このため、バーストイネーブル信号ＢＳＴＥ１は、タイミングｔ４ではハイレベルとなることができず、タイミングｔ５のクロック信号ＣＬＫＢがハイレベルとなるまでローレベルのままとなる。そして、クロック信号ＣＬＫＢがハイレベルとなったタイミングから遅延回路ＤＬ２におけるディレイ時間経過後、バーストイネーブル信号ＢＳＴＥ１は、ハイレベルとなる。このディレイ時間は、タイミングｔ５でＲＡＭ１１ａ側のデータストローブ信号ＤＱＳがローレベルになる時間よりもＲＡＭ１１ｂ側のデータストローブ信号ＤＱＳのローレベルとなる時間を遅く活性化させるためのものである。ＲＡＭ１１ｂ側のバーストイネーブル信号ＢＳＴＥ１が入力されるＤＱＳ制御回路２３は、タイミングｔ５におけるクロック信号ＣＬＫＢがハイレベルとなるまでデータストローブ信号ＤＱＳを出力することがない。したがって、ＲＡＭ１１ｂ側のデータストローブ信号ＤＱＳの出力開始は、半クロック分遅くなる。

タイミングｔ６以降の動作は、ＲＡＭ１１ａと同様であって、タイミングｔ７でバーストイネーブル信号ＢＳＴＥ１がローレベルとなり、タイミングｔ８でデータストローブ信号ＤＱＳの出力は、ハイインピーダンス状態となる。

次に、図１５に示す従来と同じタイミングでリードコマンドを入力した場合の動作について説明する。図９は、タイミングｔ４でリードコマンドがＲＡＭ１１ｂ側に入力された場合のタイミング図である。

タイミングｔ３までの動作は、図７と同じとなる。タイミングｔ４において、ＲＡＭ１１ｂ側にリードコマンドが入力されるため、リードコマンド信号ＲＥ２は、図７に比べて１クロック分遅くなる。したがって、バーストイネーブル信号ＢＳＴＥ２もタイミングｔ５でハイレベルとなる。この時、バーストイネーブル信号ＢＳＴＥ１はローレベルとなる。ここで仮にバーストイネーブル信号ＢＳＴＥ１がＤフリップフロップ回路ＦＦ３１の出力動作よりも遅い場合、バーストイネーブル信号ＢＳＴＥ２の動作がタイミングｔ６のクロック信号ＣＬＫＢがハイレベルとなるまで遅延されてしまうため、遅延回路ＤＬ３によってレジスタＦＦ３１の出力動作時間を遅延させている。これにより、データストローブ信号ＤＱＳは、タイミングｔ６でローレベルを出力し、従来と同様に動作する。

以上のように本実施例の半導体装置は、動作し、タイミングｔ１でリードコマンドが入力された半導体チップ１１ａのデータストローブ信号の出力に引き続いて、タイミングｔ３でリードコマンドが入力された半導体チップ１１ｂのデータストローブ信号が連続して交番するように出力される。この時、データストローブ信号同士の衝突は生じないので、回路電流の増加やデータストローブ信号のレベルの不安定動作を起こすことがない。

図１０は、本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。図１０において、図１と同一の符号は、同一物を示し、その説明を省略する。図１０に示す半導体装置は、基板１０ｂ上にＲＡＭ１２ａ、１２ｂを備える。ＲＡＭ１２ａ、１２ｂは、図１０（Ａ）に示すような同一の構成のＤＤＲ ＳＤＲＡＭ等であって、ストローブ信号制御部１５ｂ、メモリアレイ＆制御部１６、データ入出力部１７を備える。また、ＲＡＭ１２ａ、１２ｂは、図１０（Ｂ）に示すように基板１０ｂからボンディングワイヤによって各種信号に対する配線が共通になされる。ただし、チップセレクト信号ＣＳＢ１がＲＡＭ１２ａのチップセレクト信号ＣＳＢとして与えられ、チップセレクト信号ＣＳＢ２がＲＡＭ１２ａのチップセレクト信号ＣＳＢとして与えられる。なお、ＲＡＭ１２ａへのチップセレクト信号ＣＳＢ１の配線は、ＲＡＭ１２ｂのダミー端子を経由してなされる。さらに、ＲＡＭ１２ａ、１２ｂは、信号ＢＳＯ、ＢＳＩを入出力する端子を備え、ＲＡＭ１２ａの信号ＢＳＯに係る端子とＲＡＭ１２ｂの信号ＢＳＩに係る端子とが接続され、ＲＡＭ１２ａの信号ＢＳＩに係る端子とＲＡＭ１２ｂの信号ＢＳＯに係る端子とが接続される。

図１１は、ストローブ信号制御部１５ｂの構成を示すブロック図である。ストローブ信号制御部１５ｂは、コマンド入力判定回路２１ａ、バーストカウンタ回路２２ａ、ＤＱＳ制御回路２３を備える。コマンド入力判定回路２１ａは、クロック信号ＣＬＫ、コマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、チップセレクト信号ＣＳＢを入力し、入力信号が所定の条件を満たすときにリードコマンド信号ＲＥ１をバーストカウンタ回路２２ａに出力する。バーストカウンタ回路２２ａは、クロック信号ＣＬＫ、リードコマンド信号ＲＥ１、信号ＢＳＩ（図２のバーストイネーブル信号ＢＳＴＥ２に相当）を入力し、信号ＢＳＯ（図２のバーストイネーブル信号ＢＳＴＥ１に相当）をＤＱＳ制御回路２３に出力する。

これは実施例１で述べたバーストイネーブル信号ＢＳＴＥ１を信号ＢＳＯとして図１０（Ｂ）に示すように出力パッドへ出力させ、ＭＣＰにて搭載する相手のチップのバーストイネーブル信号ＢＳＴＥ２として信号ＢＳＩを直接バーストカウンタ回路２２ａに入力させるものである。バーストイネーブル信号ＢＳＴＥ１の動作は、実施例１と同じとなるので、回路動作の説明は省略する。第２の実施例における半導体装置は、チップ間の配線が増えるが、ストローブ信号制御部１５ｂの構成が簡単になる。

図１２は、本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。図１２において、図１と同一の符号は、同一物を示し、その説明を省略する。図１２に示す半導体装置は、基板１０ｃ上にＲＡＭ１３ａ、１３ｂを備える。ＲＡＭ１３ａ、１３ｂは、図１２（Ａ）に示すような同一の構成のＤＤＲ ＳＤＲＡＭ等であって、ストローブ信号制御部１５ｃ、メモリアレイ＆制御部１６、データ入出力部１７を備える。また、ＲＡＭ１３ａ、１３ｂは、図１２（Ｂ）に示すように基板１０ｃからボンディングワイヤによって各種信号に対する配線が共通になされる。ただし、チップセレクト信号ＣＳＢ１がＲＡＭ１３ａのチップセレクト信号ＣＳＢとして与えられ、チップセレクト信号ＣＳＢ２がＲＡＭ１３ａのチップセレクト信号ＣＳＢとして与えられる。なお、ＲＡＭ１３ａへのチップセレクト信号ＣＳＢ１の配線は、ＲＡＭ１３ｂのダミー端子を経由してなされる。

図１３は、ストローブ信号制御部１５ｃの構成を示すブロック図である。ストローブ信号制御部１５ｃは、コマンド入力判定回路２１ａ、バーストカウンタ回路２２ａ、ＤＱＳ制御回路２３、ＤＱＳ入力回路２４を備える。コマンド入力判定回路２１ａは、クロック信号ＣＬＫ、コマンド入力信号ＲＡＳ、ＣＡＳ、ＷＥ、チップセレクト信号ＣＳＢを入力し、入力信号が所定の条件を満たすときにリードコマンド信号ＲＥ１をバーストカウンタ回路２２ａに出力する。バーストカウンタ回路２２ａは、クロック信号ＣＬＫ、リードコマンド信号ＲＥ１、バーストイネーブル信号ＢＳＴＥ２を入力し、バーストイネーブル信号ＢＳＴＥ１をＤＱＳ制御回路２３に出力する。ＤＱＳ入力回路２４は、ＲＡＭ１３ａ、１３ｂで共通に接続されて出力されるデータストローブ信号ＤＱＳを入力し、バーストイネーブル信号ＢＳＴＥ２としてバーストカウンタ回路２２ａに出力する。

以上のように構成される半導体装置において、データストローブ信号ＤＱＳに関し、ＲＡＭ１３ａ、１３ｂで共通接続されることを利用し、図２におけるバーストイネーブル信号ＢＳＴＥ２がハイレベルとなっていることと同様の判定をさせる。すなわち、相手のＲＡＭにおけるデータストローブ信号ＤＱＳがハイレベルである場合、ＤＱＳ入力回路２４は、バーストイネーブル信号ＢＳＴＥ２としてハイレベルをバーストカウンタ回路２２ａに出力する。これによって、半導体装置の動作は、図８で説明したのと同じになるため同様の説明を省略する。第３の実施例における半導体装置の利点は、チップ間でバーストイネーブル信号に係る配線を必要とせず、半導体装置の構成が簡単になることである。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第１の実施例に係るストローブ信号制御部の構成を示すブロック図である。 コマンド入力判定回路の回路図である。 第１のバーストカウンタ回路の回路図である。 第２のバーストカウンタ回路の回路図である。 ＤＱＳ制御回路の回路図である。 本発明の第１の実施例に係る半導体装置における一つのＲＡＭのタイミングチャートである。 本発明の第１の実施例に係る半導体装置における他のＲＡＭのタイミングチャートである。 本発明の第１の実施例に係る半導体装置における一つのＲＡＭの他のタイミングチャートである。 本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第２の実施例に係るストローブ信号制御部の構成を示すブロック図である。 本発明の第３の実施例に係る半導体装置の構成を示すブロック図である。 本発明の第３の実施例に係るストローブ信号制御部の構成を示すブロック図である。 従来の半導体装置におけるＲＡＭのタイミングチャートである。 従来の半導体装置におけるＲＡＭの他のタイミングチャートである。

符号の説明

１０ａ、１０ｂ、１０ｃ 基板
１１ａ、１１ｂ、１２ａ、１２ｂ、１３ａ、１３ｂ ＲＡＭ
１５ａ、１５ｂ、１５ｃ ストローブ信号制御部
１６ メモリアレイ＆制御部
１７ データ入出力部
２１ａ、２１ｂ コマンド入力判定回路
２２ａ、２２ｂ バーストカウンタ回路
２３ ＤＱＳ制御回路
２４ ＤＱＳ入力回路
ＡＤＲ アドレス信号
ＡＮＤ１ ＡＮＤ回路
ＢＳＩ、ＢＳＯ 信号
ＢＳＴＥ１、ＢＳＴＥ２ バーストイネーブル信号
ＣＬＫ、ＣＬＫＢ クロック信号
ＣＮＴ ＤＱＳカウンタ
ＣＳＢ、ＣＳＢ１、ＣＳＢ２ チップセレクト信号
ＤＬ１、ＤＬ２、ＤＬ３ 遅延回路
ＤＱ データ信号
ＤＱＳ データストローブ信号
ＦＦ１１〜ＦＦ１４、ＦＦ２１〜ＦＦ２４、ＦＦ３１〜ＦＦ３４ Ｄフリップフロップ回路
ＩＮＶ１〜ＩＮＶ４ インバータ回路
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３ ＮＡＮＤ回路
ＮＭ１ Ｎチャネルトランジスタ
ＮＯＲ１〜ＮＯＲ７ ＮＯＲ回路
ＰＭ１ Ｐチャネルトランジスタ
ＲＡＳ、ＣＡＳ、ＷＥ コマンド入力信号
ＲＥ１、ＲＥ２ リードコマンド信号

Claims (8)

1. 複数の半導体チップを搭載し、複数の半導体チップからデータ信号とデータ信号の出力タイミングを表すデータストローブ信号とを出力する半導体装置であって、
   一の半導体チップは、他の半導体チップがリード状態であるか否かを判定し、前記他の半導体チップがリード状態である場合には、前記他の半導体チップが出力するデータストローブ信号におけるポストアンブルの期間に対し、出力するデータストローブ信号におけるプリアンブル期間の後半部を一致させると共にプリアンブル期間の前半部をハイインピーダンス状態とするようにデータストローブ信号の出力を制御するストローブ信号制御部を備えることを特徴とする半導体装置。
2. データ信号とデータ信号の出力タイミングを表すデータストローブ信号とを出力する半導体チップであって、
   並列接続される他の半導体チップがリード状態にあるか否かを判定し、他の半導体チップがリード状態である場合には、前記他の半導体チップが出力するデータストローブ信号におけるポストアンブルの期間に対し、出力するデータストローブ信号におけるプリアンブル期間の後半部を一致させると共にプリアンブル期間の前半部をハイインピーダンス状態とするようにデータストローブ信号の出力を制御するストローブ信号制御部を備えることを特徴とする半導体チップ。
3. 前記ストローブ信号制御部は、
   コマンド入力信号を入力して自半導体チップへのリードコマンドであるか否かを判定し、自半導体チップへのリードコマンドである場合に第１のリードコマンド信号を出力する第１のコマンド判定入力回路と、
   バーストイネーブル信号は、データストローブ信号送出状況を表す信号であって、前記他の半導体チップにおけるバーストイネーブル信号と前記第１のリードコマンド信号とがアクティブである場合には、自半導体チップにおけるバーストイネーブル信号をアクティブにするタイミングを所定量遅らせるように制御する第１のバーストカウンタ回路と、
   自半導体チップにおけるバーストイネーブル信号のアクティブ期間に対応してプリアンブルとプリアンブルに引き続いてクロック信号に同期する信号とをデータストローブ信号として出力するＤＱＳ制御回路と、
   を備えることを特徴とする請求項２記載の半導体チップ。
4. 前記ストローブ信号制御部は、前記ＤＱＳ制御回路の出力をバッファリングして出力するＤＱＳ入力回路をさらに備え、
   前記他の半導体チップにおけるバーストイネーブル信号は、前記ＤＱＳ入力回路の出力信号とされることを特徴とする請求項３記載の半導体チップ。
5. 前記ストローブ信号制御部は、
   前記コマンド入力信号を入力して前記他の半導体チップへのリードコマンドであるか否かを判定し、前記他の半導体チップへのリードコマンドである場合に第２のリードコマンド信号を出力する第２のコマンド判定入力回路と、
   前記第２のリードコマンド信号を入力して所定のクロック数に相当する期間、第２のバーストイネーブル信号をアクティブにする第２のバーストカウンタ回路と、
   をさらに備え、
   前記他の半導体チップにおけるバーストイネーブル信号は、前記第２のバーストイネーブル信号とされることを特徴とする請求項３記載の半導体チップ。
6. 前記ストローブ信号制御部は、前記他の半導体チップからのバーストイネーブル信号を受け、前記バーストイネーブル信号に応じて前記出力開始タイミングを制御することを特徴とする請求項２記載の半導体チップ。
7. 前記ストローブ信号制御部は、前記他の半導体チップのデータストローブ信号を受け、前記他の半導体チップのデータストローブ信号に応じて前記出力開始タイミングを制御することを特徴とする請求項２記載の半導体チップ。
8. 複数の請求項２〜７のいずれか一に記載の半導体チップと、該複数の半導体チップを搭載する基板と、該基板から該複数の半導体チップの選択信号を配信する配線と、を備えることを特徴とする半導体装置。

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