JP2002304885A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 外部コマンドと内部コマンドとが重なること
を防止し、内部回路の誤動作を防止する 【解決手段】 外部コマンド受信回路は、外部から供給
される外部コマンド信号を第１クロック信号の一方の遷
移エッジに同期して受信する。内部コマンド受信回路
は、内部で生成する内部コマンド信号を第１クロック信
号の他方の遷移エッジに同期して受信する。すなわち、
内部コマンド受信回路による内部コマンド信号の受信動
作は、外部コマンド受信回路による外部コマンド信号の
受信動作に対して少なくとも第１クロック信号の半周期
だけずれて実行される。内部回路を動作させる制御回路
は、外部コマンド信号に応じて動作を開始した直後に
は、内部コマンド信号に応じた動作要求を受けない。こ
のため、外部コマンド信号に応じた内部回路の動作と内
部コマンド信号に応じた内部回路の動作とが、重なり誤
動作することを防止できる。
を防止し、内部回路の誤動作を防止する 【解決手段】 外部コマンド受信回路は、外部から供給
される外部コマンド信号を第１クロック信号の一方の遷
移エッジに同期して受信する。内部コマンド受信回路
は、内部で生成する内部コマンド信号を第１クロック信
号の他方の遷移エッジに同期して受信する。すなわち、
内部コマンド受信回路による内部コマンド信号の受信動
作は、外部コマンド受信回路による外部コマンド信号の
受信動作に対して少なくとも第１クロック信号の半周期
だけずれて実行される。内部回路を動作させる制御回路
は、外部コマンド信号に応じて動作を開始した直後に
は、内部コマンド信号に応じた動作要求を受けない。こ
のため、外部コマンド信号に応じた内部回路の動作と内
部コマンド信号に応じた内部回路の動作とが、重なり誤
動作することを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
る外部コマンドおよび内部で発生する内部コマンドに応
じて内部回路を動作する半導体集積回路に関する。特
に、本発明は、揮発性のメモリセルを有する半導体集積
回路に関する。
る外部コマンドおよび内部で発生する内部コマンドに応
じて内部回路を動作する半導体集積回路に関する。特
に、本発明は、揮発性のメモリセルを有する半導体集積
回路に関する。
【０００２】
【従来の技術】DRAM等の半導体集積回路は、メモリセル
に形成されたキャパシタにデータを保持する。メモリセ
ルに書き込まれたデータは徐々に消失するため、これ等
データを所定の周期で再書き込みするリフレッシュ動作
が必要である。近時、リフレッシュ要求をスタンバイ期
間だけでなく動作期間においても内部で発生し、この要
求に応じてリフレッシュ動作を自動で実行するDRAMが提
案されている。
に形成されたキャパシタにデータを保持する。メモリセ
ルに書き込まれたデータは徐々に消失するため、これ等
データを所定の周期で再書き込みするリフレッシュ動作
が必要である。近時、リフレッシュ要求をスタンバイ期
間だけでなく動作期間においても内部で発生し、この要
求に応じてリフレッシュ動作を自動で実行するDRAMが提
案されている。
【０００３】図７は、この種のDRAMの動作を示してい
る。DRAMは、読み出し動作RDまたは書き込み動作WRを実
行するための外部コマンドを受けることで内部回路（メ
モリアレイ）を動作させる。内部コマンド（リフレッシ
ュコマンド）の受け付けは、内部回路の誤動作を防止す
るために、外部コマンドが供給されてから内部回路の動
作RD、WRが完了するまで禁止される（禁止期間）。DRAM
は、禁止期間を除く許可期間に内部コマンドを発生し、
リフレッシュ動作REFを実行する（図７（ａ））。すな
わち、DRAMは、メモリアレイ２２の読み出し動作RDおよ
び書き込み動作WRが実行されていない期間にリフレッシ
ュ動作を自動的に実行する。この結果、DRAMを搭載する
システムは、DRAMのスタンバイ時だけでなく動作期間に
おいてもリフレッシュ要求を発生する必要がない。
る。DRAMは、読み出し動作RDまたは書き込み動作WRを実
行するための外部コマンドを受けることで内部回路（メ
モリアレイ）を動作させる。内部コマンド（リフレッシ
ュコマンド）の受け付けは、内部回路の誤動作を防止す
るために、外部コマンドが供給されてから内部回路の動
作RD、WRが完了するまで禁止される（禁止期間）。DRAM
は、禁止期間を除く許可期間に内部コマンドを発生し、
リフレッシュ動作REFを実行する（図７（ａ））。すな
わち、DRAMは、メモリアレイ２２の読み出し動作RDおよ
び書き込み動作WRが実行されていない期間にリフレッシ
ュ動作を自動的に実行する。この結果、DRAMを搭載する
システムは、DRAMのスタンバイ時だけでなく動作期間に
おいてもリフレッシュ要求を発生する必要がない。
【０００４】
【発明が解決しようとする課題】しかしながら、内部コ
マンドの禁止期間は、外部コマンドを受信し、受信した
コマンドが正しいことを判定した後に設定される。この
ため、外部コマンドの受信から内部コマンドの受け付け
を禁止するまでには、数nsのずれT1が生じる。この期間
T1にリフレッシュコマンドが発生した場合（図７
（ｂ））、外部コマンドと内部コマンドが重なり、メモ
リアレイ２２は、誤動作（重複動作）してしまう。この
結果、メモリセルに保持されていたデータは破壊され
る。
マンドの禁止期間は、外部コマンドを受信し、受信した
コマンドが正しいことを判定した後に設定される。この
ため、外部コマンドの受信から内部コマンドの受け付け
を禁止するまでには、数nsのずれT1が生じる。この期間
T1にリフレッシュコマンドが発生した場合（図７
（ｂ））、外部コマンドと内部コマンドが重なり、メモ
リアレイ２２は、誤動作（重複動作）してしまう。この
結果、メモリセルに保持されていたデータは破壊され
る。
【０００５】上記不具合は、クロックに非同期で動作す
るDRAMに限らず、SDRAM等のクロック同期式の半導体集
積回路においても発生する。さらに、上記不具合は、半
導体メモリに限った現象ではない。例えば、CPU等のロ
ジックLSIにおいて、外部からの制御コマンドに応じて
内部回路が動作し、この内部回路が内部で発生する割り
込みコマンドに応じて動作する場合、制御コマンドと割
り込みコマンドが競合したとき、CPUは誤動作する。
るDRAMに限らず、SDRAM等のクロック同期式の半導体集
積回路においても発生する。さらに、上記不具合は、半
導体メモリに限った現象ではない。例えば、CPU等のロ
ジックLSIにおいて、外部からの制御コマンドに応じて
内部回路が動作し、この内部回路が内部で発生する割り
込みコマンドに応じて動作する場合、制御コマンドと割
り込みコマンドが競合したとき、CPUは誤動作する。
【０００６】本発明の目的は、外部から供給される外部
コマンドと内部で発生する内部コマンドとが重なること
を防止し、半導体集積回路の内部回路の誤動作を防止す
ることにある。特に、本発明の目的は、揮発性のメモリ
セルを有する半導体集積回路において、リフレッシュ動
作を確実に実行することにある。
コマンドと内部で発生する内部コマンドとが重なること
を防止し、半導体集積回路の内部回路の誤動作を防止す
ることにある。特に、本発明の目的は、揮発性のメモリ
セルを有する半導体集積回路において、リフレッシュ動
作を確実に実行することにある。
【０００７】
【課題を解決するための手段】請求項１の半導体集積回
路では、外部コマンド受信回路は、外部から供給される
外部コマンド信号を外部から供給される第１クロック信
号の一方の遷移エッジに同期して受信する。内部コマン
ド受信回路は、内部で発生する内部コマンド信号を第１
クロック信号の他方の遷移エッジに同期して受信する。
すなわち、内部コマンド受信回路による内部コマンド信
号の受信動作は、外部コマンド受信回路による外部コマ
ンド信号の受信動作に対して少なくとも第１クロック信
号の半周期だけずれて実行される。このため、内部コマ
ンド信号が第１クロック信号に非同期に発生する場合で
も、外部コマンド信号に応じた内部回路の動作と内部コ
マンド信号に応じた内部回路の動作とが重なることを防
止できる。すなわち、内部回路の誤動作を防止できる。
路では、外部コマンド受信回路は、外部から供給される
外部コマンド信号を外部から供給される第１クロック信
号の一方の遷移エッジに同期して受信する。内部コマン
ド受信回路は、内部で発生する内部コマンド信号を第１
クロック信号の他方の遷移エッジに同期して受信する。
すなわち、内部コマンド受信回路による内部コマンド信
号の受信動作は、外部コマンド受信回路による外部コマ
ンド信号の受信動作に対して少なくとも第１クロック信
号の半周期だけずれて実行される。このため、内部コマ
ンド信号が第１クロック信号に非同期に発生する場合で
も、外部コマンド信号に応じた内部回路の動作と内部コ
マンド信号に応じた内部回路の動作とが重なることを防
止できる。すなわち、内部回路の誤動作を防止できる。
【０００８】制御回路は、外部コマンド信号に応じて動
作を開始した直後には、内部コマンド信号に応じた動作
要求を受けない。このため、制御回路の動作余裕が向上
し、制御回路は、外部コマンド受信回路で受信した外部
コマンド信号および内部コマンド受信回路で受信した内
部コマンド信号にそれぞれ応じて、誤動作することなく
内部回路を動作できる。
作を開始した直後には、内部コマンド信号に応じた動作
要求を受けない。このため、制御回路の動作余裕が向上
し、制御回路は、外部コマンド受信回路で受信した外部
コマンド信号および内部コマンド受信回路で受信した内
部コマンド信号にそれぞれ応じて、誤動作することなく
内部回路を動作できる。
【０００９】請求項２の半導体集積回路では、外部コマ
ンド受信回路は、外部コマンド信号を第１クロック信号
の立ち上がりエッジに同期して受信し、内部コマンド受
信回路は、内部コマンド信号を第１クロック信号の立ち
下がりエッジに同期して受信する。一般に、半導体集積
回路では、クロック信号（第１クロック信号）の立ち上
がりエッジに同期して外部コマンド信号を取り込む。し
たがって、外部コマンド信号の受信回路を従来と同じ論
理で設計でき、設計効率を向上できる。
ンド受信回路は、外部コマンド信号を第１クロック信号
の立ち上がりエッジに同期して受信し、内部コマンド受
信回路は、内部コマンド信号を第１クロック信号の立ち
下がりエッジに同期して受信する。一般に、半導体集積
回路では、クロック信号（第１クロック信号）の立ち上
がりエッジに同期して外部コマンド信号を取り込む。し
たがって、外部コマンド信号の受信回路を従来と同じ論
理で設計でき、設計効率を向上できる。
【００１０】請求項３の半導体集積回路では、内部コマ
ンド受信回路は、第１クロック信号の位相を反転して第
２クロック信号を生成する位相反転回路を有している。
内部コマンド信号は、第２クロック信号の立ち上がりエ
ッジに同期して受信される。このため、簡易な位相反転
回路を形成するだけで、内部コマンド信号の受信タイミ
ングを、外部コマンド信号の受信タイミング（第１クロ
ック信号の立ち上がりエッジ）に対して、所定時間ずら
すことができる。
ンド受信回路は、第１クロック信号の位相を反転して第
２クロック信号を生成する位相反転回路を有している。
内部コマンド信号は、第２クロック信号の立ち上がりエ
ッジに同期して受信される。このため、簡易な位相反転
回路を形成するだけで、内部コマンド信号の受信タイミ
ングを、外部コマンド信号の受信タイミング（第１クロ
ック信号の立ち上がりエッジ）に対して、所定時間ずら
すことができる。
【００１１】請求項４の半導体集積回路では、外部コマ
ンド受信回路は、外部から供給される外部コマンド信号
を外部から供給される第１クロック信号に同期して受信
する。クロック生成回路は、第１クロック信号を、この
第１クロック信号と位相の異なる第２クロック信号に変
換する。内部コマンド受信回路は、内部で発生する内部
コマンド信号を第２クロック信号に同期して受信する。
すなわち、外部コマンド受信回路による外部コマンド信
号の受信動作と内部コマンド受信回路による内部コマン
ド信号の受信動作とは、第１クロック信号と第２クロッ
ク信号との位相差だけずれて実行される。このため、外
部コマンド信号に応じた内部回路の動作と内部コマンド
信号に応じた内部回路の動作とが重なることを防止でき
る。
ンド受信回路は、外部から供給される外部コマンド信号
を外部から供給される第１クロック信号に同期して受信
する。クロック生成回路は、第１クロック信号を、この
第１クロック信号と位相の異なる第２クロック信号に変
換する。内部コマンド受信回路は、内部で発生する内部
コマンド信号を第２クロック信号に同期して受信する。
すなわち、外部コマンド受信回路による外部コマンド信
号の受信動作と内部コマンド受信回路による内部コマン
ド信号の受信動作とは、第１クロック信号と第２クロッ
ク信号との位相差だけずれて実行される。このため、外
部コマンド信号に応じた内部回路の動作と内部コマンド
信号に応じた内部回路の動作とが重なることを防止でき
る。
【００１２】制御回路は、外部コマンド信号に応じて動
作を開始した直後には、内部コマンド信号に応じた動作
要求を受けない。このため、制御回路の動作余裕が向上
し、制御回路は、外部コマンド受信回路で受信した外部
コマンド信号および内部コマンド受信回路で受信した内
部コマンド信号にそれぞれ応じて、誤動作することなく
内部回路を動作できる。
作を開始した直後には、内部コマンド信号に応じた動作
要求を受けない。このため、制御回路の動作余裕が向上
し、制御回路は、外部コマンド受信回路で受信した外部
コマンド信号および内部コマンド受信回路で受信した内
部コマンド信号にそれぞれ応じて、誤動作することなく
内部回路を動作できる。
【００１３】請求項５の半導体集積回路では、クロック
生成回路は、第１クロック信号の位相を反転して第２ク
ロック信号を生成する位相反転回路を有している。この
ため、簡易な位相反転回路を形成するだけで、外部コマ
ンド信号の受信タイミングと内部コマンド信号の受信タ
イミングとをずらすことができる。請求項６の半導体集
積回路では、クロック生成回路は、第１クロック信号を
遅延させて第２クロック信号を生成する遅延回路を有し
ている。このため、簡易な遅延回路を形成するだけで、
外部コマンド信号の受信タイミングと内部コマンド信号
の受信タイミングとをずらすことができる。
生成回路は、第１クロック信号の位相を反転して第２ク
ロック信号を生成する位相反転回路を有している。この
ため、簡易な位相反転回路を形成するだけで、外部コマ
ンド信号の受信タイミングと内部コマンド信号の受信タ
イミングとをずらすことができる。請求項６の半導体集
積回路では、クロック生成回路は、第１クロック信号を
遅延させて第２クロック信号を生成する遅延回路を有し
ている。このため、簡易な遅延回路を形成するだけで、
外部コマンド信号の受信タイミングと内部コマンド信号
の受信タイミングとをずらすことができる。
【００１４】請求項７の半導体集積回路では、制御回路
は、判定回路を有している。判定回路は、外部コマンド
受信回路で受信した外部コマンド信号および内部コマン
ド受信回路で受信した内部コマンド信号のうち、先に受
信したコマンド信号に応じて内部回路を動作させる。外
部コマンド信号の受信タイミングと内部コマンド信号の
受信タイミングとがずれているため、判定回路は、先着
の判定を容易にできる。したがって、制御回路は、誤動
作することなく内部回路を確実に動作できる。
は、判定回路を有している。判定回路は、外部コマンド
受信回路で受信した外部コマンド信号および内部コマン
ド受信回路で受信した内部コマンド信号のうち、先に受
信したコマンド信号に応じて内部回路を動作させる。外
部コマンド信号の受信タイミングと内部コマンド信号の
受信タイミングとがずれているため、判定回路は、先着
の判定を容易にできる。したがって、制御回路は、誤動
作することなく内部回路を確実に動作できる。
【００１５】請求項８の半導体集積回路では、内部回路
は、メモリアレイを有している。メモリアレイは、揮発
性のメモリセルを有している。外部コマンド信号は、メ
モリセルの読み出し動作および書き込み動作のいずれか
を実行するための制御信号として外部から供給される。
内部コマンド信号は、メモリセルに保持されたデータを
再書き込みするリフレッシュ要求信号として内部で発生
される。すなわち、メモリセルのリフレッシュ動作は、
内部で発生したリフレッシュ要求信号に応じて実行され
る。外部コマンド信号の受信タイミングと内部コマンド
信号の受信タイミングとがずれているため、制御回路
は、外部コマンド信号に応じて動作を開始した直後にリ
フレッシュ要求信号に応じた動作要求を受けることはな
い。したがって、読み出し動作および書き込み動作とリ
フレッシュ動作とが、制御回路の誤動作により同時に実
行されることを防止でき、メモリセルのデータが破壊さ
れることを防止できる。
は、メモリアレイを有している。メモリアレイは、揮発
性のメモリセルを有している。外部コマンド信号は、メ
モリセルの読み出し動作および書き込み動作のいずれか
を実行するための制御信号として外部から供給される。
内部コマンド信号は、メモリセルに保持されたデータを
再書き込みするリフレッシュ要求信号として内部で発生
される。すなわち、メモリセルのリフレッシュ動作は、
内部で発生したリフレッシュ要求信号に応じて実行され
る。外部コマンド信号の受信タイミングと内部コマンド
信号の受信タイミングとがずれているため、制御回路
は、外部コマンド信号に応じて動作を開始した直後にリ
フレッシュ要求信号に応じた動作要求を受けることはな
い。したがって、読み出し動作および書き込み動作とリ
フレッシュ動作とが、制御回路の誤動作により同時に実
行されることを防止でき、メモリセルのデータが破壊さ
れることを防止できる。
【００１６】請求項９の半導体集積回路は、内部コマン
ド信号を所定の周期で発生するタイマを有している。す
なわち、内部コマンド信号は、第１クロック信号に非同
期で発生する場合でも、外部コマンド信号に応じた内部
回路の動作と、内部コマンド信号に応じた内部回路の動
作とが重なることを防止できる。
ド信号を所定の周期で発生するタイマを有している。す
なわち、内部コマンド信号は、第１クロック信号に非同
期で発生する場合でも、外部コマンド信号に応じた内部
回路の動作と、内部コマンド信号に応じた内部回路の動
作とが重なることを防止できる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。
用いて説明する。
【００１８】図１は、本発明の半導体集積回路の第１の
実施形態を示している。この実施形態は、請求項１ない
し請求項３、請求項７ないし請求項９に対応している。
この半導体集積回路は、シリコン基板上にCMOSプロセス
を使用してクロック同期式のFCRAM（Fast Cycle RAM）
として形成されている。FCRAMは、内部動作を３つのス
テージに分け、それぞれのステージの動作を自己完結す
るメモリである。すなわち、FCRAMは、データの入出力
だけでなく、アドレスの取り込み動作、メモリコアの動
作についてもパイプライン処理することで、ランダムア
クセス時のサイクル時間を短縮している。FCRAMは、揮
発性のメモリセル（キャパシタで構成されたDRAMのメモ
リセル）を有しているため、メモリセルに保持されたデ
ータを再書き込みするリフレッシュ動作が必要である。
この実施形態では、リフレッシュ動作は、FCRAMの内部
で自動的に発生するリフレッシュ要求に応じて実行され
る。リフレッシュ要求は、スタンバイモード時だけでな
く、読み出し動作および書き込み動作を実行していると
きにも発生する。このため、FCRAMを搭載するシステム
は、リフレッシュの制御を行う必要がない。
実施形態を示している。この実施形態は、請求項１ない
し請求項３、請求項７ないし請求項９に対応している。
この半導体集積回路は、シリコン基板上にCMOSプロセス
を使用してクロック同期式のFCRAM（Fast Cycle RAM）
として形成されている。FCRAMは、内部動作を３つのス
テージに分け、それぞれのステージの動作を自己完結す
るメモリである。すなわち、FCRAMは、データの入出力
だけでなく、アドレスの取り込み動作、メモリコアの動
作についてもパイプライン処理することで、ランダムア
クセス時のサイクル時間を短縮している。FCRAMは、揮
発性のメモリセル（キャパシタで構成されたDRAMのメモ
リセル）を有しているため、メモリセルに保持されたデ
ータを再書き込みするリフレッシュ動作が必要である。
この実施形態では、リフレッシュ動作は、FCRAMの内部
で自動的に発生するリフレッシュ要求に応じて実行され
る。リフレッシュ要求は、スタンバイモード時だけでな
く、読み出し動作および書き込み動作を実行していると
きにも発生する。このため、FCRAMを搭載するシステム
は、リフレッシュの制御を行う必要がない。
【００１９】FCRAMは、クロックバッファ１０、コマン
ドバッファ１２、外部コマンド受信回路１４、リフレッ
シュタイマ１６、内部コマンド受信回路１８、制御回路
２０、およびメモリアレイ（メモリコア）２２を有して
いる。クロックバッファ１０は、外部から供給されるク
ロック信号CLK（第１クロック信号）を受け、受けた信
号を内部クロック信号ICLKとして出力する。コマンドバ
ッファ１２は、外部から供給されるコマンド信号CMD
（外部コマンド信号）を受け、受けた信号の組み合わせ
に応じて読み出しコマンド信号RDCまたは書き込みコマ
ンド信号WRC等を生成する。コマンド信号CMDは、メモリ
アレイ２２の読み出し動作または書き込み動作を実行す
るための制御信号である。外部コマンド受信回路１４
は、内部クロック信号ICLKの立ち上がりエッジに同期し
て読み出しコマンド信号RDCまたは書き込みコマンド信
号WRCをラッチし、ラッチした信号を読み出しパルスRDP
または書き込みパルスWRPとして出力する。一般に、コ
マンド信号CMDは、クロック信号CLKの立ち上がりエッジ
に同期して取り込まれる。このため、コマンド信号CMD
の受信回路を従来と同じ論理で設計できる。
ドバッファ１２、外部コマンド受信回路１４、リフレッ
シュタイマ１６、内部コマンド受信回路１８、制御回路
２０、およびメモリアレイ（メモリコア）２２を有して
いる。クロックバッファ１０は、外部から供給されるク
ロック信号CLK（第１クロック信号）を受け、受けた信
号を内部クロック信号ICLKとして出力する。コマンドバ
ッファ１２は、外部から供給されるコマンド信号CMD
（外部コマンド信号）を受け、受けた信号の組み合わせ
に応じて読み出しコマンド信号RDCまたは書き込みコマ
ンド信号WRC等を生成する。コマンド信号CMDは、メモリ
アレイ２２の読み出し動作または書き込み動作を実行す
るための制御信号である。外部コマンド受信回路１４
は、内部クロック信号ICLKの立ち上がりエッジに同期し
て読み出しコマンド信号RDCまたは書き込みコマンド信
号WRCをラッチし、ラッチした信号を読み出しパルスRDP
または書き込みパルスWRPとして出力する。一般に、コ
マンド信号CMDは、クロック信号CLKの立ち上がりエッジ
に同期して取り込まれる。このため、コマンド信号CMD
の受信回路を従来と同じ論理で設計できる。
【００２０】リフレッシュタイマ１６は、発振器を内蔵
しており、所定の周期でリフレッシュ要求信号REFRQ
（内部コマンド信号）を発生する。内部コマンド受信回
路１８は、内部クロック信号ICLKの立ち下がりエッジに
同期してリフレッシュ要求信号REFRQをラッチし、ラッ
チした信号をリフレッシュパルスREFPとして出力する。
実際には、内部コマンド受信回路１８は、内部クロック
信号ICLKの位相を反転するインバータ１８ａ（位相反転
回路）を有しており、このインバータ１８ａから出力さ
れる内部クロック信号/CLK（第２クロック信号）の立ち
上がりエッジに同期してリフレッシュ要求信号REFRQを
ラッチする。
しており、所定の周期でリフレッシュ要求信号REFRQ
（内部コマンド信号）を発生する。内部コマンド受信回
路１８は、内部クロック信号ICLKの立ち下がりエッジに
同期してリフレッシュ要求信号REFRQをラッチし、ラッ
チした信号をリフレッシュパルスREFPとして出力する。
実際には、内部コマンド受信回路１８は、内部クロック
信号ICLKの位相を反転するインバータ１８ａ（位相反転
回路）を有しており、このインバータ１８ａから出力さ
れる内部クロック信号/CLK（第２クロック信号）の立ち
上がりエッジに同期してリフレッシュ要求信号REFRQを
ラッチする。
【００２１】制御回路２０は、読み出しパルスRDP、書
き込みパルスWRP、およびリフレッシュパルスREFPの先
着を判定する判定回路２０ａを有している。制御回路２
０は、判定回路２０ａにより先着と判定されたパルスに
応じてメモリアレイ２２を動作させる制御信号CNTを出
力する。制御回路２０は、判定回路２０ａにより後着と
判定されたパルスの情報を保持する保持回路（図示せ
ず）を有している。制御回路２０は、先着のパルスに応
じたメモリアレイ２２の動作完了後、保持回路に保持さ
れた情報に応じてメモリアレイ２２を動作させる。読み
出しパルスRDP、書き込みパルスWRPと、リフレッシュパ
ルスREFPとは、少なくともクロック信号CLKの半周期だ
けずれて生成される。このため、判定回路２０ａは、こ
れ等パルスの先着判定を容易にできる。換言すれば、コ
マンド信号CMDとリフレッシュ要求信号REFRQとを半クロ
ックずれたタイミングで取り込むことで、制御回路２０
の動作マージンを大きくできる。
き込みパルスWRP、およびリフレッシュパルスREFPの先
着を判定する判定回路２０ａを有している。制御回路２
０は、判定回路２０ａにより先着と判定されたパルスに
応じてメモリアレイ２２を動作させる制御信号CNTを出
力する。制御回路２０は、判定回路２０ａにより後着と
判定されたパルスの情報を保持する保持回路（図示せ
ず）を有している。制御回路２０は、先着のパルスに応
じたメモリアレイ２２の動作完了後、保持回路に保持さ
れた情報に応じてメモリアレイ２２を動作させる。読み
出しパルスRDP、書き込みパルスWRPと、リフレッシュパ
ルスREFPとは、少なくともクロック信号CLKの半周期だ
けずれて生成される。このため、判定回路２０ａは、こ
れ等パルスの先着判定を容易にできる。換言すれば、コ
マンド信号CMDとリフレッシュ要求信号REFRQとを半クロ
ックずれたタイミングで取り込むことで、制御回路２０
の動作マージンを大きくできる。
【００２２】メモリアレイ２２は、図示しない複数のメ
モリセル、センスアンプ等を有している。メモリアレイ
２２は、制御信号CNTに応じて、メモリセルに保持され
たデータを読み出す読み出し動作、メモリセルにデータ
を書き込む書き込み動作、またはメモリセルに保持され
たデータを再書き込みするリフレッシュ動作を実行す
る。すなわち、メモリアレイ２２は、外部コマンド信号
および内部コマンド信号に応じて内部回路として動作す
る。
モリセル、センスアンプ等を有している。メモリアレイ
２２は、制御信号CNTに応じて、メモリセルに保持され
たデータを読み出す読み出し動作、メモリセルにデータ
を書き込む書き込み動作、またはメモリセルに保持され
たデータを再書き込みするリフレッシュ動作を実行す
る。すなわち、メモリアレイ２２は、外部コマンド信号
および内部コマンド信号に応じて内部回路として動作す
る。
【００２３】図２は、上述したFCRAMの動作を示してい
る。この例では、まず、図１に示したリフレッシュタイ
マ１６がリフレッシュ要求信号REFRQを発生する（図２
（ａ））。内部コマンド受信回路１８は、１番目の内部
クロック信号ICLKの立ち下がりエッジに同期してリフレ
ッシュ要求信号REFRQをラッチし、リフレッシュパルスR
EFPを生成する（図２（ｂ））。リフレッシュパルスREF
Pの生成により、リフレッシュ要求信号REFRQはリセット
される（図２（ｃ））。
る。この例では、まず、図１に示したリフレッシュタイ
マ１６がリフレッシュ要求信号REFRQを発生する（図２
（ａ））。内部コマンド受信回路１８は、１番目の内部
クロック信号ICLKの立ち下がりエッジに同期してリフレ
ッシュ要求信号REFRQをラッチし、リフレッシュパルスR
EFPを生成する（図２（ｂ））。リフレッシュパルスREF
Pの生成により、リフレッシュ要求信号REFRQはリセット
される（図２（ｃ））。
【００２４】リフレッシュパルスREFPが生成されたと
き、メモリアレイ２２は動作していない。このため、図
１に示した判定回路２０ａは、リフレッシュパルスREFP
を先着と判定する。制御回路２０は、メモリアレイ２２
を制御し、メモリセルのリフレッシュ動作REFを開始す
る（図２（ｄ））。２番目のクロック信号CLKに合わせ
てコマンド信号CMDがSDRAMに供給される。コマンドバッ
ファ１２は、コマンド信号CMDをデコードし、読み出し
コマンドRDを内部コマンド信号ICMDとして出力する（図
２（ｅ））。第１コマンド受信回路１４は、内部クロッ
ク信号ICLKの立ち上がりエッジに同期して読み出しコマ
ンドRDをラッチし、読み出しパルスRDPとして出力する
（図２（ｆ））。このとき、リフレッシュ動作REFが実
行されているため、判定回路２０ａは、読み出しパルス
RDPを後着と判定する。読み出しパルスRDPは、リフレッ
シュ動作REFが完了するまで、保持回路に保持される。
制御回路２０は、リフレッシュ動作REFが完了した後、
読み出し動作RDを実行する（図２（ｇ））。
き、メモリアレイ２２は動作していない。このため、図
１に示した判定回路２０ａは、リフレッシュパルスREFP
を先着と判定する。制御回路２０は、メモリアレイ２２
を制御し、メモリセルのリフレッシュ動作REFを開始す
る（図２（ｄ））。２番目のクロック信号CLKに合わせ
てコマンド信号CMDがSDRAMに供給される。コマンドバッ
ファ１２は、コマンド信号CMDをデコードし、読み出し
コマンドRDを内部コマンド信号ICMDとして出力する（図
２（ｅ））。第１コマンド受信回路１４は、内部クロッ
ク信号ICLKの立ち上がりエッジに同期して読み出しコマ
ンドRDをラッチし、読み出しパルスRDPとして出力する
（図２（ｆ））。このとき、リフレッシュ動作REFが実
行されているため、判定回路２０ａは、読み出しパルス
RDPを後着と判定する。読み出しパルスRDPは、リフレッ
シュ動作REFが完了するまで、保持回路に保持される。
制御回路２０は、リフレッシュ動作REFが完了した後、
読み出し動作RDを実行する（図２（ｇ））。
【００２５】４番目のクロック信号CLKに合わせてコマ
ンド信号CMDがSDRAMに供給される。コマンドバッファ１
２は、コマンド信号CMDをデコードし、書き込みコマン
ドWRを内部コマンド信号ICMDとして出力する（図２
（ｈ））。第１コマンド受信回路１４は、内部クロック
信号ICLKの立ち上がりエッジに同期して書き込みコマン
ドWRをラッチし、書き込みパルスWRPとして出力する
（図２（ｉ））。書き込みパルスWRPが生成されたと
き、メモリアレイ２２は動作していない。このため、判
定回路２０ａは、書き込みパルスWRPを先着と判定す
る。制御回路２０は、メモリアレイ２２を制御し、書き
込み動作WRを開始する（図２（ｊ））。
ンド信号CMDがSDRAMに供給される。コマンドバッファ１
２は、コマンド信号CMDをデコードし、書き込みコマン
ドWRを内部コマンド信号ICMDとして出力する（図２
（ｈ））。第１コマンド受信回路１４は、内部クロック
信号ICLKの立ち上がりエッジに同期して書き込みコマン
ドWRをラッチし、書き込みパルスWRPとして出力する
（図２（ｉ））。書き込みパルスWRPが生成されたと
き、メモリアレイ２２は動作していない。このため、判
定回路２０ａは、書き込みパルスWRPを先着と判定す
る。制御回路２０は、メモリアレイ２２を制御し、書き
込み動作WRを開始する（図２（ｊ））。
【００２６】この後、リフレッシュタイマ１６がリフレ
ッシュ要求信号REFRQを発生する（図２（ｋ））。内部
コマンド受信回路１８は、４番目の内部クロック信号IC
LKの立ち下がりエッジに同期してリフレッシュ要求信号
REFRQをラッチし、リフレッシュパルスREFPを生成する
（図２（ｌ））。このとき、書き込み動作WRが実行され
ているため、判定回路２０ａは、リフレッシュパルスRE
FPを後着と判定する。リフレッシュパルスREFPは、書き
込み動作WRが完了するまで、保持回路に保持される。制
御回路２０は、書き込み動作WRが完了した後、リフレッ
シュ動作REFを実行する（図２（ｍ））。
ッシュ要求信号REFRQを発生する（図２（ｋ））。内部
コマンド受信回路１８は、４番目の内部クロック信号IC
LKの立ち下がりエッジに同期してリフレッシュ要求信号
REFRQをラッチし、リフレッシュパルスREFPを生成する
（図２（ｌ））。このとき、書き込み動作WRが実行され
ているため、判定回路２０ａは、リフレッシュパルスRE
FPを後着と判定する。リフレッシュパルスREFPは、書き
込み動作WRが完了するまで、保持回路に保持される。制
御回路２０は、書き込み動作WRが完了した後、リフレッ
シュ動作REFを実行する（図２（ｍ））。
【００２７】リフレッシュタイマ１６が、再びリフレッ
シュ要求信号REFRQを発生し、リフレッシュ要求信号REF
RQが生成される（図２（ｎ））。リフレッシュパルスRE
FPが生成されたとき、メモリアレイ２２は動作していな
い。このため、制御回路２０は、リフレッシュパルスRE
FPを先着と判定し、メモリセルのリフレッシュ動作REF
を実行する（図２（ｏ））。
シュ要求信号REFRQを発生し、リフレッシュ要求信号REF
RQが生成される（図２（ｎ））。リフレッシュパルスRE
FPが生成されたとき、メモリアレイ２２は動作していな
い。このため、制御回路２０は、リフレッシュパルスRE
FPを先着と判定し、メモリセルのリフレッシュ動作REF
を実行する（図２（ｏ））。
【００２８】９番目のクロック信号CLKに合わせて読み
出しコマンドRDが供給され、読み出しパルスRDPが生成
される（図２（ｐ））。読み出しパルスRDPが生成され
たとき、メモリアレイ２２は動作していない。このた
め、制御回路２０は、読み出しパルスRDPを先着と判定
し、読み出し動作RDを実行する（図２（ｑ））。
出しコマンドRDが供給され、読み出しパルスRDPが生成
される（図２（ｐ））。読み出しパルスRDPが生成され
たとき、メモリアレイ２２は動作していない。このた
め、制御回路２０は、読み出しパルスRDPを先着と判定
し、読み出し動作RDを実行する（図２（ｑ））。
【００２９】このように、外部コマンド信号に応じた内
部動作（読み出し動作RWおよび書き込み動作WR）と内部
コマンド信号に応じた内部動作（リフレッシュ動作RE
F）とが誤動作することなく実行される。以上、本実施
形態では、内部コマンド受信回路１８によるリフレッシ
ュ要求信号REFRQの受信動作を、外部コマンド受信回路
１４によるコマンド信号CMDの受信動作に対して、クロ
ック信号CLKの半周期ずらして実行した。このため、コ
マンド信号CMDに応じたメモリアレイ２２の動作とリフ
レッシュ要求信号REFRQに応じたメモリアレイ２２の動
作とが重なることを防止でき、誤動作を防止できる。
部動作（読み出し動作RWおよび書き込み動作WR）と内部
コマンド信号に応じた内部動作（リフレッシュ動作RE
F）とが誤動作することなく実行される。以上、本実施
形態では、内部コマンド受信回路１８によるリフレッシ
ュ要求信号REFRQの受信動作を、外部コマンド受信回路
１４によるコマンド信号CMDの受信動作に対して、クロ
ック信号CLKの半周期ずらして実行した。このため、コ
マンド信号CMDに応じたメモリアレイ２２の動作とリフ
レッシュ要求信号REFRQに応じたメモリアレイ２２の動
作とが重なることを防止でき、誤動作を防止できる。
【００３０】制御回路２０は、コマンド信号CMDに応じ
て読み出し動作RDまたは書き込み動作WRを開始した直後
に、リフレッシュパルスREFPを受けることはない。この
ため、制御回路２０の動作余裕を向上できる。したがっ
て、制御回路２０は、誤動作することなくメモリアレイ
２２を動作できる。外部コマンド受信回路１４は、コマ
ンド信号CMD（読み出しコマンド信号RDC、書き込みコマ
ンド信号WRC）を、従来と同様にクロック信号CLK（内部
クロック信号ICLK）の立ち上がりエッジに同期して受信
した。このため、コマンド信号CMDの受信回路を従来と
同じ論理で設計でき、設計効率を向上できる。
て読み出し動作RDまたは書き込み動作WRを開始した直後
に、リフレッシュパルスREFPを受けることはない。この
ため、制御回路２０の動作余裕を向上できる。したがっ
て、制御回路２０は、誤動作することなくメモリアレイ
２２を動作できる。外部コマンド受信回路１４は、コマ
ンド信号CMD（読み出しコマンド信号RDC、書き込みコマ
ンド信号WRC）を、従来と同様にクロック信号CLK（内部
クロック信号ICLK）の立ち上がりエッジに同期して受信
した。このため、コマンド信号CMDの受信回路を従来と
同じ論理で設計でき、設計効率を向上できる。
【００３１】内部コマンド受信回路１８に、内部クロッ
ク信号ICLKの位相を反転して内部クロック信号/ICLKを
生成するインバータ１８ａ（位相反転回路）を形成し
た。このため、簡易な回路で、コマンド信号CMDの受信
タイミングとリフレッシュ要求信号REFRQの受信タイミ
ングとを、少なくとも半クロックだけずらすことができ
る。すなわち、リフレッシュ要求信号REFRQの受信タイ
ミングを、コマンド信号CMDの受信タイミング（クロッ
ク信号CLKの立ち上がりエッジ）に対して所定時間ずら
すことができる。
ク信号ICLKの位相を反転して内部クロック信号/ICLKを
生成するインバータ１８ａ（位相反転回路）を形成し
た。このため、簡易な回路で、コマンド信号CMDの受信
タイミングとリフレッシュ要求信号REFRQの受信タイミ
ングとを、少なくとも半クロックだけずらすことができ
る。すなわち、リフレッシュ要求信号REFRQの受信タイ
ミングを、コマンド信号CMDの受信タイミング（クロッ
ク信号CLKの立ち上がりエッジ）に対して所定時間ずら
すことができる。
【００３２】コマンド信号CMDの受信タイミングとリフ
レッシュ要求信号REFRQの受信タイミングとが、必ず所
定時間ずれているため、簡易な判定回路２０ａにより、
コマンド信号CMDおよびリフレッシュ要求信号REFRQ先着
を判定できる。したがって、制御回路２０は、誤動作す
ることなくメモリアレイ２２を確実に動作できる。
レッシュ要求信号REFRQの受信タイミングとが、必ず所
定時間ずれているため、簡易な判定回路２０ａにより、
コマンド信号CMDおよびリフレッシュ要求信号REFRQ先着
を判定できる。したがって、制御回路２０は、誤動作す
ることなくメモリアレイ２２を確実に動作できる。
【００３３】本発明を、DRAMのメモリセルを有しリフレ
ッシュ要求を内部で自動的に発生するFCRAMに適用し
た。外部から供給されるコマンド信号CMDの受信タイミ
ングと、内部で発生するリフレッシュ要求信号REFRQの
受信タイミングとがずれているため、制御回路２０は、
コマンド信号CMDに応じて読み出し動作RDまたは書き込
み動作WRを開始した直後にリフレッシュ要求信号REFRQ
（リフレッシュパルスREFP）を受けることがない。した
がって、読み出し動作RD、書き込み動作WRとリフレッシ
ュ動作とが、制御回路２０の誤動作により同時に実行さ
れることはなく、メモリセルのデータが破壊されること
を防止できる。
ッシュ要求を内部で自動的に発生するFCRAMに適用し
た。外部から供給されるコマンド信号CMDの受信タイミ
ングと、内部で発生するリフレッシュ要求信号REFRQの
受信タイミングとがずれているため、制御回路２０は、
コマンド信号CMDに応じて読み出し動作RDまたは書き込
み動作WRを開始した直後にリフレッシュ要求信号REFRQ
（リフレッシュパルスREFP）を受けることがない。した
がって、読み出し動作RD、書き込み動作WRとリフレッシ
ュ動作とが、制御回路２０の誤動作により同時に実行さ
れることはなく、メモリセルのデータが破壊されること
を防止できる。
【００３４】リフレッシュ要求信号REFRQをクロック信
号CLKに非同期で発生する場合でも、読み出し動作RD、
書き込み動作WRとリフレッシュ動作とが重なることを防
止できる。図３は、本発明の半導体集積回路の第２の実
施形態を示している。この実施形態は、請求項４、請求
項５、請求項７ないし請求項９に対応している。第１の
実施形態で説明した回路・信号と同一の回路・信号につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。半導体集積回路は、第１の実施形態と
同様に、シリコン基板上にCMOSプロセスを使用してクロ
ック同期式のFCRAM（Fast Cycle RAM）として形成され
ている。
号CLKに非同期で発生する場合でも、読み出し動作RD、
書き込み動作WRとリフレッシュ動作とが重なることを防
止できる。図３は、本発明の半導体集積回路の第２の実
施形態を示している。この実施形態は、請求項４、請求
項５、請求項７ないし請求項９に対応している。第１の
実施形態で説明した回路・信号と同一の回路・信号につ
いては、同一の符号を付し、これ等については、詳細な
説明を省略する。半導体集積回路は、第１の実施形態と
同様に、シリコン基板上にCMOSプロセスを使用してクロ
ック同期式のFCRAM（Fast Cycle RAM）として形成され
ている。
【００３５】FCRAMは、第１の実施形態のクロックバッ
ファ１０および内部コマンド受信回路１８の代わりに、
それぞれクロックバッファ２４（クロック生成回路）、
内部コマンド受信回路２６を有している。クロックバッ
ファ２４は、外部から供給されるクロック信号CLK（第
１クロック信号）を受け、受けた信号を内部クロック信
号ICLK（第１クロック信号）および内部クロック信号/I
CLK（第２クロック信号）として出力する。内部クロッ
ク信号/CLKは、内部クロック信号ICLKの位相をインバー
タ２４ａ（位相反転回路）を介して反転した信号であ
る。内部コマンド受信回路２６は、リフレッシュ要求信
号REFRQを内部クロック信号/ICLKの立ち上がりエッジに
同期して受信し、受信した信号をリフレッシュパルスRE
FPとして出力する。その他の構成は、上述した第１の実
施形態と同一である。
ファ１０および内部コマンド受信回路１８の代わりに、
それぞれクロックバッファ２４（クロック生成回路）、
内部コマンド受信回路２６を有している。クロックバッ
ファ２４は、外部から供給されるクロック信号CLK（第
１クロック信号）を受け、受けた信号を内部クロック信
号ICLK（第１クロック信号）および内部クロック信号/I
CLK（第２クロック信号）として出力する。内部クロッ
ク信号/CLKは、内部クロック信号ICLKの位相をインバー
タ２４ａ（位相反転回路）を介して反転した信号であ
る。内部コマンド受信回路２６は、リフレッシュ要求信
号REFRQを内部クロック信号/ICLKの立ち上がりエッジに
同期して受信し、受信した信号をリフレッシュパルスRE
FPとして出力する。その他の構成は、上述した第１の実
施形態と同一である。
【００３６】図４は、上述したFCRAMの動作を示してい
る。この実施形態では、内部コマンド受信回路２６は、
内部クロック信号/ICLKの立ち上がりエッジに同期して
リフレッシュ要求信号REFRQをラッチし、リフレッシュ
パルスREFPを生成する（図４（ｂ）、（ｌ）、
（ｎ））。基本的な動作は、図２と同一であるため、詳
細な説明は省略する。図４の波形に付した（ａ）〜
（ｑ）は、図２（ａ）〜（ｑ）にそれぞれ対応する。
る。この実施形態では、内部コマンド受信回路２６は、
内部クロック信号/ICLKの立ち上がりエッジに同期して
リフレッシュ要求信号REFRQをラッチし、リフレッシュ
パルスREFPを生成する（図４（ｂ）、（ｌ）、
（ｎ））。基本的な動作は、図２と同一であるため、詳
細な説明は省略する。図４の波形に付した（ａ）〜
（ｑ）は、図２（ａ）〜（ｑ）にそれぞれ対応する。
【００３７】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、外部コマンド受信回路１４によるコマ
ンド信号CMDの受信動作と内部コマンド受信回路２６に
よるリフレッシュ要求信号REFRQの受信動作とを、内部
クロック信号ICLKと内部クロック信号/ICLKとの位相差
だけずらして実行した。このため、コマンド信号CMDに
応じたメモリアレイ２２の動作とリフレッシュ要求信号
REFRQに応じたメモリアレイ２２の動作とが重なること
を防止でき、誤動作を防止できる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、外部コマンド受信回路１４によるコマ
ンド信号CMDの受信動作と内部コマンド受信回路２６に
よるリフレッシュ要求信号REFRQの受信動作とを、内部
クロック信号ICLKと内部クロック信号/ICLKとの位相差
だけずらして実行した。このため、コマンド信号CMDに
応じたメモリアレイ２２の動作とリフレッシュ要求信号
REFRQに応じたメモリアレイ２２の動作とが重なること
を防止でき、誤動作を防止できる。
【００３８】クロックバッファ２４に、内部クロック信
号ICLKの位相を反転して内部クロック信号/ICLKを生成
するインバータ２４ａ（位相反転回路）を形成した。こ
のため、簡易な回路で、コマンド信号CMDの受信タイミ
ングとリフレッシュ要求信号REFRQの受信タイミングと
をずらすことができる。図５は、本発明の半導体集積回
路の第３の実施形態を示している。この実施形態は、請
求項４、請求項６ないし請求項９に対応している。第１
および第２の実施形態で説明した回路・信号と同一の回
路・信号については、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。半導体集積回路は、第１
の実施形態と同様に、シリコン基板上にCMOSプロセスを
使用してクロック同期式のFCRAM（Fast Cycle RAM）と
して形成されている。
号ICLKの位相を反転して内部クロック信号/ICLKを生成
するインバータ２４ａ（位相反転回路）を形成した。こ
のため、簡易な回路で、コマンド信号CMDの受信タイミ
ングとリフレッシュ要求信号REFRQの受信タイミングと
をずらすことができる。図５は、本発明の半導体集積回
路の第３の実施形態を示している。この実施形態は、請
求項４、請求項６ないし請求項９に対応している。第１
および第２の実施形態で説明した回路・信号と同一の回
路・信号については、同一の符号を付し、これ等につい
ては、詳細な説明を省略する。半導体集積回路は、第１
の実施形態と同様に、シリコン基板上にCMOSプロセスを
使用してクロック同期式のFCRAM（Fast Cycle RAM）と
して形成されている。
【００３９】FCRAMは、内部クロック信号ICLK（第１ク
ロック信号）を所定時間遅延させて遅延クロック信号DI
CLK（第２クロック信号）を生成する遅延回路２８（ク
ロック生成回路）を有している。内部コマンド受信回路
２６は、リフレッシュ要求信号REFRQを遅延クロック信
号DICLKの立ち上がりエッジに同期して受信し、受信し
た信号をリフレッシュパルスREFPとして出力する。その
他の構成は、上述した第１の実施形態と同一である。
ロック信号）を所定時間遅延させて遅延クロック信号DI
CLK（第２クロック信号）を生成する遅延回路２８（ク
ロック生成回路）を有している。内部コマンド受信回路
２６は、リフレッシュ要求信号REFRQを遅延クロック信
号DICLKの立ち上がりエッジに同期して受信し、受信し
た信号をリフレッシュパルスREFPとして出力する。その
他の構成は、上述した第１の実施形態と同一である。
【００４０】図６は、上述したFCRAMの動作を示してい
る。この実施形態では、内部コマンド受信回路２６は、
遅延クロック信号DICLKの立ち上がりエッジに同期して
リフレッシュ要求信号REFRQをラッチし、リフレッシュ
パルスREFPを生成する（図６（ｂ）、（ｌ）、
（ｎ））。基本的な動作は、図２と同一であるため、詳
細な説明は省略する。図６の波形に付した（ａ）〜
（ｑ）は、図２（ａ）〜（ｑ）にそれぞれ対応する。
る。この実施形態では、内部コマンド受信回路２６は、
遅延クロック信号DICLKの立ち上がりエッジに同期して
リフレッシュ要求信号REFRQをラッチし、リフレッシュ
パルスREFPを生成する（図６（ｂ）、（ｌ）、
（ｎ））。基本的な動作は、図２と同一であるため、詳
細な説明は省略する。図６の波形に付した（ａ）〜
（ｑ）は、図２（ａ）〜（ｑ）にそれぞれ対応する。
【００４１】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、簡易な遅延回路２８（クロ
ック生成回路）を形成するだけで、コマンド信号CMDの
受信タイミングとリフレッシュ要求信号REFRQの受信タ
イミングとをずらすことができる。なお、上述した実施
形態では、本発明をFCRAMに適用した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をSDRAMに適用してもよい。あるい
は、マイクロコンピュータ等のロジックLSIに適用して
もよい。
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、簡易な遅延回路２８（クロ
ック生成回路）を形成するだけで、コマンド信号CMDの
受信タイミングとリフレッシュ要求信号REFRQの受信タ
イミングとをずらすことができる。なお、上述した実施
形態では、本発明をFCRAMに適用した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をSDRAMに適用してもよい。あるい
は、マイクロコンピュータ等のロジックLSIに適用して
もよい。
【００４２】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００４３】
【発明の効果】請求項１の半導体集積回路では、内部コ
マンド信号の受信タイミングが、外部コマンド信号の受
信タイミングに対して、少なくとも第１クロック信号の
半周期だけずれるため、外部コマンド信号に応じた内部
回路の動作と、内部コマンド信号に応じた内部回路の動
作とが重なることを防止できる。制御回路の動作余裕を
向上できるため、制御回路は、誤動作することなく内部
回路を動作できる。
マンド信号の受信タイミングが、外部コマンド信号の受
信タイミングに対して、少なくとも第１クロック信号の
半周期だけずれるため、外部コマンド信号に応じた内部
回路の動作と、内部コマンド信号に応じた内部回路の動
作とが重なることを防止できる。制御回路の動作余裕を
向上できるため、制御回路は、誤動作することなく内部
回路を動作できる。
【００４４】請求項２の半導体集積回路では、外部コマ
ンド信号の受信回路を従来と同じ論理で設計できるた
め、設計効率を向上できる。請求項３の半導体集積回路
では、簡易な位相反転回路を形成するだけで、内部コマ
ンド信号の受信タイミングを、外部コマンド信号の受信
タイミング（第１クロック信号の立ち上がりエッジ）に
対して、所定時間ずらすことができる。
ンド信号の受信回路を従来と同じ論理で設計できるた
め、設計効率を向上できる。請求項３の半導体集積回路
では、簡易な位相反転回路を形成するだけで、内部コマ
ンド信号の受信タイミングを、外部コマンド信号の受信
タイミング（第１クロック信号の立ち上がりエッジ）に
対して、所定時間ずらすことができる。
【００４５】請求項４の半導体集積回路では、外部コマ
ンド信号の受信タイミングと内部コマンド信号の受信タ
イミングとが必ずずれるため、外部コマンド信号に応じ
た内部回路の動作と、内部コマンド信号に応じた内部回
路の動作とが重なることを防止できる。制御回路の動作
余裕を向上できるため、制御回路は、誤動作することな
く内部回路を動作できる。
ンド信号の受信タイミングと内部コマンド信号の受信タ
イミングとが必ずずれるため、外部コマンド信号に応じ
た内部回路の動作と、内部コマンド信号に応じた内部回
路の動作とが重なることを防止できる。制御回路の動作
余裕を向上できるため、制御回路は、誤動作することな
く内部回路を動作できる。
【００４６】請求項５の半導体集積回路では、簡易な位
相反転回路を形成するだけで、外部コマンド信号の受信
タイミングと内部コマンド信号の受信タイミングとをず
らすことができる。請求項６の半導体集積回路では、簡
易な遅延回路を形成するだけで、外部コマンド信号の受
信タイミングと内部コマンド信号の受信タイミングとを
ずらすことができる。
相反転回路を形成するだけで、外部コマンド信号の受信
タイミングと内部コマンド信号の受信タイミングとをず
らすことができる。請求項６の半導体集積回路では、簡
易な遅延回路を形成するだけで、外部コマンド信号の受
信タイミングと内部コマンド信号の受信タイミングとを
ずらすことができる。
【００４７】請求項７の半導体集積回路では、判定回路
により、外部コマンド信号と内部コマンド信号の先着の
判定を容易にできる。したがって、制御回路は、誤動作
することなく内部回路を確実に動作できる。請求項８の
半導体集積回路では、読み出し動作および書き込み動作
とリフレッシュ動作とが、制御回路の誤動作により同時
に実行されることを防止でき、メモリセルのデータが破
壊されることを防止できる。
により、外部コマンド信号と内部コマンド信号の先着の
判定を容易にできる。したがって、制御回路は、誤動作
することなく内部回路を確実に動作できる。請求項８の
半導体集積回路では、読み出し動作および書き込み動作
とリフレッシュ動作とが、制御回路の誤動作により同時
に実行されることを防止でき、メモリセルのデータが破
壊されることを防止できる。
【００４８】請求項９の半導体集積回路では、内部コマ
ンド信号が第１クロック信号に非同期で発生する場合で
も、外部コマンド信号に応じた内部回路の動作と、内部
コマンド信号に応じた内部回路の動作とが重なることを
防止できる。
ンド信号が第１クロック信号に非同期で発生する場合で
も、外部コマンド信号に応じた内部回路の動作と、内部
コマンド信号に応じた内部回路の動作とが重なることを
防止できる。
【図１】本発明の半導体集積回路の第１の実施形態を示
すブロック図である。
すブロック図である。
【図２】図１のFCRAMの動作を示すタイミング図であ
る。
る。
【図３】本発明の半導体集積回路の第２の実施形態を示
すブロック図である。
すブロック図である。
【図４】図３のFCRAMの動作を示すタイミング図であ
る。
る。
【図５】本発明の半導体集積回路の第３の実施形態を示
すブロック図である。
すブロック図である。
【図６】図５のFCRAMの動作を示すタイミング図であ
る。
る。
【図７】従来のDRAMの動作を示すタイミング図である。
１０ クロックバッファ １２ コマンドバッファ １４ 外部コマンド受信回路 １６ リフレッシュタイマ １８ 内部コマンド受信回路 １８ａ インバータ ２０ 制御回路 ２０ａ 判定回路 ２２ メモリアレイ ２４ クロックバッファ ２４ａ インバータ ２６ 遅延回路 CLK クロック信号（第１クロック信号） CMD コマンド信号（外部コマンド信号） CNT 制御信号 DICLK 遅延クロック信号（第２クロック信号） ICLK 内部クロック信号 /ICLK 内部クロック信号（第２クロック信号） RDC 読み出しコマンド信号 RDP 読み出しパルス REFRQ リフレッシュ要求信号（内部コマンド信号） REFP リフレッシュパルス WRC 書き込みコマンド信号 WRP 書き込みパルス
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA21 BB27 BB35 BB36 BB39 DD83 EE05 EE15 EE22 EE23 GG01 GG04 JJ02 PP01 PP07
Claims (9)
- 【請求項１】 外部から供給される外部コマンド信号を
外部から供給される第１クロック信号の一方の遷移エッ
ジに同期して受信する外部コマンド受信回路と、 内部で発生する内部コマンド信号を前記第１クロック信
号の他方の遷移エッジに同期して受信する内部コマンド
受信回路と、 前記外部コマンド受信回路で受信した前記外部コマンド
信号および前記内部コマンド受信回路で受信した前記内
部コマンド信号にそれぞれ応じて、内部回路を動作させ
る制御回路とを備えていることを特徴とする半導体集積
回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記外部コマンド受信回路は、前記外部コマンド信号を
前記第１クロック信号の立ち上がりエッジに同期して受
信し、 前記内部コマンド受信回路は、前記内部コマンド信号を
前記第１クロック信号の立ち下がりエッジに同期して受
信することを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 前記内部コマンド受信回路は、前記第１クロック信号の
位相を反転して前記第２クロック信号を生成する位相反
転回路を備え、 前記内部コマンド信号を前記第２クロック信号の立ち上
がりエッジに同期して受信することを特徴とする半導体
集積回路。 - 【請求項４】 外部から供給される外部コマンド信号を
外部から供給される第１クロック信号に同期して受信す
る外部コマンド受信回路と、 前記第１クロック信号を、該第１クロック信号と位相の
異なる第２クロック信号に変換するクロック生成回路
と、 内部で発生する前記内部コマンド信号を前記第２クロッ
ク信号に同期して受信する内部コマンド受信回路と、 前記外部コマンド受信回路で受信した前記外部コマンド
信号および前記内部コマンド受信回路で受信した前記内
部コマンド信号にそれぞれ応じて、内部回路を動作させ
る制御回路とを備えていることを特徴とする半導体集積
回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記クロック生成回路は、前記第１クロック信号の位相
を反転して前記第２クロック信号を生成する位相反転回
路を備えていることを特徴とする半導体集積回路。 - 【請求項６】 請求項４記載の半導体集積回路におい
て、 前記クロック生成回路は、前記第１クロック信号を遅延
させて前記第２クロック信号を生成する遅延回路を備え
ていることを特徴とする半導体集積回路。 - 【請求項７】 請求項１または請求項４記載の半導体集
積回路において、 前記制御回路は、前記外部コマンド受信回路で受信した
前記外部コマンド信号および前記内部コマンド受信回路
で受信した前記内部コマンド信号のうち、先に受信した
コマンド信号に応じて前記内部回路を動作させる判定回
路を備えていることを特徴とする半導体集積回路。 - 【請求項８】 請求項１または請求項４記載の半導体集
積回路において、 前記内部回路は、揮発性のメモリセルを有するメモリア
レイを備え、 前記外部コマンド信号は、前記メモリセルの読み出し動
作および書き込み動作のいずれかを実行するための制御
信号であり、 前記内部コマンド信号は、前記メモリセルに保持された
データを再書き込みするリフレッシュ要求信号であるこ
とを特徴とする半導体集積回路。 - 【請求項９】 請求項１または請求項４記載の半導体集
積回路において、 前記内部コマンド信号を所定の周期で発生するタイマを
備えていることを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107300A JP2002304885A (ja) | 2001-04-05 | 2001-04-05 | 半導体集積回路 |
| TW091100034A TW525288B (en) | 2001-04-05 | 2002-01-03 | Semiconductor integrated circuit |
| US10/036,392 US6567339B2 (en) | 2001-04-05 | 2002-01-07 | Semiconductor integrated circuit |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107300A JP2002304885A (ja) | 2001-04-05 | 2001-04-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304885A true JP2002304885A (ja) | 2002-10-18 |
Family
ID=18959638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001107300A Pending JP2002304885A (ja) | 2001-04-05 | 2001-04-05 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6567339B2 (ja) |
| JP (1) | JP2002304885A (ja) |
| KR (1) | KR20030009080A (ja) |
| TW (1) | TW525288B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7042769B2 (en) | 2003-09-16 | 2006-05-09 | Renesas Technology Corp. | Semiconductor memory device capable of accurate and stable operation |
| US7106653B2 (en) | 2003-12-08 | 2006-09-12 | Samsung Electronics Co., Ltd. | Semiconductor memory device and data read method of the same |
| JP2006344257A (ja) * | 2005-06-07 | 2006-12-21 | Fujitsu Ltd | 半導体記憶装置及び情報処理システム |
| JP2007226934A (ja) * | 2006-02-23 | 2007-09-06 | Hynix Semiconductor Inc | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ |
| JP2009543268A (ja) * | 2006-06-29 | 2009-12-03 | モシス・インコーポレイテッド | シングルポートメモリセルを用いたデュアルポートｓｒａｍメモリ |
| US8576644B2 (en) | 2011-01-19 | 2013-11-05 | Samsung Electronics Co., Ltd. | Memory devices having controllers that divide command signals into two signals and systems including such memory devices |
| JP2014075161A (ja) * | 2012-10-03 | 2014-04-24 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
| JP2003297080A (ja) * | 2002-03-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4078119B2 (ja) * | 2002-04-15 | 2008-04-23 | 富士通株式会社 | 半導体メモリ |
| DE10315528B4 (de) * | 2003-04-04 | 2009-01-15 | Qimonda Ag | Datenspeicherschaltung |
| KR100614200B1 (ko) * | 2004-11-03 | 2006-08-21 | 삼성전자주식회사 | 리얼 억세스 타임 측정을 위한 의사 스태틱 램의 셀프리프레쉬 회로 및 이를 위한 셀프 리프레쉬 회로의 동작방법 |
| KR100945802B1 (ko) * | 2008-06-24 | 2010-03-08 | 주식회사 하이닉스반도체 | 클럭을 생성하는 반도체 집적 회로 |
| KR20170013101A (ko) | 2015-07-27 | 2017-02-06 | 에스케이하이닉스 주식회사 | 입출력라인구동회로를 포함하는 반도체장치 및 반도체시스템 |
| DE102017106713A1 (de) * | 2016-04-20 | 2017-10-26 | Samsung Electronics Co., Ltd. | Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung |
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-
2001
- 2001-04-05 JP JP2001107300A patent/JP2002304885A/ja active Pending
-
2002
- 2002-01-03 TW TW091100034A patent/TW525288B/zh not_active IP Right Cessation
- 2002-01-07 US US10/036,392 patent/US6567339B2/en not_active Expired - Fee Related
- 2002-03-11 KR KR1020020012923A patent/KR20030009080A/ko not_active Application Discontinuation
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| KR20030009080A (ko) | 2003-01-29 |
| US6567339B2 (en) | 2003-05-20 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080311 |