JP2014075161A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作信頼性を損なうことなく、複数チャネル用に用い得る半導体記憶装置を提供する。
【解決手段】第１コマンドを生成する第１コマンド生成回路１８ａ、１８ｂと、第１コマンドに基づいて、又は、入出力ポート１５ａ、１５ｂを介して入力された第２コマンドに基づいてメモリコアＣＯＲＥ１、ＣＯＲＥ２を制御する制御回路２４ａ、２４ｂとをそれぞれ有する複数のメモリブロックＭＢ１、ＭＢ２と、一のメモリブロックの第１コマンド生成回路により生成された第１コマンドと、他のメモリブロックの入出力ポートを介して入力された第２コマンドとが重複した際に、第１コマンドの実行開始を遅延させる遅延信号ｗａｉｔＡ，ｗａｉｔＢを、一のメモリブロックの制御回路に出力する調停回路２６とを有している。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。
近時、１つのパッケージ内に同一仕様の複数のメモリチップを搭載し、これら複数のメモリチップを複数のチャネル用にそれぞれ用いることが提案されている。
このような技術によれば、高集積化、小型化等を実現することが可能となる。
特開２００６−２５１８７６号公報 特開２００６−１６４３２３号公報 特開２００３−４５１７９号公報 特開２００７−１０８９９６号公報
しかしながら、１つのパッケージ内に複数チャネル分のメモリを搭載した場合には、必ずしも十分な動作信頼性が得られない場合があり得る。
本発明の目的は、動作信頼性を損なうことなく、複数チャネル用に用い得る半導体記憶装置を提供することにある。
実施形態の一観点によれば、複数の入出力ポートと、前記複数の入出力ポートに対応してそれぞれ設けられた複数のメモリブロックであって、複数のメモリセルを含むメモリセルアレイを有するメモリコアと、第１コマンドを生成する第１コマンド生成回路と、前記第１コマンドに基づいて、又は、前記入出力ポートを介して入力される第２コマンドに基づいて前記メモリコアを制御する制御回路とをそれぞれ有する複数のメモリブロックと、複数の前記メモリブロックのうちの一のメモリブロックの前記第１コマンド生成回路により生成された前記第１コマンドと、前記複数のメモリブロックのうちの他のメモリブロックの前記入出力ポートを介して入力された前記第２コマンドとが重複した際に、前記第１コマンドの実行開始を遅延させる遅延信号を、前記一のメモリブロックの前記制御回路に出力する調停回路とを有することを特徴とする半導体記憶装置が提供される。
開示の半導体記憶装置によれば、複数のチャネルのコマンドが同時期に重複した際に、あるチャネルのコマンドの実行開始を必要に応じて遅延させるため、動作信頼性を確保することができる。
図１は、一実施形態による半導体記憶装置を示すブロック図である。 図２は、一実施形態による半導体記憶装置のレイアウトの例を示す平面図である。 図３は、図２において太い実線で囲まれた部分に対応する回路図である。 図４は、センスアンプとメモリセルとを含む回路図である。 図５は、センスアンプの動作シーケンスを示すタイムチャートである。 図６は、本実施形態による半導体記憶装置の調停回路を示す回路図（その１）である。 図７は、本実施形態による半導体記憶装置の調停回路を示す回路図（その２）である。 図８は、チャネルＡにおいてリフレッシュコマンドが生じた場合の動作を示すタイムチャートである。 図９は、リフレッシュコマンドとアクティブコマンドとが重複した場合を示すタイムチャートである。 図１０は、リフレッシュコマンドと読み出しコマンドとが重複した場合を示すタイムチャートである。 図１１は、リフレッシュコマンドと書き込みコマンドとが重複した場合を示すタイムチャートである。 図１２は、リフレッシュコマンドどうしが重複した場合を示すタイムチャートである。
複数チャネル分のメモリが搭載された半導体記憶装置においては、リフレッシュ動作が複数チャネルで重複してしまう場合があり得る。リフレッシュ動作においては大きなピーク電流が流れるため、電源容量が不足し、正常に動作し得ないことが考えられる。
ここで、電源の大容量化を行うことも考えられるが、電源の大容量化は、全体として大型化を招き、１つのチップに複数チャネル分のメモリを搭載する意義が損なわれる。
また、一方のチャネルにおいてリフレッシュ動作を行う際に、他方のチャネルにおいて微小信号を扱う処理が行われると、リフレッシュ動作の際のピーク電流に起因するノイズが微小信号に悪影響を及ぼし、誤動作を招く虞がある。
［一実施形態］
一実施形態による半導体記憶装置を図１乃至図１２を用いて説明する。図１は、本実施形態による半導体記憶装置を示すブロック図である。
本実施形態による半導体記憶装置は、複数のメモリブロックＭＢ１、ＭＢ２を有するものである。説明を簡略化するため、図１においては、２つのメモリブロックＭＢ１、ＭＢ２が示されている。メモリブロックＭＢ１は、チャネルＡ用のメモリブロックであり、メモリブロックＭＢ２は、チャネルＢ用のメモリブロックである。
複数のメモリＭＢ１，ＭＢ２は、複数の入出力ポート１５ａ、１５ｂにそれぞれ対応して設けられている。説明を簡略化するため、図１においては、２つの入出力ポート１５ａ、１５ｂが示されている。入出力ポート１５ａは、チャネルＡ用の入出力ポートであり、入出力ポート１５ｂは、チャネルＢ用の入出力ポートである。
例えば、入出力ポート１５ａ、１５ｂは、システム上においてそれぞれ異なるバスに接続されており、入出力ポート１５ａ、１５ｂには、それぞれ異なるＣＰＵから読み出し要求や書き込み要求が入力される。
各々のメモリブロックＭＢ１、ＭＢ２には、複数のメモリセルＭＣ（図４参照）を含むメモリセルアレイ（ＡＲＲＡＹ）２８（図２参照）をそれぞれ有するメモリコアＣＯＲＥ１、ＣＯＲＥ２が設けられている。
本実施形態による半導体記憶装置は、例えばＤＲＡＭ（Dynamic Random Access memory）である。メモリコアＣＯＲＥ１、ＣＯＲＥ２に設けられたメモリセルＭＣは、ダイナミック型メモリセルである。かかるメモリセルＭＣは、１つのトランジスタ（転送トランジスタ）Ｔｒ１（図４参照）と１つのキャパシタＣ１（図４参照）とにより形成されている。メモリセＭＣルは、キャパシタＣ１への電荷の蓄積の有無によってデータを記憶する。例えば、キャパシタＣ１が充電されている状態をデータ“１”に対応させ、キャパシタＣ１が放電されている状態をデータ“０”に対応させる。
ダイナミック型メモリセルＭＣにおいては、キャパシタＣ１に充電された電荷が時間とともに減衰していく。このため、メモリセルＭＣを元の状態に戻す動作であるリフレッシュが定期的に行われる。
各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２には、ワード線ＷＬを駆動する行デコーダ１０ａ、１０ｂがそれぞれ設けられている。各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２には、複数のワード線ＷＬがそれぞれ設けられているが、図１においては、複数のワード線ＷＬのうちの１本のワード線ＷＬが概念的に示されている。
また、各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２には、コラムゲート線（コラムスイッチ信号線）ＣＬを駆動する列デコーダ１２ａ、１２ｂが設けられている。各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２には、複数のコラムゲート線ＣＬが設けられているが、図１においては、複数のコラムゲート線ＣＬのうちの１本のコラムゲート線ＣＬが概念的に示されている。
また、各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２には、ローカルデータバス線（データバス線、データ線）ＬＤＢに接続されたアンプ（読み出し／書き込みアンプ、ＡＭＰ）１４ａ、１４ｂが設けられている。ローカルデータバス線ＬＤＢは、“ＤＢ”、“／ＤＢ”とも表される。各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２には、複数のローカルデータバス線ＬＤＢが設けられているが、図１においては、複数のローカルデータバス線ＬＤＢのうちの１本のローカルデータバス線ＬＤＢが概念的に示されている。
各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２のアンプ１４ａ、１４ｂは、それぞれデータ入出力部（ＤＱ制御部）１６ａ、１６ｂに接続されている。アンプ１４ａ、１４ｂとデータ入出力部１６ａ、１６ｂとは、それぞれコモンデータバスＣＤＢにより接続されている。データ入出力部１６ａ、１６ｂを介して、入出力データ（Ｅｘｔ．ＤＱ）が入出力されるようになっている。
なお、図１においては、データ入出力部１６ａ、１６ｂが入出力ポート１５ａ、１５ｂと別個に図示されているが、実際には、データ入出力部１６ａ、１６ｂは入出力ポート１５ａ、１５ｂの一部である。
各々のメモリブロックＭＢ１，ＭＢ２には、リフレッシュ制御回路１８ａ、１８ｂと、アドレスデコーダ２０ａ、２０ｂと、コマンドデコーダ２２ａ、２２ｂと、制御回路２４ａ、２４ｂとが更に設けられている。
リフレッシュ制御回路（リフレッシュコマンド生成回路）１８ａ、１８ｂは、リフレッシュコマンド（ＲＥＦＲＥＳＨ）を生成するものである。リフレッシュには、オートリフレッシュ、セルフリフレッシュ等があるが、ここでは、説明の簡略化のため、リフレッシュという総称を用いて説明する。フレッシュ制御回路１８ａ、１８ｂは、リフレッシュコマンドをコマンドデコーダ２２ａ、２２ｂに出力するとともに、リフレッシュの対象となるメモリセルＭＣのアドレスを示すアドレス信号をアドレスデコーダ２０ａ、２０ｂにそれぞれ出力する。
チャネルＡのリフレッシュ制御回路１８ａは、リフレッシュコマンドを生成した際に、リフレッシュコマンドを示すＨレベル（Ｈｉｇｈレベル）の信号ｐｒｅｆａｚをコマンドデコーダ２２ａに出力する。
また、チャネルＢのリフレッシュ制御回路１８ｂは、リフレッシュコマンドを生成した際に、リフレッシュコマンドを示すＨレベルの信号ｐｒｅｆｂｚをコマンドデコーダ２２ｂに出力する。
アドレスデコーダ２０ａ、２０ｂは、外部からのアドレス信号（Ｅｘｔ．ＡＤＤ）又はリフレッシュ制御回路１８ａ、１８ｂからのアドレス信号に基づいて生成したデコード信号を、行デコーダ１０ａ、１０ｂや列デコーダ１２ａ、１２ｂに出力するものである。なお、外部からのアドレス信号（Ｅｘｔ．ＡＤＤ）は、チャネルＡ用の入出力ポート１５ａを介して、チャネルＡのアドレスデコーダ２０ａに入力される。また、外部からのアドレス信号（Ｅｘｔ．ＡＤＤ）は、チャネルＢ用の入出力ポート１５ｂを介して、チャネルＢのアドレスデコーダ２０ｂに入力される。
コマンドデコーダ２２ａは、リフレッシュ制御回路１８ａからのリフレッシュコマンドや外部から入力される外部コマンド（Ｅｘｔ．ＣＭＤ）に基づいて、内部コマンド（Ｉｎｔ．ＣＭＤＡ）を生成するものである。外部コマンド（Ｅｘｔ．ＣＭＤ）は、チャネルＡ用の入出力ポート１５ａを介して、チャネルＡ用のコマンドデコーダ２２ａに入力される。
コマンドデコーダ２２ｂは、リフレッシュ制御回路１８ｂからのリフレッシュコマンドや外部から入力される外部コマンド（Ｅｘｔ．ＣＭＤ）に基づいて、内部コマンド（Ｉｎｔ．ＣＭＤＢ）を生成するものである。外部コマンド（Ｅｘｔ．ＣＭＤ）は、チャネルＢ用の入出力ポート１５ｂを介して、チャネルＢ用のコマンドデコーダ２２ｂに入力される。
コマンドデコーダ２２ａ、２２ｂによりそれぞれ生成された内部コマンド（ｉｎｔ．ＣＭＤＡ、ｉｎｔ．ＣＭＤＢ）は、制御回路（タイミング制御回路）２４ａ、２４ｂや調停回路２６に入力される。
外部コマンド（Ｅｘｔ．ＣＭＤ）には、アクティブコマンド（ａｃｔ）、読み出しコマンド（ｒｄ）、書き込みコマンド（ｗｒ）、プリチャージコマンド（ｐｒｔ）等がある。
内部コマンド（Ｉｎｔ．ＣＭＤＡ、Ｉｎｔ．ＣＭＤＢ）には、外部コマンド（Ｅｘｔ．ＣＭＤ）に基づく内部コマンドと、リフレッシュコマンドに基づく内部コマンドとがある。
コマンドデコーダ２２ａは、アクティブコマンドが外部から入力されると、アクティブコマンドを示す信号（コマンド）ａｃｔａｚを調停回路２６及び制御回路２４ａに出力する。
また、コマンドデコーダ２２ａは、読み出しコマンドが外部から入力されると、読み出しコマンドを示す信号（コマンド）ｒｄａｚを調停回路２６及び制御回路２４ａに出力する。
また、コマンドデコーダ２２ａは、書き込みコマンドが外部から入力されると、書き込みコマンドを示す信号（コマンド）ｗｒａｚを調停回路２６及び制御回路２４ａに出力する。
また、コマンドデコーダ２２ａは、プリチャージコマンドが外部から入力されると、プリチャージコマンドを示す信号（コマンド）ｐｒｔａｚを調停回路２６及び制御回路２４ａに出力する。
また、コマンドデコーダ２２ａは、リフレッシュコマンドが入力されると、リフレッシュコマンドを示す信号（コマンド）ｒｅｆａｚを調停回路２６及び制御回路２４ａに出力する。
コマンドデコーダ２２ｂは、アクティブコマンドが外部から入力されると、アクティブコマンドを示す信号（コマンド）ａｃｔｂｚを調停回路２６及び制御回路２４ｂに出力する。
また、コマンドデコーダ２２ｂは、読み出しコマンドが外部から入力されると、読み出しコマンドを示す信号（コマンド）ｒｄｂｚを調停回路２６及び制御回路２４ｂに出力する。
また、コマンドデコーダ２２ｂは、書き込みコマンドが外部から入力されると、書き込みコマンドを示す信号（コマンド）ｗｒｂｚを調停回路２６及び制御回路２４ｂに出力する。
また、コマンドデコーダ２２ｂは、プリチャージコマンドが外部から入力されると、プリチャージコマンドを示す信号（コマンド）ｐｒｔｂｚを調停回路２６及び制御回路２４ｂに出力する。
また、コマンドデコーダ２２ｂは、リフレッシュコマンドが入力されると、リフレッシュコマンドを示す信号（コマンド）ｒｅｆｂｚを調停回路２６及び制御回路２４ｂに出力する。
チャネルＡの制御回路（タイミング制御回路、タイミング回路）２４ａは、内部コマンドＩｎｔ．ＣＭＤＡに基づいて、メモリコアＣＯＲＥ１に対して、制御信号ｔＷＬＡ、ｔＣＬＡ、ｔＳＡＡ、ｔＡＭＡをそれぞれ出力するものである。
また、チャネルＢの制御回路（タイミング制御回路、タイミング回路）２４ｂは、内部コマンドＩｎｔ．ＣＭＤＢに基づいて、メモリコアＣＯＲＥ２に対して、制御信号ｔＷＬＢ、ｔＣＬＢ、ｔＳＡＢ、ｔＡＭＢをそれぞれ出力するものである。
制御信号ｔＷＬＡ、ｔＷＬＢは、ワード線ＷＬを選択するように行デコーダ１０ａ、１０ｂをそれぞれ制御する信号であり、各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２に設けられた行デコーダ１０ａ、１０ｂにそれぞれ入力される。
制御信号ｔＣＬＡ、ｔＣＬＢは、コラムゲート線ＣＬを選択するように列デコーダ１２ａ、１２ｂをそれぞれ制御する信号であり、各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２に設けられた列デコーダ１２ａ、１２ｂにそれぞれ入力される。
制御信号ｔＳＡＡ，ｔＳＡＢは、センスアンプ３０（図２参照）をそれぞれ活性化する信号であり、各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２に設けられたセンスアンプ３０にそれぞれ入力される。
制御信号ｔＡＭＡ、ｔＡＭＢは、アンプ１４ａ、１４ｂをそれぞれ活性化する信号であり、各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２に設けられたアンプ１４ａ、１４ｂにそれぞれ入力される。
調停回路２６は、複数のチャネルにおいてコマンドが同時期に重複した際に、必要に応じて、いずれかのコマンドの実行開始を遅延させるものである。例えば、一方のチャネルにおけるリフレッシュコマンドと他方のチャネルにおけるアクティブコマンドとが重複した場合には、例えばリフレッシュの実行開始を遅延させるための信号（遅延信号、遅延命令）ｗａｉｔＡ，ｗａｉｔＢを、いずれかの制御回路２４ａ、２４ｂに出力する。また、一方のチャネルにおけるリフレッシュコマンドと他方のチャネルにおけるリフレッシュコマンドとが重複した場合には、いずれかのリフレッシュの実行開始を遅延させるための信号ｗａｉｔＡ、ｗａｉｔＢを、いずれかの制御回路２４ａ、２４ｂに出力する。
図２は、本実施形態による半導体記憶装置のレイアウトの例を示す平面図である。
図２に示すように、複数のメモリコアＣＯＲＥ１、ＣＯＲＥ２が設けられている。ここでは、２つのメモリコアＣＯＲＥ１、ＣＯＲＥ２を図示している。
各々のメモリコアＣＯＲＥ１、ＣＯＲＥ２には、それぞれ複数のメモリセルアレイ２８が設けられている。ここでは、各々のメモリコアＣＯＲＥ１，ＣＯＲＥ２に、メモリセルアレイ２８が例えば８つずつ設けられている。
メモリセルアレイ２８の両側には、それぞれセンスアンプ３０が配されている。センスアンプ３０は、図３に示すように、各ビット線ＢＬ、／ＢＬに対応して複数設けられるが、図２においては、センスアンプ３０の配置を概念的に示している。
列デコーダ１２ａ、１２ｂには、複数のコラムゲート線ＣＬが接続されている。図２においては、コラムゲート線ＣＬが概念的に示されている。
アンプ１４ａ、１４ｂには、複数のデータバス線ＤＢ、／ＤＢが接続されている。図２においては、データバス線ＤＢ、／ＤＢが概念的に示されている。
半導体基板の周縁部には、複数の電極パッド３２が配列されている。
図３は、図２において太い実線で囲まれた部分に対応する回路図である。
図３に示すように、複数のワード線ＷＬが設けられている。図３においては、複数のワード線ＷＬのうちの４本のワード線ＷＬ１〜ＷＬ４を図示している。これら複数のワード線ＷＬは、行デコーダ１０ｂに接続されている。行デコーダ１０ｂは、ワード線ＷＬの電位をＨレベルにすることにより、ワード線ＷＬを活性化する。
ワード線ＷＬに交差するように、ビット線ＢＬ、／ＢＬが設けられている。図３においては、複数のビット線ＢＬのうちの８組のビット線ＢＬ１〜ＢＬ８、／ＢＬ１〜／ＢＬ８を図示している。
なお、図３において、ワード線ＷＬとビット線ＢＬとが交差している箇所に示されている破線の四角は、メモリセルＭＣが設けられていることを概念的に示したものである。
メモリセルアレイ２８の両側には、複数のセンスアンプ３０がそれぞれ配列されている。センスアンプ３０は、センスアンプ３０の両側のメモリセルアレイ２８において共用し得るようになっている。センスアンプ３０は、後述する接続スイッチＢＴを用いて、いずれかの側のビット線ＢＬ、／ＢＬと接続し得る。
図４は、センスアンプとメモリセルとを含む回路図である。
図４においては、接続スイッチ（ＢＴ０，ＢＴ１）を介してビット線ＢＬ、／ＢＬに接続されたデータ線も、ビット線ＢＬ、／ＢＬと称することとする。
メモリセルＭＣは、キャパシタＣ１と、トランジスタ（転送トランジスタ）Ｔｒ１とにより形成されている。転送トランジスタＴｒ１は、例えばＮＭＯＳトランジスタにより形成されている。キャパシタＣ１の一方の端部は、セルプレート電圧線ＶＣＰに接続されている。キャパシタＣ１の他方の端部は、転送トランジスタＴｒ１のソース／ドレインの一方に接続されている。転送トランジスタＴｒ１のソース／ドレインの他方は、ビット線ＢＬに接続されている。
転送トランジスタＴｒ１のゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの電位をＨレベルにすることにより、当該ワード線ＷＬが選択され、当該ワード線ＷＬに接続された転送トランジスタＴｒ１がオン状態となり、当該転送トランジスタＴｒ１を含むメモリセルＭＣが選択される。
接続スイッチＢＴ０，ＢＴ１は、ＮＭＯＳトランジスタＴｒ２〜Ｔｒ５によりそれぞれ形成されている。ＮＭＯＳトランジスタＴｒ２〜Ｔｒ５のソース／ドレインの一方は、ビット線ＢＬ、／ＢＬにそれぞれ接続されている。ＮＭＯＳトランジスタＴｒ２〜Ｔｒ５のソース／ドレインの他方は、センスアンプＳＡに接続されている。
接続スイッチＢＴ０、ＢＴ１のゲートには、スイッチ制御信号線ＢＴ０，ＢＴ１がそれぞれ接続されている。スイッチ制御信号線ＢＴ０の電位をＨレベルにすると、ＮＭＯＳトランジスタＴｒ４，Ｔｒ５がオン状態となり、図４における紙面右側に位置するビット線ＢＬ、／ＢＬがスイッチＢＴ０を介してセンスアンプＳＡに接続される。スイッチ制御信号線ＢＴ０の電位をＬレベル（Ｌｏｗレベル）にすると、ＮＭＯＳトランジスタＴｒ４，Ｔｒ５がオフ状態となり、図４における紙面右側に位置するビット線ＢＬ、／ＢＬがセンスアンプＳＡから電気的に分離される。
スイッチ制御信号線ＢＴ１の電位をＨレベルにすると、ＮＭＯＳトランジスタＴｒ２、Ｔｒ３がオン状態となり、図４の紙面左側に位置するビット線ＢＬ、／ＢＬが接続スイッチＢＴ１を介してセンスアンプＳＡに接続される。スイッチ制御信号線ＢＴ１の電位をＬレベルにすると、ＮＭＯＳトランジスタＴｒ２、Ｔｒ３がオフ状態となり、図４の紙面左側に位置するビット線ＢＬ、／ＢＬがセンスアンプＳＡから電気的に分離される。
プリチャージ回路ＰＲＥ１，ＰＲＥ２は、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のＮＭＯＳトランジスタＴｒ６〜Ｔｒ９を有している。また、プリチャージ回路ＰＲＥ１、ＰＲＥ２は、ビット線ＢＬ、／ＢＬを互いに接続するためのＮＭＯＳトランジスタＴｒ１０，Ｔｒ１１を有している。
プリチャージ回路ＰＲＥ１、ＰＲＥ２のＮＭＯＳトランジスタＴｒ６〜Ｔｒ１１のゲートは、プリチャージ制御信号線ＢＲＳに接続されている。プリチャージ制御信号線ＢＲＳの電位をＨレベルにすると、ビット線ＢＬ、／ＢＬがクランプされるとともに、ビット線ＢＬ、／ＢＬの電位がプリチャージ電圧ＶＰＲとなる。
センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２により形成されたフリップフロップ回路により形成されている。各々のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入力（トランジスタＴｒ１２〜Ｔｒ１５）は、ビット線ＢＬ、／ＢＬに接続されている。各々のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２は、図４の紙面左右方向に並ぶＮＭＯＳトランジスタＴｒ１２，Ｔｒ１４とＰＭＯＳトランジスタＴｒ１３、Ｔｒ１５とにより形成されている。各々のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２のＰＭＯＳトランジスタＴｒ１３、Ｔｒ１５のソースは、センスアンプ活性化信号線ＰＳＡに接続されている。各々のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２のＮＭＯＳトランジスタＴｒ１２，Ｔｒ１４のソースは、センスアンプ活性化信号線ＮＳＡに接続されている。
ラッチイネーブル信号線ＬＥは、インバータ３４の入力端子に接続されている。インバータ３４の出力端子は、ＰＭＯＳトランジスタＴｒ１６のゲートに接続されている。ＰＭＯＳトランジスタＴｒ１６のソースは、電源電圧Ｖｉｎｔに接続されている。ＰＭＯＳトランジスタＴｒ１６のドレインは、センスアンプ活性化信号線ＰＳＡに接続されている。
また、ラッチイネーブル信号線ＬＥは、ＮＭＯＳトランジスタＴｒ１７のゲートに接続されている。ＮＭＯＳトランジスタＴｒ１７のソースは、接地電位ＶＳＳに接続されている。ＮＭＯＳトランジスタＴｒ１７のドレインは、センスアンプ活性化信号線ＮＳＡに接続されている。
ラッチイネーブル信号ＬＥの電位をＨレベルにすると、インバータ３４の出力がＬレベルとなり、ＰＭＯＳトランジスタＴｒ１６がオン状態となり、センスアンプ活性化信号線ＰＳＡの電位が電源電圧Ｖｉｎｔとなる。また、ラッチイネーブル信号ＬＥをＨレベルにすると、ＮＭＯＳトランジスタＴｒ１７がオン状態となり、センスアンプ活性化信号線ＮＳＡの電位が接地電位ＶＳＳとなる。これにより、センスアンプＳＡが活性化された状態となり、ビット線ＢＬ、／ＢＬ間の電位差ΔＶＢＬがセンスアンプＳＡにより増幅される。
一方、ラッチイネーブル信号ＬＥをＬレベルにすると、インバータ３４の出力がＨレベルとなり、ＰＭＯＳトランジスタＴｒ１６がオフ状態となり、センスアンプ活性化信号線ＰＳＡがフローティング状態となる。また、ラッチイネーブル信号ＬＥをＬレベルにすると、ＮＭＯＳトランジスタＴｒ１７がオフ状態となり、センスアンプ活性化信号線ＮＳＡがフローティング状態となる。これにより、センスアンプＳＡが不活性の状態となる。
コラムスイッチＣＳＷは、ビット線ＢＬをデータバス線ＤＢに接続するＮＭＯＳトランジスタＴｒ１８と、ビット線／ＢＬをデータ線／ＤＢに接続するＮＭＯＳトランジスタＴｒ１９とを有している。各々のＮＭＯＳトランジスタＴｒ１８、Ｔｒ１９のゲートは、コラムゲート線ＣＬに接続されている。
読み出し動作時には、センスアンプＳＡにおいて増幅されたビット線ＢＬ，／ＢＬ上の信号（読み出しデータ信号）が、コラムスイッチＣＳＷを介してデータバス線ＤＢ、／ＤＢに伝達される。
書き込み動作時には、アンプ１４ａ、１４ｂから出力される書き込みデータ信号が、ローカルバスラインＬＤＢ（図１参照）、即ち、データ線ＤＢ、／ＤＢを介し、コラムスイッチＣＳＷを介して、ビット線ＢＬ、／ＢＬに伝達され、メモリセルＭＣに書き込まれる。
図５は、センスアンプの動作シーケンスを示すタイムチャートである。
ここでは、読み出し動作の場合を例に説明する。
まず、読み出し動作の開始前においては、プリチャージ制御信号線ＢＲＳ及びスイッチ制御信号線ＢＴ１は、Ｈレベルとなっている。また、ビット線ＢＬ、／ＢＬの電位は、いずれもプリチャージ電圧ＶＰＲとなっている。また、選択すべきメモリセルＭＣに接続されているワード線ＷＬの電位は、Ｌレベルになっている。
次に、プリチャージ制御信号線ＢＲＳの電位を、ＨレベルからＬレベルに変化させる。プリチャージ制御信号線ＢＲＳの電位がＬレベルになると、プリチャージ回路ＰＲＥ１，ＰＥＥ２の各々のＮＭＯＳトランジスタＴｒ６〜Ｔｒ１１がオフ状態となり、ビット線ＢＬ，／ＢＬのクランプが解除され、センスアンプＳＡのリセットが解除される。
次に、ＮＭＯＳトランジスタＴｒ２、Ｔｒ３のゲートに接続されたスイッチ制御信号線ＢＴ１の電位を、ＨレベルからＬレベルに変化させる。スイッチ制御信号線ＢＴ１の電位がＬレベルになると、ＮＭＯＳトランジスタＴｒ２、Ｔｒ３がオフ状態となる。ＮＭＯＳトランジスタＴｒ２、Ｔｒ３がオフ状態になると、図４の紙面左側に位置するビット線ＢＬ、／ＢＬがセンスアンプＳＡから電気的に分離される。換言すれば、ＮＭＯＳトランジスタＴｒ２，Ｔｒ３がオフ状態になると、非選択のビット線ＢＬ、／ＢＬの接続が解除される。
次に、選択すべきメモリセルＭＣに接続されているワード線ＷＬの電位をＬレベルからＨレベルに変化させる。即ち、選択すべきメモリセルＭＣに接続されているワード線ＷＬを活性化させる。そうすると、転送トランジスタＴｒ１がオン状態となり、キャパシタＣ１に蓄積されていた電荷に応じて、ビット線ＢＬとビット線／ＢＬとの間に電位差ΔＶＢＬが生じる。
次に、ラッチイネーブル信号線ＬＥの電位を、ＬレベルからＨレベルに変化させる。そうすると、センスアンプ活性化信号線ＰＳＡの電位が電源電圧Ｖｉｎｔとなり、センスアンプ活性化信号線ＮＳＡの電位が接地電位ＶＳＳとなる。これにより、センスアンプＳＡが活性化され、ビット線ＢＬとビット線／ＢＬとの間の電位差ΔＶＢＬが、センスアンプＳＡにより増幅される。
次に、コラムゲート線ＣＬの電位を、ＬレベルからＨレベルに変化させる。そうすると、ＮＭＯＳトランジスタＴｒ１８，Ｔｒ１９がオン状態となり、センスアンプＳＡにおいて増幅されたビット線ＢＬ，／ＢＬ上の信号が、データバス線ＤＢ、／ＤＢを介してアンプ１４ａ、１４ｂに伝達される。アンプ１４ａ、１４ｂにおいて増幅された信号は、データ入出力部１６ａ、１６ｂを介して、外部に読み出される。
読み出しが完了したら、コラムゲート線ＣＬの電位を、ＨレベルからＬレベルに変化させる。これにより、トランジスタＴｒ１８，Ｔｒ１９がオフ状態となる。
次に、メモリセルＭＣに書き込まれていた情報の再書き込みが行われる。アンプ１４ａ、１４ｂは、データバス線ＤＢ、／ＤＢを介してビット線ＢＬ，／ＢＬに書き込み信号を伝達し、ワード線ＷＬをＨレベルからＬレベルに変化させる。これにより、転送トランジスタＴｒ１がオフ状態となり、メモリセルＭＣの選択が解除され、メモリセルＭＣに情報が保持される。
次に、ラッチイネーブル信号線ＬＥの電位を、ＨレベルからＬレベルに変化させる。これにより、センスアンプＳＡが非活性化される。
次に、プリチャージ制御信号線ＢＲＳの電位を、ＬレベルからＨレベルに変化させる。プリチャージ制御信号線ＢＲＳの電位がＨレベルになると、プリチャージ回路ＰＲＥ１，ＰＲＥ２の各々のＮＭＯＳトランジスタＴｒ６〜Ｔｒ１１がオン状態となる。そうすると、ビット線ＢＬ，／ＢＬの電位がプリチャージ電圧ＶＰＲにクランプされる。
また、スイッチ制御信号線ＢＴ１の電位を、ＬレベルからＨレベルに変化させる。スイッチ制御信号線ＢＴ１の電位がＨレベルになると、ＮＭＯＳトランジスタＴｒ２、Ｔｒ３がオン状態となり、図４の紙面左側に位置するビット線ＢＬ、／ＢＬがセンスアンプＳＡに電気的に接続される。換言すれば、ＮＭＯＳトランジスタＴｒ２，Ｔｒ３がオン状態になると、非選択のビット線ＢＬ、／ＢＬがセンスアンプＳＡに電気的に接続される。
次に、調停回路２６について説明する。図６及び図７は、本実施形態による半導体記憶装置の調停回路を示す回路図である。
図６に示すように、信号線ａｃｔｂｚ、ｒｄｂｚ、ｗｒｂｚ、ｐｒｔｂｚ、ｒｅｆｂｚがＮＯＲゲート（論理ゲート）２７ａの入力端子にそれぞれ接続されている。これらの信号ａｃｔｂｚ、ｒｄｂｚ、ｗｒｂｚ、ｐｒｔｂｚ、ｒｅｆｂｚは、チャネルＢのコマンドデコーダ２２ｂから出力される内部コマンド（ｉｎｔ．ＣＭＤＢ）の信号である。信号ａｃｔｂｚは、チャネルＢにアクティブコマンドが入力された際に、チャネルＢのコマンドデコーダ２２ｂからＨレベルで出力される信号である。信号ｒｄｂｚは、チャネルＢに読み出しコマンドが入力された際に、チャネルＢのコマンドデコーダ２２ｂからＨレベルで出力される信号である。信号ｗｒｂｚは、チャネルＢに書き込みコマンドが入力された際に、チャネルＢのコマンドデコーダ２２ｂからＨレベルで出力される信号である。信号ｐｒｔｂｚは、チャネルＢにプリチャージコマンドが入力された際に、チャネルＢのコマンドデコーダ２２ｂからＨレベルで出力される信号である。信号ｒｅｆｂｚは、チャネルＢのリフレッシュ制御回路１８ｂによりリフレッシュコマンドが生成された際に、チャネルＢのコマンドデコーダ２２ｂからＨレベルで出力される信号である。ＮＯＲゲート２７ａは、入力信号ａｃｔｂｚ、ｒｄｂｚ、ｗｒｂｚ、ｐｒｔｂｚ、ｒｅｆｂｚのいずれかがＨレベルのときに、出力がＬレベルとなる。
ＮＯＲゲート２７ａの出力は、伝送ゲート伝送ゲート２９ａの入力端子に入力されている。伝送ゲート２９ａは、ＣＭＯＳアナログスイッチにより形成されている。かかるＣＭＯＳアナログスイッチは、ＮＭＯＳトランジスタ３１ａとＰＭＯＳトランジスタ３３ａとを並列接続することにより形成されている。伝送ゲート２９ａは、ＮＭＯＳトランジスタ３１ａのゲートに入力される信号ｒｅｆａｘがＨレベルとなり、ＰＭＯＳトランジスタ３３ａのゲートに入力される信号ｒｅｆａｚがＬレベルとなると、オン状態となる。一方、伝送ゲート２９ａは、ＮＭＯＳトランジスタ３１ａのゲートに入力される信号ｒｅｆａｘがＬレベルとなり、又は、ＰＭＯＳトランジスタ３３ａのゲートに入力される信号ｒｅｆａｚがＨレベルとなると、オフ状態となる。信号ｒｅｆａｚは、チャネルＡのリフレッシュ制御回路１８ａによりリフレッシュコマンドが生成された際に、コマンドデコーダ２２ａからＨレベルで出力される信号である。信号ｒｅｆａｘは、信号ｒｅｆａｚをインバータ３５ａ（図７参照）で反転することにより生成されるものである。信号ｒｅｆａｚをインバータ３５ａで反転させることにより信号ｒｅｆａｘが生成されるため、信号ｒｅｆａｘの遷移のタイミングは、信号ｒｅｆａｚの遷移のタイミングより遅くなる。
なお、図７（ａ）においてはインバータ３５ａが１個だけ図示されているが、インバータ３５ａの数は１個に限定されるものではない。信号ｒｅｆａｚの遷移のタイミングに対する信号ｒｅｆａｘの遷移のタイミングの遅れ、即ち、遅延量は、直列に接続するインバータ３５ａの数を適宜設定することにより、調整し得る。直列に接続するインバータ３５ａの数は、例えば奇数個とする。所望の遅延量が得られるように、直列に接続するインバータ３５ａの数が設定されている。
伝送ゲート２９ａの出力線には、ＰＭＯＳトランジスタ３６ａのドレインが接続されている。ＰＭＯＳトランジスタ３６ａのソースは、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ３６ａのゲートは、信号線ｒｅｆａｘに接続されている。信号ｒｅｆａｘの電位がＬレベルの際には、ＰＭＯＳトランジスタ３６ａがオン状態となり、伝送ゲート２９ａの出力線の電位はＨレベルとなる。一方、信号線ｒｅｆａｘの電位がＨレベルの際には、ＰＭＯＳトランジスタ３６ａがオフ状態となる。
伝送ゲート２９ａの出力線は、ＮＡＮＤゲート３８ａ、４０ａを組み合わせることにより形成されたフリップフロップ回路４２ａの一方の入力端子ＩＮ１に接続されている。フリップフロップ回路４２ａの他方の入力端子ＩＮ２には、信号線ｐｒｅｆａｚが接続されている。信号ｐｒｅｆａｚは、チャネルＡのリフレッシュ制御回路１８ａによりリフレッシュコマンドが生成された際に、リフレッシュ制御回路１８ａからＨレベルで出力される信号である。信号ｐｒｅｆａｚがリフレッシュ制御回路１８ａからコマンドデコーダ２２ａに出力された後、コマンドデコーダ２２ａから信号ｒｅｆａｚが出力される。コマンドデコーダ２２ａにおいて遅延が生ずるため、信号ｐｒｅｆａｚの遷移のタイミングは、信号ｒｅｆａｚの遷移のタイミングよりも早い。
また、信号線ａｃｔａｚ、ｒｄａｚ、ｗｒａｚ、ｐｒｔａｚがＮＯＲゲート（論理ゲート）２６ｂの入力端子に接続されている。これらの信号ａｃｔａｚ、ｒｄａｚ、ｗｒａｚ、ｐｒｔａｚは、チャネルＡのコマンドデコーダ２２ａから出力される内部コマンド（ｉｎｔ．ＣＭＤＡ）の信号である。信号ａｃｔａｚは、チャネルＡにアクティブコマンドが入力された際に、チャネルＡのコマンドデコーダからＨレベルで出力される信号である。信号ｒｄａｚは、チャネルＡに読み出しコマンドが入力された際に、チャネルＡのコマンドデコーダからＨレベルで出力される信号である。信号ｗｒａｚは、チャネルＡに書き込みコマンドが入力された際に、チャネルＡのコマンドデコーダからＨレベルで出力される信号である。信号ｐｒｔａｚは、チャネルＡにプリチャージコマンドが入力された際に、チャネルＡのコマンドデコーダからＨレベルで出力される信号である。ＮＯＲゲート２７ｂは、入力信号ａｃｔａｚ、ｒｄａｚ、ｗｒａｚ、ｐｒｔａｚのいずれかがＨレベルのときに、出力がＬレベルとなる。
ＮＯＲゲート２７ｂの出力は、伝送ゲート２９ｂの入力端子に入力されている。伝送ゲート２９ｂは、ＣＭＯＳアナログスイッチにより形成されている。かかるＣＭＯＳアナログスイッチは、ＮＭＯＳトランジスタ３１ｂとＰＭＯＳトランジスタ３３ｂとを並列接続することにより形成されている。伝送ゲート２９ｂは、ＮＭＯＳトランジスタ３１ｂのゲートに入力される信号ｒｅｆｂｘがＨレベルとなり、ＰＭＯＳトランジスタ３３ｂのゲートに入力される信号ｒｅｆｂｚがＬレベルとなると、オン状態となる。一方、伝送ゲート２９ｂは、ＮＭＯＳトランジスタ３１ｂのゲートに入力される信号ｒｅｆｂｘがＬレベルとなり、又は、ＰＭＯＳトランジスタ３３ｂのゲートに入力される信号ｒｅｆｂｚがＨレベルとなると、オフ状態となる。信号ｒｅｆｂｚは、チャネルＢのリフレッシュ制御回路１８ｂによりリフレッシュコマンドが生成された際に、コマンドデコーダ２２ｂからＨレベルで出力される信号である。信号ｒｅｆｂｘは、信号ｒｅｆｂｚをインバータ３５ｂ（図７参照）で反転することにより生成されるものである。信号ｒｅｆｂｚをインバータ３５ｂで反転させることにより信号ｒｅｆｂｘが生成されるため、信号ｒｅｆｂｘの遷移のタイミングは、信号ｒｅｆｂｚの遷移のタイミングより遅くなる。
なお、図７（ｂ）においてはインバータ３５ｂが１個だけ図示されているが、インバータ３５ｂの数は１個に限定されるものではない。信号ｒｅｆｂｚの遷移のタイミングに対する信号ｒｅｆｂｘの遷移のタイミングの遅れ、即ち、遅延量は、直列に接続するインバータ３５ｂの数を適宜設定することにより、調整し得る。直列に接続するインバータ３５ｂの数は、例えば奇数個とする。所望の遅延量が得られるように、直列に接続するインバータ３５ｂの数が設定されている。
伝送ゲート２９ｂの出力線には、ＰＭＯＳトランジスタ３６ｂのドレインが接続されている。ＰＭＯＳトランジスタ３６ｂのソースは、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ３６ｂのゲートは、信号ｒｅｆｂｘに接続されている。信号線ｒｅｆｂｘの電位がＬレベルの際には、ＰＭＯＳトランジスタ３６ｂがオン状態となり、伝送ゲート２９ｂの出力線の電位はＨレベルとなる。一方、信号線ｒｅｆｂｘの電位がＨレベルの際には、ＰＭＯＳトランジスタ３６ｂがオフ状態となる。
伝送ゲート２９ｂの出力線は、ＮＡＮＤゲート３８ｂ、４０ｂを組み合わせることにより形成されたフリップフロップ回路４２ｂの一方の入力端子ＩＮ３に接続されている。フリップフロップ回路４２ｂの他方の入力端子ＩＮ４には、信号線ｐｒｅｆｂｚが接続されている。信号ｐｒｅｆｂｚは、チャネルＢのリフレッシュ制御回路１８ｂによりリフレッシュコマンドが生成された際に、リフレッシュ制御回路１８ｂからＨレベルで出力される信号である。信号ｐｒｅｆｂｚがリフレッシュ制御回路１８ｂからコマンドデコーダ２２ｂに出力された後、コマンドデコーダ２２ｂから信号ｒｅｆｂｚが出力される。コマンドデコーダ２２ｂにおいて遅延が生ずるため、信号ｐｒｅｆｂｚの遷移のタイミングは、信号ｒｅｆｂｚの遷移のタイミングよりも早い。
次に、調停回路２６の動作について説明する。
まず、チャネルＡのリフレッシュコマンドと、チャネルＢのアクティブコマンド、読み出しコマンド、書き込みコマンド、プリチャージコマンドのいずれかとが重なった場合における調停回路２６の動作について説明する。
コマンドデコーダ２２ａ、２２ｂと調停回路２６とはクロック同期しているが、リフレッシュ制御回路１８ａ、１８ｂは、コマンドデコーダ２２ａ、２２ｂや調停回路２６とクロック同期していない。コマンドデコーダ２２ａ、２２ｂにおいて信号遅延が生ずるため、チャネルＡのリフレッシュ制御回路１８ａの出力信号ｐｒｅｆａｚは、コマンドデコーダ２２ａからの出力信号ｒｅｆａｚがＨレベルに遷移するタイミングより前のタイミングでＨレベルに遷移している。リフレッシュ制御回路１８ａの出力信号ｐｒｅｆａｚがＨレベルとなることにより、フリップフロップ４２ａの入力端子ＩＮ２がＨレベルに設定される。
次に、チャネルＡのリフレッシュコマンドと、チャネルＢのアクティブコマンド、読み出しコマンド、書き込みコマンド、プリチャージコマンドのいずれかとが重複して出力される。チャネルＡのコマンドデコーダ２２ａからは、リフレッシュコマンドに対応する信号ｒｅｆａｚがＨレベルで出力される。また、アクティブコマンド、読み出しコマンド、書き込みコマンド、プリチャージコマンドのいずれかに対応する信号ａｃｔｂｚ、ｒｄｂｚ、ｗｒｂｚ、ｐｒｔｂｚが、チャネルＢのコマンドデコーダ２２ｂからＨレベルで出力される。信号ｒｅｆａｘの遷移のタイミングが信号ｒｅｆａｚの遷移のタイミングより遅いため、この段階では、伝送ゲート２９ａは開いている。このため、ＮＯＲゲート２７ａのＬレベルの出力が、伝送ゲート２９ａを介して、フリップフロップ４２ａの入力端子ＩＮ１に達する。このため、フリップフロップ４２ａから出力信号ｗａｉｔＡがＨレベルで出力される。
フリップフロップ４２ａの出力信号ｗａｉｔＡは、チャネルＡ側のメモリコアＣＯＲＥ１の制御のタイミングを遅延させるための信号（遅延信号）である。遅延信号ｗａｉｔＡがチャネルＡの制御回路２４ａに入力されると、チャネルＡの制御回路２４ａによるメモリコアＣＯＲＥ１の制御が後述するように遅延する。これにより、チャネルＡのリフレッシュにおいてピーク電流が生じるタイミングと、チャネルＢにおいて微小信号が扱われているタイミングとが重なり合わず、誤動作を防止することができる。
Ｈレベルの遅延信号ｗａｉｔＡがフリップフロップ４２ａから出力された後には、信号ｒｅｆａｘがＬレベルに遷移し、伝送ゲート２９ａが閉じる。信号ｒｅｆａｘがＬレベルになると、ＰＭＯＳトランジスタ３１ａがオン状態となるため、伝送ゲート２９ａの出力はＨレベルとなり、フリップフロップ４２ａの入力はいずれもＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１、ＩＮ２の電位がいずれもＨレベルであるため、フリップフロップ４２ａの出力は保持され、遅延信号ｗａｉｔＡはＨレベルの状態に維持される。
この後、チャネルＡのリフレッシュが完了すると、信号ｐｒｅｆａｚがＬレベルとなる。フリップフロップ４２ａの一方の入力端子ＩＮ２の電位がＨレベルであり、フリップフロップ４２ａの他方の入力端子ＩＮ１の電位がＬレベルであるため、遅延信号ｗａｉｔＡはＬレベルとなる。即ち、遅延信号ｗａｉｔＡがリセットされた状態となる。
次に、チャネルＡのアクティブコマンド、読み出しコマンド、書き込みコマンド、プリチャージコマンドのいずれかとチャネルＢのリフレッシュコマンドとが重なった場合における調停回路２６の動作について説明する。
上述したように、コマンドデコーダ２２ａ、２２ｂと調停回路２６とはクロック同期しているが、リフレッシュ制御回路１８ａ、１８ｂは、コマンドデコーダ２２ａ、２２ｂや調停回路２６とクロック同期していない。コマンドデコーダ２２ｂにおいて遅延が生ずるため、チャネルＢのリフレッシュ制御回路１８ｂの出力信号ｐｒｅｆｂｚは、コマンドデコーダ２２ｂの出力信号ｒｅｆｂｚがＨレベルに遷移するタイミングより前のタイミングでＨレベルに遷移している。リフレッシュ制御回路１８ｂの出力信号ｐｒｅｆｂｚがＨレベルとなることにより、フリップフロップ４２ｂの入力端子ＩＮ４の電位がＨレベルに設定される。
次に、チャネルＢのリフレッシュコマンドと、チャネルＡのアクティブコマンド、読み出しコマンド、書き込みコマンド、プリチャージコマンドのいずれかとが重複して出力される。チャネルＢのコマンドデコーダ２２ｂからは、リフレッシュコマンドに対応する信号ｒｅｆｂｚがＨレベルで出力される。また、アクティブコマンド、読み出しコマンド、書き込みコマンド、プリチャージコマンドのいずれかに対応する信号ａｃｔａｚ、ｒｄａｚ、ｗｒａｚ、ｐｒｔａｚが、チャネルＡのコマンドデコーダ２２ａからＨレベルで出力される。信号ｒｅｆｂｘの遷移のタイミングが信号ｒｅｆｂｚの遷移のタイミングより遅いため、この段階では、伝送ゲート２９ｂは開いている。このため、ＮＯＲゲート２７ｂのＬレベルの出力が、伝送ゲート２９ｂを介して、フリップフロップ４２ｂの入力端子ＩＮ３に達する。このため、フリップフロップ４２ｂの出力信号ｗａｉｔＢはＨレベルとなる。
フリップフロップ４２ｂの出力信号ｗａｉｔＢは、チャネルＢ側のメモリコアＣＯＲＥ２の制御のタイミングを遅延されるため遅延信号である。遅延信号ｗａｉｔＢがチャネルＢの制御回路２４ｂに入力されると、チャネルＢの制御回路２４ｂによるメモリコアＣＯＲＥ２の制御が後述するように遅延する。
遅延信号ｗａｉｔＢがＨレベルで出力された後には、信号ｒｅｆｂｘがＬレベルに遷移し、伝送ゲート２９ｂが閉じる。信号ｒｅｆｂｘがＬレベルになると、ＰＭＯＳトランジスタ３６ｂがオン状態となるため、伝送ゲート２９ｂの出力はＨレベルとなり、フリップフロップ４２ｂの入力端子ＩＮ３，ＩＮ４はいずれもＨレベルとなる。フリップフロップ４２ｂの入力端子ＩＮ３，ＩＮ４がいずれもＨレベルであるため、フリップフロップの出力は保持され、Ｈレベルの状態に維持される。
この後、チャネルＢのリフレッシュが完了すると、信号ｐｒｅｆｂｚがＬレベルとなる。フリップフロップ４２ｂの入力端子ＩＮ３の電位がＨレベルであり、フリップフロップ４２ｂの入力端子ＩＮ４の電位がＬレベルであるため、遅延信号ｗａｉｔＢはＬレベルとなる。即ち、遅延信号ｗａｉｔＢがリセットされた状態となる。
次に、チャネルＡのリフレッシュコマンドと、チャネルＢのリフレッシュコマンドとが重なった場合における調停回路２６の動作について説明する。
上述したように、コマンドデコーダ２２ａ、２２ｂと調停回路２６とはクロック同期しているが、リフレッシュ制御回路１８ａ、１８ｂは、コマンドデコーダ２２ａ、２２ｂや調停回路２６とクロック同期していない。コマンドデコーダ２２ａにおいて遅延が生ずるため、チャネルＡのリフレッシュ制御回路１８ａの出力信号ｐｒｅｆａｚは、コマンドデコーダ２２ａからの出力信号ｒｅｆａｚがＨレベルに遷移するタイミングより前のタイミングでＨレベルに遷移している。リフレッシュ制御回路２２ａの出力信号ｐｒｅｆａｚがＨレベルとなることにより、フリップフロップ４２ａの入力端子ＩＮ２の電位がＨレベルに設定される。
また、コマンドデコーダ２２ｂにおいて遅延が生ずるため、チャネルＢのリフレッシュ制御回路１８ｂの出力信号ｐｒｅｆｂｚは、コマンドデコーダ２２ｂからの出力信号ｒｅｆｂｚがＨレベルに遷移するタイミングより前のタイミングでＨレベルに遷移している。リフレッシュ制御回路１８ｂの出力信号ｐｒｅｆｂｚがＨレベルとなることにより、フリップフロップ４２ｂの入力端子ＩＮ４がＨレベルに設定される。
次に、チャネルＡのリフレッシュコマンドと、チャネルＢのリフレッシュコマンドとが重複して出力される。チャネルＡのコマンドデコーダ２２ａからは、リフレッシュコマンドに対応する信号ｒｅｆａｚがＨレベルで出力される。また、チャネルＢのコマンドデコーダ２２ｂからは、リフレッシュコマンドに対応する信号ｒｅｆｂｚがＨレベルで出力される。信号ｒｅｆａｘの遷移のタイミングが信号ｒｅｆａｚの遷移のタイミングより遅いため、この段階では、伝送ゲート２９ａは開いている。このため、ＮＯＲゲート２７ａのＬレベルの出力が、伝送ゲート２９ａを介して、フリップフロップ４２ａの入力端子ＩＮ１に達する。このため、フリップフロップ４２ａの出力信号ｗａｉｔＡはＨレベルとなる。
また、信号ｒｅｆｂｘの遷移のタイミングが信号ｒｅｆｂｚの遷移のタイミングより遅いため、この段階では、伝送ゲート２９ｂは開いている。このため、ＮＯＲゲート２７ｂのＨレベルの出力が、伝送ゲート２９ｂを介して、フリップフロップ４２ｂの入力端子ＩＮ３に達する。フリップフロップ４２ｂの入力がいずれもＨレベルであるため、フリップフロップ４２ｂの出力は保持され、出力信号ｗａｉｔＢはＬレベルの状態に維持される。
なお、上述したように、信号ｒｅｆａｚの遷移のタイミングに対する信号ｒｅｆａｘの遷移のタイミングの遅れ、即ち、遅延量は、直列に接続するインバータ３５ａ（図７（ａ）参照）の数を適宜設定することにより、調整し得る。所望の遅延量が得られるように、直列に接続するインバータ３５ａの数が設定されている。
また、上述したように、信号ｒｅｆｂｚの遷移のタイミングに対する信号ｒｅｆｂｘの遷移のタイミングの遅れ、即ち、遅延量は、直列に接続するインバータ３５ｂ（図７（ｂ）参照）の数を適宜設定することにより、調整し得る。所望の遅延量が得られるように、直列に接続するインバータ３５ｂの数が設定されている。
遅延信号ｗａｉｔＡがチャネルＡの制御回路２４ａに入力されると、チャネルＡの制御回路２４ａによるメモリコアＣＯＲＥ１の制御が後述するように遅延する。これにより、チャネルＡのリフレッシュにおいてピーク電流が生じるタイミングと、チャネルＢのリフレッシュにおいてピーク電流が生じるタイミングとが重なり合わない。従って、本実施形態による半導体記憶装置に用いられる電源が小規模なもので足り、低コスト化、小型化等に寄与することができる。
遅延信号ｗａｉｔＡがＨレベルで出力された後には、信号ｒｅｆａｘがＬレベルに遷移し、伝送ゲート２９ａが閉じる。信号ｒｅｆａｘがＬレベルになると、ＰＭＯＳトランジスタ３６ａがオン状態となるため、伝送ゲート２９ａの出力はＨレベルとなり、フリップフロップ４２ａの入力端子ＩＮ１、ＩＮ２の電位はいずれもＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１，ＩＮ２の電位がいずれもＨレベルであるため、フリップフロップ４２ａの出力は保持され、遅延信号ｗａｉｔＡはＨレベルの状態に維持される。
この後、チャネルＡのリフレッシュが完了すると、信号ｐｒｅｆａｚがＬレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１の電位がＨレベルであり、フリップフロップ４２ａの入力端子ＩＮ２の電位がＬレベルであるため、遅延信号ｗａｉｔＡはＬレベルとなる。即ち、遅延信号ｗａｉｔＡがリセットされた状態となる。
次に、本実施形態による半導体記憶装置の動作について説明する。
まず、チャネルＡのコマンドとチャネルＢのコマンドが重複していない場合について説明する。ここでは、チャネルＡにおいてリフレッシュコマンドが生じた場合について説明する。図８は、チャネルＡにおいてリフレッシュコマンド（ＲＥＦＲＥＳＨ）が生じた場合の動作を示すタイムチャートである。図８において、ＣＬＫはクロックを示しており、ＣＭＤ（ｃｈ−Ａ）はチャネルＡの内部コマンド（Ｉｎｔ．ＣＭＤＡ）を示しており、Ａｒｒａｙ（ｃｈ−Ａ）はチャネルＡのメモリセルアレイ２８の動作を示している。
チャネルＡのコマンドデコーダ２２ａからリフレッシュコマンドが出力される前の段階で、チャネルＡのリフレッシュ制御回路１８ａからＨレベルの信号ｐｒｅｆａｚが出力される。これにより、フリップフロップ４２ａの入力端子ＩＮ２の電位はＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１の電位がＨレベルであるため、フリップフロップ４２ａの出力信号ｗａｉｔＡはＬレベルに保持される。
この後、チャネルＡのコマンドデコーダ２２ａから出力される信号ｒｅｆａｚがＨレベルとなり、インバータ３５ａにより反転された信号ｒｅｆａｘがＬレベルとなり、伝送ゲート２９ａが閉じる。信号ｒｅｆａｘがＬレベルとなるため、ＰＭＯＳトランジスタ３６ａがオン状態となり、フリップフロップ４２ａの入力端子ＩＮ１の電位は引き続きＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１、ＩＮ２の電位がいずれもＨレベルであるため、遅延信号ｗａｉｔＡはＬレベルに保持される。遅延信号ｗａｉｔＡがＬレベルのため、遅延することなく、制御回路２４ａによるチャネルＡのメモリコアＣＯＲＥ１の制御が行われる。即ち、リフレッシュコマンドが発生した後、所定時間ｔ１が経過した後に、ワード線ＷＬの活性化が行われる。
なお、図８における時間ｔ２は、ワード線ＷＬの活性化を開始してからワード線ＷＬの活性化を終了させるまでの時間を示している。
次に、リフレッシュコマンドとアクティブコマンドとが重複した場合の動作について図９を用いて説明する。図９は、リフレッシュコマンドとアクティブコマンドとが重複した場合を示すタイムチャートである。ここでは、チャネルＡにおいてリフレッシュコマンドが生じ、チャネルＢにアクティブコマンドが入力された場合について説明する。
チャネルＡのコマンドデコーダ２２ａからリフレッシュコマンドが出力される前の段階で、チャネルＡのリフレッシュ制御回路１８ａからＨレベルの信号ｐｒｅｆａｚが出力される。これにより、フリップフロップ４２ａの入力端子ＩＮ２はＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１の電位がＨレベルであるため、フリップフロップ４２ａの出力信号ｗａｉｔＡはＬレベルに保持される。
次に、チャネルＡのリフレッシュコマンドに対応する信号ｒｅｆａｚとチャネルＢのアクティブコマンドに対応する信号ａｃｔｂｚとがＬレベルからＨレベルに変化する。この段階では、信号ｒｅｆａｘがＨレベルであるため、伝送ゲート２９ａは閉じておらず、ＮＯＲゲート２７ａのＬレベルの出力がフリップフロップ４２ａの入力端子ＩＮ１に達し、フリップフロップ４２ａの出力信号ｗａｉｔＡがＨレベルとなる。遅延信号ｗａｉｔＡがＨレベルとなると、チャネルＡの制御回路２４ａは、チャネルＡのメモリコアＣＯＲＥ１に対する制御の実行開始を所定時間αだけ遅延させる。即ち、制御回路２４ａは、リフレッシュコマンドが発生してから、ｔ１＋αの時間が経過した後に、ワード線ＷＬの活性化を行う。コマンドの実行開始を遅延させる時間αは、チャネルＢのセンスアンプ２８による信号の増幅が完了した後に、チャネルＡのメモリセルＭＣに接続されたワード線ＷＬの選択が開始されるような時間とする。ここでは、例えば、遅延時間αを１０ナノ秒程度とする。一方、遅延信号ｗａｉｔＢはＬレベルであるため、チャネルＢにおいては、遅延することなく、制御回路２４ｂによるチャネルＢのメモリコアＣＯＲＥ２の制御が行われる。チャネルＡにおいて制御回路２４ａによるメモリコアＣＯＲＥ１の制御が時間αだけ遅延するため、チャネルＢにおいて微小信号を扱う処理が行われた後、チャネルＡにおいてワード線ＷＬの活性化によるピーク電流が生じる。即ち、チャネルＢにおいてセンスアンプ２８による信号の増幅の処理が完了した後、チャネルＡにおいてワード線ＷＬの活性化によるピーク電流が生じる。チャネルＡのワード線ＷＬの活性化の際には大きなピーク電流が流れるが、チャネルＡのワード線ＷＬの活性化の際には、チャネルＢにおいてセンスアンプ２８による信号の増幅は完了している。チャネルＡにおいて大きなピーク電流が流れる際に、チャネルＢにおいて微小信号が扱われないため、チャネルＢにおいてノイズ等による誤動作が生じることはなく、特段の問題は生じない。
次に、リフレッシュコマンドと読み出しコマンドとが重複した場合の動作について説明する。図１０は、リフレッシュコマンドと読み出しコマンドとが重複した場合を示すタイムチャートである。ここでは、チャネルＡにおいてリフレッシュコマンドが生じ、チャネルＢに読み出しコマンドが入力された場合について説明する。
チャネルＢに読み出しコマンドが入力される前の段階で、チャネルＢにアクティブコマンドが入力され、ワード線ＷＬの活性化が行われる。
チャネルＡのコマンドデコーダ２２ａからリフレッシュコマンドが出力される前の段階で、チャネルＡのリフレッシュ制御回路１８ａからＨレベルの信号ｐｒｅｆａｚが出力される。これにより、フリップフロップ４２ａの入力端子ＩＮ２はＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１がＨレベルであるため、フリップフロップ４２ａの出力信号ｗａｉｔＡはＬレベルに保持される。
次に、チャネルＡのコマンドデコーダ２２ａからリフレッシュコマンドが出力され、チャネルＢのコマンドデコーダ２２ｂから読み出しコマンドが出力される。即ち、チャネルＡのコマンドデコーダ２２ａから出力されるＨレベルの信号ｒｅｆａｚとチャネルＢのコマンドデコーダ２２ｂから出力されるＨレベルの信号ｒｄｂｚとが重複する。この段階では、信号ｒｅｆａｘがＨレベルであるため、伝送ゲート２９ａは閉じておらず、ＮＯＲゲート２７ａのＬレベルの出力がフリップフロップ４２ａの入力端子ＩＮ１に達し、フリップフロップ４２ａの出力信号ｗａｉｔＡがＨレベルとなる。遅延信号ｗａｉｔＡがＨレベルとなると、チャネルＡの制御回路２４ａは、チャネルＡのメモリコアＣＯＲＥ１の制御の実行開始を所定時間αだけ遅延させる。即ち、制御回路２４ａは、リフレッシュコマンドが発生してから、ｔ１＋αの時間が経過した後に、チャネルＡのメモリコアＣＯＲＥ１のワード線ＷＬを活性化する。コマンドの実行開始を遅延させる時間αは、センスアンプ２８により増幅されたデータバス線ＤＢ、／ＤＢの信号の読み出しがチャネルＢにおいて完了した後に、チャネルＡのメモリコアＣＯＲＥ１のメモリセルＭＣに接続されたワード線ＷＬの選択が開始されるような時間とする。ここでは、例えば、遅延時間αを５ナノ秒程度とする。一方、遅延信号ｗａｉｔＢはＬレベルであるため、チャネルＢにおいては、遅延することなく、制御回路２４ｂによるチャネルＢのメモリコアＣＯＲＥ２の制御が行われる。
チャネルＢのコラムゲート線ＣＬの電位をＨレベルにしてＮＭＯＳトランジスタＴｒ１８，Ｔｒ１９をオン状態にすると、データバス線ＤＢ、／ＤＢ間に微小信号が生じる。そして、データバス線ＤＢ、／ＤＢ間の微小信号がアンプ２８により増幅され、コモンデータバスＣＤＢ及び入出力制御部１６ａ、１６ｂを介してデータが外部に読み出される。そして、コラムゲートＣＬをＬレベルに変化させることにより、読み出しが完了する。チャネルＡにおいて制御回路２４ａによるメモリコアＣＯＲＥ１の制御が時間αだけ遅延するため、チャネルＢにおいてデータバス線ＤＢ、／ＤＢの微小な信号の読み出しが完了した後に、チャネルＡにおいてワード線ＷＬの活性化によるピーク電流が生じる。チャネルＡのメモリコアＣＯＲＥ１におけるワード線ＷＬの活性化の際には大きなピーク電流が流れるが、データバス線ＤＢ、／ＤＢ間の微小信号のアンプ２８による増幅の処理はチャネルＢにおいて完了している。チャネルＡにおいて大きなピーク電流が流れる際に、チャネルＢにおいて微小信号を扱う処理が行われないため、チャネルＢにおいてノイズ等による誤動作が生じることはなく、特段の問題は生じない。
次に、リフレッシュコマンドと書き込みコマンドとが重複した場合の動作について説明する。図１１は、リフレッシュコマンドと書き込みコマンドとが重複した場合を示すタイムチャートである。ここでは、チャネルＡにおいてリフレッシュコマンドが生じ、チャネルＢに書き込みコマンドが入力された場合について説明する。
チャネルＢに書き込みコマンドが入力される前の段階で、チャネルＢにアクティブコマンドが入力され、ワード線ＷＬの活性化が行われる。
チャネルＡのコマンドデコーダ２２ａからリフレッシュコマンドが出力される前の段階で、チャネルＡのリフレッシュ制御回路１８ａからＨレベルの信号ｐｒｅｆａｚが出力される。これにより、フリップフロップ４２ａの入力端子ＩＮ２はＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１がＨレベルであるため、フリップフロップの出力はＬレベルに保持される。
次に、チャネルＡのコマンドデコーダ２２ａからリフレッシュコマンドが出力され、チャネルＢのコマンドデコーダ２２ｂから書き込みコマンドが出力される。即ち、チャネルＡのコマンドデコーダ２２ａから出力されるＨレベルの信号ｒｅｆａｚとチャネルＢのコマンドデコーダ２２ｂから出力されるＨレベルの信号ｗｒｂｚとが重複する。この段階では、信号ｒｅｆａｘがＨレベルであるため、伝送ゲート２９ａは閉じておらず、ＮＯＲゲート２７ａのＬレベルの出力がフリップフロップ４２ａの入力端子ＩＮ１に達し、フリップフロップ４２ａの出力信号ｗａｉｔＡがＨレベルとなる。遅延信号ｗａｉｔＡがＨレベルとなると、チャネルＡの制御回路２４ａは、チャネルＡのメモリコアＣＯＲＥ１に対する制御の実行開始を所定時間αだけ遅延させる。即ち、制御回路２４ａは、リフレッシュコマンドが発生してから、ｔ１＋αの時間が経過した後に、チャネルＡのワード線ＷＬに対する活性化を行う。コマンドの実行開始を遅延させる時間αは、チャネルＢのメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬへのデータバス線ＤＢ、／ＤＢからの信号の伝達が完了した後に、チャネルＡのメモリセルＭＣに接続されたワード線ＷＬの選択が開始されるような時間とする。ここでは、例えば、遅延時間αを７ナノ秒程度とする。一方、遅延信号ｗａｉｔＢはＬレベルであるため、チャネルＢにおいては、遅延することなく、制御回路２４ｂによるチャネルＢのメモリコアＣＯＲＥ２の制御が行われる。
アンプ２８により増幅された書き込み信号は、チャネルＢのデータバス線ＤＢ、／ＤＢ間に設定される。そして、コラムゲート線ＣＬの電位をＬレベルからＨレベルに変化させてＮＭＯＳトランジスタＴｒ１８，Ｔｒ１９をオン状態にすると、書き込み信号がビット線ＢＬ、／ＢＬ間に伝送される。インバータＩＮＶ１，ＩＮＶ２により形成されるラッチ回路が反転する過程においては、ラッチ回路が必ずしも速やかに反転動作せず、信号が微小となる箇所がラッチ回路において生じ得る。この後、コラムゲート線ＣＬの電位をＨレベルからＬレベルに変化させることにより、コラムスイッチＣＳＷが閉じる。
チャネルＡにおいて制御回路２４ａによるメモリコアＣＯＲＥ１の制御が時間αだけ遅延するため、データバス線ＤＢ、／ＤＢを介してビット線ＢＬ、／ＢＬに信号が伝達された後に、チャネルＡにおいてワード線ＷＬが活性化される。チャネルＡにおけるワード線ＷＬの活性化の際には大きなピーク電流が生じるが、データバス線ＤＢ、／ＤＢからビット線ＢＬ、／ＢＬへの信号の伝達がチャネルＢにおいて既に完了している。チャネルＡにおいて大きなピーク電流が生じる際に、チャネルＢにおいて微小信号が扱われないため、チャネルＢにおいてノイズ等による誤動作が生じることはなく、特段の問題は生じない。
次に、リフレッシュコマンドとリフレッシュコマンドとが重複した場合の動作について図１２を用いて説明する。図１２は、リフレッシュコマンドどうしが重複した場合を示すタイムチャートである。ここでは、チャネルＡにおいてリフレッシュコマンドが生じ、チャネルＢにおいてもリフレッシュコマンドが生じた場合について説明する。
チャネルＡのコマンドデコーダ２２ａからリフレッシュコマンドが出力される前の段階で、チャネルＡのリフレッシュ制御回路１８ａからＨレベルの信号ｐｒｅｆａｚが出力される。これにより、フリップフロップ４２ａの入力端子ＩＮ２はＨレベルとなる。フリップフロップ４２ａの入力端子ＩＮ１の電位がＨレベルであるため、フリップフロップ４２ａの出力信号ｗａｉｔＡはＬレベルに保持される。
また、チャネルＢのコマンドデコーダ２２ｂからリフレッシュコマンドが出力される前の段階で、チャネルＢのリフレッシュ制御回路１８ｂからＨレベルの信号ｐｒｅｆｂｚが出力される。これにより、フリップフロップ４２ｂの入力端子ＩＮ４はＨレベルとなる。フリップフロップ４２ｂの入力端子ＩＮ３の電位がＨレベルであるため、フリップフロップ４２ｂの出力信号ｗａｉｔＢはＬレベルに保持される。
次に、チャネルＡのリフレッシュコマンドに対応する信号ｒｅｆａｚとチャネルＢのリフレッシュコマンドに対応する信号ｒｅｆｂｚとがＬレベルからＨレベルに変化する。この段階では、信号ｒｅｆａｘがＨレベルであるため、伝送ゲート２９ａは閉じておらず、ＮＯＲゲート２７ａのＬレベルの出力がフリップフロップ４２ａの入力端子ＩＮ１に達し、フリップフロップ４２ａの出力信号ｗａｉｔＡがＨレベルとなる。遅延信号ｗａｉｔＡがＨレベルとなると、チャネルＡの制御回路２４ａは、チャネルＡのメモリコアＣＯＲＥ１に対する制御の実行開始を所定時間αだけ遅延させる。即ち、チャネルＡの制御回路２４ａは、リフレッシュコマンドが発生してから、ｔ１＋αの時間が経過した後に、ワード線ＷＬを活性化する。コマンドの実行開始を遅延させる時間αは、チャネルＢのセンスアンプ２８による信号の増幅が完了した後に、チャネルＡのメモリセルＭＣに接続されたワード線ＷＬの選択が開始されるような時間とする。ここでは、例えば、時間αを１０ナノ秒程度とする。一方、遅延信号ｗａｉｔＢはＬレベルであるため、チャネルＢにおいては、遅延することなく、制御回路２４ｂによるチャネルＢのメモリコアＣＯＲＥ２の制御が行われる。チャネルＡにおいて制御回路２４ａによるメモリコアＣＯＲＥ１の制御が時間αだけ遅延するため、チャネルＢにおいて微小信号を扱う処理が行われた後、チャネルＡにおいてワード線ＷＬの活性化によるピーク電流が生じる。即ち、チャネルＢにおいてセンスアンプ２８による信号の増幅の処理が完了した後、チャネルＡにおいてワード線ＷＬの活性化によるピーク電流が生じる。チャネルＡのワード線ＷＬの活性化の際には大きなピーク電流が流れるが、チャネルＡのワード線ＷＬの活性化の際には、チャネルＢにおいてセンスアンプ２８による信号の増幅は完了している。チャネルＡにおいて大きなピーク電流が流れる際に、チャネルＢにおいて微小信号が扱われないため、チャネルＢにおいてノイズ等による誤動作が生じることはなく、特段の問題は生じない。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、チャネルＡのリフレッシュコマンドとチャネルＢのリフレッシュコマンドとが重複した場合に、チャネルＡのメモリコアＣＯＲＥ１の制御を遅らせる場合を例に説明したが、これに限定されるものではない。例えば、チャネルＢのメモリコアＣＯＲＥ２の制御を遅らせるようにしてもよい。
また、上記実施形態では、チャネルＡとチャネルＢの２つのチャネルを例に説明したが、チャネルの数は２つに限定されるものではない。複数のチャネルを設けるあらゆる場合に適用可能である。
１０ａ、１０ｂ…行デコーダ
１２ａ、１２ｂ…列デコーダ
１４ａ、１４ｂ…アンプ
１５ａ、１５ｂ…入出力ポート
１６ａ、１６ｂ…データ入出力部
１８ａ、１８ｂ…リフレッシュ制御回路
２０ａ、２０ｂ…アドレスデコーダ
２２ａ、２２ｂ…コマンドデコーダ
２４ａ、２４ｂ…制御回路
２６…調停回路
２７ａ、２７ｂ…ＮＯＲゲート
２８…メモリセルアレイ
２９ａ、２９ｂ…伝送ゲート
３０…センスアンプ
３１ａ、３１ｂ…ＮＭＯＳトランジスタ
３２…電極パッド
３３ａ、３３ｂ…ＰＭＯＳトランジスタ
３５ａ、３５ｂ…インバータ
３６ａ、３６ｂ…ＰＭＯＳトランジスタ
３８ａ、３８ｂ…ＮＡＮＤゲート
４０ａ、４０ｂ…ＮＡＮＤゲート
４２ａ、４２ｂ…フリップフロップ
ＡＲＲＡＹ…メモリセルアレイ
ＢＬ、／ＢＬ…ビット線
ＢＲＳ…プリチャージ制御信号線
ＢＴ０、ＢＴ１…接続スイッチ
ＣＤＢ…コモンデータバス
ＣＬ…コラムゲート線
ＣＯＲＥ１、ＣＯＲＥ２…メモリコア
ＣＳＷ…コラムスイッチ
ＤＢ、／ＤＢ…データバス線
ＩＮＶ１、ＩＮＶ２…インバータ
ＬＤＢ…ローカルデータバス線
ＬＥ…ラッチイネーブル信号線
ＭＢ１、ＭＢ２…メモリブロック
ＭＣ…メモリセル
ＮＳＡ…センスアンプ活性化信号線
ＰＲＥ１、ＰＲＥ２…プリチャージ回路
ＰＳＡ…センスアンプ活性化信号線
ＳＡ…センスアンプ
Ｔｒ１〜Ｔｒ１２、Ｔｒ１４、Ｔｒ１６〜Ｔｒ１９…ＮＭＯＳトランジスタ
Ｔｒ１３、Ｔｒ１５…ＰＭＯＳトランジスタ
ＶＣＰ…セルプレート電圧線
ＶＰＲ…プリチャージ電圧線
ｗａｉｔＡ、ｗａｉｔＢ…遅延信号線
ＷＬ…ワード線

Claims (8)

  1. 複数の入出力ポートと、
    前記複数の入出力ポートに対応してそれぞれ設けられた複数のメモリブロックであって、複数のメモリセルを含むメモリセルアレイを有するメモリコアと、第１コマンドを生成する第１コマンド生成回路と、前記第１コマンドに基づいて、又は、前記入出力ポートを介して入力される第２コマンドに基づいて前記メモリコアを制御する制御回路とをそれぞれ有する複数のメモリブロックと、
    複数の前記メモリブロックのうちの一のメモリブロックの前記第１コマンド生成回路により生成された前記第１コマンドと、前記複数のメモリブロックのうちの他のメモリブロックの前記入出力ポートを介して入力された前記第２コマンドとが重複した際に、前記第１コマンドの実行開始を遅延させる遅延信号を、前記一のメモリブロックの前記制御回路に出力する調停回路と
    を有することを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記複数のメモリブロックのそれぞれは、前記第１コマンドに基づいて、又は、前記入出力ポートを介して入力される前記第２コマンドに基づいて、第３コマンドを出力するコマンドデコーダを更に有し、
    前記制御回路は、前記第３コマンドに基づいて前記メモリコアを制御し、
    前記調停回路は、前記一のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドと、前記他のメモリブロックの前記コマンドデコーダから出力された、前記第２コマンドに基づく前記第３コマンドとが重複した際に、前記第１コマンドに基づく前記第３コマンドの実行開始を遅延させる遅延信号を、前記一のメモリブロックの前記制御回路に出力する
    ことを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記調停回路は、前記一のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドと、前記他のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドとが重複した際に、前記第１コマンドに基づく前記第３コマンドの実行開始を遅延させる遅延信号を、前記一のメモリブロックの前記制御回路又は前記他のメモリブロックの前記制御回路に出力する
    ことを特徴とする半導体記憶装置。
  4. 請求項２又は３記載の半導体記憶装置において、
    前記メモリセルは、ダイナミック型のメモリセルであり、
    前記第１コマンドは、リフレッシュコマンドである
    ことを特徴とする半導体記憶装置。
  5. 請求項４記載の半導体記憶装置において、
    前記メモリコアは、前記メモリセルに記憶されたデータに応じた信号を増幅するセンスアンプを更に有し、
    前記第２コマンドは、アクティブコマンドであり、
    前記調停回路は、前記一のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドと、前記他のメモリブロックの前記コマンドデコーダから出力された、前記第２コマンドに基づく前記第３コマンドとが重複した際には、前記他のメモリブロックの前記センスアンプによる前記信号の増幅が完了した後に、前記一のメモリブロックの前記メモリセルに接続されたワード線の選択が開始されるように、前記一のメモリブロックの前記制御回路に前記遅延信号を出力する
    ことを特徴とする半導体記憶装置。
  6. 請求項４記載の半導体記憶装置において、
    前記メモリコアは、前記メモリセルに記憶されたデータに応じた信号を増幅するセンスアンプを更に有し、
    前記第２コマンドは、読み出しコマンドであり、
    前記調停回路は、前記一のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドと、前記他のメモリブロックの前記コマンドデコーダから出力された、前記第２コマンドに基づく前記第３コマンドとが重複した際には、前記他のメモリブロックの前記センスアンプにより増幅された信号のデータバス線を介した読み出しが完了した後に、前記一のメモリブロックの前記メモリセルに接続されたワード線の選択が開始されるように、前記一のメモリブロックの前記制御回路に前記遅延信号を出力する
    ことを特徴とする半導体記憶装置。
  7. 請求項４記載の半導体記憶装置において、
    前記メモリコアは、前記メモリセルに記憶されたデータに応じた信号を増幅するセンスアンプを更に有し、
    前記第２コマンドは、書き込みコマンドであり、
    前記調停回路は、前記一のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドと、前記他のメモリブロックの前記コマンドデコーダから出力された、前記第２コマンドに基づく前記第３コマンドとが重複した際には、前記他のメモリブロックの前記メモリセルに接続されたビット線へのデータ線からの信号の伝達が完了した後に、前記一のメモリブロックの前記メモリセルに接続されたワード線の選択が開始されるように、前記一のメモリブロックの前記制御回路に前記遅延信号を出力する
    ことを特徴とする半導体記憶装置。
  8. 請求項３記載の半導体記憶装置において、
    前記メモリコアは、前記メモリセルに記憶されたデータに応じた信号を増幅するセンスアンプを更に有し、
    前記調停回路は、前記一のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドと、前記他のメモリブロックの前記コマンドデコーダから出力された、前記第１コマンドに基づく前記第３コマンドとが重複した際には、前記一のメモリブロックの前記センスアンプによる前記信号の増幅が完了した後に、前記他のメモリブロックの前記メモリセルに接続されたワード線の選択が開始されるように、前記他のメモリブロックの前記制御回路に前記遅延信号を出力する
    ことを特徴とする半導体記憶装置。
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