JP2014017386A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014017386A
JP2014017386A JP2012154224A JP2012154224A JP2014017386A JP 2014017386 A JP2014017386 A JP 2014017386A JP 2012154224 A JP2012154224 A JP 2012154224A JP 2012154224 A JP2012154224 A JP 2012154224A JP 2014017386 A JP2014017386 A JP 2014017386A
Authority
JP
Japan
Prior art keywords
diffusion region
bit line
channel
sense amplifier
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012154224A
Other languages
English (en)
Inventor
Shinichi Miyatake
伸一 宮武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2012154224A priority Critical patent/JP2014017386A/ja
Priority to US13/939,080 priority patent/US9053760B2/en
Publication of JP2014017386A publication Critical patent/JP2014017386A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065Differential amplifiers of latching type
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4091Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4097Bit-line organisation, e.g. bit-line layout, folded bit lines
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/50Peripheral circuit region structures
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/18Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

【課題】センスアンプ回路のトランジスタを効率的に配置してセンスアンプ領域の面積をより縮小できるレイアウトを有する半導体装置を提供する。
【解決手段】第1方向に延在する第1ビット線と、第1方向に延在する第2ビット線と、電源線と、第1ビット線に接続された第1ゲート電極、第2ビット線に接続された第1拡散領域、電源線に接続された第2拡散領域、及び、第1拡散領域と第2拡散領域との間に設けられた第1チャネルを含む第1トランジスタ、並びに、第2ビット線に接続された第2ゲート電極、第1ビット線に接続された第3拡散領域、電源線に接続された第4拡散領域、及び、第3拡散領域と第4拡散領域との間に設けられた第2のチャネルを含む第2トランジスタを有するセンスアンプ回路と、を備え、第1チャネル及び第2チャネルの各々のチャネル幅は、第1方向に直交する第2方向に延在する。
【選択図】図5

Description

本発明は、メモリ回路を備えた半導体装置に関する。
メモリ回路を備えた半導体装置(半導体集積回路装置を含む)に関し、特許文献1には、イコライズ回路及びプリチャージ回路を含むセンスアンプ回路のレイアウトの一例が開示されている。
特開2005−340367号公報
以下の分析は、本願発明者により与えられる。
しかしながら、特許文献1では、センスアンプ回路に設けられたトランジスタのゲート電極及びビット線の配置の関係性について全く示唆されていない。そこで、本願発明者は、センスアンプ回路のトランジスタを効率的に配置してセンスアンプ領域の面積をより縮小できるレイアウトを検討した。
本発明の一視点においては、半導体装置において、第1メモリセルと、第2メモリセルと、前記第1メモリセルに接続されるとともに、第1方向に延在する第1ビット線と、前記第2メモリセルに接続されるとともに、前記第1方向に延在する第2ビット線と、電源線と、前記第1ビット線に接続された第1ゲート電極、前記第2ビット線に接続された第1拡散領域、前記電源線に接続された第2拡散領域、及び、前記第1拡散領域と前記第2拡散領域との間に設けられた第1チャネルを含む第1トランジスタ、並びに、前記第2ビット線に接続された第2ゲート電極、前記第1ビット線に接続された第3拡散領域、前記電源線に接続された第4拡散領域、及び、前記第3拡散領域と前記第4拡散領域との間に設けられた第2のチャネルを含む第2トランジスタを有するセンスアンプ回路と、を備え、前記第1チャネル及び前記第2チャネルの各々のチャネル幅は、前記第1方向に直交する第2方向に延在し、且つ、前記第1の方向には実質的に延在しないことを特徴とする。
本発明によれば、センスアンプ回路のトランジスタにおけるチャネルのチャネル幅を、ビット線(第1ビット線及び第2ビット線)の延在方向(第1方向)に直交する方向(第2方向)に延在させることによって、ビット線の延在方向(第1方向)に対するセンスアンプ回路が配される領域をより小さくすることができる。
本発明の実施形態1に係る半導体装置の全体構成を模式的に示したブロック図である。 本発明の実施形態1に係る半導体装置におけるメモリセルアレイの構成を模式的に示したブロック図である。 本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路領域10bを模式的に示したレイアウト図である。 本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプの一部の構成を模式的に示した回路図である。 本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dにおけるNchSA+EQ部分のユニットを模式的に示したレイアウト図である。 本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dの複数のNchSA+EQ部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。 本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dにおけるPchSA+PRE部分のユニットを模式的に示したレイアウト図である。 本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dの複数のPchSA+PRE部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。 半導体装置におけるメモリセルアレイのセンスアンプの(a)参考例と(b)実施形態1とのレイアウトを比較した図である。
以下、本発明の代表的な実施形態を示す。実施形態では、半導体装置としてDRAM(Dynamic Random Access Memory)の構成を例に説明しているが、本発明はDRAMに限るものではなく、他の半導体装置(SRAM(Static Random Access Memory)、PRAM(Phase Change RAM)、フラッシュメモリ等)であっても構わない。また、本発明は、以下の実施形態の内容に限定されるものではなく、本願の特許請求の範囲に記載された内容に基づいて広く適用可能である。以下、半導体装置としてのDRAMに対し本発明を適用する場合の実施形態について説明する。
[実施形態1]
本発明の実施形態1に係る半導体装置について図面を用いて説明する。
図1は、本発明の実施形態1に係る半導体装置の全体構成を模式的に示したブロック図である。図2は、本発明の実施形態1に係る半導体装置におけるメモリセルアレイの構成を模式的に示したブロック図である。
半導体装置1は、メモリ回路(例えば、DRAM)を備えた半導体チップである。半導体装置1は、メモリ回路において、センスアンプ(図5のNchSA、図7のPchSA)のゲート電極(図5の32、図7の32)がビット線(図5のBL、図7のBL)に対して直交したビット線直交ゲート型センスアンプを有する。なお、図示していないが、半導体装置1には、外部から外部電源電圧VDD及びVSSが供給される。
半導体装置1は、メモリ回路として、複数のバンク1〜7に区分されたメモリセルアレイ10と、各バンク1〜7に付随するアレイ制御回路11a及びロウデコーダ11b並びにカラムデコーダ12と、を有する(図1参照)。また、半導体装置1は、メモリ回路の周辺に形成される周辺回路として、ロウアドレスバッファ13と、リフレッシュアドレスカウンタ14と、カラムアドレスバッファ15と、データ制御回路16と、ラッチ回路17と、データ入出力バッファ18と、クロック発生回路19と、コマンドデコーダ20と、モードレジスタ21と、チップ制御回路22と、バス23、24、25と、を有する(図1参照)。なお、図1の例では、7個のバンク1〜7が設けられているが、バンク数は特に制約されない。
メモリセルアレイ10は、複数のメモリセル(図示せず)が行方向及び列方向に配列して設けられた回路である。メモリセルアレイ10には、複数のメモリマット10a、複数のメモリマット10aにそれぞれ対応する複数のセンスアンプ領域(SA)10b、及び、複数のサブワードドライバ領域(SWD)10cが設けられている(図2参照)。メモリマット10aは、列方向に延在しかつ行方向に並んだ複数のワード線WLと、行方向に延在しかつ列方向に並んだ複数のビット線BLと、ワード線WL及びビット線BLの各交点の近傍に設けられた複数のメモリセルMCと、を有する。センスアンプ領域10bには、各ビット線BLにそれぞれ対応する複数のセンスアンプ回路(図4の10d−1〜10d−4)が設けられている。センスアンプ回路部10dについては、後述する。サブワードドライバ領域10cには、ロウデコーダ11bからの信号に基づいて各ワード線WLを駆動(選択)するサブワードドライバ回路(図示せず)が設けられている。なお、本実施形態のメモリセルアレイ10はオープンビット方式を用いているが、本発明はこれに限るものではない。
ロウデコーダ11bは、アレイ制御回路11aからの信号に基づいて、ワード線WLを介してメモリセルアレイ10におけるロウ(行)アドレスを選択する回路である。
カラムデコーダ12は、データ制御回路16及びカラムアドレスバッファ15からの各信号に基づいて、ビット線BLを介してメモリセルアレイ10におけるカラム(列)アドレスを選択する回路である。カラムデコーダ12は、バス23を介してデータ制御回路16に接続されるとともに、カラムアドレスバッファ15に接続されている。
アレイ制御回路11aは、センスアンプ回路(図4の10d−1〜10d−4)、ロウデコーダ11bのそれぞれの動作を制御する回路である。アレイ制御回路11aには、ロウアドレスバッファ13からのロウアドレスが入力されるとともに、リフレッシュアドレスカウンタ14が発生するリフレッシュアドレスが入力され、コマンドデコーダ20の判別結果に応じた各種命令がチップ制御回路22を介して入力される。アレイ制御回路11aは、ロウデコーダ11bにワード線選択信号を供給し、センスアンプ回路部10dの各種制御信号を供給する。アレイ制御回路11aは、ロウアドレスバッファ13及びリフレッシュアドレスカウンタ14並びにチップ制御回路22からの各信号に基づいて、センスアンプ回路部10d、ロウデコーダ11bのそれぞれの動作を制御する。
ここで、各種命令として、例えば、通常動作時に発行されるバンクアクティブコマンドに対応するノーマル動作命令や、リフレッシュ要求時に発行されるオートリフレッシュコマンドに対応するオートリフレッシュ命令がある。
アレイ制御回路11aは、ノーマル動作命令(バンクアクティブ命令)が入力されたときに、ロウアドレスで指定される1本のワード線WLをワード線選択信号に応じて選択的に活性化し、対応するセンスアンプ回路部10dによるセンス増幅動作をセンスアンプ制御信号に応じて制御する。このときの動作状態をページオープン状態と呼ぶ。
アレイ制御回路11aは、オートリフレッシュ命令が入力されたときに、リフレッシュアドレスで指定される1本のワード線WLをワード線選択信号に応じて選択的に活性化し、対応するセンスアンプ回路部10dによるセンス増幅動作をセンスアンプ制御信号に応じて制御する。これにより、選択されたワード線WLに接続されているメモリセルがリフレッシュされる。その後、選択されたワード線WLを非選択状態として、メモリセルをプリチャージ状態にし、オートリフレッシュ動作を完了する。
ロウアドレスバッファ13は、外部から入力されるアドレスaddrのうちロウアドレスを保持するバッファである。ロウアドレスバッファ13には、コマンドデコーダ20の判別結果に応じた各種命令がチップ制御回路22を介して入力される。ロウアドレスバッファ13は、チップ制御回路22からの信号に基づいて、保持されたロウアドレスをアレイ制御回路11aに向けて送出する。
リフレッシュアドレスカウンタ14は、メモリセルアレイ10のリフレッシュ時のリフレッシュアドレスを発生するカウンタである。リフレッシュアドレスカウンタ14には、コマンドデコーダ20の判別結果に応じた各種命令がチップ制御回路22を介して入力される。リフレッシュアドレスカウンタ14は、チップ制御回路22からの信号に基づいて、発生したリフレッシュアドレスをアレイ制御回路11aに向けて送出する。
カラムアドレスバッファ15は、外部から入力されるアドレスaddrのうちカラムアドレスを保持するバッファである。カラムアドレスバッファ15には、コマンドデコーダ20の判別結果に応じた各種命令がチップ制御回路22を介して入力される。カラムアドレスバッファ15は、チップ制御回路22からの信号に基づいて、保持されたカラムアドレスをカラムデコーダ12に向けて送出する。
データ制御回路16は、データDQを制御する回路である。データ制御回路16は、バス23を介してカラムデコーダ12に接続されている。データ制御回路16は、データ転送用のバス24を介してラッチ回路17に接続されている。データ制御回路16には、コマンドデコーダ20の判別結果に応じた各種命令がチップ制御回路22を介して入力される。データ制御回路16は、チップ制御回路22からの信号に基づいて、データDQをカラムデコーダ12又はラッチ回路17に向けて送出する。
ラッチ回路17は、データ入出力バッファ18又はデータ制御回路16からのデータDQをラッチ(保持)する回路である。ラッチ回路17には、コマンドデコーダ20の判別結果に応じた各種命令がチップ制御回路22を介して入力される。ラッチ回路17には、クロック発生回路19からの内部クロックが入力される。ラッチ回路17は、データ転送用のバス24を介してデータ制御回路16に接続されている。ラッチ回路17は、バス25を介してデータ入出力バッファ18に接続されている。ラッチ回路17は、チップ制御回路22及びクロック発生回路19からの各信号に基づいて、ラッチしたデータDQをデータ入出力バッファ18又はデータ制御回路16に向けて送出する。
データ入出力バッファ18は、外部との間で入出力を行うデータDQを保持するバッファである。データ入出力バッファ18には、クロック発生回路19からの内部クロックが入力される。データ入出力バッファ18は、バス25を介してラッチ回路17と接続されている。データ入出力バッファ18は、クロック発生回路19からの内部クロックに基づいて、保持するデータDQをラッチ回路17又は外部に向けて送出する。
クロック発生回路19は、外部から入力されるクロック信号CK、/CK、クロックイネーブル信号CKEに基づいて、内部クロックを発生する回路である。クロック発生回路19は、発生した内部クロックをデータ制御回路16、ラッチ回路17、データ入出力バッファ18、コマンドデコーダ20、及びチップ制御回路22に向けて供給する。
コマンドデコーダ20は、外部から入力されるチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEに基づいて、コマンド(命令)を判別する回路である。コマンドデコーダ20には、外部からのアドレスaddr、及び、クロック発生回路19からの内部クロックが入力される。コマンドデコーダ20は、アドレスaddr及び内部クロックに基づいて、判別結果に応じた各種命令をチップ制御回路22に向けて送出する。
モードレジスタ21は、アドレスaddrに基づいて動作モードを選択的に設定するレジスタである。モードレジスタ21は、設定した動作モードをチップ制御回路22に向けて送出する。
チップ制御回路22は、コマンドデコーダ20からの各種命令に基づいて、アレイ制御回路11a、ロウアドレスバッファ13、リフレッシュアドレスカウンタ14、カラムアドレスバッファ15、データ制御回路16、及びラッチ回路17の動作を制御する回路である。チップ制御回路22は、モードレジスタ21からの動作モード、及び、クロック発生回路19からの内部クロックが入力される。チップ制御回路22は、クロック発生回路19及びモードレジスタ21からの各信号に基づいて、制御信号をアレイ制御回路11a、ロウアドレスバッファ13、リフレッシュアドレスカウンタ14、カラムアドレスバッファ15、データ制御回路16、及びラッチ回路17に向けて送出する。
図3は、本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路領域10bを模式的に示したレイアウト図である。図4は、本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプの一部の構成を模式的に示した回路図である。
センスアンプ領域10bには、複数のセンスアンプ回路部10dがY方向(図2のワード線WLの延在方向に対応)に並んで配置されている(図3参照)。本実施形態において、各センスアンプ回路部10dには、4つのセンスアンプ回路10d−1〜10d−4、つまり4つのビット線対(図5の8本のビット線BLBn−2〜n+1、BLTn−2〜n+1)に対応するトランジスタがそれぞれ設けられている。各センスアンプ回路部10dは、Y線スイッチ(YSW)部分、P型センスアンプ回路(PchSA)+プリチャージ回路(PRE)部分、ドライバ回路(Driver)部分、及び、N型センスアンプ回路(NchSA)+イコライズ回路(EQ)部分がこの順にX方向に並んで配されている(図3参照)。
YSW部分は、Y線(Yn)の信号に応じて選択的にビット線(図4ではBLTn、BLBn)とローカル入出力線(LIO)とを電気的に接続するスイッチ部分である。YSW部分には、LIOとBLTn又はBLBnとの間の接続を制御するトランジスタが設けられている(図4参照)。YSW部分のトランジスタでは、ゲート電極がYnに接続されており、ソース/ドレインの一方がBLTn又はBLBnに接続されており、ソース/ドレインの他方がLIOに接続されている。なお、LIOは、メイン入出力線(MIO;図示せず)及びグローバル入出力線(GIO;図示せず)を介してデータ制御回路(図1の16)に接続される。また、Ynは、カラムデコーダ(図1の12)に接続される。
PchSA+PRE部分は、PchSAとPREとを一体化した部分である。PchSA+PRE部分には、PchSA部分においてビット線対(BLTn、BLBn)の電位差を増幅するためのP型トランジスタTr4、Tr6が設けられており、PRE部分においてビット線のプリチャージ制御用のP型トランジスタTr5、Tr7が設けられている(図4参照)。
PchSA部分のP型トランジスタTr4では、ゲート電極がBLBnに接続されており、ソース/ドレインの一方がBLTnに接続されており、ソース/ドレインの他方がPchSA用電源線(CSP)に接続されている。PchSA部分のP型トランジスタTr6では、ゲート電極がBLTnに接続されており、ソース/ドレインの一方がBLBnに接続されており、ソース/ドレインの他方がPchSA用電源線(CSP)に接続されている。P型トランジスタTr4とP型トランジスタTr6との組合せは、BLBn、BLTnから読み出されたメモリセルからの微少信号の電圧(例えば、100mV〜150mV)を増幅するフリップフロップを構成する。CSPは、PchSA部分のP型トランジスタ用の電源線で、例えば、VARY電圧が供給される。VARY電圧は、外部電源電圧VDDの降圧電圧であり、半導体装置内部で生成される。
PRE部分のP型トランジスタTr5では、ゲート電極がプリチャージ制御信号線(PCT)に接続されており、ソース/ドレインの一方がBLTnに接続されており、ソース/ドレインの他方がPRE用電源線(VBLR)に接続されている。PRE部分のP型トランジスタTr7では、ゲート電極がプリチャージ制御信号線(PCT)に接続されており、ソース/ドレインの一方がBLBnに接続されており、ソース/ドレインの他方がPRE用電源線(VBLR)に接続されている。なお、PCTは、チップ制御回路(図1の22)によって生成されるとともに各センスアンプ回路10d−1〜d−4が非活性状態のときに活性化するプリチャージ制御信号用の配線である。VBLRは、プリチャージトランジスタPRE用の電源線で、例えば、1/2VARY電圧が供給される。
Driver部分には、センスアンプ回路10d−1〜d−4のイネーブル信号等の制御信号をドライブするためのトランジスタ(図示せず)が設けられている(図4参照)。
NchSA+EQ部分は、NchSAとEQとを一体化した部分である。NchSA+EQ部分には、NchSA部分においてビット線対(BLTn、BLBn)の電位差を増幅するためのN型トランジスタTr1、Tr3が設けられており、EQ部分においてN型トランジスタTr2が設けられている(図4参照)。
NchSA部分のN型トランジスタTr1では、ゲート電極がBLBnに接続されており、ソース/ドレインの一方がBLTnに接続されており、ソース/ドレインの他方がNchSA用電源線(CSN)に接続されている。NchSA部分のN型トランジスタTr3では、ゲート電極がBLTnに接続されており、ソース/ドレインの一方がBLBnに接続されており、ソース/ドレインの他方がNchSA用電源線(CSN)に接続されている。N型トランジスタTr1とN型トランジスタTr3との組合せは、BLBn、BLTnから読み出されるメモリセルからの微少信号の電圧(例えば、100mV〜150mV)を増幅するフリップフロップを構成する。CSNは、NchSA部分のN型トランジスタ用の電源線で、例えば、VSSが供給される。
EQ部分のN型トランジスタTr2では、ゲート電極がイコライズ制御信号線(PCB)に接続されており、ソース/ドレインの一方がBLTnに接続されており、ソース/ドレインの他方がBLBnに接続されている。なお、PCBは、チップ制御回路(図1の22)によって生成されるとともに各センスアンプ回路10d−1〜d−4が非活性状態のときに活性化するイコライズ制御信号用の配線である。
ここで、読み出し動作では、メモリセル(図示せず)から読み出されたビット線BLTn、BLBnの読み出しデータは、フリップフロップとなるPchSA、NchSAで所定電圧まで増幅され、その後、YnをHighにしてYSWを選択してLIOを介して周辺回路に向けて出力される。
また、書き込み動作では、LIOの書き込みデータは、YnをHighに選択してビット線BLTn、BLBnに入力され、その後、フリップフロップとなるPchSA、NchSAを反転して(同一データの場合は反転しない)ビット線BLTn、BLBnの信号を書き込みデータと同じ状態にして、メモリセル(図示せず)に書き込まれる。
図5は、本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dにおけるNchSA+EQ部分のユニットを模式的に示したレイアウト図である。図6は、本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dの複数のNchSA+EQ部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。
NchSA+EQ部分には、トランジスタTr1、Tr2、Tr3(図4のTr1、Tr2、Tr3に対応)がX方向に並んで配されている(図5参照)。NchSA+EQ部分は、例えば、4つのセンスアンプ回路10d−1〜d−4に対応してX方向に並んでいる(図5参照)。図5の複数のNchSA+EQ部分のユニットを連続して並べて配置すると図6のようになる。
トランジスタTr1、Tr2、Tr3では、半導体基板(図示せず)のチャネル上にゲート絶縁膜(図示せず)を介してゲート電極32が形成されており、前記チャネルの両側の前記半導体基板(図示せず)上にソース/ドレインとなる拡散領域33が形成されており、拡散領域33の周囲の前記半導体基板(図示せず)上に素子分離構造体30が形成されている。
トランジスタTr1、Tr2、Tr3のゲート電極32は、ビット線BL(BLBn−2〜n+1、BLTn−2〜n+1)が延在する方向(X方向)に直交する方向(Y方向)に延在している。つまり、各トランジスタTr1、Tr2、Tr3のチャネル幅はY方向に延在しており、X方向に延在しないように設定することが好ましい。チャネル幅のY方向の長さは、チャネル長のX方向の長さよりも長いことが好ましい。トランジスタTr1、Tr3のゲート電極32は、チャネル幅よりも長くかつNchSA用電源線(CSN)間の間隔よりも短くY方向に延在しており、トランジスタTr1、Tr3のゲート電極32の両端部は素子分離構造体30上に形成されている。トランジスタTr4のゲート電極32は、Y方向に隣接する他のトランジスタTr4のゲート電極32と接続されてY方向に延在して一直線に配線され、チャネル幅よりも長くかつNchSA用電源線(CSN)間の間隔よりも長く、トランジスタTr4のゲート電極32におけるY方向に隣り合うチャネル間の部分は素子分離構造体30上に形成されている。
EQ部分となるトランジスタTr2の拡散領域(33−a)は、隣接するNchSA部分のトランジスタTr1、Tr3の拡散領域(33−a)と共有化(共通化)されている。また、各NchSA部分においてコンタクト31を介してCSNと電気的に接続される各拡散領域33−b、例えば、センスアンプ回路10d−3におけるトランジスタTr1の拡散領域(33−b)、X方向に隣接するセンスアンプ回路10d−4におけるトランジスタTr3の拡散領域(33−b)と共有化される。同様に、センスアンプ回路10d−3におけるトランジスタTr3の拡散領域(33−b)は、X方向に隣接するセンスアンプ回路10d−2におけるトランジスタTr1の拡散領域(33−b)と共有化される。また、図6のように、Y方向に隣接するセンスアンプ回路同士の拡散領域33−bは其々共有化されても良い。
各ビット線BL(BLBn−2〜n+1、BLTn−2〜n+1)は、対応するコンタクト31を介して対応する拡散領域33及びゲート電極32と電気的に接続される。
図7は、本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dにおけるPchSA+PRE部分のユニットを模式的に示したレイアウト図である。図8は、本発明の実施形態1に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部10dの複数のPchSA+PRE部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。
PchSA+PRE部分には、トランジスタTr4、Tr6(図4のTr4、Tr6に対応)がX方向に並んで配され、トランジスタTr5、Tr7(図4のTr5、Tr7に対応)がX方向に並んで配されている(図7参照)。また、PchSA+PRE部分には、トランジスタTr4、Tr5がY方向に並んで配され、トランジスタTr6、Tr7がY方向に並んで配されている(図7参照)。各PchSA+PRE部分は、例えば、2つのセンスアンプ回路10d−1〜10d−2(10d−3〜10d−4)に対応してX方向に並んでいる(図7参照)。図7のPchSA+PRE部分のユニットを連続して並べて配置すると図8のようになる。図8の下から1段目のPchSA+PRE部分のユニットは、下から3段目のPchSA+PRE部分のユニットと同じ配置であるが、下から2段目のPchSA+PRE部分のユニットに対してPchSA用電源線(CSP)を対称軸とした線対称となっている。
トランジスタTr4、Tr5、Tr6、Tr7では、半導体基板(図示せず)のチャネル上にゲート絶縁膜(図示せず)を介してゲート電極32が形成されている。トランジスタTr4、Tr6では、前記チャネルの両側の前記半導体基板(図示せず)上にソース/ドレインとなる拡散領域33が形成されている。トランジスタTr5、Tr7では、前記チャネルの一端及び他端(一端に対して直交方向にある端)の前記半導体基板(図示せず)上にソース/ドレインとなる拡散領域33が形成されている。拡散領域33の周囲の前記半導体基板(図示せず)上には、素子分離構造体30が形成されている。
トランジスタTr4、Tr6のゲート電極32は、ビット線BLが延在する方向(X方向)に直交する方向(Y方向)に延在している。トランジスタTr4、Tr6のゲート電極32は、チャネル幅よりも長くかつCSP−VBLR間の間隔よりも短くY方向に延在しており、トランジスタTr4、Tr6のゲート電極32の両端部は素子分離構造体30上に形成されている。
トランジスタTr5、Tr7のゲート電極32は、ビット線BLが延在する方向(X方向)に平行な方向(X方向)に延在している。トランジスタTr5(又はTr7)のゲート電極32は、X方向に隣接する他のPchSA+PRE部分のトランジスタTr7(又はTr5)のゲート電極32と接続されており、Y方向に隣接する他のPchSA+PRE部分のトランジスタTr5(又はTr7)のゲート電極32と接続されている(図8参照)。
トランジスタTr4の拡散領域の一方(33−d)は、トランジスタTr6の拡散領域の一方(33−d)と共有化(共通化)されており、コンタクト31を介してPchSA用電源線(CSP)と電気的に接続されている。トランジスタTr5の拡散領域の一方(33−e)は、トランジスタTr7の拡散領域の一方(33−e)と共有化(共通化)されており、コンタクト31を介してPRE用電源線(VBLR)と電気的に接続されている。トランジスタTr4の拡散領域の他方(33−c)は、トランジスタTr5の拡散領域の他方(33−c)と共有化(共通化)されている。トランジスタTr6の拡散領域の他方(33−c)は、トランジスタTr7の拡散領域の他方(33−c)と共有化(共通化)されている。各ビット線BLは、対応するコンタクト31を介して対応する拡散領域33及びゲート電極32と電気的に接続される。
次に、本発明の実施形態1に係る半導体装置のレイアウトのシミュレーション結果について図面を用いて説明する。図9は、半導体装置におけるメモリセルアレイのセンスアンプ領域のレイアウトの(a)参考例と(b)実施形態1とのシミュレーション結果を比較した図である。
図9(a)は、発明者が実施形態1に至る前に検討した参考例のセンスアンプ領域(図2の10bに相当)のレイアウトのシミュレーション結果である。図9(a)では、プリチャージトランジスタ(PRE)とイコライズトランジスタ(EQ)との拡散領域を共有化しており、ビット線の延在方向(X方向)と同じ方向に各トランジスタのゲート電極が延在している。
図9(b)は、実施形態1のセンスアンプ領域(図2、図3の10b)のレイアウトのシミュレーション結果である。実施形態1では、ビット線の延在方向(X方向)に直交する方向(Y方向)に延在するようにセンスアンプ回路(図3、図4の10d)のゲート電極を配置し、さらに、プリチャージ回路(PRE)及びP型センスアンプ回路(PchSA)、イコライズ回路(EQ)、及び(NchSA)の各トランジスタの拡散領域をそれぞれ共有化するように配置している。こうすることで、実施形態1は、図9(a)の参考例と比較してセンスアンプ領域がX方向に約0.8μm縮小できる。
また、今後更に微細化が進み、メモリセルアレイ領域が縮小化されると、ビット線のピッチも縮小化されることになる。しかしながら、図9(a)の参考例のようなレイアウトである場合には、Y方向におけるトランジスタのリソグラフィ加工限界を超えると、ビット線幅とスペースをそれ以上縮小化できない。そこで、図9(b)の実施形態1のように、ビット線の延在方向に直交する方向(Y方向)に延在するようにセンスアンプ回路部10dのゲート電極を配置することで、図9(a)の参考例と比較してY方向におけるトランジスタのリソグラフィ加工限界が高くなり、ビット線のピッチをより縮小化できるようになる。
実施形態1によれば、センスアンプ回路10d−1〜10d−4のトランジスタTr1、Tr2、Tr3におけるチャネル領域のチャネル幅を、ビット線BL(BLBn−2〜n+1、BLTn−2〜n+1)の延在方向(X方向)に直交する方向(Y方向)に延在させる(ビット線の延在方向には延在しないようにする)ことによって、ビット線BL(BLBn−2〜n+1、BLTn−2〜n+1)の延在方向(X方向)に対するセンスアンプ回路部10dが配される領域をより小さくすることができる(図4、図5参照)。これにより、チップサイズを縮小してチップコストを削減できる。また、こうすることによって、センスアンプ回路部10d上のビット線BL(BLBn−2〜n+1、BLTn−2〜n+1)のピッチを緩和でき、デバイスの加工を容易にすることができる。さらに、こうすることによって、ビット線BL(BLBn−2〜n+1、BLTn−2〜n+1)のピッチが縮小されてもセンスアンプ回路部10dのトランジスタを配置することが可能である。
また、実施形態1によれば、イコライズ回路(EQ)とN型センスアンプ回路(NchSA)とを一体化してレイアウトすることにより、センスアンプ回路部10dのレイアウト幅を縮小させることができる(図3〜図5参照)。
また、実施形態1によれば、プリチャージ(PRE)とP型センスアンプ回路(PchSA)とを一体化することにより、センスアンプ回路部10dのレイアウト幅を縮小させることができる(図3、図4、図7参照)。
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
さらに、本発明の全開示(請求の範囲及び図面を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素(各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む)の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1 半導体装置
10 メモリセルアレイ
10a メモリマット
10b センスアンプ領域(SA)
10c サブワードドライバ領域(SWD)
10d センスアンプ回路部
10d−1〜d−4 センスアンプ回路
11a アレイ制御回路
11b ロウデコーダ
12 カラムデコーダ
13 ロウアドレスバッファ
14 リフレッシュアドレスカウンタ
15 カラムアドレスバッファ
16 データ制御回路
17 ラッチ回路
18 データ入出力バッファ
19 クロック発生回路
20 コマンドデコーダ
21 モードレジスタ
22 チップ制御回路
23、24、25 バス
30 素子分離構造体
31 コンタクト
32 ゲート電極
33、33−a〜e 拡散領域
WL ワード線
BL、BLTn、BLBn ビット線
YSW Y線スイッチ
PchSA P型センスアンプ回路
PRE プリチャージ回路
Driver ドライバ回路
NchSA N型センスアンプ回路
EQ、EQ1、EQ2、EQ3、EQ4 イコライズ回路
Yn Y線
LIO ローカル入出力線
CSP PchSA用電源線
PCT プリチャージ制御信号線
VBLR PRE用電源線
CSN NchSA用電源線
PCB イコライズ制御信号線
Tr1、Tr2、Tr3 トランジスタ
Tr4、Tr5、Tr6、Tr7 トランジスタ

Claims (7)

  1. 第1メモリセルと、
    第2メモリセルと、
    前記第1メモリセルに接続されるとともに、第1方向に延在する第1ビット線と、
    前記第2メモリセルに接続されるとともに、前記第1方向に延在する第2ビット線と、
    電源線と、
    前記第1ビット線に接続された第1ゲート電極、前記第2ビット線に接続された第1拡散領域、前記電源線に接続された第2拡散領域、及び、前記第1拡散領域と前記第2拡散領域との間に設けられた第1チャネルを含む第1トランジスタ、並びに、前記第2ビット線に接続された第2ゲート電極、前記第1ビット線に接続された第3拡散領域、前記電源線に接続された第4拡散領域、及び、前記第3拡散領域と前記第4拡散領域との間に設けられた第2のチャネルを含む第2トランジスタを有するセンスアンプ回路と、
    を備え、
    前記第1チャネル及び前記第2チャネルの各々のチャネル幅は、前記第1方向に直交する第2方向に延在し、且つ、前記第1の方向には実質的に延在しないことを特徴とする半導体装置。
  2. 前記チャネル幅の前記第2の方向の長さは、前記第1チャネル及び前記第2チャネルの各々のチャネル長の前記第1方向の長さよりも長いことを特徴とする請求項1記載の半導体装置。
  3. 前記センスアンプ回路は、さらに、イコライズ制御信号を受ける第3ゲート電極、前記第1拡散領域、前記第3拡散領域、及び、前記第1拡散領域と前記第3拡散領域との間に設けられた第3チャネルを含む第3トランジスタを有し、
    前記第3トランジスタは、前記イコライズ制御信号の活性化に応じて前記第1拡散領域と前記第3拡散領域とを電気的に接続することを特徴とする請求項1又は2記載の半導体装置。
  4. 前記第1ゲート電極、前記第2ゲート電極、及び、前記第3のゲート電極、並びに、前記第1拡散領域、前記第2拡散領域、前記第3拡散領域、及び、前記第4拡散領域は、前記第1方向に並んで配置されることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。
  5. 第3メモリセルと、
    第4メモリセルと、
    前記第3メモリセルに接続されるとともに、前記第1の方向に延在する第3ビット線と、
    前記第4メモリセルに接続されるとともに、前記第1方向に延在する第4ビット線と、を更に備え、
    前記センスアンプ回路は、
    前記第3ビット線に接続された第4ゲート電極、前記第4ビット線に接続された第5拡散領域、前記第2拡散領域、及び、前記第5拡散領域と前記第2拡散領域との間に設けられた第4チャネルを含み、前記第1トランジスタと前記第2方向に隣接して設けられた第4トランジスタ、並びに、前記第4ビット線に接続された第5ゲート電極、前記第3ビット線に接続された第6拡散領域、前記第4拡散領域、及び、前記第6拡散領域と前記第4拡散領域との間に設けられた第5チャネルを含み、前記第2トランジスタと前記第2方向に隣接して設けられる第5トランジスタを更に有し、
    前記第4チャネル及び第5チャネルの各々のチャネル幅は、前記第2方向に延在し、且つ前記第1方向には実質的に延在しないことを特徴とする請求項1記載の半導体装置。
  6. 前記センスアンプ回路は、イコライズ制御信号を受けるとともに前記第2方向に延在する第3ゲート電極、前記第1拡散領域、前記第3拡散領域、及び、前記第1拡散領域と前記第3拡散領域との間に設けられた第3チャネルを含む第3トランジスタ、並びに、前記第3ゲート電極、前記第5拡散領域、前記第6拡散領域、及び、前記第5拡散領域と前記第6拡散領域との間に設けられた第6チャネルを含み、前記第3トランジスタと前記第2の方向に隣接して設けられた第6トランジスタを更に有する請求項5記載の半導体装置。
  7. 他の電源線を更に備え、
    前記センスアンプ回路は、前記第1ビット線に接続された第3ゲート電極、前記第2ビット線に接続された第5拡散領域、前記他の電源線に接続された第6拡散領域、及び、前記第5拡散領域と前記第6拡散領域との間に設けられた第3チャネルを含む第3トランジスタと、前記第2ビット線に接続された第4ゲート電極、前記第1ビット線に接続された第7拡散領域、前記第6拡散領域、及び、前記第7拡散領域と前記第6拡散領域との間に設けられた第4チャネルを含む第4トランジスタを更に有し、
    前記第1及び第2トランジスタは其々N型トランジスタであって、前記第3及び第4トランジスタは其々P型トランジスタであって、
    前記3及び第4チャネルの各々のチャネル幅は、前記第2の方向に延在し、且つ、前記第1の方向には実質的に延在しないことを特徴とする請求項1記載の半導体装置。
JP2012154224A 2012-07-10 2012-07-10 半導体装置 Pending JP2014017386A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012154224A JP2014017386A (ja) 2012-07-10 2012-07-10 半導体装置
US13/939,080 US9053760B2 (en) 2012-07-10 2013-07-10 Semiconductor device including a sense amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012154224A JP2014017386A (ja) 2012-07-10 2012-07-10 半導体装置

Publications (1)

Publication Number Publication Date
JP2014017386A true JP2014017386A (ja) 2014-01-30

Family

ID=49946445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012154224A Pending JP2014017386A (ja) 2012-07-10 2012-07-10 半導体装置

Country Status (2)

Country Link
US (1) US9053760B2 (ja)
JP (1) JP2014017386A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI630607B (zh) * 2016-09-09 2018-07-21 東芝記憶體股份有限公司 Memory device
US10163906B2 (en) 2016-10-14 2018-12-25 Micron Technology, Inc. Circuit and layout for single gate type precharge circuit for data lines in memory device
KR20180076842A (ko) * 2016-12-28 2018-07-06 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기
US11170841B2 (en) * 2020-02-26 2021-11-09 Micron Technology, Inc. Apparatus with extended digit lines and methods for operating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208277A (ja) * 2001-01-05 2002-07-26 Toshiba Corp 半導体記憶装置のセンスアンプ制御回路
JP2005322380A (ja) * 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置
JP4646106B2 (ja) 2004-05-25 2011-03-09 株式会社日立製作所 半導体集積回路装置
US8212298B2 (en) * 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it

Also Published As

Publication number Publication date
US20140022857A1 (en) 2014-01-23
US9053760B2 (en) 2015-06-09

Similar Documents

Publication Publication Date Title
JP4552258B2 (ja) 半導体記憶装置
US9530459B2 (en) Semiconductor memory device including a repeater circuit on main data lines
JP6129004B2 (ja) 半導体メモリ
JP2011175719A (ja) 半導体装置
JP2013171602A (ja) 半導体装置
JP2013157044A (ja) 半導体装置
US9053760B2 (en) Semiconductor device including a sense amplifier
JP5665266B2 (ja) 半導体記憶装置
CN109935259B (zh) 半导体存储器器件中的位线感测放大器的布局结构
JP2012099195A (ja) 半導体装置
WO2014080756A1 (ja) 半導体装置
JP2011090750A (ja) 半導体装置及びその制御方法
US20110107005A1 (en) Semiconductor device
JP2013235636A (ja) 半導体装置
JP2011065732A (ja) 半導体記憶装置
KR100990140B1 (ko) 반도체 메모리 소자
JP2010108549A (ja) 半導体記憶装置
KR20100049192A (ko) 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치
JP2013191262A (ja) 半導体装置
JP2016015185A (ja) 半導体装置
JP5647801B2 (ja) 半導体記憶装置
JPH04162665A (ja) 半導体記憶装置
JP2011258275A (ja) 半導体装置及び情報処理システム
JP4949451B2 (ja) ダイナミック型ramと半導体装置
JP2015084270A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20150327

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150330