JP2014017386A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014017386A
JP2014017386A JP2012154224A JP2012154224A JP2014017386A JP 2014017386 A JP2014017386 A JP 2014017386A JP 2012154224 A JP2012154224 A JP 2012154224A JP 2012154224 A JP2012154224 A JP 2012154224A JP 2014017386 A JP2014017386 A JP 2014017386A
Authority
JP
Japan
Prior art keywords
diffusion region
bit line
channel
sense amplifier
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012154224A
Other languages
English (en)
Inventor
Shinichi Miyatake
伸一 宮武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2012154224A priority Critical patent/JP2014017386A/ja
Priority to US13/939,080 priority patent/US9053760B2/en
Publication of JP2014017386A publication Critical patent/JP2014017386A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

【課題】センスアンプ回路のトランジスタを効率的に配置してセンスアンプ領域の面積をより縮小できるレイアウトを有する半導体装置を提供する。
【解決手段】第１方向に延在する第１ビット線と、第１方向に延在する第２ビット線と、電源線と、第１ビット線に接続された第１ゲート電極、第２ビット線に接続された第１拡散領域、電源線に接続された第２拡散領域、及び、第１拡散領域と第２拡散領域との間に設けられた第１チャネルを含む第１トランジスタ、並びに、第２ビット線に接続された第２ゲート電極、第１ビット線に接続された第３拡散領域、電源線に接続された第４拡散領域、及び、第３拡散領域と第４拡散領域との間に設けられた第２のチャネルを含む第２トランジスタを有するセンスアンプ回路と、を備え、第１チャネル及び第２チャネルの各々のチャネル幅は、第１方向に直交する第２方向に延在する。
【選択図】図５

Description

本発明は、メモリ回路を備えた半導体装置に関する。
メモリ回路を備えた半導体装置（半導体集積回路装置を含む）に関し、特許文献１には、イコライズ回路及びプリチャージ回路を含むセンスアンプ回路のレイアウトの一例が開示されている。
特開２００５−３４０３６７号公報
以下の分析は、本願発明者により与えられる。
しかしながら、特許文献１では、センスアンプ回路に設けられたトランジスタのゲート電極及びビット線の配置の関係性について全く示唆されていない。そこで、本願発明者は、センスアンプ回路のトランジスタを効率的に配置してセンスアンプ領域の面積をより縮小できるレイアウトを検討した。
本発明の一視点においては、半導体装置において、第１メモリセルと、第２メモリセルと、前記第１メモリセルに接続されるとともに、第１方向に延在する第１ビット線と、前記第２メモリセルに接続されるとともに、前記第１方向に延在する第２ビット線と、電源線と、前記第１ビット線に接続された第１ゲート電極、前記第２ビット線に接続された第１拡散領域、前記電源線に接続された第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域との間に設けられた第１チャネルを含む第１トランジスタ、並びに、前記第２ビット線に接続された第２ゲート電極、前記第１ビット線に接続された第３拡散領域、前記電源線に接続された第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域との間に設けられた第２のチャネルを含む第２トランジスタを有するセンスアンプ回路と、を備え、前記第１チャネル及び前記第２チャネルの各々のチャネル幅は、前記第１方向に直交する第２方向に延在し、且つ、前記第１の方向には実質的に延在しないことを特徴とする。
本発明によれば、センスアンプ回路のトランジスタにおけるチャネルのチャネル幅を、ビット線（第１ビット線及び第２ビット線）の延在方向（第１方向）に直交する方向（第２方向）に延在させることによって、ビット線の延在方向（第１方向）に対するセンスアンプ回路が配される領域をより小さくすることができる。
本発明の実施形態１に係る半導体装置の全体構成を模式的に示したブロック図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成を模式的に示したブロック図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路領域１０ｂを模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプの一部の構成を模式的に示した回路図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄにおけるＮｃｈＳＡ＋ＥＱ部分のユニットを模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄの複数のＮｃｈＳＡ＋ＥＱ部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄにおけるＰｃｈＳＡ＋ＰＲＥ部分のユニットを模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄの複数のＰｃｈＳＡ＋ＰＲＥ部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。 半導体装置におけるメモリセルアレイのセンスアンプの（ａ）参考例と（ｂ）実施形態１とのレイアウトを比較した図である。
以下、本発明の代表的な実施形態を示す。実施形態では、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）の構成を例に説明しているが、本発明はＤＲＡＭに限るものではなく、他の半導体装置（ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ（Phase Change RAM）、フラッシュメモリ等）であっても構わない。また、本発明は、以下の実施形態の内容に限定されるものではなく、本願の特許請求の範囲に記載された内容に基づいて広く適用可能である。以下、半導体装置としてのＤＲＡＭに対し本発明を適用する場合の実施形態について説明する。
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。
図１は、本発明の実施形態１に係る半導体装置の全体構成を模式的に示したブロック図である。図２は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイの構成を模式的に示したブロック図である。
半導体装置１は、メモリ回路（例えば、ＤＲＡＭ）を備えた半導体チップである。半導体装置１は、メモリ回路において、センスアンプ（図５のＮｃｈＳＡ、図７のＰｃｈＳＡ）のゲート電極（図５の３２、図７の３２）がビット線（図５のＢＬ、図７のＢＬ）に対して直交したビット線直交ゲート型センスアンプを有する。なお、図示していないが、半導体装置１には、外部から外部電源電圧ＶＤＤ及びＶＳＳが供給される。
半導体装置１は、メモリ回路として、複数のバンク１〜７に区分されたメモリセルアレイ１０と、各バンク１〜７に付随するアレイ制御回路１１ａ及びロウデコーダ１１ｂ並びにカラムデコーダ１２と、を有する（図１参照）。また、半導体装置１は、メモリ回路の周辺に形成される周辺回路として、ロウアドレスバッファ１３と、リフレッシュアドレスカウンタ１４と、カラムアドレスバッファ１５と、データ制御回路１６と、ラッチ回路１７と、データ入出力バッファ１８と、クロック発生回路１９と、コマンドデコーダ２０と、モードレジスタ２１と、チップ制御回路２２と、バス２３、２４、２５と、を有する（図１参照）。なお、図１の例では、７個のバンク１〜７が設けられているが、バンク数は特に制約されない。
メモリセルアレイ１０は、複数のメモリセル（図示せず）が行方向及び列方向に配列して設けられた回路である。メモリセルアレイ１０には、複数のメモリマット１０ａ、複数のメモリマット１０ａにそれぞれ対応する複数のセンスアンプ領域（ＳＡ）１０ｂ、及び、複数のサブワードドライバ領域（ＳＷＤ）１０ｃが設けられている（図２参照）。メモリマット１０ａは、列方向に延在しかつ行方向に並んだ複数のワード線ＷＬと、行方向に延在しかつ列方向に並んだ複数のビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬの各交点の近傍に設けられた複数のメモリセルＭＣと、を有する。センスアンプ領域１０ｂには、各ビット線ＢＬにそれぞれ対応する複数のセンスアンプ回路（図４の１０ｄ−１〜１０ｄ−４）が設けられている。センスアンプ回路部１０ｄについては、後述する。サブワードドライバ領域１０ｃには、ロウデコーダ１１ｂからの信号に基づいて各ワード線ＷＬを駆動（選択）するサブワードドライバ回路（図示せず）が設けられている。なお、本実施形態のメモリセルアレイ１０はオープンビット方式を用いているが、本発明はこれに限るものではない。
ロウデコーダ１１ｂは、アレイ制御回路１１ａからの信号に基づいて、ワード線ＷＬを介してメモリセルアレイ１０におけるロウ（行）アドレスを選択する回路である。
カラムデコーダ１２は、データ制御回路１６及びカラムアドレスバッファ１５からの各信号に基づいて、ビット線ＢＬを介してメモリセルアレイ１０におけるカラム（列）アドレスを選択する回路である。カラムデコーダ１２は、バス２３を介してデータ制御回路１６に接続されるとともに、カラムアドレスバッファ１５に接続されている。
アレイ制御回路１１ａは、センスアンプ回路（図４の１０ｄ−１〜１０ｄ−４）、ロウデコーダ１１ｂのそれぞれの動作を制御する回路である。アレイ制御回路１１ａには、ロウアドレスバッファ１３からのロウアドレスが入力されるとともに、リフレッシュアドレスカウンタ１４が発生するリフレッシュアドレスが入力され、コマンドデコーダ２０の判別結果に応じた各種命令がチップ制御回路２２を介して入力される。アレイ制御回路１１ａは、ロウデコーダ１１ｂにワード線選択信号を供給し、センスアンプ回路部１０ｄの各種制御信号を供給する。アレイ制御回路１１ａは、ロウアドレスバッファ１３及びリフレッシュアドレスカウンタ１４並びにチップ制御回路２２からの各信号に基づいて、センスアンプ回路部１０ｄ、ロウデコーダ１１ｂのそれぞれの動作を制御する。
ここで、各種命令として、例えば、通常動作時に発行されるバンクアクティブコマンドに対応するノーマル動作命令や、リフレッシュ要求時に発行されるオートリフレッシュコマンドに対応するオートリフレッシュ命令がある。
アレイ制御回路１１ａは、ノーマル動作命令（バンクアクティブ命令）が入力されたときに、ロウアドレスで指定される１本のワード線ＷＬをワード線選択信号に応じて選択的に活性化し、対応するセンスアンプ回路部１０ｄによるセンス増幅動作をセンスアンプ制御信号に応じて制御する。このときの動作状態をページオープン状態と呼ぶ。
アレイ制御回路１１ａは、オートリフレッシュ命令が入力されたときに、リフレッシュアドレスで指定される１本のワード線ＷＬをワード線選択信号に応じて選択的に活性化し、対応するセンスアンプ回路部１０ｄによるセンス増幅動作をセンスアンプ制御信号に応じて制御する。これにより、選択されたワード線ＷＬに接続されているメモリセルがリフレッシュされる。その後、選択されたワード線ＷＬを非選択状態として、メモリセルをプリチャージ状態にし、オートリフレッシュ動作を完了する。
ロウアドレスバッファ１３は、外部から入力されるアドレスａｄｄｒのうちロウアドレスを保持するバッファである。ロウアドレスバッファ１３には、コマンドデコーダ２０の判別結果に応じた各種命令がチップ制御回路２２を介して入力される。ロウアドレスバッファ１３は、チップ制御回路２２からの信号に基づいて、保持されたロウアドレスをアレイ制御回路１１ａに向けて送出する。
リフレッシュアドレスカウンタ１４は、メモリセルアレイ１０のリフレッシュ時のリフレッシュアドレスを発生するカウンタである。リフレッシュアドレスカウンタ１４には、コマンドデコーダ２０の判別結果に応じた各種命令がチップ制御回路２２を介して入力される。リフレッシュアドレスカウンタ１４は、チップ制御回路２２からの信号に基づいて、発生したリフレッシュアドレスをアレイ制御回路１１ａに向けて送出する。
カラムアドレスバッファ１５は、外部から入力されるアドレスａｄｄｒのうちカラムアドレスを保持するバッファである。カラムアドレスバッファ１５には、コマンドデコーダ２０の判別結果に応じた各種命令がチップ制御回路２２を介して入力される。カラムアドレスバッファ１５は、チップ制御回路２２からの信号に基づいて、保持されたカラムアドレスをカラムデコーダ１２に向けて送出する。
データ制御回路１６は、データＤＱを制御する回路である。データ制御回路１６は、バス２３を介してカラムデコーダ１２に接続されている。データ制御回路１６は、データ転送用のバス２４を介してラッチ回路１７に接続されている。データ制御回路１６には、コマンドデコーダ２０の判別結果に応じた各種命令がチップ制御回路２２を介して入力される。データ制御回路１６は、チップ制御回路２２からの信号に基づいて、データＤＱをカラムデコーダ１２又はラッチ回路１７に向けて送出する。
ラッチ回路１７は、データ入出力バッファ１８又はデータ制御回路１６からのデータＤＱをラッチ（保持）する回路である。ラッチ回路１７には、コマンドデコーダ２０の判別結果に応じた各種命令がチップ制御回路２２を介して入力される。ラッチ回路１７には、クロック発生回路１９からの内部クロックが入力される。ラッチ回路１７は、データ転送用のバス２４を介してデータ制御回路１６に接続されている。ラッチ回路１７は、バス２５を介してデータ入出力バッファ１８に接続されている。ラッチ回路１７は、チップ制御回路２２及びクロック発生回路１９からの各信号に基づいて、ラッチしたデータＤＱをデータ入出力バッファ１８又はデータ制御回路１６に向けて送出する。
データ入出力バッファ１８は、外部との間で入出力を行うデータＤＱを保持するバッファである。データ入出力バッファ１８には、クロック発生回路１９からの内部クロックが入力される。データ入出力バッファ１８は、バス２５を介してラッチ回路１７と接続されている。データ入出力バッファ１８は、クロック発生回路１９からの内部クロックに基づいて、保持するデータＤＱをラッチ回路１７又は外部に向けて送出する。
クロック発生回路１９は、外部から入力されるクロック信号ＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥに基づいて、内部クロックを発生する回路である。クロック発生回路１９は、発生した内部クロックをデータ制御回路１６、ラッチ回路１７、データ入出力バッファ１８、コマンドデコーダ２０、及びチップ制御回路２２に向けて供給する。
コマンドデコーダ２０は、外部から入力されるチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥに基づいて、コマンド（命令）を判別する回路である。コマンドデコーダ２０には、外部からのアドレスａｄｄｒ、及び、クロック発生回路１９からの内部クロックが入力される。コマンドデコーダ２０は、アドレスａｄｄｒ及び内部クロックに基づいて、判別結果に応じた各種命令をチップ制御回路２２に向けて送出する。
モードレジスタ２１は、アドレスａｄｄｒに基づいて動作モードを選択的に設定するレジスタである。モードレジスタ２１は、設定した動作モードをチップ制御回路２２に向けて送出する。
チップ制御回路２２は、コマンドデコーダ２０からの各種命令に基づいて、アレイ制御回路１１ａ、ロウアドレスバッファ１３、リフレッシュアドレスカウンタ１４、カラムアドレスバッファ１５、データ制御回路１６、及びラッチ回路１７の動作を制御する回路である。チップ制御回路２２は、モードレジスタ２１からの動作モード、及び、クロック発生回路１９からの内部クロックが入力される。チップ制御回路２２は、クロック発生回路１９及びモードレジスタ２１からの各信号に基づいて、制御信号をアレイ制御回路１１ａ、ロウアドレスバッファ１３、リフレッシュアドレスカウンタ１４、カラムアドレスバッファ１５、データ制御回路１６、及びラッチ回路１７に向けて送出する。
図３は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路領域１０ｂを模式的に示したレイアウト図である。図４は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプの一部の構成を模式的に示した回路図である。
センスアンプ領域１０ｂには、複数のセンスアンプ回路部１０ｄがＹ方向（図２のワード線ＷＬの延在方向に対応）に並んで配置されている（図３参照）。本実施形態において、各センスアンプ回路部１０ｄには、４つのセンスアンプ回路１０ｄ−１〜１０ｄ−４、つまり４つのビット線対（図５の８本のビット線ＢＬＢｎ−２〜ｎ＋１、ＢＬＴｎ−２〜ｎ＋１）に対応するトランジスタがそれぞれ設けられている。各センスアンプ回路部１０ｄは、Ｙ線スイッチ（ＹＳＷ）部分、Ｐ型センスアンプ回路（ＰｃｈＳＡ）＋プリチャージ回路（ＰＲＥ）部分、ドライバ回路（Ｄｒｉｖｅｒ）部分、及び、Ｎ型センスアンプ回路（ＮｃｈＳＡ）＋イコライズ回路（ＥＱ）部分がこの順にＸ方向に並んで配されている（図３参照）。
ＹＳＷ部分は、Ｙ線（Ｙｎ）の信号に応じて選択的にビット線（図４ではＢＬＴｎ、ＢＬＢｎ）とローカル入出力線（ＬＩＯ）とを電気的に接続するスイッチ部分である。ＹＳＷ部分には、ＬＩＯとＢＬＴｎ又はＢＬＢｎとの間の接続を制御するトランジスタが設けられている（図４参照）。ＹＳＷ部分のトランジスタでは、ゲート電極がＹｎに接続されており、ソース／ドレインの一方がＢＬＴｎ又はＢＬＢｎに接続されており、ソース／ドレインの他方がＬＩＯに接続されている。なお、ＬＩＯは、メイン入出力線（ＭＩＯ；図示せず）及びグローバル入出力線（ＧＩＯ；図示せず）を介してデータ制御回路（図１の１６）に接続される。また、Ｙｎは、カラムデコーダ（図１の１２）に接続される。
ＰｃｈＳＡ＋ＰＲＥ部分は、ＰｃｈＳＡとＰＲＥとを一体化した部分である。ＰｃｈＳＡ＋ＰＲＥ部分には、ＰｃｈＳＡ部分においてビット線対（ＢＬＴｎ、ＢＬＢｎ）の電位差を増幅するためのＰ型トランジスタＴｒ４、Ｔｒ６が設けられており、ＰＲＥ部分においてビット線のプリチャージ制御用のＰ型トランジスタＴｒ５、Ｔｒ７が設けられている（図４参照）。
ＰｃｈＳＡ部分のＰ型トランジスタＴｒ４では、ゲート電極がＢＬＢｎに接続されており、ソース／ドレインの一方がＢＬＴｎに接続されており、ソース／ドレインの他方がＰｃｈＳＡ用電源線（ＣＳＰ）に接続されている。ＰｃｈＳＡ部分のＰ型トランジスタＴｒ６では、ゲート電極がＢＬＴｎに接続されており、ソース／ドレインの一方がＢＬＢｎに接続されており、ソース／ドレインの他方がＰｃｈＳＡ用電源線（ＣＳＰ）に接続されている。Ｐ型トランジスタＴｒ４とＰ型トランジスタＴｒ６との組合せは、ＢＬＢｎ、ＢＬＴｎから読み出されたメモリセルからの微少信号の電圧（例えば、１００ｍＶ〜１５０ｍＶ）を増幅するフリップフロップを構成する。ＣＳＰは、ＰｃｈＳＡ部分のＰ型トランジスタ用の電源線で、例えば、ＶＡＲＹ電圧が供給される。ＶＡＲＹ電圧は、外部電源電圧ＶＤＤの降圧電圧であり、半導体装置内部で生成される。
ＰＲＥ部分のＰ型トランジスタＴｒ５では、ゲート電極がプリチャージ制御信号線（ＰＣＴ）に接続されており、ソース／ドレインの一方がＢＬＴｎに接続されており、ソース／ドレインの他方がＰＲＥ用電源線（ＶＢＬＲ）に接続されている。ＰＲＥ部分のＰ型トランジスタＴｒ７では、ゲート電極がプリチャージ制御信号線（ＰＣＴ）に接続されており、ソース／ドレインの一方がＢＬＢｎに接続されており、ソース／ドレインの他方がＰＲＥ用電源線（ＶＢＬＲ）に接続されている。なお、ＰＣＴは、チップ制御回路（図１の２２）によって生成されるとともに各センスアンプ回路１０ｄ−１〜ｄ−４が非活性状態のときに活性化するプリチャージ制御信号用の配線である。ＶＢＬＲは、プリチャージトランジスタＰＲＥ用の電源線で、例えば、１／２ＶＡＲＹ電圧が供給される。
Ｄｒｉｖｅｒ部分には、センスアンプ回路１０ｄ−１〜ｄ−４のイネーブル信号等の制御信号をドライブするためのトランジスタ（図示せず）が設けられている（図４参照）。
ＮｃｈＳＡ＋ＥＱ部分は、ＮｃｈＳＡとＥＱとを一体化した部分である。ＮｃｈＳＡ＋ＥＱ部分には、ＮｃｈＳＡ部分においてビット線対（ＢＬＴｎ、ＢＬＢｎ）の電位差を増幅するためのＮ型トランジスタＴｒ１、Ｔｒ３が設けられており、ＥＱ部分においてＮ型トランジスタＴｒ２が設けられている（図４参照）。
ＮｃｈＳＡ部分のＮ型トランジスタＴｒ１では、ゲート電極がＢＬＢｎに接続されており、ソース／ドレインの一方がＢＬＴｎに接続されており、ソース／ドレインの他方がＮｃｈＳＡ用電源線（ＣＳＮ）に接続されている。ＮｃｈＳＡ部分のＮ型トランジスタＴｒ３では、ゲート電極がＢＬＴｎに接続されており、ソース／ドレインの一方がＢＬＢｎに接続されており、ソース／ドレインの他方がＮｃｈＳＡ用電源線（ＣＳＮ）に接続されている。Ｎ型トランジスタＴｒ１とＮ型トランジスタＴｒ３との組合せは、ＢＬＢｎ、ＢＬＴｎから読み出されるメモリセルからの微少信号の電圧（例えば、１００ｍＶ〜１５０ｍＶ）を増幅するフリップフロップを構成する。ＣＳＮは、ＮｃｈＳＡ部分のＮ型トランジスタ用の電源線で、例えば、ＶＳＳが供給される。
ＥＱ部分のＮ型トランジスタＴｒ２では、ゲート電極がイコライズ制御信号線（ＰＣＢ）に接続されており、ソース／ドレインの一方がＢＬＴｎに接続されており、ソース／ドレインの他方がＢＬＢｎに接続されている。なお、ＰＣＢは、チップ制御回路（図１の２２）によって生成されるとともに各センスアンプ回路１０ｄ−１〜ｄ−４が非活性状態のときに活性化するイコライズ制御信号用の配線である。
ここで、読み出し動作では、メモリセル（図示せず）から読み出されたビット線ＢＬＴｎ、ＢＬＢｎの読み出しデータは、フリップフロップとなるＰｃｈＳＡ、ＮｃｈＳＡで所定電圧まで増幅され、その後、ＹｎをＨｉｇｈにしてＹＳＷを選択してＬＩＯを介して周辺回路に向けて出力される。
また、書き込み動作では、ＬＩＯの書き込みデータは、ＹｎをＨｉｇｈに選択してビット線ＢＬＴｎ、ＢＬＢｎに入力され、その後、フリップフロップとなるＰｃｈＳＡ、ＮｃｈＳＡを反転して（同一データの場合は反転しない）ビット線ＢＬＴｎ、ＢＬＢｎの信号を書き込みデータと同じ状態にして、メモリセル（図示せず）に書き込まれる。
図５は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄにおけるＮｃｈＳＡ＋ＥＱ部分のユニットを模式的に示したレイアウト図である。図６は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄの複数のＮｃｈＳＡ＋ＥＱ部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。
ＮｃｈＳＡ＋ＥＱ部分には、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３（図４のＴｒ１、Ｔｒ２、Ｔｒ３に対応）がＸ方向に並んで配されている（図５参照）。ＮｃｈＳＡ＋ＥＱ部分は、例えば、４つのセンスアンプ回路１０ｄ−１〜ｄ−４に対応してＸ方向に並んでいる（図５参照）。図５の複数のＮｃｈＳＡ＋ＥＱ部分のユニットを連続して並べて配置すると図６のようになる。
トランジスタＴｒ１、Ｔｒ２、Ｔｒ３では、半導体基板（図示せず）のチャネル上にゲート絶縁膜（図示せず）を介してゲート電極３２が形成されており、前記チャネルの両側の前記半導体基板（図示せず）上にソース／ドレインとなる拡散領域３３が形成されており、拡散領域３３の周囲の前記半導体基板（図示せず）上に素子分離構造体３０が形成されている。
トランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極３２は、ビット線ＢＬ（ＢＬＢｎ−２〜ｎ＋１、ＢＬＴｎ−２〜ｎ＋１）が延在する方向（Ｘ方向）に直交する方向（Ｙ方向）に延在している。つまり、各トランジスタＴｒ１、Ｔｒ２、Ｔｒ３のチャネル幅はＹ方向に延在しており、Ｘ方向に延在しないように設定することが好ましい。チャネル幅のＹ方向の長さは、チャネル長のＸ方向の長さよりも長いことが好ましい。トランジスタＴｒ１、Ｔｒ３のゲート電極３２は、チャネル幅よりも長くかつＮｃｈＳＡ用電源線（ＣＳＮ）間の間隔よりも短くＹ方向に延在しており、トランジスタＴｒ１、Ｔｒ３のゲート電極３２の両端部は素子分離構造体３０上に形成されている。トランジスタＴｒ４のゲート電極３２は、Ｙ方向に隣接する他のトランジスタＴｒ４のゲート電極３２と接続されてＹ方向に延在して一直線に配線され、チャネル幅よりも長くかつＮｃｈＳＡ用電源線（ＣＳＮ）間の間隔よりも長く、トランジスタＴｒ４のゲート電極３２におけるＹ方向に隣り合うチャネル間の部分は素子分離構造体３０上に形成されている。
ＥＱ部分となるトランジスタＴｒ２の拡散領域（３３−ａ）は、隣接するＮｃｈＳＡ部分のトランジスタＴｒ１、Ｔｒ３の拡散領域（３３−ａ）と共有化（共通化）されている。また、各ＮｃｈＳＡ部分においてコンタクト３１を介してＣＳＮと電気的に接続される各拡散領域３３−ｂ、例えば、センスアンプ回路１０ｄ−３におけるトランジスタＴｒ１の拡散領域（３３−ｂ）、Ｘ方向に隣接するセンスアンプ回路１０ｄ−４におけるトランジスタＴｒ３の拡散領域（３３−ｂ）と共有化される。同様に、センスアンプ回路１０ｄ−３におけるトランジスタＴｒ３の拡散領域（３３−ｂ）は、Ｘ方向に隣接するセンスアンプ回路１０ｄ−２におけるトランジスタＴｒ１の拡散領域（３３−ｂ）と共有化される。また、図６のように、Ｙ方向に隣接するセンスアンプ回路同士の拡散領域３３−ｂは其々共有化されても良い。
各ビット線ＢＬ（ＢＬＢｎ−２〜ｎ＋１、ＢＬＴｎ−２〜ｎ＋１）は、対応するコンタクト３１を介して対応する拡散領域３３及びゲート電極３２と電気的に接続される。
図７は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄにおけるＰｃｈＳＡ＋ＰＲＥ部分のユニットを模式的に示したレイアウト図である。図８は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのセンスアンプ回路部１０ｄの複数のＰｃｈＳＡ＋ＰＲＥ部分のユニットを連続して並べて配置した構成を模式的に示したレイアウト図である。
ＰｃｈＳＡ＋ＰＲＥ部分には、トランジスタＴｒ４、Ｔｒ６（図４のＴｒ４、Ｔｒ６に対応）がＸ方向に並んで配され、トランジスタＴｒ５、Ｔｒ７（図４のＴｒ５、Ｔｒ７に対応）がＸ方向に並んで配されている（図７参照）。また、ＰｃｈＳＡ＋ＰＲＥ部分には、トランジスタＴｒ４、Ｔｒ５がＹ方向に並んで配され、トランジスタＴｒ６、Ｔｒ７がＹ方向に並んで配されている（図７参照）。各ＰｃｈＳＡ＋ＰＲＥ部分は、例えば、２つのセンスアンプ回路１０ｄ−１〜１０ｄ−２（１０ｄ−３〜１０ｄ−４）に対応してＸ方向に並んでいる（図７参照）。図７のＰｃｈＳＡ＋ＰＲＥ部分のユニットを連続して並べて配置すると図８のようになる。図８の下から１段目のＰｃｈＳＡ＋ＰＲＥ部分のユニットは、下から３段目のＰｃｈＳＡ＋ＰＲＥ部分のユニットと同じ配置であるが、下から２段目のＰｃｈＳＡ＋ＰＲＥ部分のユニットに対してＰｃｈＳＡ用電源線（ＣＳＰ）を対称軸とした線対称となっている。
トランジスタＴｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７では、半導体基板（図示せず）のチャネル上にゲート絶縁膜（図示せず）を介してゲート電極３２が形成されている。トランジスタＴｒ４、Ｔｒ６では、前記チャネルの両側の前記半導体基板（図示せず）上にソース／ドレインとなる拡散領域３３が形成されている。トランジスタＴｒ５、Ｔｒ７では、前記チャネルの一端及び他端（一端に対して直交方向にある端）の前記半導体基板（図示せず）上にソース／ドレインとなる拡散領域３３が形成されている。拡散領域３３の周囲の前記半導体基板（図示せず）上には、素子分離構造体３０が形成されている。
トランジスタＴｒ４、Ｔｒ６のゲート電極３２は、ビット線ＢＬが延在する方向（Ｘ方向）に直交する方向（Ｙ方向）に延在している。トランジスタＴｒ４、Ｔｒ６のゲート電極３２は、チャネル幅よりも長くかつＣＳＰ−ＶＢＬＲ間の間隔よりも短くＹ方向に延在しており、トランジスタＴｒ４、Ｔｒ６のゲート電極３２の両端部は素子分離構造体３０上に形成されている。
トランジスタＴｒ５、Ｔｒ７のゲート電極３２は、ビット線ＢＬが延在する方向（Ｘ方向）に平行な方向（Ｘ方向）に延在している。トランジスタＴｒ５（又はＴｒ７）のゲート電極３２は、Ｘ方向に隣接する他のＰｃｈＳＡ＋ＰＲＥ部分のトランジスタＴｒ７（又はＴｒ５）のゲート電極３２と接続されており、Ｙ方向に隣接する他のＰｃｈＳＡ＋ＰＲＥ部分のトランジスタＴｒ５（又はＴｒ７）のゲート電極３２と接続されている（図８参照）。
トランジスタＴｒ４の拡散領域の一方（３３−ｄ）は、トランジスタＴｒ６の拡散領域の一方（３３−ｄ）と共有化（共通化）されており、コンタクト３１を介してＰｃｈＳＡ用電源線（ＣＳＰ）と電気的に接続されている。トランジスタＴｒ５の拡散領域の一方（３３−ｅ）は、トランジスタＴｒ７の拡散領域の一方（３３−ｅ）と共有化（共通化）されており、コンタクト３１を介してＰＲＥ用電源線（ＶＢＬＲ）と電気的に接続されている。トランジスタＴｒ４の拡散領域の他方（３３−ｃ）は、トランジスタＴｒ５の拡散領域の他方（３３−ｃ）と共有化（共通化）されている。トランジスタＴｒ６の拡散領域の他方（３３−ｃ）は、トランジスタＴｒ７の拡散領域の他方（３３−ｃ）と共有化（共通化）されている。各ビット線ＢＬは、対応するコンタクト３１を介して対応する拡散領域３３及びゲート電極３２と電気的に接続される。
次に、本発明の実施形態１に係る半導体装置のレイアウトのシミュレーション結果について図面を用いて説明する。図９は、半導体装置におけるメモリセルアレイのセンスアンプ領域のレイアウトの（ａ）参考例と（ｂ）実施形態１とのシミュレーション結果を比較した図である。
図９（ａ）は、発明者が実施形態１に至る前に検討した参考例のセンスアンプ領域（図２の１０ｂに相当）のレイアウトのシミュレーション結果である。図９（ａ）では、プリチャージトランジスタ（ＰＲＥ）とイコライズトランジスタ（ＥＱ）との拡散領域を共有化しており、ビット線の延在方向（Ｘ方向）と同じ方向に各トランジスタのゲート電極が延在している。
図９（ｂ）は、実施形態１のセンスアンプ領域（図２、図３の１０ｂ）のレイアウトのシミュレーション結果である。実施形態１では、ビット線の延在方向（Ｘ方向）に直交する方向（Ｙ方向）に延在するようにセンスアンプ回路（図３、図４の１０ｄ）のゲート電極を配置し、さらに、プリチャージ回路（ＰＲＥ）及びＰ型センスアンプ回路（ＰｃｈＳＡ）、イコライズ回路（ＥＱ）、及び（ＮｃｈＳＡ）の各トランジスタの拡散領域をそれぞれ共有化するように配置している。こうすることで、実施形態１は、図９（ａ）の参考例と比較してセンスアンプ領域がＸ方向に約０．８μｍ縮小できる。
また、今後更に微細化が進み、メモリセルアレイ領域が縮小化されると、ビット線のピッチも縮小化されることになる。しかしながら、図９（ａ）の参考例のようなレイアウトである場合には、Ｙ方向におけるトランジスタのリソグラフィ加工限界を超えると、ビット線幅とスペースをそれ以上縮小化できない。そこで、図９（ｂ）の実施形態１のように、ビット線の延在方向に直交する方向（Ｙ方向）に延在するようにセンスアンプ回路部１０ｄのゲート電極を配置することで、図９（ａ）の参考例と比較してＹ方向におけるトランジスタのリソグラフィ加工限界が高くなり、ビット線のピッチをより縮小化できるようになる。
実施形態１によれば、センスアンプ回路１０ｄ−１〜１０ｄ−４のトランジスタＴｒ１、Ｔｒ２、Ｔｒ３におけるチャネル領域のチャネル幅を、ビット線ＢＬ（ＢＬＢｎ−２〜ｎ＋１、ＢＬＴｎ−２〜ｎ＋１）の延在方向（Ｘ方向）に直交する方向（Ｙ方向）に延在させる（ビット線の延在方向には延在しないようにする）ことによって、ビット線ＢＬ（ＢＬＢｎ−２〜ｎ＋１、ＢＬＴｎ−２〜ｎ＋１）の延在方向（Ｘ方向）に対するセンスアンプ回路部１０ｄが配される領域をより小さくすることができる（図４、図５参照）。これにより、チップサイズを縮小してチップコストを削減できる。また、こうすることによって、センスアンプ回路部１０ｄ上のビット線ＢＬ（ＢＬＢｎ−２〜ｎ＋１、ＢＬＴｎ−２〜ｎ＋１）のピッチを緩和でき、デバイスの加工を容易にすることができる。さらに、こうすることによって、ビット線ＢＬ（ＢＬＢｎ−２〜ｎ＋１、ＢＬＴｎ−２〜ｎ＋１）のピッチが縮小されてもセンスアンプ回路部１０ｄのトランジスタを配置することが可能である。
また、実施形態１によれば、イコライズ回路（ＥＱ）とＮ型センスアンプ回路（ＮｃｈＳＡ）とを一体化してレイアウトすることにより、センスアンプ回路部１０ｄのレイアウト幅を縮小させることができる（図３〜図５参照）。
また、実施形態１によれば、プリチャージ（ＰＲＥ）とＰ型センスアンプ回路（ＰｃｈＳＡ）とを一体化することにより、センスアンプ回路部１０ｄのレイアウト幅を縮小させることができる（図３、図４、図７参照）。
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
さらに、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１ 半導体装置
１０ メモリセルアレイ
１０ａ メモリマット
１０ｂ センスアンプ領域（ＳＡ）
１０ｃ サブワードドライバ領域（ＳＷＤ）
１０ｄ センスアンプ回路部
１０ｄ−１〜ｄ−４ センスアンプ回路
１１ａ アレイ制御回路
１１ｂ ロウデコーダ
１２ カラムデコーダ
１３ ロウアドレスバッファ
１４ リフレッシュアドレスカウンタ
１５ カラムアドレスバッファ
１６ データ制御回路
１７ ラッチ回路
１８ データ入出力バッファ
１９ クロック発生回路
２０ コマンドデコーダ
２１ モードレジスタ
２２ チップ制御回路
２３、２４、２５ バス
３０ 素子分離構造体
３１ コンタクト
３２ ゲート電極
３３、３３−ａ〜ｅ 拡散領域
ＷＬ ワード線
ＢＬ、ＢＬＴｎ、ＢＬＢｎ ビット線
ＹＳＷ Ｙ線スイッチ
ＰｃｈＳＡ Ｐ型センスアンプ回路
ＰＲＥ プリチャージ回路
Ｄｒｉｖｅｒ ドライバ回路
ＮｃｈＳＡ Ｎ型センスアンプ回路
ＥＱ、ＥＱ１、ＥＱ２、ＥＱ３、ＥＱ４ イコライズ回路
Ｙｎ Ｙ線
ＬＩＯ ローカル入出力線
ＣＳＰ ＰｃｈＳＡ用電源線
ＰＣＴ プリチャージ制御信号線
ＶＢＬＲ ＰＲＥ用電源線
ＣＳＮ ＮｃｈＳＡ用電源線
ＰＣＢ イコライズ制御信号線
Ｔｒ１、Ｔｒ２、Ｔｒ３ トランジスタ
Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７ トランジスタ

Claims (7)

  1. 第１メモリセルと、
    第２メモリセルと、
    前記第１メモリセルに接続されるとともに、第１方向に延在する第１ビット線と、
    前記第２メモリセルに接続されるとともに、前記第１方向に延在する第２ビット線と、
    電源線と、
    前記第１ビット線に接続された第１ゲート電極、前記第２ビット線に接続された第１拡散領域、前記電源線に接続された第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域との間に設けられた第１チャネルを含む第１トランジスタ、並びに、前記第２ビット線に接続された第２ゲート電極、前記第１ビット線に接続された第３拡散領域、前記電源線に接続された第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域との間に設けられた第２のチャネルを含む第２トランジスタを有するセンスアンプ回路と、
    を備え、
    前記第１チャネル及び前記第２チャネルの各々のチャネル幅は、前記第１方向に直交する第２方向に延在し、且つ、前記第１の方向には実質的に延在しないことを特徴とする半導体装置。
  2. 前記チャネル幅の前記第２の方向の長さは、前記第１チャネル及び前記第２チャネルの各々のチャネル長の前記第１方向の長さよりも長いことを特徴とする請求項１記載の半導体装置。
  3. 前記センスアンプ回路は、さらに、イコライズ制御信号を受ける第３ゲート電極、前記第１拡散領域、前記第３拡散領域、及び、前記第１拡散領域と前記第３拡散領域との間に設けられた第３チャネルを含む第３トランジスタを有し、
    前記第３トランジスタは、前記イコライズ制御信号の活性化に応じて前記第１拡散領域と前記第３拡散領域とを電気的に接続することを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第１ゲート電極、前記第２ゲート電極、及び、前記第３のゲート電極、並びに、前記第１拡散領域、前記第２拡散領域、前記第３拡散領域、及び、前記第４拡散領域は、前記第１方向に並んで配置されることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
  5. 第３メモリセルと、
    第４メモリセルと、
    前記第３メモリセルに接続されるとともに、前記第１の方向に延在する第３ビット線と、
    前記第４メモリセルに接続されるとともに、前記第１方向に延在する第４ビット線と、を更に備え、
    前記センスアンプ回路は、
    前記第３ビット線に接続された第４ゲート電極、前記第４ビット線に接続された第５拡散領域、前記第２拡散領域、及び、前記第５拡散領域と前記第２拡散領域との間に設けられた第４チャネルを含み、前記第１トランジスタと前記第２方向に隣接して設けられた第４トランジスタ、並びに、前記第４ビット線に接続された第５ゲート電極、前記第３ビット線に接続された第６拡散領域、前記第４拡散領域、及び、前記第６拡散領域と前記第４拡散領域との間に設けられた第５チャネルを含み、前記第２トランジスタと前記第２方向に隣接して設けられる第５トランジスタを更に有し、
    前記第４チャネル及び第５チャネルの各々のチャネル幅は、前記第２方向に延在し、且つ前記第１方向には実質的に延在しないことを特徴とする請求項１記載の半導体装置。
  6. 前記センスアンプ回路は、イコライズ制御信号を受けるとともに前記第２方向に延在する第３ゲート電極、前記第１拡散領域、前記第３拡散領域、及び、前記第１拡散領域と前記第３拡散領域との間に設けられた第３チャネルを含む第３トランジスタ、並びに、前記第３ゲート電極、前記第５拡散領域、前記第６拡散領域、及び、前記第５拡散領域と前記第６拡散領域との間に設けられた第６チャネルを含み、前記第３トランジスタと前記第２の方向に隣接して設けられた第６トランジスタを更に有する請求項５記載の半導体装置。
  7. 他の電源線を更に備え、
    前記センスアンプ回路は、前記第１ビット線に接続された第３ゲート電極、前記第２ビット線に接続された第５拡散領域、前記他の電源線に接続された第６拡散領域、及び、前記第５拡散領域と前記第６拡散領域との間に設けられた第３チャネルを含む第３トランジスタと、前記第２ビット線に接続された第４ゲート電極、前記第１ビット線に接続された第７拡散領域、前記第６拡散領域、及び、前記第７拡散領域と前記第６拡散領域との間に設けられた第４チャネルを含む第４トランジスタを更に有し、
    前記第１及び第２トランジスタは其々Ｎ型トランジスタであって、前記第３及び第４トランジスタは其々Ｐ型トランジスタであって、
    前記３及び第４チャネルの各々のチャネル幅は、前記第２の方向に延在し、且つ、前記第１の方向には実質的に延在しないことを特徴とする請求項１記載の半導体装置。
JP2012154224A 2012-07-10 2012-07-10 半導体装置 Pending JP2014017386A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012154224A JP2014017386A (ja) 2012-07-10 2012-07-10 半導体装置
US13/939,080 US9053760B2 (en) 2012-07-10 2013-07-10 Semiconductor device including a sense amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012154224A JP2014017386A (ja) 2012-07-10 2012-07-10 半導体装置

Publications (1)

Publication Number Publication Date
JP2014017386A true JP2014017386A (ja) 2014-01-30

Family

ID=49946445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012154224A Pending JP2014017386A (ja) 2012-07-10 2012-07-10 半導体装置

Country Status (2)

Country Link
US (1) US9053760B2 (ja)
JP (1) JP2014017386A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI630607B (zh) * 2016-09-09 2018-07-21 東芝記憶體股份有限公司 Memory device
US10163906B2 (en) * 2016-10-14 2018-12-25 Micron Technology, Inc. Circuit and layout for single gate type precharge circuit for data lines in memory device
KR20180076842A (ko) * 2016-12-28 2018-07-06 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기
US11170841B2 (en) * 2020-02-26 2021-11-09 Micron Technology, Inc. Apparatus with extended digit lines and methods for operating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208277A (ja) * 2001-01-05 2002-07-26 Toshiba Corp 半導体記憶装置のセンスアンプ制御回路
JP2005322380A (ja) * 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置
JP4646106B2 (ja) 2004-05-25 2011-03-09 株式会社日立製作所 半導体集積回路装置
US8212298B2 (en) * 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it

Also Published As

Publication number Publication date
US20140022857A1 (en) 2014-01-23
US9053760B2 (en) 2015-06-09

Similar Documents

Publication Publication Date Title
JP4552258B2 (ja) 半導体記憶装置
US9530459B2 (en) Semiconductor memory device including a repeater circuit on main data lines
JP6129004B2 (ja) 半導体メモリ
JP2011175719A (ja) 半導体装置
JP2013171602A (ja) 半導体装置
JP2013157044A (ja) 半導体装置
US9053760B2 (en) Semiconductor device including a sense amplifier
JP5665266B2 (ja) 半導体記憶装置
CN109935259B (zh) 半导体存储器器件中的位线感测放大器的布局结构
JP2012099195A (ja) 半導体装置
WO2014080756A1 (ja) 半導体装置
JP2011090750A (ja) 半導体装置及びその制御方法
KR20100049192A (ko) 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치
US20110107005A1 (en) Semiconductor device
JP2013235636A (ja) 半導体装置
JP5647801B2 (ja) 半導体記憶装置
KR100990140B1 (ko) 반도체 메모리 소자
JP2010108549A (ja) 半導体記憶装置
JP2013191262A (ja) 半導体装置
JP2016015185A (ja) 半導体装置
JPH04162665A (ja) 半導体記憶装置
JP2011258275A (ja) 半導体装置及び情報処理システム
JP4949451B2 (ja) ダイナミック型ｒａｍと半導体装置
JP2015084270A (ja) 半導体記憶装置
KR20080045018A (ko) 반도체 메모리 장치 및 이 장치의 동작 방법

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20150327

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20150330