JP2002208277A - 半導体記憶装置のセンスアンプ制御回路 - Google Patents
半導体記憶装置のセンスアンプ制御回路Info
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Abstract
(57)【要約】
【課題】半導体記憶装置のセンスアンプ部のサイズ縮小
が可能なセンスアンプのセットドライバー用トランジス
タ回路の構成を提供する。 【解決手段】本発明の半導体記憶装置のセンスアンプ制
御回路は、ラッチ型差動増幅回路からなるセンスアンプ
の共通ソース線をリストア電源線に接続するセットドラ
イバートランジスタがＮ型及びＰ型の両方を用いて構成
される。また、セットドライバーを構成するトランジス
タのうち、対応するセンスアンプのトランジスタと逆極
性のトランジスタで構成されるセットドライバーを、ワ
ード線スティッチ領域又はイレギュラー領域又はその両
方に配置し、その活性化信号電位を内部電源電位よりも
高くするか、又はそのしきい値電圧を周辺回路のトラン
ジスタより低くすることによりセンスアンプサイズが最
小化され、チップサイズが小さくコスト競争力のある高
速な半導体記憶装置を提供することが可能となる。
が可能なセンスアンプのセットドライバー用トランジス
タ回路の構成を提供する。 【解決手段】本発明の半導体記憶装置のセンスアンプ制
御回路は、ラッチ型差動増幅回路からなるセンスアンプ
の共通ソース線をリストア電源線に接続するセットドラ
イバートランジスタがＮ型及びＰ型の両方を用いて構成
される。また、セットドライバーを構成するトランジス
タのうち、対応するセンスアンプのトランジスタと逆極
性のトランジスタで構成されるセットドライバーを、ワ
ード線スティッチ領域又はイレギュラー領域又はその両
方に配置し、その活性化信号電位を内部電源電位よりも
高くするか、又はそのしきい値電圧を周辺回路のトラン
ジスタより低くすることによりセンスアンプサイズが最
小化され、チップサイズが小さくコスト競争力のある高
速な半導体記憶装置を提供することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にビット線を介してメモリセルと記憶データの授
受を行うラッチ型差動回路からなるセンスアンプ及びそ
の制御回路に関するものである。
り、特にビット線を介してメモリセルと記憶データの授
受を行うラッチ型差動回路からなるセンスアンプ及びそ
の制御回路に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置には、ラッチ型差
動増幅回路からなるセンスアンプを用いるものがある。
ＤＲＡＭ (Dynamic Random Access Memory)を例とし
て、従来のラッチ型差動増幅回路からなるビット線電位
増幅用センスアンプ部の回路構成について説明する。
動増幅回路からなるセンスアンプを用いるものがある。
ＤＲＡＭ (Dynamic Random Access Memory)を例とし
て、従来のラッチ型差動増幅回路からなるビット線電位
増幅用センスアンプ部の回路構成について説明する。
【０００３】図９に示すビット線電位増幅用センスアン
プ部は、ビット線対／ＢＬ<2>、ＢＬ<2>（<2>は例示で
ある）と、Ｎチャネルトランジスタ（以下ＮＦＥＴと呼
ぶ）Ｑ11、Ｑ12、Ｑ13からなるイコライザ及びＮＦＥＴ
Ｑ14、Ｑ15からなるマルチプレクサ（ＥＱＬ＆ＭＵＸ）
１０１と、ＮＦＥＴＱ16、Ｑ17からなるＮチャネルセン
スアンプ（ＮＳＡ）１０２と、ＮＳＡ１０２の共通ソー
スに“０”書き込み電位ＶＢＬＬ（例えばＶＳＳ）を転
送するＮＳＡ共通ソース線１０３と、ＮＳＡ共通ソース
線１０３にＶＢＬＬを付与するＮＳＡセットドライバー
１０４と、ＮＦＥＴＱ18、Ｑ19からなるＤＱゲート１０
５から構成される。
プ部は、ビット線対／ＢＬ<2>、ＢＬ<2>（<2>は例示で
ある）と、Ｎチャネルトランジスタ（以下ＮＦＥＴと呼
ぶ）Ｑ11、Ｑ12、Ｑ13からなるイコライザ及びＮＦＥＴ
Ｑ14、Ｑ15からなるマルチプレクサ（ＥＱＬ＆ＭＵＸ）
１０１と、ＮＦＥＴＱ16、Ｑ17からなるＮチャネルセン
スアンプ（ＮＳＡ）１０２と、ＮＳＡ１０２の共通ソー
スに“０”書き込み電位ＶＢＬＬ（例えばＶＳＳ）を転
送するＮＳＡ共通ソース線１０３と、ＮＳＡ共通ソース
線１０３にＶＢＬＬを付与するＮＳＡセットドライバー
１０４と、ＮＦＥＴＱ18、Ｑ19からなるＤＱゲート１０
５から構成される。
【０００４】ＤＱゲート１０５の右側には、さらにＰチ
ャネルトランジスタ（以下ＰＦＥＴと呼ぶ）Ｑ20、Ｑ21
からなるＰチャネルセンスアンプ（ＰＳＡ）１０６と、
ＰＳＡ１０６の共通ソースに“１”書き込み電位（例え
ばＶＢＬＨ）を転送するＰＳＡ共通ソース線１０７と、
ＰＳＡ共通ソース線１０７にＶＢＬＨを付与するＰＳＡ
セットドライバー１０８と、さらにその右側にＮＦＥＴ
Ｑ22、Ｑ23からなるマルチプレクサ及びＮＦＥＴＱ24、
Ｑ25、Ｑ26からなるイコライザが配置される。
ャネルトランジスタ（以下ＰＦＥＴと呼ぶ）Ｑ20、Ｑ21
からなるＰチャネルセンスアンプ（ＰＳＡ）１０６と、
ＰＳＡ１０６の共通ソースに“１”書き込み電位（例え
ばＶＢＬＨ）を転送するＰＳＡ共通ソース線１０７と、
ＰＳＡ共通ソース線１０７にＶＢＬＨを付与するＰＳＡ
セットドライバー１０８と、さらにその右側にＮＦＥＴ
Ｑ22、Ｑ23からなるマルチプレクサ及びＮＦＥＴＱ24、
Ｑ25、Ｑ26からなるイコライザが配置される。
【０００５】ラッチ型差動回路からなるビット線電位増
幅用センスアンプは、ビット線対ごとに接続されるの
で、図９の下半部に示すように／ＢＬ<0>、ＢＬ<0>（<0
>は例示である）に対して同様の回路が接続される。左
右のＶＢＬＨ／２電源線は、ビット線対にイコライズ電
位ＶＢＬＨ／２を供給する電源線である。また、信号線
ＣＳＬはカラムセレクト信号線である。なお、記憶デー
タが書き込まれるセルキャパシタとセルトランジスタか
らなるメモリセル（図示せず）は、各ビット線対ごとに
上記センスアンプ部の左右に接続される。
幅用センスアンプは、ビット線対ごとに接続されるの
で、図９の下半部に示すように／ＢＬ<0>、ＢＬ<0>（<0
>は例示である）に対して同様の回路が接続される。左
右のＶＢＬＨ／２電源線は、ビット線対にイコライズ電
位ＶＢＬＨ／２を供給する電源線である。また、信号線
ＣＳＬはカラムセレクト信号線である。なお、記憶デー
タが書き込まれるセルキャパシタとセルトランジスタか
らなるメモリセル（図示せず）は、各ビット線対ごとに
上記センスアンプ部の左右に接続される。
【０００６】図９に示すラッチ型差動増幅回路からなる
センスアンプの主要部は、ビット線対にクロスカップル
されたＮＳＡ１０２とＰＳＡ１０６で構成される。ＮＳ
Ａ１０２の共通ソース線１０３はＮＦＥＴからなるＮＳ
Ａセットドライバー１０４を介して“０”書き込み電位
ＶＢＬＬのビット線リストア電源線に接続され、ＰＳＡ
１０６の共通ソース線１０７は、ＰＦＥＴからなるＰＳ
Ａセットドライバー１０８を介して“１”書き込み電位
ＶＢＬＨのビット線リストア電源線に接続される。
センスアンプの主要部は、ビット線対にクロスカップル
されたＮＳＡ１０２とＰＳＡ１０６で構成される。ＮＳ
Ａ１０２の共通ソース線１０３はＮＦＥＴからなるＮＳ
Ａセットドライバー１０４を介して“０”書き込み電位
ＶＢＬＬのビット線リストア電源線に接続され、ＰＳＡ
１０６の共通ソース線１０７は、ＰＦＥＴからなるＰＳ
Ａセットドライバー１０８を介して“１”書き込み電位
ＶＢＬＨのビット線リストア電源線に接続される。
【０００７】このように、従来のセンスアンプではＮＳ
ＡセットドライバーをＮＦＥＴで構成し、ＰＳＡセット
ドライバをＰＦＥＴで構成するというように、一方の共
通ソース線に接続するセットドライバーは、必ずＮＦＥ
Ｔ又はＰＦＥＴのいずれか一方で構成されていた。
ＡセットドライバーをＮＦＥＴで構成し、ＰＳＡセット
ドライバをＰＦＥＴで構成するというように、一方の共
通ソース線に接続するセットドライバーは、必ずＮＦＥ
Ｔ又はＰＦＥＴのいずれか一方で構成されていた。
【０００８】そしてセンス時には、ラッチ信号ＮＳＥ
Ｔ、ｂＰＳＥＴをそれぞれ高レベル（“Ｈ”）、低レベ
ル（“Ｌ”）とすることにより、ビット線上に読み出さ
れた微小電位を増幅し、高電位側のＢＬ（又は／ＢＬ）
を“１”書き込み電位に、低電位側の／ＢＬ（又はＢ
Ｌ）を“０”書き込み電位に設定していた。
Ｔ、ｂＰＳＥＴをそれぞれ高レベル（“Ｈ”）、低レベ
ル（“Ｌ”）とすることにより、ビット線上に読み出さ
れた微小電位を増幅し、高電位側のＢＬ（又は／ＢＬ）
を“１”書き込み電位に、低電位側の／ＢＬ（又はＢ
Ｌ）を“０”書き込み電位に設定していた。
【０００９】次に、図１０を用いて、従来のビット線電
位増幅用センスアンプ部におけるセットドライバーの配
置方法について説明する。図１０に示すように、従来セ
ットドライバーは、比較的少数（１個から４個程度）の
センスアンプに対して１個ずつ形成され、センスアンプ
レイアウトの繰り返し方向に伸びるＮＳＡ及びＰＳＡの
列に隣接する領域に一定間隔で繰り返し配置する方法が
とられていた（分散配置型セットドライバー）。図に示
す例では、各２個のＮＳＡ及びＰＳＡに対してそれぞれ
１個のＮＳＡセットドライバー及びＰＳＡセットドライ
バーが分散配置される。
位増幅用センスアンプ部におけるセットドライバーの配
置方法について説明する。図１０に示すように、従来セ
ットドライバーは、比較的少数（１個から４個程度）の
センスアンプに対して１個ずつ形成され、センスアンプ
レイアウトの繰り返し方向に伸びるＮＳＡ及びＰＳＡの
列に隣接する領域に一定間隔で繰り返し配置する方法が
とられていた（分散配置型セットドライバー）。図に示
す例では、各２個のＮＳＡ及びＰＳＡに対してそれぞれ
１個のＮＳＡセットドライバー及びＰＳＡセットドライ
バーが分散配置される。
【００１０】このほか、比較的多数のセンスアンプの共
通ソース線を共有化し、この共有化された共通ソース線
に対して１個のセットドライバーを接続し、センスアン
プレイアウトが繰り返す部分以外の領域に、このセット
ドライバーをまとめて配置する方法がある（集中配置型
セットドライバー）。セットドライバーの配置方法とし
ては前者のような分散配置型としてもよいし、後者のよ
うな集中配置型としてもよい。
通ソース線を共有化し、この共有化された共通ソース線
に対して１個のセットドライバーを接続し、センスアン
プレイアウトが繰り返す部分以外の領域に、このセット
ドライバーをまとめて配置する方法がある（集中配置型
セットドライバー）。セットドライバーの配置方法とし
ては前者のような分散配置型としてもよいし、後者のよ
うな集中配置型としてもよい。
【００１１】しかし、図１０に示すように、分散配置型
ではＮＳＡやＰＳＡの列に隣接する領域にセットドライ
バーを配置する場所を設けねばならない。また、センス
アンプ１個当りに必要なセットドライバーのサイズは大
きくないので、少数のセンスアンプごとにセットドライ
バーを配置すればレイアウトの効率が低下し、センスア
ンプ部のサイズ（ビット線方向のサイズ）が大きくなる
という欠点がある。
ではＮＳＡやＰＳＡの列に隣接する領域にセットドライ
バーを配置する場所を設けねばならない。また、センス
アンプ１個当りに必要なセットドライバーのサイズは大
きくないので、少数のセンスアンプごとにセットドライ
バーを配置すればレイアウトの効率が低下し、センスア
ンプ部のサイズ（ビット線方向のサイズ）が大きくなる
という欠点がある。
【００１２】ＤＲＡＭのセルアレイ全体は、センスアン
プ領域で区切られた多くのセルアレイブロックで構成さ
れるので、センスアンプ当りの僅かなサイズの増加がチ
ップサイズに与える影響は大きい。このため、従来一般
に集中配置型セットドライバーが用いられてきた。
プ領域で区切られた多くのセルアレイブロックで構成さ
れるので、センスアンプ当りの僅かなサイズの増加がチ
ップサイズに与える影響は大きい。このため、従来一般
に集中配置型セットドライバーが用いられてきた。
【００１３】集中設置型セットドライバーを配置する場
所は、ワード線（ＷＬ）が伸びる方向（図の縦方向）に
複数のカラム（複数のビット線対）ごとに存在するＷＬ
スティッチ領域（低抵抗のメタルワード線と比較的高抵
抗のゲート配線をスティッチする領域）等に配置される
ことが多い。また、センスアンプレイアウトの繰り返し
ピッチを、これと接続するビット線対／ＢＬ、ＢＬの繰
り返しピッチより若干小さくし、複数のセンスアンプと
複数のビット線対の配置のずれより生じるイレギュラー
領域にセットドライバーを配置することもできる（公開
番号ＰＨ０８２７９６０２参照）。図１１にその一例を
示す。ここではＮＳＡセットドライバーがＷＬスティッ
チ領域に配置され、ＰＳＡセットドライバーがＷＬステ
ィッチ領域と上記イレギュラー領域（ＭＤＱスイッチを
含む）に配置されている。
所は、ワード線（ＷＬ）が伸びる方向（図の縦方向）に
複数のカラム（複数のビット線対）ごとに存在するＷＬ
スティッチ領域（低抵抗のメタルワード線と比較的高抵
抗のゲート配線をスティッチする領域）等に配置される
ことが多い。また、センスアンプレイアウトの繰り返し
ピッチを、これと接続するビット線対／ＢＬ、ＢＬの繰
り返しピッチより若干小さくし、複数のセンスアンプと
複数のビット線対の配置のずれより生じるイレギュラー
領域にセットドライバーを配置することもできる（公開
番号ＰＨ０８２７９６０２参照）。図１１にその一例を
示す。ここではＮＳＡセットドライバーがＷＬスティッ
チ領域に配置され、ＰＳＡセットドライバーがＷＬステ
ィッチ領域と上記イレギュラー領域（ＭＤＱスイッチを
含む）に配置されている。
【００１４】図９に例示したラッチ型差動増幅回路から
なるビット線電位増幅用センスアンプ部において、セン
スアンプ部を構成するトランジスタはＰＦＥＴに比べて
圧倒的にＮＦＥＴの方が多い。従って、ＰＳＡを構成す
るＰＦＥＴ、及びＰＳＡセットドライバーを構成するＰ
ＦＥＴは、図１１に示すようにセンスアンプの繰り返し
方向に伸びる比較的幅の狭いＮウェル領域に形成され
る。
なるビット線電位増幅用センスアンプ部において、セン
スアンプ部を構成するトランジスタはＰＦＥＴに比べて
圧倒的にＮＦＥＴの方が多い。従って、ＰＳＡを構成す
るＰＦＥＴ、及びＰＳＡセットドライバーを構成するＰ
ＦＥＴは、図１１に示すようにセンスアンプの繰り返し
方向に伸びる比較的幅の狭いＮウェル領域に形成され
る。
【００１５】ＮＳＡセットドライバーがＷＬスティッチ
領域にのみ配置される理由は、ＷＬスティッチ領域内の
Ｐウェル領域が大きく、このため、スティッチ領域内だ
けで必要なサイズのＮＳＡセットドライバーを配置する
ことができるからである。
領域にのみ配置される理由は、ＷＬスティッチ領域内の
Ｐウェル領域が大きく、このため、スティッチ領域内だ
けで必要なサイズのＮＳＡセットドライバーを配置する
ことができるからである。
【００１６】また、ＰＳＡセットドライバーがスティッ
チ領域とイレギュラー領域の両方に配置される理由は、
ＰＳＡ自体のレイアウトに合わせてＮウェル幅を定める
と、スティッチ領域のみでは十分なサイズのＰＳＡセッ
トドライバーを配置することができないからである。
チ領域とイレギュラー領域の両方に配置される理由は、
ＰＳＡ自体のレイアウトに合わせてＮウェル幅を定める
と、スティッチ領域のみでは十分なサイズのＰＳＡセッ
トドライバーを配置することができないからである。
【００１７】先に述べたように、ＤＲＡＭ等のセルアレ
イ全体は、センスアンプ部で区切られた多くのセルアレ
イブロックで構成されるので、ビット線方向のセンスア
ンプサイズを小さくすることはチップ面積の小さい低コ
ストチップを実現するために極めて重要である。このた
め、レイアウトを工夫して可能な限り小さなセンスアン
プ部を形成する努力がなされる。
イ全体は、センスアンプ部で区切られた多くのセルアレ
イブロックで構成されるので、ビット線方向のセンスア
ンプサイズを小さくすることはチップ面積の小さい低コ
ストチップを実現するために極めて重要である。このた
め、レイアウトを工夫して可能な限り小さなセンスアン
プ部を形成する努力がなされる。
【００１８】図９に示すビット線電位増幅用センスアン
プ部を構成するトランジスタの数は、ＰＦＥＴに比べて
ＮＦＥＴの方が極めて多いので、その結果、繰り返し配
置されるセンスアンプレイアウト全体から見れば、Ｎウ
ェル領域に比べてＰウェル領域の方がはるかに大きい。
従って、センスアンプ部を構成するトランジスタに関
し、ＮＦＥＴのレイアウトの自由度は高く、ＰＦＥＴの
レイアウトの自由度はＮＦＥＴに比べて低い。
プ部を構成するトランジスタの数は、ＰＦＥＴに比べて
ＮＦＥＴの方が極めて多いので、その結果、繰り返し配
置されるセンスアンプレイアウト全体から見れば、Ｎウ
ェル領域に比べてＰウェル領域の方がはるかに大きい。
従って、センスアンプ部を構成するトランジスタに関
し、ＮＦＥＴのレイアウトの自由度は高く、ＰＦＥＴの
レイアウトの自由度はＮＦＥＴに比べて低い。
【００１９】例えば、センスアンプサイズを小さくする
レイアウト上の工夫により、ＰＳＡ自体のサイズが縮小
されたとしても、ＰＦＥＴで構成されるＰＳＡセットド
ライバのサイズも同時に縮小されなければＮウェル幅を
小さくすることはできない。また、狭いＮウェル内にお
いて、ＰＦＥＴからなるＰＳＡセットドライバを配置す
る領域は、ＷＬスティッチ領域又はイレギュラー領域等
に限定される。一般にデザインルールに対するデザイン
サイズの比が小さくなれば、その領域内におけるレイア
ウトの自由度が低下するので、狭い領域内においてＰＦ
ＥＴのみから構成されるＰＳＡセットドライバーのビッ
ト線方向のレイアウトサイズを縮小することは容易でな
い。
レイアウト上の工夫により、ＰＳＡ自体のサイズが縮小
されたとしても、ＰＦＥＴで構成されるＰＳＡセットド
ライバのサイズも同時に縮小されなければＮウェル幅を
小さくすることはできない。また、狭いＮウェル内にお
いて、ＰＦＥＴからなるＰＳＡセットドライバを配置す
る領域は、ＷＬスティッチ領域又はイレギュラー領域等
に限定される。一般にデザインルールに対するデザイン
サイズの比が小さくなれば、その領域内におけるレイア
ウトの自由度が低下するので、狭い領域内においてＰＦ
ＥＴのみから構成されるＰＳＡセットドライバーのビッ
ト線方向のレイアウトサイズを縮小することは容易でな
い。
【００２０】また、ＰＳＡのレイアウトにおける繰り返
しピッチと、これに接続するビット線対のピッチとの差
を大きくして、Ｎウェル内におけるイレギュラー領域の
センスアンプレイアウトの繰り返し方向のサイズを大き
くし、その代わりにＮウェルの幅を小さくして、その中
にＰＦＥＴからなるＰＳＡセットドライバーを配置する
方法も考えられる。しかし、ピッチ差が大きくなれば、
ピッチが変化する領域内でのビット線の接続が困難にな
るので、この方法には限界がある。
しピッチと、これに接続するビット線対のピッチとの差
を大きくして、Ｎウェル内におけるイレギュラー領域の
センスアンプレイアウトの繰り返し方向のサイズを大き
くし、その代わりにＮウェルの幅を小さくして、その中
にＰＦＥＴからなるＰＳＡセットドライバーを配置する
方法も考えられる。しかし、ピッチ差が大きくなれば、
ピッチが変化する領域内でのビット線の接続が困難にな
るので、この方法には限界がある。
【００２１】このように、従来のラッチ型差動増幅回路
からなるセンスアンプ部においては、ＮＳＡセットドラ
イバーをＮＦＥＴで構成し、ＰＳＡセットドライバーを
ＰＦＥＴで構成するというように、一方の共通ソース線
に接続するセットドライバーは、必ずＮＦＥＴ又はＰＦ
ＥＴのいずれか一方で構成されていたため、このこと自
体がレイアウトの自由度に制限を加えることになり、セ
ンスアンプサイズの縮小を阻害し、その結果チップサイ
ズの縮小が困難になるという問題があった。
からなるセンスアンプ部においては、ＮＳＡセットドラ
イバーをＮＦＥＴで構成し、ＰＳＡセットドライバーを
ＰＦＥＴで構成するというように、一方の共通ソース線
に接続するセットドライバーは、必ずＮＦＥＴ又はＰＦ
ＥＴのいずれか一方で構成されていたため、このこと自
体がレイアウトの自由度に制限を加えることになり、セ
ンスアンプサイズの縮小を阻害し、その結果チップサイ
ズの縮小が困難になるという問題があった。
【００２２】
【発明が解決しようとする課題】上記したように、従来
の半導体記憶装置のセンスアンプ制御回路は、センスア
ンプのセットドライバーがＮＦＥＴ又はＰＦＥＴのいず
れか一方で構成されていたため、制御回路を含むセンス
アンプ部全体のサイズ縮小が困難になるという問題があ
った。本発明は上記の問題点を解決すべくなされたもの
で、制御回路を含むセンスアンプ部全体のサイズ縮小が
可能なセンスアンプのセットドライバー用トランジスタ
回路の構成を提供することを目的とする。
の半導体記憶装置のセンスアンプ制御回路は、センスア
ンプのセットドライバーがＮＦＥＴ又はＰＦＥＴのいず
れか一方で構成されていたため、制御回路を含むセンス
アンプ部全体のサイズ縮小が困難になるという問題があ
った。本発明は上記の問題点を解決すべくなされたもの
で、制御回路を含むセンスアンプ部全体のサイズ縮小が
可能なセンスアンプのセットドライバー用トランジスタ
回路の構成を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明の半導体記憶装置
のセンスアンプ制御回路は、ラッチ型差動増幅回路から
なるセンスアンプの共通ソース線をリストア電源線に接
続するセットドライバートランジスタがＮ型電界効果ト
ランジスタ及びＰ型電界効果トランジスタの両方を用い
て構成されることを主な特徴とする。
のセンスアンプ制御回路は、ラッチ型差動増幅回路から
なるセンスアンプの共通ソース線をリストア電源線に接
続するセットドライバートランジスタがＮ型電界効果ト
ランジスタ及びＰ型電界効果トランジスタの両方を用い
て構成されることを主な特徴とする。
【００２４】具体的には本発明の半導体記憶装置のセン
スアンプ制御回路は、センスアンプを構成するラッチ型
差動増幅回路と、ラッチ型差動増幅回路を構成する電界
効果トランジスタと、電界効果トランジスタの共通ソー
ス線をリストア電源線に接続するセットドライバートラ
ンジスタとを具備し、セットドライバートランジスタ
は、第１導電型型電界効果トランジスタ及び第２導電型
電界効果トランジスタを用いて構成されることを特徴と
する。
スアンプ制御回路は、センスアンプを構成するラッチ型
差動増幅回路と、ラッチ型差動増幅回路を構成する電界
効果トランジスタと、電界効果トランジスタの共通ソー
ス線をリストア電源線に接続するセットドライバートラ
ンジスタとを具備し、セットドライバートランジスタ
は、第１導電型型電界効果トランジスタ及び第２導電型
電界効果トランジスタを用いて構成されることを特徴と
する。
【００２５】好ましくは、ラッチ型差動増幅回路は第１
導電型電界効果トランジスタからなり、セットドライバ
ートランジスタを構成する第２導電型トランジスタの活
性化信号電位は、第２導電型トランジスタがＮ型であれ
ば半導体記憶装置の高電位側の内部電源電位（ＶＩＮＴ
又はＶＢＬＨ＞０）より高く設定され、第２導電型トラ
ンジスタがＰ型であれば半導体記憶装置の低電位側の内
部電源電位（ＶＳＳ又はＧＮＤ又は０Ｖ又はＶＢＬＬ）
より低く設定されることを特徴とする。
導電型電界効果トランジスタからなり、セットドライバ
ートランジスタを構成する第２導電型トランジスタの活
性化信号電位は、第２導電型トランジスタがＮ型であれ
ば半導体記憶装置の高電位側の内部電源電位（ＶＩＮＴ
又はＶＢＬＨ＞０）より高く設定され、第２導電型トラ
ンジスタがＰ型であれば半導体記憶装置の低電位側の内
部電源電位（ＶＳＳ又はＧＮＤ又は０Ｖ又はＶＢＬＬ）
より低く設定されることを特徴とする。
【００２６】また、好ましくは、ラッチ型差動増幅回路
は第１導電型電界効果トランジスタからなり、セットド
ライバートランジスタを構成する第２導電型トランジス
タの活性化信号電位は、第２導電型トランジスタがＮ型
であれば半導体記憶装置の外部電源電位（ＶＥＸＴ＞
０）より高く設定され、第２導電型トランジスタがＰ型
であれば半導体記憶装置の低電位側の外部電源電位（Ｖ
ＳＳ又はＧＮＤ又は０Ｖ）より低く設定されることを特
徴とする。
は第１導電型電界効果トランジスタからなり、セットド
ライバートランジスタを構成する第２導電型トランジス
タの活性化信号電位は、第２導電型トランジスタがＮ型
であれば半導体記憶装置の外部電源電位（ＶＥＸＴ＞
０）より高く設定され、第２導電型トランジスタがＰ型
であれば半導体記憶装置の低電位側の外部電源電位（Ｖ
ＳＳ又はＧＮＤ又は０Ｖ）より低く設定されることを特
徴とする。
【００２７】また、好ましくは、ラッチ型差動増幅回路
は第１導電型電界効果トランジスタからなり、セットド
ライバートランジスタを構成する第２導電型トランジス
タのしきい値の絶対値は、半導体記憶装置を構成する他
の第２導電型電界効果トランジスタのしきい値の絶対値
よりも小さいことを特徴とする。
は第１導電型電界効果トランジスタからなり、セットド
ライバートランジスタを構成する第２導電型トランジス
タのしきい値の絶対値は、半導体記憶装置を構成する他
の第２導電型電界効果トランジスタのしきい値の絶対値
よりも小さいことを特徴とする。
【００２８】また、好ましくは、セルアレイは列方向に
配置された複数のビット線対と行方向に配置された複数
のワード線とを備え、センスアンプ部はスティッチ領域
を備え、センスアンプ部は複数のセンスアンプのレイア
ウトの繰り返しピッチを複数のビット線対の繰り返しピ
ッチよりも小さく設定することにより生じたイレギュラ
ー領域をさらに備え、ラッチ型差動増幅回路は第１導電
型電界効果トランジスタからなり、セットドライバート
ランジスタを構成する第２導電型トランジスタは、少な
くともスティッチ領域、又はイレギュラー領域のいずれ
かに配置されることを特徴とする。
配置された複数のビット線対と行方向に配置された複数
のワード線とを備え、センスアンプ部はスティッチ領域
を備え、センスアンプ部は複数のセンスアンプのレイア
ウトの繰り返しピッチを複数のビット線対の繰り返しピ
ッチよりも小さく設定することにより生じたイレギュラ
ー領域をさらに備え、ラッチ型差動増幅回路は第１導電
型電界効果トランジスタからなり、セットドライバート
ランジスタを構成する第２導電型トランジスタは、少な
くともスティッチ領域、又はイレギュラー領域のいずれ
かに配置されることを特徴とする。
【００２９】また、好ましくは、スティッチ領域、又は
イレギュラー領域に配置されるセットドライバートラン
ジスタを構成する第２導電型トランジスタは、セットド
ライバートランジスタを構成する第１導電型トランジス
タと互いに隣接して配置されることを特徴とする。
イレギュラー領域に配置されるセットドライバートラン
ジスタを構成する第２導電型トランジスタは、セットド
ライバートランジスタを構成する第１導電型トランジス
タと互いに隣接して配置されることを特徴とする。
【００３０】また、好ましくは、セットドライバートラ
ンジスタを構成する第１導電型電界効果トランジスタ及
びセットドライバートランジスタを構成する第２導電型
電界効果トランジスタにおいて、第１導電型電界効果ト
ランジスタの活性化信号と第２導電型電界効果トランジ
スタの活性化信号との間に活性化タイミングの時間差を
設定することを特徴とする。
ンジスタを構成する第１導電型電界効果トランジスタ及
びセットドライバートランジスタを構成する第２導電型
電界効果トランジスタにおいて、第１導電型電界効果ト
ランジスタの活性化信号と第２導電型電界効果トランジ
スタの活性化信号との間に活性化タイミングの時間差を
設定することを特徴とする。
【００３１】また、好ましくは、セットドライバートラ
ンジスタを構成する第１導電型電界効果トランジスタ及
び第２導電型電界効果トランジスタをリストア電位であ
る電源線と、リストア電位と異なる電位の電源線にそれ
ぞれ接続することを特徴とする。
ンジスタを構成する第１導電型電界効果トランジスタ及
び第２導電型電界効果トランジスタをリストア電位であ
る電源線と、リストア電位と異なる電位の電源線にそれ
ぞれ接続することを特徴とする。
【００３２】また、本発明の半導体記憶装置のセンスア
ンプ制御回路は、複数のメモリセルをアレイ状に配列し
たセルアレイと、レイアウト単位を繰り返し配置するこ
とで形成される複数のセンスアンプを含むセンスアンプ
部とを備え、繰り返し配置されるレイアウト単位内に
は、複数のセンスアンプが形成されるウェル領域をバイ
アスするためのコンタクトが含まれないことを特徴とす
る。
ンプ制御回路は、複数のメモリセルをアレイ状に配列し
たセルアレイと、レイアウト単位を繰り返し配置するこ
とで形成される複数のセンスアンプを含むセンスアンプ
部とを備え、繰り返し配置されるレイアウト単位内に
は、複数のセンスアンプが形成されるウェル領域をバイ
アスするためのコンタクトが含まれないことを特徴とす
る。
【００３３】また、本発明の半導体記憶装置のセンスア
ンプ制御回路は、メモリセルをアレイ状に配列したセル
アレイと、セルアレイへの記憶データの入出力を制御す
るセンスアンプ部とを備え、センスアンプ部は一定の繰
り返しピッチで形成された複数のセンスアンプを含み、
セルアレイは列方向に配置された複数のビット線対を備
え、複数のセンスアンプの一定の繰り返しピッチは、複
数のビット線対の繰り返しピッチより小さく設定され、
かつ、このピッチの異なる複数のセンスアンプと複数の
ビット線対との接続領域が、センスアンプ部とセルアレ
イとの境界領域に位置することを特徴とする。
ンプ制御回路は、メモリセルをアレイ状に配列したセル
アレイと、セルアレイへの記憶データの入出力を制御す
るセンスアンプ部とを備え、センスアンプ部は一定の繰
り返しピッチで形成された複数のセンスアンプを含み、
セルアレイは列方向に配置された複数のビット線対を備
え、複数のセンスアンプの一定の繰り返しピッチは、複
数のビット線対の繰り返しピッチより小さく設定され、
かつ、このピッチの異なる複数のセンスアンプと複数の
ビット線対との接続領域が、センスアンプ部とセルアレ
イとの境界領域に位置することを特徴とする。
【００３４】また、本発明の半導体記憶装置は、メモリ
セルをアレイ状に配列したセルアレイとセルアレイへの
記憶データの入出力を制御するセンスアンプ部とを備
え、センスアンプ部は一定の繰り返しピッチで形成され
た複数のセンスアンプを含み、セルアレイは列方向に沿
って配置された複数のビット線対を備え、複数のセンス
アンプは複数のビット線対にそれぞれクロスカップル接
続される２個のセンスアンプトランジスタからなり、複
数のビット線対にそれぞれクロスカップル接続される２
個のセンスアンプトランジスタのパターンレイアウト
は、ビット線対方向に沿って並進対称の繰り返しパター
ンをなすものであり、さらに複数のビット線対にそれぞ
れ接続される２個のＤＱゲートトランジスタのパターン
レイアウトは、ビット線対方向に沿って並進対称の繰り
返しパターンをなすものであり、かつ、センスアンプト
ランジスタのビット線側に位置する拡散領域とＤＱゲー
トトランジスタのビット線側に位置する拡散領域とが互
いに共有されることを特徴とする。
セルをアレイ状に配列したセルアレイとセルアレイへの
記憶データの入出力を制御するセンスアンプ部とを備
え、センスアンプ部は一定の繰り返しピッチで形成され
た複数のセンスアンプを含み、セルアレイは列方向に沿
って配置された複数のビット線対を備え、複数のセンス
アンプは複数のビット線対にそれぞれクロスカップル接
続される２個のセンスアンプトランジスタからなり、複
数のビット線対にそれぞれクロスカップル接続される２
個のセンスアンプトランジスタのパターンレイアウト
は、ビット線対方向に沿って並進対称の繰り返しパター
ンをなすものであり、さらに複数のビット線対にそれぞ
れ接続される２個のＤＱゲートトランジスタのパターン
レイアウトは、ビット線対方向に沿って並進対称の繰り
返しパターンをなすものであり、かつ、センスアンプト
ランジスタのビット線側に位置する拡散領域とＤＱゲー
トトランジスタのビット線側に位置する拡散領域とが互
いに共有されることを特徴とする。
【００３５】好ましくは、前記２個のセンスアンプトラ
ンジスタ及び前記２個のＤＱゲートトランジスタのパタ
ーンレイアウトからなる前記並進対称の繰り返しパター
ンは、センスアンプレイアウト内で第１メタル配線から
なる前記ビット線対を前記センスアンプトランジスタの
ゲート配線と交互にツイストするように接続することに
より形成されることを特徴とする。
ンジスタ及び前記２個のＤＱゲートトランジスタのパタ
ーンレイアウトからなる前記並進対称の繰り返しパター
ンは、センスアンプレイアウト内で第１メタル配線から
なる前記ビット線対を前記センスアンプトランジスタの
ゲート配線と交互にツイストするように接続することに
より形成されることを特徴とする。
【００３６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るラッチ型差動増幅回路からなるセンスア
ンプのＰＳＡ共通ソース線に接続されるＰＳＡセットド
ライバ用トランジスタ回路の構成を示す図である。図１
に示すＰＳＡセットドライバーは、ＰＦＥＴ ＰＳＡセ
ットドライバー１と、ＮＦＥＴ ＰＳＡセットドライバ
ー２と、ＰＳＡ共通ソース線３と、ＶＢＬＨ電源線４
と、ＰＦＥＴ ＰＳＡセットドライバー１を活性化する
ためのｂＰＳＥＴ信号線５と、ＮＦＥＴ ＰＳＡセット
ドライバー２を活性化するためのＰＳＥＴ信号線６と、
ローカル共通ソース線７と、ローカルＶＢＬＨ線８から
構成される。ＰＦＥＴ ＰＳＡセットドライバー１のゲ
ートに入力する信号ｂＰＳＥＴを“Ｌ”、ＮＦＥＴ Ｐ
ＳＡセットドライバーのゲートに入力する信号ＰＳＥＴ
を“Ｈ”とすれば、ＰＳＡ共通ソース線３にビット線リ
ストア電位ＶＢＬＨが付与される。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るラッチ型差動増幅回路からなるセンスア
ンプのＰＳＡ共通ソース線に接続されるＰＳＡセットド
ライバ用トランジスタ回路の構成を示す図である。図１
に示すＰＳＡセットドライバーは、ＰＦＥＴ ＰＳＡセ
ットドライバー１と、ＮＦＥＴ ＰＳＡセットドライバ
ー２と、ＰＳＡ共通ソース線３と、ＶＢＬＨ電源線４
と、ＰＦＥＴ ＰＳＡセットドライバー１を活性化する
ためのｂＰＳＥＴ信号線５と、ＮＦＥＴ ＰＳＡセット
ドライバー２を活性化するためのＰＳＥＴ信号線６と、
ローカル共通ソース線７と、ローカルＶＢＬＨ線８から
構成される。ＰＦＥＴ ＰＳＡセットドライバー１のゲ
ートに入力する信号ｂＰＳＥＴを“Ｌ”、ＮＦＥＴ Ｐ
ＳＡセットドライバーのゲートに入力する信号ＰＳＥＴ
を“Ｈ”とすれば、ＰＳＡ共通ソース線３にビット線リ
ストア電位ＶＢＬＨが付与される。
【００３７】図１に示すように、第１の実施の形態では
ＰＳＡ共通ソース線３に接続されるＰＳＡセットドライ
バーが、ＰＦＥＴのみならずＮＦＥＴと共に構成される
ことに特徴がある。前述したように、センスアンプ部の
レイアウト全体をみれば、Ｎウェル領域に比べてＰウェ
ル領域の方が極めて大きく、ＮＦＥＴを何処にどのよう
なレイアウトで配置するかという点での自由度が高いの
で、ＮＦＥＴ ＰＳＡセットドライバー２の導入による
レイアウト面積の増加が全く生じないようにすることが
できる。
ＰＳＡ共通ソース線３に接続されるＰＳＡセットドライ
バーが、ＰＦＥＴのみならずＮＦＥＴと共に構成される
ことに特徴がある。前述したように、センスアンプ部の
レイアウト全体をみれば、Ｎウェル領域に比べてＰウェ
ル領域の方が極めて大きく、ＮＦＥＴを何処にどのよう
なレイアウトで配置するかという点での自由度が高いの
で、ＮＦＥＴ ＰＳＡセットドライバー２の導入による
レイアウト面積の増加が全く生じないようにすることが
できる。
【００３８】また、ＰＳＡセットドライバーをＰＦＥＴ
のみならずＮＦＥＴと共に構成すれば、従来ＰＦＥＴ
ＰＳＡセットドライバー１のみが担っていた能力をＮＦ
ＥＴＰＳＡセットドライバー２にも振り分けることがで
きるので、ＰＦＥＴ ＰＳＡセットドライバー１のサイ
ズを縮小することが可能となり、また、その振り分け比
率も任意に設定することができる。
のみならずＮＦＥＴと共に構成すれば、従来ＰＦＥＴ
ＰＳＡセットドライバー１のみが担っていた能力をＮＦ
ＥＴＰＳＡセットドライバー２にも振り分けることがで
きるので、ＰＦＥＴ ＰＳＡセットドライバー１のサイ
ズを縮小することが可能となり、また、その振り分け比
率も任意に設定することができる。
【００３９】従って、センスアンプサイズを縮小するた
めのレイアウト上の工夫により、ＰＳＡ自体のレイアウ
トが縮小された場合に、ＰＦＥＴ ＰＳＡセットドライ
バー１のレイアウトサイズも合わせて縮小することが可
能となり、Ｎウェル幅が実質的にＰＳＡ自体のレイアウ
トで決まるようにすることができる。
めのレイアウト上の工夫により、ＰＳＡ自体のレイアウ
トが縮小された場合に、ＰＦＥＴ ＰＳＡセットドライ
バー１のレイアウトサイズも合わせて縮小することが可
能となり、Ｎウェル幅が実質的にＰＳＡ自体のレイアウ
トで決まるようにすることができる。
【００４０】このように、第１の実施の形態に係るＰＳ
Ａセットドライバ用トランジスタ回路の構成を用いれ
ば、従来のセンスアンプ制御回路において、ＰＦＥＴの
みで構成されていたＰＳＡセットドライバーをＰＦＥＴ
及びＮＦＥＴの両方を用いて構成することにより、ＰＳ
Ａを構成するＰＦＥＴが配置されるＮウェル幅を最小に
することができる。従って、センスアンプサイズが縮小
され、その結果、チップサイズが縮小しコスト競争力の
高い半導体記憶装置を実現することができる。
Ａセットドライバ用トランジスタ回路の構成を用いれ
ば、従来のセンスアンプ制御回路において、ＰＦＥＴの
みで構成されていたＰＳＡセットドライバーをＰＦＥＴ
及びＮＦＥＴの両方を用いて構成することにより、ＰＳ
Ａを構成するＰＦＥＴが配置されるＮウェル幅を最小に
することができる。従って、センスアンプサイズが縮小
され、その結果、チップサイズが縮小しコスト競争力の
高い半導体記憶装置を実現することができる。
【００４１】第１の実施の形態では、ＰＳＡセットドラ
イバーのトランジスタ回路の構成について説明したが、
第１の実施の形態の適用は必ずしもＰＳＡセットドライ
バーに限定されるものではない。ＮＳＡセットドライバ
ーについてもＮＦＥＴのみならずＰＦＥＴも合わせて用
いるようにすれば、同様にレイアウトの自由度が増加し
半導体記憶装置のチップサイズの縮小に寄与することは
いうまでもない。
イバーのトランジスタ回路の構成について説明したが、
第１の実施の形態の適用は必ずしもＰＳＡセットドライ
バーに限定されるものではない。ＮＳＡセットドライバ
ーについてもＮＦＥＴのみならずＰＦＥＴも合わせて用
いるようにすれば、同様にレイアウトの自由度が増加し
半導体記憶装置のチップサイズの縮小に寄与することは
いうまでもない。
【００４２】次に、図２を用いて本発明の第２の実施の
形態について説明する。図２は、本発明の第２の実施の
形態に係るセンスアンプ活性化信号のタイミング波形を
示す図である。
形態について説明する。図２は、本発明の第２の実施の
形態に係るセンスアンプ活性化信号のタイミング波形を
示す図である。
【００４３】第２の実施の形態では、センスアンプに対
応して構成されるセットドライバーの内、センスアンプ
を構成するトランジスタと逆極性のトランジスタで構成
されるセットドライバーの活性化信号（セット信号）の
活性化時における信号電位を、前記逆極性のトランジス
タがＮ型であれば、半導体記憶装置の高電位側の内部電
源電位（ＶＩＮＴ又はＶＢＬＨ＞０）より高い電位と
し、前記逆極性のトランジスタがＰ型であれば、半導体
記憶装置の低電位側の内部電源電位（例えばＶＳ又はＧ
ＮＤ又は０Ｖ又はＶＢＬＬ）より低くすることに特徴が
ある。
応して構成されるセットドライバーの内、センスアンプ
を構成するトランジスタと逆極性のトランジスタで構成
されるセットドライバーの活性化信号（セット信号）の
活性化時における信号電位を、前記逆極性のトランジス
タがＮ型であれば、半導体記憶装置の高電位側の内部電
源電位（ＶＩＮＴ又はＶＢＬＨ＞０）より高い電位と
し、前記逆極性のトランジスタがＰ型であれば、半導体
記憶装置の低電位側の内部電源電位（例えばＶＳ又はＧ
ＮＤ又は０Ｖ又はＶＢＬＬ）より低くすることに特徴が
ある。
【００４４】例えば、図２に示すように、ＰＦＥＴで構
成されるＰＳＡに対するＮＦＥＴＰＳＡセットドライバ
ー（図１の参照番号２）のセット信号ＰＳＥＴの活性化
時における信号電位（“Ｈ”レベル）を周辺回路の内部
電源電位ＶＩＮＴより高い電位とする。なお、図２にお
いて、ＮＳＥＴはＮＳＡに対するＮＦＥＴ ＮＳＡセッ
トドライバーのセット信号、ｂＰＳＥＴはＰＳＡに対す
るＰＦＥＴ ＰＳＡセットドライバー（図１の参照番号
１）のセット信号であって、活性化時における信号電位
はそれぞれ“Ｈ”レベルがＶＩＮＴ、“Ｌ”レベルがＶ
ＳＳ又はＧＮＤ又は０Ｖのいずれかに等しい。
成されるＰＳＡに対するＮＦＥＴＰＳＡセットドライバ
ー（図１の参照番号２）のセット信号ＰＳＥＴの活性化
時における信号電位（“Ｈ”レベル）を周辺回路の内部
電源電位ＶＩＮＴより高い電位とする。なお、図２にお
いて、ＮＳＥＴはＮＳＡに対するＮＦＥＴ ＮＳＡセッ
トドライバーのセット信号、ｂＰＳＥＴはＰＳＡに対す
るＰＦＥＴ ＰＳＡセットドライバー（図１の参照番号
１）のセット信号であって、活性化時における信号電位
はそれぞれ“Ｈ”レベルがＶＩＮＴ、“Ｌ”レベルがＶ
ＳＳ又はＧＮＤ又は０Ｖのいずれかに等しい。
【００４５】ＮＦＥＴ ＰＳＡセットドライバーのセッ
ト信号ＰＳＥＴの“Ｈ”レベルを、ＶＩＮＴよりも高く
する理由は次の通りである。ＮＦＥＴ ＰＳＡセットド
ライバーを活性化し、ＰＳＡ共通ソース線の電位をビッ
ト線リストア電位ＶＢＬＨにするためには、ＳＥＴ信号
ＰＳＥＴの活性化時における信号電位はＶＢＬＨよりＮ
ＦＥＴ ＰＳＡセットドライバーのしきい値分以上の高
い電位でなければならない。また、活性化時のセット信
号ＰＳＥＴの電位を高くするほどセットドライバーの能
力が高くなるので、よりサイズの小さいセットドライバ
ーで所要の能力を満たすことができる。
ト信号ＰＳＥＴの“Ｈ”レベルを、ＶＩＮＴよりも高く
する理由は次の通りである。ＮＦＥＴ ＰＳＡセットド
ライバーを活性化し、ＰＳＡ共通ソース線の電位をビッ
ト線リストア電位ＶＢＬＨにするためには、ＳＥＴ信号
ＰＳＥＴの活性化時における信号電位はＶＢＬＨよりＮ
ＦＥＴ ＰＳＡセットドライバーのしきい値分以上の高
い電位でなければならない。また、活性化時のセット信
号ＰＳＥＴの電位を高くするほどセットドライバーの能
力が高くなるので、よりサイズの小さいセットドライバ
ーで所要の能力を満たすことができる。
【００４６】なお、前記逆極性のトランジスタがＰ型の
場合、ＰＦＥＴ ＮＳＡセットドライバーのセット信号
の“Ｌ”レベルをＶＳＳ又はＧＮＤ又は０Ｖ又はＶＢＬ
Ｌより低くする理由は、Ｐ型とＮ型の役割を反転するこ
とにより同様に説明することができる。
場合、ＰＦＥＴ ＮＳＡセットドライバーのセット信号
の“Ｌ”レベルをＶＳＳ又はＧＮＤ又は０Ｖ又はＶＢＬ
Ｌより低くする理由は、Ｐ型とＮ型の役割を反転するこ
とにより同様に説明することができる。
【００４７】このように、セットドライバーの能力を高
めることにより、セットドライバーのレイアウトを小さ
くし、センスアンプサイズを縮小することができる。そ
の結果、チップサイズの縮小が可能となり、コスト競争
力のある半導体記憶装置を実現することができる。
めることにより、セットドライバーのレイアウトを小さ
くし、センスアンプサイズを縮小することができる。そ
の結果、チップサイズの縮小が可能となり、コスト競争
力のある半導体記憶装置を実現することができる。
【００４８】また、同一サイズのセットドライバーで比
較すれば、セットドライバーの能力が高いためセンスア
ンプのリストア能力が高められ、高速な半導体記憶装置
を実現することが可能となる。セットドライバーのセッ
ト信号の信号電位を外部電源電位ＶＥＸＴ（ＶＤＤ）よ
り高い（又は、ＶＳＳ又はＧＮＤ又は０Ｖより低い）内
部昇圧電位とすれば、ＮＦＥＴ（又はＰＦＥＴ）ＰＳＡ
（又はＮＳＡ）セットドライバーの能力を高める効果は
さらに大きなものとなる。
較すれば、セットドライバーの能力が高いためセンスア
ンプのリストア能力が高められ、高速な半導体記憶装置
を実現することが可能となる。セットドライバーのセッ
ト信号の信号電位を外部電源電位ＶＥＸＴ（ＶＤＤ）よ
り高い（又は、ＶＳＳ又はＧＮＤ又は０Ｖより低い）内
部昇圧電位とすれば、ＮＦＥＴ（又はＰＦＥＴ）ＰＳＡ
（又はＮＳＡ）セットドライバーの能力を高める効果は
さらに大きなものとなる。
【００４９】次に、第３の実施の形態について説明す
る。第３の実施の形態では、セットドライバーを構成す
るトランジスタのうち、対応するセンスアンプを構成す
るトランジスタと逆極性のトランジスタのしきい値が、
前記逆極性のトランジスタがＮ型であれば半導体記憶装
置の他のＮ型のトランジスタのしきい値よりも低く設定
され、前記逆極性のトランジスタがＰ型であれば半導体
記憶装置の他のＰ型トランジスタのしきい値よりも高く
設定される。換言すれば、前記逆極性のトランジスタの
しきい値の絶対値は、半導体記憶装置の逆極性トランジ
スタと同極性の他のトランジスタのしきい値の絶対値よ
り小さくなるように設定される。
る。第３の実施の形態では、セットドライバーを構成す
るトランジスタのうち、対応するセンスアンプを構成す
るトランジスタと逆極性のトランジスタのしきい値が、
前記逆極性のトランジスタがＮ型であれば半導体記憶装
置の他のＮ型のトランジスタのしきい値よりも低く設定
され、前記逆極性のトランジスタがＰ型であれば半導体
記憶装置の他のＰ型トランジスタのしきい値よりも高く
設定される。換言すれば、前記逆極性のトランジスタの
しきい値の絶対値は、半導体記憶装置の逆極性トランジ
スタと同極性の他のトランジスタのしきい値の絶対値よ
り小さくなるように設定される。
【００５０】例えば、ＰチャネルセンスアンプＰＳＡに
対するＮＦＥＴ ＰＳＡセットドライバーを構成するＮ
ＦＥＴのしきい値が半導体記憶装置の他のＮＦＥＴのし
きい値よりも低くなるように設定される。
対するＮＦＥＴ ＰＳＡセットドライバーを構成するＮ
ＦＥＴのしきい値が半導体記憶装置の他のＮＦＥＴのし
きい値よりも低くなるように設定される。
【００５１】具体的には通常半導体記憶装置を構成する
他のＮＦＥＴのしきい値は０．５〜０．６Ｖ程度である
が、ＮＦＥＴ ＰＳＡセットドライバーを構成するＮＦ
ＥＴを、しきい値０．３Ｖ以下のトランジスタ（低しき
い値ＮＦＥＴ）とする。ここで、センスアンプ動作前の
ビット線電位（イコライズ電位に近い電位）と“０”書
き込み電位ＶＢＬＬ（例えばＶＳＳ）との電位差が十分
に大きくないシステムでは、ＮチャネルセンスアンプＮ
ＳＡを構成するＮＦＥＴとして、低しきい値ＮＦＥＴを
使用することがあり、この場合には、低しきい値ＮＦＥ
ＴをＮＦＥＴＰＳＡセットドライバーに導入するため新
たなプロセス工程を必要としない。
他のＮＦＥＴのしきい値は０．５〜０．６Ｖ程度である
が、ＮＦＥＴ ＰＳＡセットドライバーを構成するＮＦ
ＥＴを、しきい値０．３Ｖ以下のトランジスタ（低しき
い値ＮＦＥＴ）とする。ここで、センスアンプ動作前の
ビット線電位（イコライズ電位に近い電位）と“０”書
き込み電位ＶＢＬＬ（例えばＶＳＳ）との電位差が十分
に大きくないシステムでは、ＮチャネルセンスアンプＮ
ＳＡを構成するＮＦＥＴとして、低しきい値ＮＦＥＴを
使用することがあり、この場合には、低しきい値ＮＦＥ
ＴをＮＦＥＴＰＳＡセットドライバーに導入するため新
たなプロセス工程を必要としない。
【００５２】なお、前記逆極性のトランジスタがＰ型の
場合、ＰＦＥＴ ＮＳＡセットドライバーのしきい値を
半導体記憶装置の他のＰＦＥＴのしきい値よりも高く設
定する理由は、Ｐ型とＮ型の役割を反転することにより
同様に説明することができる。このように、セットドラ
イバーを構成するトランジスタのうち、対応するセンス
アンプを構成するトランジスタと逆極性のトランジスタ
のしきい値の絶対値が、半導体記憶装置の逆極性トラン
ジスタと同極性の他のトランジスタのしきい値の絶対値
より小さくなるように設定すれば、セットドライバーの
能力を高めることができるので、第２の実施の形態と同
様にセンスアンプサイズが最小化され、その結果、チッ
プサイズの縮小が可能となり、コスト競争力のある半導
体記憶装置を実現することができる。また、センスアン
プのリストア能力が高い、より高速な半導体記憶装置を
実現することが可能になる。
場合、ＰＦＥＴ ＮＳＡセットドライバーのしきい値を
半導体記憶装置の他のＰＦＥＴのしきい値よりも高く設
定する理由は、Ｐ型とＮ型の役割を反転することにより
同様に説明することができる。このように、セットドラ
イバーを構成するトランジスタのうち、対応するセンス
アンプを構成するトランジスタと逆極性のトランジスタ
のしきい値の絶対値が、半導体記憶装置の逆極性トラン
ジスタと同極性の他のトランジスタのしきい値の絶対値
より小さくなるように設定すれば、セットドライバーの
能力を高めることができるので、第２の実施の形態と同
様にセンスアンプサイズが最小化され、その結果、チッ
プサイズの縮小が可能となり、コスト競争力のある半導
体記憶装置を実現することができる。また、センスアン
プのリストア能力が高い、より高速な半導体記憶装置を
実現することが可能になる。
【００５３】次に図３を用いて第４の実施の形態につい
て説明する。第４の実施の形態では、セットドライバー
を構成するトランジスタのうち、対応するセンスアンプ
を構成するトランジスタと逆極性のトランジスタで構成
されるセットドライバーを、先に述べたワード線スティ
ッチ領域、又はイレギュラー領域、又はその両方に配置
する。
て説明する。第４の実施の形態では、セットドライバー
を構成するトランジスタのうち、対応するセンスアンプ
を構成するトランジスタと逆極性のトランジスタで構成
されるセットドライバーを、先に述べたワード線スティ
ッチ領域、又はイレギュラー領域、又はその両方に配置
する。
【００５４】このようなセンスアンプ部のレイアウトの
一例を図３に示す 。
一例を図３に示す 。
【００５５】図３に示すように、ＥＱＬ＆ＭＵＸ、ＮＳ
Ａ＆ＤＱゲート、ＰＳＡをレイアウト単位として、繰り
返し配置する点では従来のレイアウトと同様であるが、
そのレイアウト単位のピッチが対応する複数のビット線
のピッチよりも小さいことに特徴がある。
Ａ＆ＤＱゲート、ＰＳＡをレイアウト単位として、繰り
返し配置する点では従来のレイアウトと同様であるが、
そのレイアウト単位のピッチが対応する複数のビット線
のピッチよりも小さいことに特徴がある。
【００５６】このようにすれば、図１１のようにＤＱゲ
ート及びＰＳＡからなる部分のみのピッチを小さくする
よりも、ピッチの差により生じるイレギュラー領域の面
積が増加する利点がある。また、ピッチが変化する領域
がセンスアンプ部のレイアウト内ではなく、センスアン
プ部とセルアレイ（図示せず）の境界領域に存在するこ
ともレイアウト上の利点とすることができる（第９の実
施の形態参照）。
ート及びＰＳＡからなる部分のみのピッチを小さくする
よりも、ピッチの差により生じるイレギュラー領域の面
積が増加する利点がある。また、ピッチが変化する領域
がセンスアンプ部のレイアウト内ではなく、センスアン
プ部とセルアレイ（図示せず）の境界領域に存在するこ
ともレイアウト上の利点とすることができる（第９の実
施の形態参照）。
【００５７】ＮＦＥＴ ＰＳＡセットドライバーは、Ｎ
ウェルに隣接しＥＱＬ＆ＭＵＸが繰り返し配置されるＰ
ウェル内の、従来あまり積極的に利用されてこなかった
ワード線スティッチ領域や、新たに形成されたイレギュ
ラー領域に配置されるので、他のレイアウト部分に影響
を与えることなく所要サイズのトランジスタを配置する
ことができる。従って、センスアンプサイズが最小化さ
れ、その結果、チップサイズの縮小が可能となり、コス
ト競争力のある半導体記憶装置を実現することができ
る。また、センスアンプのリストア能力が高いことで、
より高速な半導体記憶装置を実現することができる。
ウェルに隣接しＥＱＬ＆ＭＵＸが繰り返し配置されるＰ
ウェル内の、従来あまり積極的に利用されてこなかった
ワード線スティッチ領域や、新たに形成されたイレギュ
ラー領域に配置されるので、他のレイアウト部分に影響
を与えることなく所要サイズのトランジスタを配置する
ことができる。従って、センスアンプサイズが最小化さ
れ、その結果、チップサイズの縮小が可能となり、コス
ト競争力のある半導体記憶装置を実現することができ
る。また、センスアンプのリストア能力が高いことで、
より高速な半導体記憶装置を実現することができる。
【００５８】次に、図４を用いて第５の実施の形態につ
いて説明する。第５の実施の形態では、ＮＦＥＴ ＰＳ
ＡセットドライバーとＰＦＥＴ ＰＳＡセットドライバ
ーとをワード線スティッチ領域又はイレギュラー領域に
配置する際、互いに隣接して配置することに特徴があ
る。
いて説明する。第５の実施の形態では、ＮＦＥＴ ＰＳ
ＡセットドライバーとＰＦＥＴ ＰＳＡセットドライバ
ーとをワード線スティッチ領域又はイレギュラー領域に
配置する際、互いに隣接して配置することに特徴があ
る。
【００５９】図４において、左側の太い破線の囲みはＮ
ウェル領域であり、Ｎウェル領域の中央部に細い破線の
囲みで示すＰＦＥＴ ＰＳＡセットドライバーが配置さ
れ、その縦方向に沿って上下に細い破線の囲みで示すＰ
ＳＡが繰り返し配置される。ＰＦＥＴ ＰＳＡセットド
ライバーの右側に隣接して、先に第３の実施の形態で説
明した細い破線の囲みで示す低しきい値のＮＦＥＴ Ｐ
ＳＡセットドライバーが配置される。なお、図４におい
て、右下がりハッチは第１メタル配線、左下がりハッチ
はゲート配線を示している。
ウェル領域であり、Ｎウェル領域の中央部に細い破線の
囲みで示すＰＦＥＴ ＰＳＡセットドライバーが配置さ
れ、その縦方向に沿って上下に細い破線の囲みで示すＰ
ＳＡが繰り返し配置される。ＰＦＥＴ ＰＳＡセットド
ライバーの右側に隣接して、先に第３の実施の形態で説
明した細い破線の囲みで示す低しきい値のＮＦＥＴ Ｐ
ＳＡセットドライバーが配置される。なお、図４におい
て、右下がりハッチは第１メタル配線、左下がりハッチ
はゲート配線を示している。
【００６０】図４に示すパターンレイアウトは、図３の
Ｎウェル領域とイレギュラー領域とが交わる領域でのＰ
ＦＥＴ ＰＳＡセットドライバー及びその上下のＰＳＡ
と、ＰＦＥＴ ＰＳＡセットドライバーの右側に隣接す
るＮＦＥＴ ＰＳＡセットドライバーの拡大図である。
Ｎウェル領域とイレギュラー領域とが交わる領域でのＰ
ＦＥＴ ＰＳＡセットドライバー及びその上下のＰＳＡ
と、ＰＦＥＴ ＰＳＡセットドライバーの右側に隣接す
るＮＦＥＴ ＰＳＡセットドライバーの拡大図である。
【００６１】図３では、ＮＦＥＴ ＰＳＡセットドライ
バーとＰＦＥＴ ＰＳＡセットドライバーとは、ワード
線スティッチ領域及びイレギュラー領域において互いに
隣接して配置されているが、図４はイレギュラー領域に
隣接配置されたＮＦＥＴ ＰＳＡセットドライバーとＰ
ＦＥＴ ＰＳＡセットドライバーとのレイアウトの具体
例を示す図である。なお、図４に示すＮＦＥＴ及びＰＦ
ＥＴからなるＰＳＡセットドライバーの回路構成は図１
に示すものと同様である。
バーとＰＦＥＴ ＰＳＡセットドライバーとは、ワード
線スティッチ領域及びイレギュラー領域において互いに
隣接して配置されているが、図４はイレギュラー領域に
隣接配置されたＮＦＥＴ ＰＳＡセットドライバーとＰ
ＦＥＴ ＰＳＡセットドライバーとのレイアウトの具体
例を示す図である。なお、図４に示すＮＦＥＴ及びＰＦ
ＥＴからなるＰＳＡセットドライバーの回路構成は図１
に示すものと同様である。
【００６２】図４に示されるように、他の回路と隣接配
置する場合と比較して、ＮＦＥＴＰＳＡセットドライバ
ーとＰＦＥＴ ＰＳＡセットドライバーとを互いに隣接
して配置すれば、それぞれ第１メタル配線でレイアウト
されたローカルＶＢＬＨ線とＰＳＡローカル共通ソース
線を共有化することができるため、第２メタル配線でこ
れらのローカル配線上に、紙面上縦の上下方向に沿って
形成されるＶＢＬＨ電源線及びＰＳＡ共通ソース線（図
示せず）との接続（コンタクト）は、ローカル配線上の
何処からでも行うことができる利点がある。
置する場合と比較して、ＮＦＥＴＰＳＡセットドライバ
ーとＰＦＥＴ ＰＳＡセットドライバーとを互いに隣接
して配置すれば、それぞれ第１メタル配線でレイアウト
されたローカルＶＢＬＨ線とＰＳＡローカル共通ソース
線を共有化することができるため、第２メタル配線でこ
れらのローカル配線上に、紙面上縦の上下方向に沿って
形成されるＶＢＬＨ電源線及びＰＳＡ共通ソース線（図
示せず）との接続（コンタクト）は、ローカル配線上の
何処からでも行うことができる利点がある。
【００６３】従来から、第２メタル配線からなるＶＢＬ
Ｈ電源線及びＰＳＡ共通ソース線は、ＰＳＡ及びＰＦＥ
Ｔ ＰＳＡセットドライバが配置されたＮウェル近傍に
形成される。従って、ワード線スティッチ領域またはイ
レギュラー領域のＰウェル上に配置されたＮＦＥＴ Ｐ
ＳＡセットドライバーに隣接して、前記ワード線スティ
ッチ領域またはイレギュラー領域のＮウェル上にＰＦＥ
Ｔ ＰＳＡ セットドライバー以外の回路を配置すれば、
Ｎウェル近傍に形成された第２のメタル配線からなるＶ
ＢＬＨ電源線及びＰＳＡ共通ソース線と、第１のメタル
配線からなるＮＦＥＴ ＰＳＡセットドライバーのロー
カルＶＢＬＨ線及びローカルＰＳＡ共通ソース線との接
続が困難になり、ＮＦＥＴ ＰＳＡセットドライバー用
として他の第２メタル配線を形成せねばならない場合も
生じる。
Ｈ電源線及びＰＳＡ共通ソース線は、ＰＳＡ及びＰＦＥ
Ｔ ＰＳＡセットドライバが配置されたＮウェル近傍に
形成される。従って、ワード線スティッチ領域またはイ
レギュラー領域のＰウェル上に配置されたＮＦＥＴ Ｐ
ＳＡセットドライバーに隣接して、前記ワード線スティ
ッチ領域またはイレギュラー領域のＮウェル上にＰＦＥ
Ｔ ＰＳＡ セットドライバー以外の回路を配置すれば、
Ｎウェル近傍に形成された第２のメタル配線からなるＶ
ＢＬＨ電源線及びＰＳＡ共通ソース線と、第１のメタル
配線からなるＮＦＥＴ ＰＳＡセットドライバーのロー
カルＶＢＬＨ線及びローカルＰＳＡ共通ソース線との接
続が困難になり、ＮＦＥＴ ＰＳＡセットドライバー用
として他の第２メタル配線を形成せねばならない場合も
生じる。
【００６４】また、逆に互いのローカルＶＢＬＨ線とロ
ーカルＰＳＡ共通ソース線を共有化することができれ
ば、ＶＢＬＨ電源線及びＰＳＡ共通ソース線をなす第２
メタル配線を必ずしもＮウェル近傍に形成する必要はな
く、ＮＦＥＴ ＰＳＡセットドライバーが配置されたPウ
ェル付近に形成することも可能になる。
ーカルＰＳＡ共通ソース線を共有化することができれ
ば、ＶＢＬＨ電源線及びＰＳＡ共通ソース線をなす第２
メタル配線を必ずしもＮウェル近傍に形成する必要はな
く、ＮＦＥＴ ＰＳＡセットドライバーが配置されたPウ
ェル付近に形成することも可能になる。
【００６５】このように、ＮＦＥＴ ＰＳＡセットドラ
イバーとＰＦＥＴ ＰＳＡセットドライバーとを、ワー
ド線スティッチ領域又はイレギュラー領域に配置する
際、互いに隣接して配置することによりＶＢＬＨ電源線
及びＰＳＡ共通ソース線の配線の自由度が高くなり、セ
ンスアンプサイズを最小化することができる。その結
果、チップサイズの縮小が可能となり、コスト競争力の
ある半導体記憶装置を実現することができる。
イバーとＰＦＥＴ ＰＳＡセットドライバーとを、ワー
ド線スティッチ領域又はイレギュラー領域に配置する
際、互いに隣接して配置することによりＶＢＬＨ電源線
及びＰＳＡ共通ソース線の配線の自由度が高くなり、セ
ンスアンプサイズを最小化することができる。その結
果、チップサイズの縮小が可能となり、コスト競争力の
ある半導体記憶装置を実現することができる。
【００６６】次に、図５を用いて第６の実施の形態につ
いて説明する。
いて説明する。
【００６７】第６の実施の形態は、ＮＦＥＴ及びＰＦＥ
Ｔを用いて構成された図１のセンスアンプセットドライ
バーを構成するＰＦＥＴ ＰＳＡセットドライバーとＮ
ＦＥＴ ＰＳＡセットドライバーを活性化する２種類の
セット信号ｂＰＳＥＴ、及びＰＳＥＴの活性化タイミン
グに時間差を設けることに特徴がある。その具体例を図
５に示す。図５のセット信号のタイミング波形では、セ
ット信号ｂＰＳＥＴ、及びＰＳＥＴの活性化タイミング
に対して積極的に時間差を設けている。その理由は次の
通りである。
Ｔを用いて構成された図１のセンスアンプセットドライ
バーを構成するＰＦＥＴ ＰＳＡセットドライバーとＮ
ＦＥＴ ＰＳＡセットドライバーを活性化する２種類の
セット信号ｂＰＳＥＴ、及びＰＳＥＴの活性化タイミン
グに時間差を設けることに特徴がある。その具体例を図
５に示す。図５のセット信号のタイミング波形では、セ
ット信号ｂＰＳＥＴ、及びＰＳＥＴの活性化タイミング
に対して積極的に時間差を設けている。その理由は次の
通りである。
【００６８】センスアンプによるビット線上の微小電位
差の初期センス過程において、共通ソース線の遷移速度
が速すぎるとデータが逆転する場合がある。これは、セ
ンスアンプから見たビット線対ＢＬ、／ＢＬの容量のア
ンバランスや、抵抗のアンバランス（コンタクト抵抗の
アンバランスを含む）等による実効的な容量のアンバラ
ンスが原因となって、ビット線対ＢＬ、／ＢＬとクロス
カップルされたトランジスタが両方オンする場合、実効
的に容量の小さなＢＬ（又は／ＢＬ）側の電位変化がよ
り速くなることから、センス過程の途中で両者の電位差
が逆転することによるものである。
差の初期センス過程において、共通ソース線の遷移速度
が速すぎるとデータが逆転する場合がある。これは、セ
ンスアンプから見たビット線対ＢＬ、／ＢＬの容量のア
ンバランスや、抵抗のアンバランス（コンタクト抵抗の
アンバランスを含む）等による実効的な容量のアンバラ
ンスが原因となって、ビット線対ＢＬ、／ＢＬとクロス
カップルされたトランジスタが両方オンする場合、実効
的に容量の小さなＢＬ（又は／ＢＬ）側の電位変化がよ
り速くなることから、センス過程の途中で両者の電位差
が逆転することによるものである。
【００６９】このように、初期センス過程における共通
ソース線の遷移速度が速い場合、セットドライバーの駆
動能力が高すぎることが問題になることがあるが、初期
センス過程後は、セットドライバーの能力が高いほどセ
ンスアンプのリストア動作が高速化されることになる。
ソース線の遷移速度が速い場合、セットドライバーの駆
動能力が高すぎることが問題になることがあるが、初期
センス過程後は、セットドライバーの能力が高いほどセ
ンスアンプのリストア動作が高速化されることになる。
【００７０】ＮＦＥＴ及びＰＦＥＴの両方で構成された
センスアンプセットドライバーでは、構成するＰＦＥＴ
ＰＳＡセットドライバーとＮＦＥＴ ＰＳＡセットドラ
イバーをそれぞれ活性化する２種類のセット信号ｂＰＳ
ＥＴ及びＰＳＥＴがあるので、その活性化タイミング時
間差をつけることにより、初期センス期間ではセットド
ライバーの能力を抑え、その後のビット線リストア期間
ではセットドライバーの能力を高めることで、微小電位
のセンス能力が高く、かつリストア能力の高いセンスア
ンプを実現することができる。
センスアンプセットドライバーでは、構成するＰＦＥＴ
ＰＳＡセットドライバーとＮＦＥＴ ＰＳＡセットドラ
イバーをそれぞれ活性化する２種類のセット信号ｂＰＳ
ＥＴ及びＰＳＥＴがあるので、その活性化タイミング時
間差をつけることにより、初期センス期間ではセットド
ライバーの能力を抑え、その後のビット線リストア期間
ではセットドライバーの能力を高めることで、微小電位
のセンス能力が高く、かつリストア能力の高いセンスア
ンプを実現することができる。
【００７１】なお、図５の例では、ｂＰＳＥＴをＰＳＥ
Ｔより先に動作させているが、この順序は逆にしてもよ
い。また、第６の実施の形態では、ＰＳＡセットドライ
バーのトランジスタ構成について説明したが、第６の実
施の形態の適用は必ずしもＰＳＡセットドライバーに限
定されることものではない。
Ｔより先に動作させているが、この順序は逆にしてもよ
い。また、第６の実施の形態では、ＰＳＡセットドライ
バーのトランジスタ構成について説明したが、第６の実
施の形態の適用は必ずしもＰＳＡセットドライバーに限
定されることものではない。
【００７２】ＮＳＡセットドライバーをＮＦＥＴ及びＰ
ＦＥＴの両方を用いて形成し、ＰＦＥＴ ＮＳＡセット
ドライバーとＮＦＥＴ ＮＳＡセットドライバーをそれ
ぞれ活性化する２種類のセット信号ｂＮＳＥＴ及びＮＳ
ＥＴの活性化タイミングに時間差をつけることにより、
同様に微小電位のセンス能力が高く、リストア能力の高
いＮＳＡが得られることはいうまでもない。
ＦＥＴの両方を用いて形成し、ＰＦＥＴ ＮＳＡセット
ドライバーとＮＦＥＴ ＮＳＡセットドライバーをそれ
ぞれ活性化する２種類のセット信号ｂＮＳＥＴ及びＮＳ
ＥＴの活性化タイミングに時間差をつけることにより、
同様に微小電位のセンス能力が高く、リストア能力の高
いＮＳＡが得られることはいうまでもない。
【００７３】次に、図６、図７を用いて第７の実施の形
態について説明する。第７の実施の形態では、半導体記
憶装置の動作速度を高める共通ソース線線オーバードラ
イブ方式に対して、以上の実施の形態で説明したＮＦＥ
Ｔ及びＰＦＥＴの両方を用いて構成されるＰＳＡ（又は
ＮＳＡ）セットドライバーが極めて好適に適用されるこ
とについて説明する。
態について説明する。第７の実施の形態では、半導体記
憶装置の動作速度を高める共通ソース線線オーバードラ
イブ方式に対して、以上の実施の形態で説明したＮＦＥ
Ｔ及びＰＦＥＴの両方を用いて構成されるＰＳＡ（又は
ＮＳＡ）セットドライバーが極めて好適に適用されるこ
とについて説明する。
【００７４】図６に示すように、センス過程の初期にお
いて、例えばＰＦＥＴ ＰＳＡセットドライバー１ａの
ＰＳＡ共通ソース線３に対して、最終的なリストア電位
ＶＢＬＨより高いオーバードライブ電位ＶＢＬＨＯＶを
付与するＶＢＬＨＯＶ電源線４ａが接続され、またＮＦ
ＥＴ ＰＳＡセットドライバー２ａに対して、最終的な
リストア電位ＶＢＬＨを付与するＶＢＬＨ電源線４が接
続される。その他の回路構成は先に述べた図１と同様で
あるため、対応する部分に同一の参照番号を付して説明
を省略する。
いて、例えばＰＦＥＴ ＰＳＡセットドライバー１ａの
ＰＳＡ共通ソース線３に対して、最終的なリストア電位
ＶＢＬＨより高いオーバードライブ電位ＶＢＬＨＯＶを
付与するＶＢＬＨＯＶ電源線４ａが接続され、またＮＦ
ＥＴ ＰＳＡセットドライバー２ａに対して、最終的な
リストア電位ＶＢＬＨを付与するＶＢＬＨ電源線４が接
続される。その他の回路構成は先に述べた図１と同様で
あるため、対応する部分に同一の参照番号を付して説明
を省略する。
【００７５】図７のタイミング波形を用いて、図６に示
すビット線オーバードライブ機能を備えたＰＳＡセット
ドライバーの動作を説明する。センス過程の初期におい
て、例えばリストア電位ＶＢＬＨより電位が高いＶＢＬ
ＨＯＶ電源線４ａに接続されたＰＦＥＴ ＰＳＡセット
ドライバー１ａのセット信号ｂＰＳＥＴを先に活性化さ
せ、ＰＳＡ共通ソース線３を急速に所要のリストア電位
ＶＢＬＨに向けて高める。
すビット線オーバードライブ機能を備えたＰＳＡセット
ドライバーの動作を説明する。センス過程の初期におい
て、例えばリストア電位ＶＢＬＨより電位が高いＶＢＬ
ＨＯＶ電源線４ａに接続されたＰＦＥＴ ＰＳＡセット
ドライバー１ａのセット信号ｂＰＳＥＴを先に活性化さ
せ、ＰＳＡ共通ソース線３を急速に所要のリストア電位
ＶＢＬＨに向けて高める。
【００７６】その後セット信号ｂＰＳＥＴを復帰させ、
引き続きＮＦＥＴ ＰＳＡセットドライバ２ａのセット
信号ＰＳＥＴを活性化することで、ＰＳＡ共通ソース線
３の最終電位はリストア電位ＶＢＬＨとなる。なお、図
７において、先に第２の実施の形態で説明したように、
ＰＳＥＴの信号電位を半導体記憶装置の内部電源電位Ｖ
ＩＮＴより高くして、ＮＦＥＴ ＰＳＡセットドライバ
ー２ａの能力を高める方法がとられている。
引き続きＮＦＥＴ ＰＳＡセットドライバ２ａのセット
信号ＰＳＥＴを活性化することで、ＰＳＡ共通ソース線
３の最終電位はリストア電位ＶＢＬＨとなる。なお、図
７において、先に第２の実施の形態で説明したように、
ＰＳＥＴの信号電位を半導体記憶装置の内部電源電位Ｖ
ＩＮＴより高くして、ＮＦＥＴ ＰＳＡセットドライバ
ー２ａの能力を高める方法がとられている。
【００７７】図６、図７に示す例では、ＰＦＥＴ ＰＳ
Ａセットドライバーをオーバードライブ電位ＶＢＬＨＯ
Ｖに接続しているが、逆にＮＦＥＴ ＰＳＡセットドラ
イバーをオーバードライブ電位ＶＢＬＨＯＶに接続して
もよい。また、第７の実施の形態では、ＰＳＡ共通ソー
ス線をオーバードライブする例について説明したが、Ｎ
ＳＡ共通ソース線をオーバードライブする際には、オー
バードライブ電位ＶＢＬＬＯＶは最終的なリストア電位
ＶＢＬＬより低い電位を用いることになる。
Ａセットドライバーをオーバードライブ電位ＶＢＬＨＯ
Ｖに接続しているが、逆にＮＦＥＴ ＰＳＡセットドラ
イバーをオーバードライブ電位ＶＢＬＨＯＶに接続して
もよい。また、第７の実施の形態では、ＰＳＡ共通ソー
ス線をオーバードライブする例について説明したが、Ｎ
ＳＡ共通ソース線をオーバードライブする際には、オー
バードライブ電位ＶＢＬＬＯＶは最終的なリストア電位
ＶＢＬＬより低い電位を用いることになる。
【００７８】次に、再度図４を用いて、第８の実施の形
態について説明する。第８の実施の形態では、センスア
ンプレイアウトの繰り返し単位内に、センスアンプの構
成素子を配置するウェルをバイアスするためのコンタク
トが形成されないことに特徴がある。図４に示す例で
は、Ｎウェルコンタクトは、ＰＳＡの繰り返し単位内に
は存在せず、ＰＳＡの繰り返しピッチとビット線の繰り
返しピッチとのずれにより生じるイレギュラー領域にお
けるＰＦＥＴ ＰＳＡセットドライバーの形成領域に配
置される。
態について説明する。第８の実施の形態では、センスア
ンプレイアウトの繰り返し単位内に、センスアンプの構
成素子を配置するウェルをバイアスするためのコンタク
トが形成されないことに特徴がある。図４に示す例で
は、Ｎウェルコンタクトは、ＰＳＡの繰り返し単位内に
は存在せず、ＰＳＡの繰り返しピッチとビット線の繰り
返しピッチとのずれにより生じるイレギュラー領域にお
けるＰＦＥＴ ＰＳＡセットドライバーの形成領域に配
置される。
【００７９】このようにすれば、Ｎウェルの幅は、ウェ
ルコンタクトを含まないＰＳＡレイアウト自身の大きさ
で定められる。イレギュラー領域のＮウェル内にウェル
コンタクトを配置すれば、ＰＦＥＴ ＰＳＡセットドラ
イバーのレイアウト領域が前記ウエルコンタクトの配置
分だけ小さくなるので、所要サイズのＰＦＥＴ ＰＳＡ
セットドライバーを配置することが困難になる場合があ
る。このときには、第１の実施の形態等において説明し
たＮＦＥＴ ＰＳＡセットドライバーを併用して前記セ
ットドライバーを縮小すればよい。第８の実施の形態に
よればセンスアンプサイズが最小化され、その結果、チ
ップサイズの縮小が可能となり、コスト競争力のある半
導体記憶装置を実現することができる。
ルコンタクトを含まないＰＳＡレイアウト自身の大きさ
で定められる。イレギュラー領域のＮウェル内にウェル
コンタクトを配置すれば、ＰＦＥＴ ＰＳＡセットドラ
イバーのレイアウト領域が前記ウエルコンタクトの配置
分だけ小さくなるので、所要サイズのＰＦＥＴ ＰＳＡ
セットドライバーを配置することが困難になる場合があ
る。このときには、第１の実施の形態等において説明し
たＮＦＥＴ ＰＳＡセットドライバーを併用して前記セ
ットドライバーを縮小すればよい。第８の実施の形態に
よればセンスアンプサイズが最小化され、その結果、チ
ップサイズの縮小が可能となり、コスト競争力のある半
導体記憶装置を実現することができる。
【００８０】次に、再度図３を用いて第９の実施の形態
について説明する。第９の実施の形態では、センスアン
プレイアウトの繰り返しピッチがそれに接続するビット
線レイアウトの繰り返しピッチと異なる場合に、図３に
示すように、ピッチが変化する領域がセンスアンプ部と
セルアレイの境界領域に存在することを特徴とする。
について説明する。第９の実施の形態では、センスアン
プレイアウトの繰り返しピッチがそれに接続するビット
線レイアウトの繰り返しピッチと異なる場合に、図３に
示すように、ピッチが変化する領域がセンスアンプ部と
セルアレイの境界領域に存在することを特徴とする。
【００８１】通常、センスアンプ部とセルアレイの境界
領域には、センスアンプの回路素子が配置されるウェル
に基板電位を供給するコンタクトが形成される。また、
これと独立にセルトランジスタがレイアウトされるウェ
ルが異なる電位にバイアスされる場合には、その電位を
供給するためのコンタクトが配置されるが、それ以外の
回路素子がセンスアンプとセルアレイの境界領域に配置
されることはない。
領域には、センスアンプの回路素子が配置されるウェル
に基板電位を供給するコンタクトが形成される。また、
これと独立にセルトランジスタがレイアウトされるウェ
ルが異なる電位にバイアスされる場合には、その電位を
供給するためのコンタクトが配置されるが、それ以外の
回路素子がセンスアンプとセルアレイの境界領域に配置
されることはない。
【００８２】また、これらのウェル電位をバイアスする
ためのウェルコンタクトは、ビット線センスアンプを構
成する回路素子のように、センスアンプ毎に所定数必要
ということではないので、その配置が一定間隔である必
要はなく、イレギュラーな配置が可能である。また、セ
ルトランジスタが配置されるセルアレイのウェル電位が
センスアンプのウェル電位と異なる場合には、両者を分
離するためセルアレイを２重のウェル構造にしなければ
ならない。その結果、セルアレイを構成するセルトラン
ジスタとセンスアンプを構成するトランジスタとの距離
が増大し、境界領域におけるレイアウトの自由度はさら
に高くなる。
ためのウェルコンタクトは、ビット線センスアンプを構
成する回路素子のように、センスアンプ毎に所定数必要
ということではないので、その配置が一定間隔である必
要はなく、イレギュラーな配置が可能である。また、セ
ルトランジスタが配置されるセルアレイのウェル電位が
センスアンプのウェル電位と異なる場合には、両者を分
離するためセルアレイを２重のウェル構造にしなければ
ならない。その結果、セルアレイを構成するセルトラン
ジスタとセンスアンプを構成するトランジスタとの距離
が増大し、境界領域におけるレイアウトの自由度はさら
に高くなる。
【００８３】センスアンプレイアウトの繰り返しピッチ
がビット線レイアウトの繰り返しピッチと異なるレイア
ウトでは、ピッチが変化するイレギュラー領域近傍の境
界領域において、接続の傾斜が大きくなり接続が困難に
なる。その接続のためセンスアンプサイズを大きくしな
ければならない場合もある。
がビット線レイアウトの繰り返しピッチと異なるレイア
ウトでは、ピッチが変化するイレギュラー領域近傍の境
界領域において、接続の傾斜が大きくなり接続が困難に
なる。その接続のためセンスアンプサイズを大きくしな
ければならない場合もある。
【００８４】第９の実施の形態では、ピッチが変化する
境界領域が図１１に示すようにセンスアンプ部のレイア
ウト内ではなく、図３に示すようにセンスアンプ部とセ
ルアレイ（図示せず）との境界領域にある。この境界領
域にはイレギュラーな配置が可能なウェルコンタクト等
しか存在しないので、接続の傾斜が大きく接続が困難な
領域ではウェルコンタクトを間引いて配置することも可
能である。
境界領域が図１１に示すようにセンスアンプ部のレイア
ウト内ではなく、図３に示すようにセンスアンプ部とセ
ルアレイ（図示せず）との境界領域にある。この境界領
域にはイレギュラーな配置が可能なウェルコンタクト等
しか存在しないので、接続の傾斜が大きく接続が困難な
領域ではウェルコンタクトを間引いて配置することも可
能である。
【００８５】また、センスアンプトランジスタとセルト
ランジスタの距離が離れているため、両者の接続の傾斜
を小さくして緩やかにレイアウトすることも可能にな
る。このように、ピッチが変化する境界領域がセンスア
ンプ部とセルアレイとの間にあることで、ピッチが変化
する境界領域の所要面積の増加を最小化でき、その結
果、チップサイズの縮小が可能となりコスト競争力のあ
る半導体記憶装置を実現することができる。
ランジスタの距離が離れているため、両者の接続の傾斜
を小さくして緩やかにレイアウトすることも可能にな
る。このように、ピッチが変化する境界領域がセンスア
ンプ部とセルアレイとの間にあることで、ピッチが変化
する境界領域の所要面積の増加を最小化でき、その結
果、チップサイズの縮小が可能となりコスト競争力のあ
る半導体記憶装置を実現することができる。
【００８６】次に、図８を用いて第１０の実施の形態に
ついて説明する。第１０の実施の形態では、ビット線対
にクロスカップルされた２個のセンスアンプトランジス
タ（図９のＱ16、Ｑ17）のレイアウトが、拡散領域、ゲ
ート配線、第１メタル配線から拡散領域へのコンタクト
（図示せず）等に関して並進対称であり、また同じビッ
ト線対に接続された２個のＤＱゲートトランジスタ（図
９のＱ18、Ｑ19)のレイアウトが並進対称であって、セ
ンスアンプトランジスタのＢＬ側の拡散領域とＤＱゲー
トのＢＬ側の拡散領域とが互いに共有され、また、セン
スアンプトランジスタの／ＢＬ側の拡散領域とＤＱゲー
トの／ＢＬ側の拡散領域とが互いに共有されることに特
徴がある。
ついて説明する。第１０の実施の形態では、ビット線対
にクロスカップルされた２個のセンスアンプトランジス
タ（図９のＱ16、Ｑ17）のレイアウトが、拡散領域、ゲ
ート配線、第１メタル配線から拡散領域へのコンタクト
（図示せず）等に関して並進対称であり、また同じビッ
ト線対に接続された２個のＤＱゲートトランジスタ（図
９のＱ18、Ｑ19)のレイアウトが並進対称であって、セ
ンスアンプトランジスタのＢＬ側の拡散領域とＤＱゲー
トのＢＬ側の拡散領域とが互いに共有され、また、セン
スアンプトランジスタの／ＢＬ側の拡散領域とＤＱゲー
トの／ＢＬ側の拡散領域とが互いに共有されることに特
徴がある。
【００８７】図８において、右下がりハッチは、第１メ
タル配線からなるビット線対ＢＬ、／ＢＬ、及び第１メ
タル配線からなるＮＳＡ共通ソース線及びデータ線を示
し、左下がりハッチはゲート配線及びゲート配線からな
るカラム選択線ＣＳＬ（図９参照）を示す。パターンレ
イアウト図の横方向に並進対称に配置された２個のセン
スアンプトランジスタがそれぞれ破線の囲みで示され、
またその縦の上部に隣接して２個のＤＱゲートトランジ
スタがそれぞれ破線の囲みで示されている。
タル配線からなるビット線対ＢＬ、／ＢＬ、及び第１メ
タル配線からなるＮＳＡ共通ソース線及びデータ線を示
し、左下がりハッチはゲート配線及びゲート配線からな
るカラム選択線ＣＳＬ（図９参照）を示す。パターンレ
イアウト図の横方向に並進対称に配置された２個のセン
スアンプトランジスタがそれぞれ破線の囲みで示され、
またその縦の上部に隣接して２個のＤＱゲートトランジ
スタがそれぞれ破線の囲みで示されている。
【００８８】さらにその縦の上部に隣接して、２個のセ
ンスアンプトランジスタと、２個のＤＱゲートトランジ
スタが配置される。なお、センスアンプトランジスタと
ＤＱゲートとの間で共有される拡散領域は、第１メタル
配線からなるビット線対ＢＬ、／ＢＬの下にかくされた
半導体基板上に形成される。
ンスアンプトランジスタと、２個のＤＱゲートトランジ
スタが配置される。なお、センスアンプトランジスタと
ＤＱゲートとの間で共有される拡散領域は、第１メタル
配線からなるビット線対ＢＬ、／ＢＬの下にかくされた
半導体基板上に形成される。
【００８９】図３では、ＮＳＡとＤＱゲートがまとめて
描かれているが、具体的には図８に示すようなレイアウ
トになっている。図８のレイアウトでは、ＮＳＡを構成
する２個のトランジスタが、アクティブ領域（拡散領
域）、ゲート配線、アクティブ領域へのコンタクト等に
関して完全並進対称となっている。
描かれているが、具体的には図８に示すようなレイアウ
トになっている。図８のレイアウトでは、ＮＳＡを構成
する２個のトランジスタが、アクティブ領域（拡散領
域）、ゲート配線、アクティブ領域へのコンタクト等に
関して完全並進対称となっている。
【００９０】同様に、２個のＤＱゲートトランジスタも
完全並進対称である。このように優れた完全並進対称性
は、図８に示すように、センスアンプレイアウト内で第
１メタル配線からなるビット線対ＢＬ、／ＢＬを、半導
体基板上のセンスアンプトランジスタのゲート配線と交
互にツイストするように接続することにより実現可能と
なった。
完全並進対称である。このように優れた完全並進対称性
は、図８に示すように、センスアンプレイアウト内で第
１メタル配線からなるビット線対ＢＬ、／ＢＬを、半導
体基板上のセンスアンプトランジスタのゲート配線と交
互にツイストするように接続することにより実現可能と
なった。
【００９１】個々のトランジスタの特性は、プロセスの
各工程におけるマスクの合わせずれ等によりある程度の
ばらつきを生じるが、対をなす２個のトランスタを並進
対象に配置すれば、マスク合わせずれに起因する２個の
トランジスタの特性ばらつきを抑制することが可能とな
る。ＮＳＡ及びＤＱゲートの対をなす２個のトランジス
タを並進対称に配置することで、マスクずれによってペ
アトランジスタの特性値に差が生じるのを抑制し、微小
信号に対する増幅能力の高いセンスアンプを実現するこ
とが可能になる。
各工程におけるマスクの合わせずれ等によりある程度の
ばらつきを生じるが、対をなす２個のトランスタを並進
対象に配置すれば、マスク合わせずれに起因する２個の
トランジスタの特性ばらつきを抑制することが可能とな
る。ＮＳＡ及びＤＱゲートの対をなす２個のトランジス
タを並進対称に配置することで、マスクずれによってペ
アトランジスタの特性値に差が生じるのを抑制し、微小
信号に対する増幅能力の高いセンスアンプを実現するこ
とが可能になる。
【００９２】また、センスアンプのレイアウトは、ビッ
ト線のピッチで定められる狭い領域に、ビット線が伸び
る方向のサイズを小さく描くことが求められるが、セン
スアンプトランジスタのビット線側の拡散領域と、ＤＱ
ゲートのビット線側の拡散領域とを共有することで、Ｎ
ＳＡとＤＱゲートのトランジスタを同じレイアウトの繰
り返しの列の中に配置することが可能になるので、ビッ
ト線方向のサイズを最小化することができる。この効果
も、センスアンプレイアウト内でビット線対ＢＬ、／Ｂ
Ｌを、センスアンプトランジスタのゲート配線と交互に
ツイストするように接続して第１のメタル配線の密度を
減らすことにより実現可能となった。
ト線のピッチで定められる狭い領域に、ビット線が伸び
る方向のサイズを小さく描くことが求められるが、セン
スアンプトランジスタのビット線側の拡散領域と、ＤＱ
ゲートのビット線側の拡散領域とを共有することで、Ｎ
ＳＡとＤＱゲートのトランジスタを同じレイアウトの繰
り返しの列の中に配置することが可能になるので、ビッ
ト線方向のサイズを最小化することができる。この効果
も、センスアンプレイアウト内でビット線対ＢＬ、／Ｂ
Ｌを、センスアンプトランジスタのゲート配線と交互に
ツイストするように接続して第１のメタル配線の密度を
減らすことにより実現可能となった。
【００９３】また、上記拡散領域が別々となっている場
合と比較して、共有することによりビット線の寄生容量
を減らすことができるので、このことも増幅能力を高め
ることに寄与する。
合と比較して、共有することによりビット線の寄生容量
を減らすことができるので、このことも増幅能力を高め
ることに寄与する。
【００９４】従って、第１０の実施の形態により、マス
クずれに対するマージンが大となり、微小信号増幅能力
が高く、かつレイアウトサイズが小さい半導体記憶装置
のセンスアンプが実現される。また、図８に示すよう
に、ＮＳＡを構成する２個のトランジスタの共通ソース
線を第１メタル配線で直接接続しているので、センス時
におけるソース電位の電位差を最小限に押さえることが
可能となり、より微小信号増幅能力の高いセンスアンプ
にすることが可能になる。なお、本発明は上記の実施の
形態に限定されるものではない。その他本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
クずれに対するマージンが大となり、微小信号増幅能力
が高く、かつレイアウトサイズが小さい半導体記憶装置
のセンスアンプが実現される。また、図８に示すよう
に、ＮＳＡを構成する２個のトランジスタの共通ソース
線を第１メタル配線で直接接続しているので、センス時
におけるソース電位の電位差を最小限に押さえることが
可能となり、より微小信号増幅能力の高いセンスアンプ
にすることが可能になる。なお、本発明は上記の実施の
形態に限定されるものではない。その他本発明の要旨を
逸脱しない範囲で、種々変形して実施することができ
る。
【００９５】
【発明の効果】上述したように本発明の半導体記憶装置
のセンスアンプ及びその制御回路によれば、ＮＦＥＴ及
びＰＦＥＴの両方を用いてセンスアンプのセットドライ
バーを構成することにより、制御回路を含むセンスアン
プ部全体のレイアウトサイズの縮小が可能となり、チッ
プサイズが小さく、かつ微小信号増幅能力の高いコスト
競争力のある半導体記憶装置を実現することが可能にな
る。
のセンスアンプ及びその制御回路によれば、ＮＦＥＴ及
びＰＦＥＴの両方を用いてセンスアンプのセットドライ
バーを構成することにより、制御回路を含むセンスアン
プ部全体のレイアウトサイズの縮小が可能となり、チッ
プサイズが小さく、かつ微小信号増幅能力の高いコスト
競争力のある半導体記憶装置を実現することが可能にな
る。
【図１】第１の実施の形態に係るＰＳＡセットドライバ
ーの回路構成を示す図。
ーの回路構成を示す図。
【図２】第２の実施の形態に係るＰＳＡセットドライバ
ーのタイミング波形図。
ーのタイミング波形図。
【図３】第４、第９の実施の形態に係るセンスアンプ部
の構成を示すブロック図。
の構成を示すブロック図。
【図４】第５、第８の実施の形態に係るＰＳＡセットド
ライバーを構成するＰＦＥＴ及びＮＦＥＴの配置を示す
パターンレイアウト図。
ライバーを構成するＰＦＥＴ及びＮＦＥＴの配置を示す
パターンレイアウト図。
【図５】第６の実施の形態に係るＰＳＡセットドライバ
ーのタイミング波形図。
ーのタイミング波形図。
【図６】第７の実施の形態に係るビット線オーバードラ
イブ用ＰＳＡセットドライバーの回路構成を示す図。
イブ用ＰＳＡセットドライバーの回路構成を示す図。
【図７】第７の実施の形態に係るビット線オーバードラ
イブ用ＰＳＡセットドライバーのタイミング波形図。
イブ用ＰＳＡセットドライバーのタイミング波形図。
【図８】第１０の実施の形態に係るセンスアンプトラン
ジスタとＤＱゲートトランジスタの並進対称パターンレ
イアウトを示す図。
ジスタとＤＱゲートトランジスタの並進対称パターンレ
イアウトを示す図。
【図９】従来の半導体記憶装置のセンスアンプ部の回路
構成を示す図。
構成を示す図。
【図１０】従来のセンスアンプ部の構成を示すブロック
図。
図。
【図１１】従来のワード線スティッチ領域及びイレギュ
ラー領域へのセットドライバーの配置を示すブロック
図。
ラー領域へのセットドライバーの配置を示すブロック
図。
１、１ａ…ＰＦＥＴ ＰＳＡセットドライバー ２、２ａ…ＮＦＥＴ ＰＳＡセットドライバー ３…ＰＳＡ共通ソース線 ４…ＶＢＬＨ電源線 ５…ｂＰＳＥＴ信号線 ６…ＰＳＥＴ信号線 ７…ローカル共通ソース線 ８…ローカルＶＢＬＨ線 １０１…イコライザ及びマルチプレクサー（ＥＱＬ＆Ｍ
ＵＸ） １０２…Ｎチャネルセンスアンプ（ＮＳＡ） １０３…ＮＳＡ共通ソ−ス線 １０４…ＮＳＡセットドライバー １０５…ＤＱゲート １０６…Ｐチャネルセンスアンプ（ＰＳＡ） １０７…ＰＳＡ共通ソース線 １０８…ＰＳＡセットドライバー
ＵＸ） １０２…Ｎチャネルセンスアンプ（ＮＳＡ） １０３…ＮＳＡ共通ソ−ス線 １０４…ＮＳＡセットドライバー １０５…ＤＱゲート １０６…Ｐチャネルセンスアンプ（ＰＳＡ） １０７…ＰＳＡ共通ソース線 １０８…ＰＳＡセットドライバー
Claims (13)
- 【請求項１】 センスアンプを構成するラッチ型差動増
幅回路と、 前記ラッチ型差動増幅回路を構成する電界効果トランジ
スタと、 前記電界効果トランジスタの共通ソース線をリストア電
源線に接続するセットドライバートランジスタとを具備
し、 前記セットドライバートランジスタは、第１導電型型電
界効果トランジスタ及び第２導電型電界効果トランジス
タを用いて構成されることを特徴とする半導体記憶装置
のセンスアンプ制御回路。 - 【請求項２】 前記ラッチ型差動増幅回路は、第１導電
型電界効果トランジスタからなり、前記セットドライバ
ートランジスタを構成する前記第２導電型トランジスタ
の活性化信号電位は、前記第２導電型トランジスタがＮ
型であれば前記半導体記憶装置の高電位側の内部電源電
位より高く設定され、前記第２導電型トランジスタがＰ
型であれば前記半導体記憶装置の低電位側の内部電源電
位より低く設定されることを特徴とする請求項１記載の
半導体記憶装置のセンスアンプ制御回路。 - 【請求項３】 前記ラッチ型差動増幅回路は、第１導電
型電界効果トランジスタからなり、前記セットドライバ
ートランジスタを構成する前記第２導電型トランジスタ
の活性化信号電位は、前記第２導電型トランジスタがＮ
型であれば前記半導体記憶装置の高電位側の外部電源電
位より高く設定され、前記第２導電型トランジスタがＰ
型であれば前記半導体記憶装置の低電位側の外部電源電
位より低く設定されることを特徴とする請求項１記載の
半導体記憶装置のセンスアンプ制御回路。 - 【請求項４】 前記ラッチ型差動増幅回路は、第１導電
型電界効果トランジスタからなり、前記セットドライバ
ートランジスタを構成する前記第２導電型トランジスタ
のしきい値の絶対値は、前記半導体記憶装置を構成する
他の第２導電型電界効果トランジスタのしきい値の絶対
値よりも小さいことを特徴とする請求項１乃至請求項３
のいずれか１項に記載の半導体記憶装置のセンスアンプ
制御回路。 - 【請求項５】 前記半導体記憶装置は、メモリセルをア
レイ状に配列したセルアレイと前記セルアレイへの記憶
データの入出力を制御するセンスアンプ部とを備え、 前記セルアレイは、列方向に配置された複数のビット線
対と行方向に配置された複数のワード線とを備え、 前記センスアンプ部はスティッチ領域を備え、 前記センスアンプ部は、複数のセンスアンプレイアウト
の繰り返しピッチを前記複数のビット線対の繰り返しピ
ッチよりも小さく設定することにより生じたイレギュラ
ー領域をさらに備え、 前記ラッチ型差動増幅回路は、第１導電型電界効果トラ
ンジスタからなり、前記セットドライバートランジスタ
を構成する前記第２導電型トランジスタは、少なくとも
前記スティッチ領域、又は前記イレギュラー領域のいず
れかに配置されることを特徴とする請求項１乃至請求項
４のいずれか１項に記載の半導体記憶装置のセンスアン
プ制御回路。 - 【請求項６】 前記スティッチ領域、又は前記イレギュ
ラー領域に配置される前記セットドライバートランジス
タを構成する前記第２導電型トランジスタは、前記セッ
トドライバートランジスタを構成する前記第１導電型ト
ランジスタと互いに隣接して配置されることを特徴とす
る請求項５記載の半導体記憶装置のセンスアンプ制御回
路。 - 【請求項７】 前記セットドライバートランジスタを構
成する前記第１導電型電界効果トランジスタ、及び前記
セットドライバートランジスタを構成する前記第２導電
型電界効果トランジスタにおいて、前記第１導電型電界
効果トランジスタの活性化信号と前記第２導電型電界効
果トランジスタの活性化信号との間に、活性化タイミン
グの時間差を設定することを特徴とする請求項１乃至請
求項６のいずれか１項に記載の半導体記憶装置のセンス
アンプ制御回路。 - 【請求項８】 前記セットドライバートランジスタを構
成する前記第１導電型電界効果トランジスタ、及び前記
セットドライバートランジスタを構成する前記第２導電
型電界効果トランジスタを、リストア電位である電源線
と、リストア電位と異なる電位の電源線に、それぞれ接
続することを特徴とする請求項１乃至請求項７のいずれ
か１項に記載の半導体記憶装置のセンスアンプ制御回
路。 - 【請求項９】 複数のメモリセルをアレイ状に配列した
セルアレイと、 レイアウト単位を繰り返し配置することで形成される複
数のセンスアンプを含むセンスアンプ部とを備え、 前記繰り返し配置されたレイアウト単位内には、前記複
数のセンスアンプが形成されるウェル領域をバイアスす
るためのコンタクトが含まれないことを特徴とする半導
体記憶装置のセンスアンプ制御回路。 - 【請求項１０】 前記センスアンプは、レイアウト単位
を繰り返し配置することで形成された複数のセンスアン
プからなり、 前記繰り返し配置されたレイアウト単位内には、前記複
数のセンスアンプが形成されるウェル領域をバイアスす
るためのコンタクトが含まれないことを特徴とする請求
項１乃至請求項８のいずれか１項に記載の半導体記憶装
置のセンスアンプ制御回路。 - 【請求項１１】 メモリセルをアレイ状に配列したセル
アレイと、 前記セルアレイへの記憶データの入出力を制御するセン
スアンプ部とを備え、 前記センスアンプ部は、一定の繰り返しピッチで形成さ
れた複数のセンスアンプを含み、 前記セルアレイは、列方向に沿って配置された複数のビ
ット線対を備え、 前記複数のセンスアンプの前記一定の繰り返しピッチ
は、前記複数のビット線対の繰り返しピッチより小さく
設定され、 かつ、このピッチの異なる複数のセンスアンプと前記複
数のビット線対との接続領域が、前記センスアンプ部と
前記セルアレイとの境界領域に位置することを特徴とす
る半導体記憶装置のセンスアンプ制御回路。 - 【請求項１２】 メモリセルをアレイ状に配列したセル
アレイと、 前記セルアレイへの記憶データの入出力を制御するセン
スアンプ部とを備え、 前記センスアンプ部は、一定の繰り返しピッチで形成さ
れた複数のセンスアンプを含み、 前記セルアレイは、列方向に配置された複数のビット線
対を備え、前記複数のセンスアンプは、前記複数のビッ
ト線対にそれぞれクロスカップル接続される２個のセン
スアンプトランジスタからなり、 前記複数のビット線対にそれぞれクロスカップル接続さ
れる２個のセンスアンプトランジスタのパターンレイア
ウトは、前記ビット線対方向に沿って並進対称の繰り返
しパターンをなすものであり、 さらに前記複数のビット線対にそれぞれ接続される２個
のＤＱゲートトランジスタのパターンレイアウトは、前
記ビット線対方向に沿って並進対称の繰り返しパターン
をなすものであり、 かつ、前記センスアンプトランジスタの前記ビット線側
に位置する拡散領域と、前記ＤＱゲートトランジスタの
前記ビット線側に位置する拡散領域とが互いに共有され
ることを特徴とする半導体記憶装置のセンスアンプ。 - 【請求項１３】 前記２個のセンスアンプトランジスタ
及び前記２個のＤＱゲートトランジスタのパターンレイ
アウトからなる前記並進対称の繰り返しパターンは、セ
ンスアンプレイアウト内で第１メタル配線からなる前記
ビット線対を前記センスアンプトランジスタのゲート配
線と交互にツイストするように接続することにより形成
されることを特徴とする請求項１２記載の半導体記憶装
置のセンスアンプ。
Priority Applications (10)
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|---|---|---|---|
| JP2001000475A JP2002208277A (ja) | 2001-01-05 | 2001-01-05 | 半導体記憶装置のセンスアンプ制御回路 |
| US10/035,043 US6496435B2 (en) | 2001-01-05 | 2001-12-27 | Sense amplifier control circuit of semiconductor memory device |
| CNA2004101003925A CN1624796A (zh) | 2001-01-05 | 2001-12-30 | 半导体存储器件的读出放大器控制电路 |
| CN01138188A CN1372268A (zh) | 2001-01-05 | 2001-12-30 | 半导体存储器件的读出放大器控制电路 |
| CNB2004100460001A CN1302551C (zh) | 2001-01-05 | 2001-12-30 | 半导体存储器件及其读出放大器部分 |
| CNA2006101156987A CN1956198A (zh) | 2001-01-05 | 2001-12-30 | 半导体存储器件的读出放大器部分 |
| TW090133233A TW530407B (en) | 2001-01-05 | 2001-12-31 | Sense amplifier control circuit of semiconductor memory device |
| EP01131050A EP1237160A3 (en) | 2001-01-05 | 2001-12-31 | Sense amplifier control circuit of semiconductor memory device |
| KR10-2002-0000616A KR100412000B1 (ko) | 2001-01-05 | 2002-01-05 | 반도체 메모리 장치의 센스 증폭기 제어 회로 |
| US10/267,949 US6674678B2 (en) | 2001-01-05 | 2002-10-09 | Sense amplifier control circuit of semiconductor memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000475A JP2002208277A (ja) | 2001-01-05 | 2001-01-05 | 半導体記憶装置のセンスアンプ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208277A true JP2002208277A (ja) | 2002-07-26 |
Family
ID=18869257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000475A Pending JP2002208277A (ja) | 2001-01-05 | 2001-01-05 | 半導体記憶装置のセンスアンプ制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6496435B2 (ja) |
| EP (1) | EP1237160A3 (ja) |
| JP (1) | JP2002208277A (ja) |
| KR (1) | KR100412000B1 (ja) |
| CN (4) | CN1302551C (ja) |
| TW (1) | TW530407B (ja) |
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