KR100412000B1 - 반도체 메모리 장치의 센스 증폭기 제어 회로 - Google Patents

반도체 메모리 장치의 센스 증폭기 제어 회로 Download PDF

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KR100412000B1 KR10-2002-0000616A KR20020000616A KR100412000B1 KR 100412000 B1 KR100412000 B1 KR 100412000B1 KR 20020000616 A KR20020000616 A KR 20020000616A KR 100412000 B1 KR100412000 B1 KR 100412000B1
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Abstract

반도체 메모리 장치에서 사용되는 센스 증폭기 제어 회로는 래치형의 차동 증폭기의 형태로 접속된 제1 도전형의 제1 트랜지스터들을 포함하는 센스 증폭기, 및 상기 센스 증폭기에 대응되는 세트 드라이버를 포함하고, 세트 드라이버는 래치형 차동 증폭기의 공통 소스 라인을 복구 전원 공급 라인에 접속하기 위한 제2 도전형의 제2 트랜지스터를 포함한다.

Description

반도체 메모리 장치의 센스 증폭기 제어 회로{SENSE AMPLIFIER CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
<관련 출원의 상호 참조>
본 출원은 2001년 1월 5일 출원된 우선 일본 특허출원 제2001-000475호의 우선권을 주장하며, 이에 기초하고, 그 전체 내용은 본 출원에 참조로 포함된다.
일부 종래의 반도체 메모리 장치들은 래치형 차동 증폭기 회로로 이루어진 센스 증폭기를 사용한다. 일례로서 DRAM 내의 비트선 전위를 증폭하기 위한 센스 증폭기부와 관련하여 종래의 차동 증폭기의 회로 구성을 아래에 설명한다.
도 1에 도시된 센스 증폭기부는 비트선 쌍(/BL<2> 및 BL<2> )(<2>는 예로서 예시됨), 이퀄라이저 및 멀티플렉서(EQLMUX)(101), N-채널 센스 증폭기(NSA) (102), NSA 공통 소스선(103), NSA 세트 드라이버(104), 및 DQ 게이트(105)를 포함한다. 이퀄라이저는 N-채널 트랜지스터(이후부터는 NFET로 나타냄)(Q11, Q12, Q13)를 포함한다. 멀티플렉서는 NFET(Q14, Q15)를 포함한다. NSA(102)는 NFET(Q16, Q17)를 포함한다. NSA 공통 소스선(103)은 "0" 기입 전위(VBLL)(예를 들면, Vss)를 NSA(102) 내의 NFET(Q16, Q17)의 공통 소스에 제공한다. NSA 세트 드라이버(104)는 VBLL을 NSA 공통 소스선(103)에 제공한다. DQ 게이트(105)는 NFET(Q18, Q19)를 포함한다.
DQ 게이트(105)의 우측에 P-채널 센스 증폭기(PSA)(106), PSA 공통 소스선(107), 및 PSA 세트 드라이버(108)가 더 구비된다. PSA(106)는 P-채널 트랜지스터(이후부터는 PFET로 나타냄)(Q20, Q21)를 포함한다. PSA 공통 소스선(107)은 "1" 기입 전위(예를 들면, VBLH)를 PSA(106) 내의 트랜지스터(Q20, Q21)의 공통 소스에 제공하고, PSA 세트 드라이버(108)는 VBLH를 PSA 공통 소스선(107)에 제공한다. 또한, NFET(Q22, Q23)로 구성된 멀티플렉서 및 NFET(Q24, Q25, Q26)로 구성된 이퀄라이저가 PSA(106) 다음에 온다.
상술한 바와 같은 센스 증폭기는 각각의 비트선 쌍에 제공된다. 따라서, 도 1의 하부에 도시된 바와 같이, 동일한 회로가 /BL<0> 및 BL<0> (<0>은 단지 예시적으로 사용됨)에도 제공된다. 좌우 VBLH/2 전원 공급선은 이퀄라이즈된 전위 VBLH/2를 비트선 쌍에 공급한다. CSL은 컬럼 선택 신호선을 나타낸다. 도시되지는 않았지만, 각각이 셀 커패시터 및 셀 트랜지스터로 이루어진 메모리 셀들은 각각의 비트선 쌍에 대해 센스 증폭기부의 반대측에 접속된다.
도 1의 센스 증폭기의 주요 부분은 NSA(102) 및 PSA(106)로 형성되고, 이들의 각각은 비트선 쌍에 교차-결합된(cross-coupled) 트랜지스터를 가진다. NSA(102)의 공통 소스선(103)은 NFET로 이루어지는 NSA 세트 드라이버(104)에 의해 "0" 기입 전위 VBLL(예를 들면, Vss)에서 비트선 복구 전원 공급선(bit line restore power supply line)에 접속된다. PSA(106)의 공통 소스선(107)은 PFET로 이루어진 PSA 세트 드라이버(108)에 의해 "1" 기입 전위 VBLH에서 비트선 복구 전원 공급선에 접속된다.
상술한 바와 같이, 종래의 센스 증폭기에서는, NSA 세트 드라이버는 NFET로 형성되고 PSA 세트 드라이버는 PFET로 형성된다. 센스 시에 래치 신호(NSET, bPSET)는 각각 하이 및 로우로 설정되어, 비트선들 사이의 작은 전위 차이를 증폭하여 비트선 BL(또는 /BL)을 고전위측의 "1" 기입 전위로 설정하고 비트선 /BL(또는 BL)은 저전위측의 "0" 기입 전위로 각각 설정한다.
본 발명의 한 측면에 따르면, 반도체 메모리 장치에서 사용되는 센스 증폭기제어 회로가 제공되는데, 이는 래치형 차동 증폭기의 형태로 접속된 제1 도전형의 제1 트랜지스터들을 포함하는 센스 증폭기; 센스 증폭기에 대응하는 세트 드라이버; 및 래치형 차동 증폭기의 공통 소스선을 복구 전원 공급선에 접속하기 위한 제2 도전형의 제2 트랜지스터를 포함하는 세트 드라이버를 포함한다.
이하, 첨부 도면을 참조로 하여 본 발명의 실시예들을 상세히 설명하겠지만, 본 발명의 실시예들과 종래 기술 간의 비교를 명확히 하기 위하여, 세트 드라이버를 센스 증폭기부에 어떻게 배치하는지에 대한 종래 기술에서의 구성을 먼저 설명하겠다.
도 2에 도시한 바와 같이, 종래의 구성에서는, 비교적 작은 개수의 센스 증폭기(예를 들면, 1 내지 4)에 대해 하나의 세트 드라이버가 제공되고, 센스 증폭기 레이아웃이 반복되는 방향으로 규칙적인 간격으로 NSA 및 PSA에 인접하게 세트 드라이버들이 배치된다.
이렇게, 배치된 세트 드라이버들은 분산형(distributed) 세트 드라이버라 한다. 도 2의 예시적인 분산형 구성에서는, 하나의 NSA 세트 드라이버가 매 2개의 NSA마다 배치되고, 하나의 PSA 세트 드라이버가 매 2개의 PSA마다 배치된다.
비교적 많은 개수의 센스 증폭기의 공통 소스선들 사이에 하나의 세트 드라이버가 공유되고, 센스 증폭기들이 반복적으로 배치되는 영역 외의 다른 영역에 그러한 세트 드라이버들이 함께 배치되는 다른 방법이 있다. 이렇게, 배치된 세트 드라이버들은 집중형(concentrated) 세트 드라이버라 한다. 세트 드라이버들은 분산형으로도 또는 집중형으로도 배치될 수 있다.
그러나, 분산 형태에서는, 도 2에 도시된 바와 같이 세트 드라이버를 위한 자리가 NSA 및 PSA에 인접하게 제공되어야 한다. 센스 증폭기에 비해 세트 드라이버의 크기가 크지 않기 때문에, 보다 적은 개수의 센스 증폭기에 대해 하나의 세트 드라이버를 배치할 경우 레이아웃의 효율을 감소시키고, 그 결과 비트선 방향으로 센스 증폭기부의 크기를 증가시킨다.
DRAM의 전체 셀 어레이는 센스 증폭기 영역에 의해 분할되는 많은 셀 어레이 블록으로 구성된다. 따라서, 각각의 센스 증폭기 크기의 미세한 증가가 칩 크기에 상당한 영향을 미친다. 이러한 이유때문에, 종래의 DRAM에서는 집중형 세트 드라이버가 일반적으로 사용된다.
집중형 세트 드라이버는 워드선(WL)이 연장되는(도 2의 수직 방향) 방향으로 매 2개 이상의 로우(2개 이상의 비트선 쌍)마다 각각 제공되는 각각의 WL 스티치 영역 내에 빈도있게 배치된다. WL 스티치 영역들은 저저항의 금속 워드선 및 비교적 고저항의 게이트 상호접속선들이 스티치되는 영역들이다. 또한, 세트 드라이버들은 센스 증폭기의 반복 주기(피치)를 비트선 쌍 /BL 및 BL의 반복 주기 보다 다소 작게 함으로써 생기는 불규칙한 영역 내에 배치될 수 있다(미국 특허 5,636,158 참조). 그러한 배치의 예가 도 3에 예시되어 있다. 이러한 실시예에서, NSA 세트 드라이버는 WL 스티치 영역 내에 배치되는 반면, PSA 세트 드라이버는 MDQ 스위치를 포함하는 WL 스티치 영역들 및 불규칙한 영역 내에 배치된다.
도 1의 센스 증폭기부에서, NFET는 PFET 보다 훨씬 더 많은 수가 사용된다. 따라서, PSA 및 PSA 세트 드라이버용 PFET는 도 3에 도시된 바와 같이 센스 증폭기가 반복되는 방향으로 확장되는 비교적 작은 폭의 N-웰 영역 내에 형성된다.
NSA 세트 드라이버가 WL 스티치 영역내에만 배치되는 이유는 WL 스티치 영역내의 P웰 영역이 요구되는 크기의 NSA 세트 드라이버를 수용할 정도로 충분히 크기 때문이다.
PSA 세트 드라이버가 스티치 영역 및 불규칙한 영역 모두에 배치되는 이유는 PSA 자체의 레이아웃을 따르도록 결정되는 N-웰 영역의 폭이 스티치 영역들이 충분한 크기의 PSA 세트 드라이버를 수용하도록 허용할 만큼 크지 않기 때문이다.
앞서 설명한 바와 같이, DRAM 등의 전체 셀 어레이는 센스 증폭기부에 의 해 분리되는 많은 셀 어레이 블록으로 형성된다. 따라서, 저비용의 소형 칩을 구현하기 위해서는, 비트선 방향으로 센스 증폭기 크기를 감소시키는 것이 매우 중요하다. 이 때문에, 센스 증폭기를 가능한 한 작게 제작하고자 하는 노력이 있었다.
도 1에 도시된 센스 증폭기에서는, NFET의 개수가 PFET보다 훨씬 더 많다. 결과적으로, 센스 증폭기의 전체 레이아웃의 관점에서 P웰 영역이 N웰 영역보다 훨씬 더 크다. 따라서, 센스 증폭기들을 구성하는 트랜지스터의 경우, PFET가 NFET에 비해 레이아웃의 자유도가 작다.
예를 들면, 레이아웃의 개선에 의해 PSA 자체의 크기가 축소되더라도, PSA 세트 드라이버의 크기가 동시에 축소되지 않는한 N웰 영역 폭을 감소시키는 것이 불가능하다. 좁은 N-웰에서, PSA 세트 드라이버가 배치되는 영역은 WL 스티치 영역 또는 불규칙한 영역으로 제한된다. 일반적으로, 디자인 룰에 대한 레이아웃 크기의 비율이 감소하면, 영역내의 레이아웃의 자유도는 낮아진다. 따라서, 좁은 영역에서 하나의 PFET로만 형성되는 PSA 세트 드라이버의 비트선 방향으로 레이아웃 크기를 축소시키는 것은 쉽지 않다.
N웰의 폭을 감소시킴과 동시에, PSA들과 비트선 쌍 사이의 반복 주기에서의 차이를 증가시킴으로써 센스 증폭기가 반복되는 방향으로 N웰에서의 불규칙 영역의 크기를 증가시키고, 그 불규칙 영역내에 PSA 세트 드라이버를 배치하는 것을 가정할 수 있다. 그러나, 반복 주기의 차이를 증가시킬 경우 비트선과 센스 증폭기 사이의 접속을 어렵게 만든다.
전술한 바와 같이, 래치형 차동 증폭기를 구성하는 종래의 센스 증폭기부에서는, 하나의 공통 소스선에 접속된 NSA 세트 드라이버는 하나의 NFET에 의해 형성되고 다른 공통 소스선에 접속된 PSA 세트 드라이버는 하나의 PFET에 의해 형성되며, 이는 본질적으로, 레이아웃의 자유도에 제한을 가한다. 그 결과, 센스 증폭기의 크기를 축소시키는 것이 어렵게 된다.
전술한 바와 같이, NSA에 대한 세트 드라이버는 NFET에 의해 형성되고 PSA에 대한 세트 드라이버는 PFET에 의해 형성되도록 반도체 메모리 장치에서 사용되는 종래의 센스 증폭기 제어 회로가 구성된다. 따라서 제어 회로를 포함하는 전체 센스 증폭기부의 크기를 축소시키는 데에도 어려움이 있다. 이러한 불리함과 결함이 있는 전술한 종래 기술을 고려하여, 전체 센스 증폭기부의 크기를 축소시킬 수 있도록 하는 센스 증폭기 세트 드라이버용 트랜지스터 회로의 구성을 제공하는 본 발명의 다음과 같은 실시예를 상세하게 설명한다.
도 1은 종래의 반도체 메모리 장치의 센스 증폭기부의 회로 구성을 도시하는 도면.
도 2는 종래의 센스 증폭기부의 블록도.
도 3은 세트 드라이버를 워드선 스티치 영역(stitch region) 및 불규칙 영역에 배치하는 종래의 방법을 설명하는데 이용되는 도면.
도 4는 본 발명의 제1 실시예에 따른 PSA 세트 드라이버의 회로 구성을 도시하는 도면.
도 5는 본 발명의 제2 실시예에 따른 PSA 세트 드라이버용 세트 신호의 타이밍도.
도 6은 본 발명의 제4 및 제9 실시예에 따른 센스 증폭기부의 구성을 도시하는 도면.
도 7은 본 발명의 제5 및 제8 실시예에 따른 PSA 세트 드라이버를 구성하는 PFET 및 NFET의 구성을 예시하는 패턴 레이아웃도.
도 8은 본 발명의 제6 실시예에 따른 PSA 세트 드라이버용 세트 신호의 타이밍도.
도 9는 본 발명의 제7 실시예에 따른 비트선 오버드라이브 PSA 세트 드라이버의 회로 구성을 도시하는 도면.
도 10은 본 발명의 제7 실시예에 따른 비트선 오버드라이브 PSA 세트 드라이버용 세트 신호의 타이밍도.
도 11은 본 발명의 제10 실시예에 따른 센스 증폭기 트랜지스터 및 DQ 게이트 트랜지스터의 반복되는 패턴 레이아웃을 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
101 : 이퀄라이저 및 멀티플렉서(EQLMUX)
102 : N-채널 센스 증폭기(NSA)
103 : NSA 공통 소스선
104 : NSA 세트 드라이버
105 : DQ 게이트
106 : P-채널 센스 증폭기(PSA)
107 : PSA 공통 소스선
108 : PSA 세트 드라이버
[제1 실시예]
도 4는 래치형 차동 증폭기 회로를 구성하는 센스 증폭기의 PSA 공통 소스선에 접속된 PSA 세트 드라이버용 트랜지스터 회로의 구성을 도시한다.
도 4에 도시된 PSA 세트 드라이버는 PFET PSA 세트 드라이버(1), NFET PSA 세트 드라이버(2), PSA 공통 소스선(3), VBLH 전력 공급선(4), PFET PSA 세트 드라이버를 활성화하기 위한 bPSET 신호선(5), NFET PSA 세트 드라이버를 활성화하기 위한 PSET 신호선(6), 로컬 공통 소스선(7), 및 로컬 VBLH선(8)으로 구성된다. 세트 드라이버(1)의 게이트로의 입력 신호 bPSET와, 세트 드라이버(2)의 게이트로의 입력 신호 PSET를 로우 및 하이로 각각 설정함으로써, PSA 공통선(3)은 비트선 복구(restore) 전위 VBLH로 설정된다.
도 4에 도시한 바와 같이, 제1 실시예에서는, PSA 공통 소스선(3)에 접속된 PSA 세트 드라이버는 PFET 및 NFET에 의해 형성된다. 상기한 바와 같이, 센스 증폭기부의 전체 레이아웃에 비추어, P웰 영역은 N웰 영역에 비하여 상당히 크고, 그러므로 NFET의 레이아웃 및 배치 내의 자유도가 높다. 따라서, NFET PSA 세트 드라이버(2)의 도입으로 수반되는 레이아웃 영역의 증가가 방지된다.
PFET 및 NFET로 PSA 세트 드라이버를 형성함으로써, 종래 PFET PSA 세트 드라이버만이 갖고 있던 구동 능력이 NFET PSA 세트 드라이버에 할당될 수 있게 된다. 따라서, PFET PSA 세트 드라이버의 크기는 축소될 수 있다. 또한 할당의 비율은 임의로 설정할 수 있으며, 따라서 PSA 세트 드라이버는 NFET PSA 세트 드라이버(2)에 로만 형성될 수 있다.
레이아웃의 개선으로 인해 PSA 자체의 레이아웃 크기가 축소되면, PFET PSA 세트 드라이버의 레이아웃 크기 역시 동시에 축소될 수 있게 되어, N웰의 폭이 사실상 PSA 자체의 레이아웃에 의해 결정될 수 있게 된다.
종래의 센스 증폭기 제어 회로와는 달리 NFET로만 또는 PFET 및 NFET의 양쪽 모두로 형성될 수 있는, 제1 실시예에 따른 PSA 세트 드라이버 회로 구성을 사용함으로써, PSA들의 PFET들이 배치되는 N웰의 폭은 최소한으로 될 수 있다. 종래의 제어 회로에서는, PSA 세트 드라이버는 PFET로만 형성된다. 따라서, 센스 증폭기의 크기는 축소될 수 있게 되어, 칩 크기가 작고 비용면에서 경쟁력이 높은 반도체 메모리 장치가 구현될 수 있다.
제1 실시예는 PSA 세트 드라이버의 회로 구성에 관련하여 설명되었지만, 여기에 한정되는 것은 아니다. 센스 증폭기부의 전체 레이아웃에서 P웰 영역에 비하여 N웰 영역이 상당히 클 때, NSA 세트 드라이버가 NFET 및 PFET로 형성되면, PFET NSA 세트 드라이버의 도입으로 수반되는 레이아웃 영역의 증가를 피할 수 있게 된다.
따라서, NFET NSA 세트 드라이버가 지닌 구동 능력이 PFET NSA 세트 드라이버에 할당되면, NFET NSA 세트 드라이버의 크기는 축소될 수 있다. 또한, NSA 세트 드라이버를 PFET만으로 형성하는 것도 가능하다.
상기한 바와 같이, NSA 세트 드라이버를 위해 NFET 뿐만 아니라 PFET를 사용함으로써 레이아웃 면에서 더 큰 자유도가 제공되며 칩 크기가 감소된다.
[제2 실시예]
도 5는 본 발명의 제2 실시예에 따른 센스 증폭기 활성화 신호의 타이밍도이다.
제2 실시예는 대응하는 센스 증폭기 내의 트랜지스터와 반대의 도전형의 트랜지스터로부터 형성되는 세트 드라이버용 활성화 신호(세트 신호)의 활성화-시간 전위에 관한 것이다. 특히, 반대의 도전형의 트랜지스터가 N형인 세트 드라이버용 활성화 신호는, 반도체 메모리 장치 내부의 높은 공급 전압(VINT 또는 VBLH > 0)보다 더 높게 설정된다. 반대의 도전형의 트랜지스터가 P형인 세트 드라이버용 활성화 신호는 낮은 내부 공급 전압(Vss, GND, OV, 또는 VBLL)보다 낮게 설정된다.
예를 들어, 도 5에 도시된 바와 같이, PFET PSA용 NFET PSA 세트 드라이버(도 4에서 '2'로 도시됨)용 세트 신호 PSET의 활성화 전위(고 레벨)는 주변 회로용 내부 공급 전압 VINT 보다 높게 설정된다. 도 5에서, NSA용 NFET NSA 세트 드라이버에 대한 세트 신호인 NSET는 활성화 시간에서 VINT로 설정된다. PSA용 PFET PSA 세트 드라이버(도 4에서 '1'로 도시됨)에 대한 세트 신호 bPSET는 활성화 시간에서 저 레벨 Vss, GND, 또는 0V로 설정된다.
NFET PSA 세트 드라이버에 대한 세트 신호 PSET가 VINT 보다 높게 설정되는 이유는 다음과 같다.
NFET PSA 세트 드라이버를 활성화시켜 PSA 공통 소스선이 비트선 복구 전위 VBLH에 이르도록 하기 위해서는, 활성화 시간에서의 세트 신호 PSET의 전위는 NFET PSA 세트 드라이버의 임계 전압이상만큼 VBLH 보다 높을 필요가 있다. 활성화 시간에서 세트 신호 PSET의 전위가 높을수록, 세트 드라이버 구동 능력이 더 높아지며, 따라서, 크기가 작은 세트 드라이버는 요구되는 구동 능력을 달성할 수 있다.
반대의 도전형의 트랜지스터가 P형일 때 PFET NSA 세트 드라이버용 세트 신호가 VSS, GND, OV, 또는 VBLL 보다 낮게 설정되는 이유는, 반대의 도전형의 트랜지스터의 전기적 특성을 고려함으로써 N형인 경우와 유사한 방식으로 설명될 수 있다.
따라서, 세트 드라이버의 구동 능력을 증가시킴으로써 세트 드라이버의 레이아웃을 작게 만들 수 있으며, 센스 증폭기의 크기를 감소시킬 수 있다. 그 결과, 칩 크기는 작고 비용면에서는 경쟁력이 높은 반도체 메모리 장치를 구현할 수 있다.
동일한 크기의 세트 드라이버와 비교하여, 세트 드라이버의 높은 구동 능력으로 인해 센스 증폭기의 복구 능력이 증가됨으로써, 빠른 반도체 메모리 장치가 구현가능하다. 내부 부스트 전압으로 활성화시키기 위한 세트 신호의 전위를 세트 드라이버를 외부의 높은 공급전압 VEXT(VDD)보다 높게(또는 외부 저 공급전압 Vss보다 더 낮게) 설정시킴으로써, NFET(또는 PFET) PSA(또는 NSA) 세트 드라이버의 구동 능력 증가의 효과는 더욱 상승될 수 있다.
[제3 실시예]
제3 실시예는 대응하는 센스 증폭기 내의 트랜지스터와는 반대의 도전형인, 세트 드라이버 내의 트랜지스터의 임계 전압의 설정에 관한 것이다. 이들 트랜지스터가 N형이면 그들 임계 전압은 반도체 메모리 장치내의 다른 N형 트랜지스터의 임계 전압보다 낮게 설정되며, 그렇지 않다면 그 임계 전압은 다른 P형 트랜지스터의 임계 전압보다 높게 설정된다. 다시 말해서, 반대의 도전형 트랜지스터의 임계 전압의 절대값은 반도체 메모리 장치의 반대의 도전형의 다른 트랜지스터의 임계 전압의 절대값보다 작게 설정된다.
예를 들어, P 채널 센스 증폭기들(PSA들)용 NFET PSA 세트 드라이버를 구성하는 NFET의 임계 전압은, 반도체 메모리 장치에서 사용되는 다른 NFET의 임계 전압보다 낮게 설정된다.
특히, 다른 NFET의 임계 전압은 일반적으로 0.5 내지 0.6V 정도(order)이다. NFET PSA 세트 드라이버를 구성하는 NFET의 임계 전압은 0.3V 이하(저 임계 NFET)로 설정된다. 동작 전의 비트선의 전위(이퀄라이즈된 전위에 가까운 전위)와 "0" 기입 전위 VBLL(예로서, Vss) 사이의 차이가 별로 크지 않은 시스템에서는, 종종 저-임계 NFET가 N 채널 센스 증폭기(NSA)를 구성하는 NFET로서 사용된다. 이 경우, NFET PSA 세트 드라이버에서 저-임계 NFET를 사용함으로써, 저-임계 NFET를 NFET PSA 세트 드라이버로 도입하기 위한 추가적인 프로세스를 필요로 하지 않는다.
반대의 도전형 트랜지스터가 P형이면, PFET NSA 세트 드라이버의 임계 전압이 반도체 메모리 장치의 다른 PFET의 임계 전압보다 높게 설정되는 이유는, 반대의 도전형 트랜지스터의 전기적 특성을 고려함으로써 N형의 경우와 유사한 방식으로 설명될 수 있다.
따라서, 대응하는 센스 증폭기에서의 트랜지스터와는 반대의 도전형인, 세트 드라이버에서의 트랜지스터의 임계 전압의 절대값을, 반도체 메모리 장치 내의 대응하는 도전형의 다른 트랜지스터의 임계 전압의 절대값보다 작게 설정함으로써, 세트 드라이버의 구동 능력이 증가되어, 센스 증폭기 크기가 제2 실시예에서와 마찬가지로 최소화될 수 있다.
그 결과 칩 크기가 작고 비용면에서 경쟁력이 높은 반도체 메모리 장치가 구현될 수 있다. 또한, 반도체 메모리 장치는 센스 증폭기의 복구 능력이 높기 때문에 더 빠른 동작을 제공할 수 있다.
[제4 실시예]
도 6은 본 발명의 제4 실시예의 구성을 보여주고 있다.
제4 실시예에서, 대응하는 센스 증폭기내의 트랜지스터와 반대의 도전성의 트랜지스터로 구성된 세트 드라이버는 상술된 워드선 스티치 영역 및 불규칙 영역 중 하나 또는 이들 영역 모두에 배치된다. 이러한 센스 증폭기의 레이아웃의 한 예가 도 6에 예시되어 있다.
도 6의 레이아웃은 EQLMUX, NSADQ 게이트 및 PSA가 레이아웃 유닛으로서 반복적으로 배열되는 종래 레이아웃으로부터 변하지 않고 남아 있지만, 그러나 레이아웃 유닛의 반복 주기가 대응하는 비트선 쌍의 반복 주기보다 더 작다는 특성을 가지고 있다.
이러한 레이아웃은 오직 DQ 게이트 및 PSA 부분만의 반복 주기가 도 3에 도시된 바와 같이 더 작게 설정된 경우에 비해서 불규칙 영역의 부분을 양호하게 증가시킨다. 또한, 반복 주기 변화 영역이 센스 증폭기부의 레이아웃 내가 아니라, 센스 증폭기부와 셀 어레이(도시되지 않음) 사이의 경계 영역 내에 제공되는 것이레이아웃에 장점을 제공한다(제9 실시예에 기술됨).
NFET PSA 세트 드라이버는 지금까지 거의 사용되지 않은 워드선 스티치 영역들 내에 배치되고, 반복적으로 배치된 EQLMUX를 구비하며, N 웰에 인접한 P 웰내의 새롭게 개발된 불규칙 영역 내에 배치된다. 원하는 크기의 트랜지스터는 다른 레이아웃 부분에 영향을 주지 않고 배치될 수 있다. 그러므로, 센스 증폭기의 크기는 최소한도로 축소될 수 있다. 그 결과, 칩 크기가 작고 비용면에서 경쟁력이 높은 반도체 메모리 장치가 구현될 수 있다. 또한, 반도체 메모리 장치는 센스 증폭기가 높은 복구 능력을 가지기 때문에 더 빠른 동작을 제공할 수 있다.
[제5 실시예]
도 7은 본 발명의 제5 실시예의 구성을 보여주고 있다.
제5 실시예는 NFET PSA 세트 드라이버와 PFET PSA 세트 드라이버가 워드선 스티치 영역 또는 불규칙 영역에 서로 인접하게 배치되는 것이 특징이다.
도 7에서, 굵은 점선으로 표시된 좌측 영역은 N 웰 영역이다. 가는 점선으로 표시된 PFET PSA 세트 드라이버는 N 웰 영역의 중앙 부분에 배치된다. 가는 점선으로 표시된 PSA들은 PSA 세트 드라이버의 상하로 반복적으로 배치된다. 가는 점선으로 표시된 제3 실시예에서 상술된 저 임계값 NFET PSA 세트 드라이버는 PFET PSA 세트 드라이버의 바로 오른편에 위치한다. 도 7에서, 오른쪽 아래로의 평행 사선으로 표시된 부분은 제1 금속 상호접속선이고, 반면에 왼쪽 아래로의 병렬 사선으로 표시된 부분은 게이트 상호접속선을 나타낸다.
도 7의 패턴 레이아웃은, PFET PSA 세트 드라이버, 세트 드라이버의 상하로위치된 PSA들, 및 도 6에 도시된 N 웰 영역과 불규칙 영역이 교차되는 영역에서 PFET PSA 세트 드라이버의 바로 오른쪽에 위치한 NFET PSA 세트 드라이버의 확대도이다.
도 6에서, NFET PSA 세트 드라이버 및 PFET SET 세트 드라이버는 스티치 영역과 불규칙 영역 각각에서 서로 인접하게 배치된다. 도 7은 불규칙 영역에서 서로 인접하게 배치된 NFET PSA 세트 드라이버와 PFET SET 세트 드라이버의 레이아웃의 특정 예를 도시한다. 도 7에서 NFET 및 PFET의 세트 드라이버의 회로 구조는 도 4에 도시된 것으로부터 변하지 않고 유지된다.
도 7에서 도시된 바와 같이, 서로 인접하게 배치되도록, NFET PSA 세트 드라이버와 PFET SET 세트 드라이버의 배치는, 이 둘 사이에서 제1 금속 상호접속선으로 형성된 로컬 VBHL선 및 PSA 로컬 공통 소스선이 공유되도록 한다. 따라서, 제2 금속 상호접속선에 의해 로컬 상호접속선 위에 형성된 VBLH 전원 공급선과 PSA 공통 소스선의 콘택(contact)(도시되지 않음)은 로컬 상호접속선상의 어느 지점에서든지 구현이 가능하다.
종래에, VBLH 전원 공급선과 PSA 공통 소스선은 PSA들과 PFET PSA 세트 드라이버들이 배열된 N 웰 영역에 이웃해서 형성되어 왔다. 따라서, P 웰내의 스티치 영역 또는 불규칙 영역내의 NFET PSA 세트 드라이버에 인접하는 N 웰내의 스티치 영역 또는 불규칙 영역내의 PFET PSA 세트 드라이버와 다른 회로의 배치는, 로컬 VBLH 전원 공급선 및 PSA 공통 소스선을 로컬 VBLH선 및 로컬 PSA 공통 소스선 각각에 접속하는 것을 어렵게 한다. 이러한 이유로, 추가적인 제2 금속 상호접속선들은 NFET PSA 세트 드라이버를 위해 형성되도록 요구될 수도 있다.
반대로, 각각의 로컬 VBLH선과 로컬 PSA 공통 소스선이 공유될 수 있다면, VBLH선과 PSA 공통 소스선을 형성하는 제2 금속 상호접속선들은 N 웰 영역 근처에서 형성될 필요가 없다. 즉, 그들은 NFET PSA 세트 드라이버가 배치된 P 웰 영역 근처에 형성될 수도 있다.
따라서, 스티치 영역 또는 불규칙 영역 내에서 NFET PSA 세트 드라이버와 PFET PSA 세트 드라이버가 서로 인접하게 배치된다면, VBLH 전원 공급선과 PSA 공통 소스선 레이아웃에서의 자유도는 증가하고, 센스 증폭기의 크기는 최소화 될 수 있다. 그 결과, 칩 크기가 작고 비용면에서 경쟁력이 높은 반도체 메모리 다비이스가 구현될 수 있다.
[제6 실시예]
도 8은 본 발명의 제6 실시예에서의 세트 신호의 타이밍도이다.
제6 실시예는 도 4의 센스 증폭기 세트 드라이버에서 PFET와 NFET PSA 세트 드라이버를 각각 활성화하는 세트 신호 bPSET와 PSET에 시간 차이를 두는 것이 특징이다. 도 8은 세트 신호의 타이밍도의 한 예이다. 도시된 바와 같이, 세트 신호 bPSET와 PSET 사이에 활성화 타이밍의 차이가 명확하게 나타나고 있다. 그 이유는 다음과 같다:
센스 증폭기에 의해 비트선 사이에서의 작은 전위차에 대한 초기의 센싱 과정에서, 공통 소스선의 천이(transition) 속도가 매우 빠를 때, 데이터는 반전될 수 있다. 이것은 센스 증폭기에 의해 보여지는 비트선 쌍 BL과 /BL 사이의 캐패시턴스 및/또는 저항(콘택 저항 포함)에서의 불균형을 초래한다. 이러한 불균형은, 비트선 BL과 /BL에 접속되는 교차-결합된 트랜지스터 둘 모두가 턴 온될 때, 캐패시턴스가 실제로(effectively) 더 작은 여러 비트선 중 하나의 비트선의 전위가 더 빠르게 변하도록 할 것이다. 이런 경우에서, 비트선 사이의 전위차는 센싱 과정 중에 뒤바뀔 수도 있다.
따라서, 초기 센싱 과정에서의 공통 소스선의 천이 속도가 빠를 때, 센스 증폭기의 너무 빠른 구동 능력은 문제가 될 수 있다. 그러나, 초기 센싱 과정후에 센스 증폭기의 복구 동작은 세트 드라이버의 구동 능력의 증가에 따라 빠르게 될 것이다.
PFET와 NFET PSA 세트 드라이버로 구성된 센스 증폭기 세트 드라이버에서, 그 구동 능력은 초기 센싱 간격 동안에 제어될 수 있고, 각각의 세트 신호 사이에 시간 차를 둠으로써 연속적인 비트선 전위 복구 간격 동안에 향상 될 수 있다. 따라서, 낮은 전위 센싱 능력과 비트선 전위 복구 능력이 높은 센스 증폭기가 구현될 수 있다.
도 8의 예에서, 세트 신호 bPSET는 PSET 이전에 대응하는 세트 드라이버를 활성화 시킬 수 있다; 그러나, 이 순서는 바뀔 수도 있다. 비록 제6 실시예가 PSA 세트 드라이버용 세트 신호들로서 기술되었지만, 이것에 국한되는 것은 아니다.
즉, 시간 차이는 또한, PFET 와 NFET NSA 세트 드라이버들을 각각 활성화시키기 위해 두 세트 신호 bNSET 및 NSET 사이에 도입될 수 있다. 이런 동작에 의해, 낮은 전위 센싱 능력과 비트선 전위 복구 능력이 높은 NSA가 구현될 수 있다.
두 개의 PFET로 구성된 NSA 세트 드라이버 및 두 개의 NFET로 구성된 PSA 세트 드라이버의 경우에서 뿐만 아니라, 활성화 타이밍의 차이는 두 개의 NFET 또는 PFET를 활성시키기 위해 두 개의 세트 신호 사이에 도입될 수도 있다. 이런 동작에 의해, 낮은 전위 센싱 능력 및 비트선 전위 복구 능력이 높은 NSA 또는 PSA가 구현될 수 있다. NSA 세트 드라이버는 두 종류의 NFET로 구성될 수 있고, PSA 세트 드라이버는 두 종류의 PFET로 구성될 수 있다. 활성화 타이밍의 차이는 두 종류의 NFET 또는 PFET를 활성화하기 위한 두 개의 세트 신호 사이에서 발생할 수도 있다.
[제7 실시예]
본 발명의 제7 실시예는 도 9 및 도 10을 참조하여 이후 설명될 것이다.
제7 실시예는 반도체 메모리 장치의 구동 속도를 증가시키기 위해, NFET 및 PFET를 포함하는 상술된 PSA (또는 NSA) 세트 드라이버를 공통 소스선 오버드라이브(overdrive) 설계에 적용하는 것으로서 기술된다.
도 9에 도시된 바와 같이, 센싱 과정의 앞선 단계에서 마지막 복구 전압 VBLH보다 더 높은 오버드라이브 전압 VBLHOV를 PSA 공통 소스선(3)에 제공하기 위해, VBLHOV 전원 공급선(4a)은 PFET PSA 세트 드라이버(1a)에 접속된다. PSA 공통 소스선(3)에 마지막 복구 전압 VBLH를 제공하기 위해 VBLH 전원 공급선(4)은 NFET PSA 세트 드라이버(2a)에 접속되어 있다. 다른 회로의 배열은 도 4의 배열에서 변하지 않고 유지되고, 도 4에서 대응하는 부분은 동일한 참조 번호로 표시된다.
세트 신호의 타이밍도를 나타내는 도 10을 이용해서, PSA 세트 드라이버의 동작은 도 9에 도시된 비트선 오버드라이브 함수를 가지는 것으로 기술된다. 센싱 과정의 앞선 단계에서, VBLHOV 전원 공급선(4a)과 접속된 PFET PSA 세트 드라이버(1a)용 세트 신호 bPSET는 마지막 복구 전압 VBLH에 대해 PSA 공통 소스선(3)상의 전위를 빠르게 올리기 위해서 먼저 활성화된다.
그 후에, 세트 신호 bPSET는 정상 레벨로 복구된다. 이어서, NFET PSA 세트 드라이버(2a)용 세트 신호 PSET는 PSA 공통 소스선(3)상의 마지막 전위가 복구 전압 VBLH에 도달하는 결과로서 활성화된다. 제2 실시예와 관련하여 상기한 바와 같이, 도 10에 도시된 제7 실시예에서도 NFET PSA 세트 드라이버(2a)의 구동 능력을 향상시키기 위하여, 활성화된 세트 신호 PSET의 전위를 반도체 메모리 장치의 내부 전압 VINT보다 높게 설정함으로써 그 방법이 채용된다.
도 9의 예에서, PFET PSA 세트 드라이버가 오버드라이브 전압 VBLHOV에 접속되어있지만, 대신, NFET PSA 세트 드라이버가 VBLHOV에 접속될 수도 있다. 제7 실시예가 PSA 공통 소스선을 오버드라이빙하는 것으로 설명되었지만, NSA 공통 소스선을 오버드라이빙하는 경우에는, 최종 복구 전압 VBLL 보다 낮은 오버드라이브 전압 VBLLOV가 사용된다. NSA 세트 드라이버가 두 종류의 PFET들로 이루어지고, PSA 세트 드라이버가 두종류의 NFET들로 이루어진 경우에 대해 유사한 오버드라이빙이 또한 적용될 수 있다. 또한, NSA 세트 드라이버가 두 종류의 NFET들로 이루어지고, PSA 세트 드라이버가 두 종류의 PFET들로 이루어진 경우에 대해 유사한 오버드라이빙이 또한 적용될 수 있다.
[제8 실시예]
다시 도 6을 이용하여 제8 실시예를 설명한다.
제8 실시예는 센스 증폭기 구성 소자들이 배치된 웰의 바이어싱을 위한 어떤 콘택도 센스 증폭기 레이아웃의 반복 유닛 내에 형성되지 않는 것이 특징이다. 도 7의 예에서 N 웰 콘택은 PSA들과 비트선들 사이의 반복 주기의 상이함으로 인하여, PSA 형성 영역 내가 아닌, 불규칙 영역 내의 PFET PSA 세트 드라이버 형성 영역 내에 배치되어 있다.
그렇게 함으로써, N 웰 영역의 폭은 PSA 레이아웃 자체의 크기에 의해서 결정된다. 불규칙 영역 내의 N 웰 내의 웰 콘택의 배치는 그 콘택에 대응하는 만큼 PFET PSA 세트 드라이버를 위한 레이아웃 영역을 감소시킨다. 이는 요구되는 크기의 PFET PSA 세트 드라이버를 배치하기가 어렵게 만든다. 이런 경우에, PFET PSA 세트 드라이버의 크기를 감소시키기 위해, 제1 실시예와 관련하여 앞에서 설명한 바와 같은 동일한 경우에는 그저 NFET PSA 세트 드라이버가 사용된다. PSA 세트 드라이버의 구성을 위하여 단지 NFET들만 사용하는 것도 가능하다.
제8 실시예에 따라, 센스 증폭기 크기는 줄어들 수 있다. 결과적으로, 칩 크기가 작고, 비용면에서 경쟁력이 높은 반도체 메모리 장치가 구현될 수 있다.
[제9 실시예]
다시 도 6을 이용하여 제9 실시예를 설명한다.
제9 실시예는 센스 증폭기 레이아웃의 반복 주기와 비트선 레이아웃의 반복 주기가 다른 경우, 주기 변화 영역이 도 6에 도시된 바와 같이 센스 증폭기부와 셀어레이 사이의 경계 영역 내에 제공되는 것이 특징이다.
일반적으로, 센스 증폭기부와 셀 어레이 사이의 경계 영역 내에, 센스 증폭기 회로 소자들이 형성되어 있는 웰에 기판 전위를 제공하는 콘택이 형성된다. 또한, 셀 트랜지스터들이 배치되는 웰이 상이한 전위에 의해 바이어스 되는 경우, 다른 콘택이 그 바이어스 전위를 제공하기 위해 배치된다. 센스 증폭기부와 셀 어레이 사이의 경계 영역 내에 이들 콘택들 이외의 다른 회로 소자들은 배치되지 않는다.
선정된 수의 이들 웰 콘택들은 센스 증폭기들을 구성하는 회로 소자들과 달리 각각의 센스 증폭기들을 위하여 요구되지 않는다. 따라서, 콘택들은 규칙적인 간격으로 정돈될 필요가 없다. 셀 어레이 웰 전위가 센스 증폭기 웰 전위와 상이한 경우, 셀 어레이 웰과 센스 증폭기 웰을 서로 격리시키기 위하여 셀 어레이는 이중 웰 구조여야 한다. 이는 셀 어레이를 구성하는 셀 트랜지스터들과 센스 증폭기들을 구성하는 트랜지스터들 사이의 거리를 증가시키며, 경계 영역이 레이아웃 안에서 높은 자유도를 갖도록 한다.
센스 증폭기 반복 주기와 비트선 반복 주기가 서로 다른 레이아웃 내에서, 비트선들과 센스 증폭기들 사이의 접속을 위한 선들의 경사가 불규칙 영역의 근처 경계 영역 안에서 증가하며, 이것이 접속을 어렵게 만든다. 용이한 접속을 위해, 어떤 경우에는 센스 증폭기 크기가 증가되어야 한다.
제9 실시예에서, 피치(pitch) 변화 불규칙 영역이 도 3에 도시된 바와 같은 센스 증폭기부의 레이아웃 내가 아니라, 센스 증폭기부와 셀 어레이(도시되지 않음) 사이의 경계 영역 내에 제공된다. 경계 영역 내에는, 불규칙하게 배치될 수 있는 웰 콘택들만이 제공된다. 따라서 접속이 어려운 영역 내의 콘택들을 성기게(thin out) 하는 것이 가능하다. 센스 증폭기 트랜지스터들과 셀 트랜지스터들이 서로 일정 거리 떨어져서 배치되기 때문에, 접속선들의 경사는 완만해질 수 있다.
따라서, 피치 변화 경계 영역이 센스 증폭기부와 셀 어레이 사이에 제공되기 때문에, 경계 영역에 대한 요구 영역에서의 증가가 최소한도 내로 억제될 수 있다. 결과적으로, 칩 크기가 작고, 비용면에서 경쟁력이 높은 반도체 메모리 장치가 구현될 수 있다.
[제10 실시예]
본 발명의 제10 실시예가 도 11을 참조로 하여 이후 설명될 것이다.
제10 실시예에서, 차동 증폭기 회로(도 1의 Q16 및 Q17)를 구성하는 두개의 센스 증폭기 트랜지스터, 쌍으로된 비트선들 사이의 교차-결합은 그것이 평행으로 이동될 경우에 두개의 트랜지스터 중 하나가 분산된 영역, 게이트 배선, 및 제1 금속선으로부터 분산된 영역으로의 콘택들에 대하여 다른 하나에 중첩될 수 있도록 패턴을 형성한다. 동일한 쌍으로된 비트선들에 접속된 두개의 DQ 게이트 트랜지스터들(도 1의 Q18 및 Q19)도 또한 평행 이동중에 상기 중첩가능한 패턴을 형성한다. 센스 증폭기의 BL 면 상의 분산 영역 및 DQ 게이트의 BL 면 상의 분산 영역은 공통 분산 영역을 이룬다. 또한, 센스 증폭기의 /BL 면 상의 분산 영역 및 DQ 게이트의 /BL 면 상의 분산 영역은 공통 분산 영역을 이룬다.
도 11에서, 모두 제1 금속 상호접속선들인 쌍으로된 비트선들 BL과 /BL, NSA 공통 소스선들 및 데이터선들은 오른쪽 아래로의 평행 사선들로 나타내어진다. 게이트 상호접속선들 및 컬럼 선택선(CLS)들(도 1 참조)은 오른쪽 위로의 평행 사선들로 나타내어진다. 상기 중첩가능한 패턴 레이아웃 안에서 서로 인접하게 배열된 두개의 센스 증폭기 트랜지스터들은 각각 점선으로 나타내어진다. 상기 센스 증폭기 트랜지스터들 위의 중첩가능한 패턴 레이아웃 안에 또한 배열되는 두개의 DQ 게이트 트랜지스터들은 각각 점선으로 나타내어진다.
다른 센스 증폭기 트랜지스터들의 쌍 및 다른 DQ 게이트 트랜지스터들의 쌍은 센스 증폭기 트랜지스터들 및 DQ 게이트 트랜지스터들의 전술한 제1 쌍들의 배열 위에 배열된다. 각각의 비트선 쌍에 접속된 DQ 게이트 트랜지스터들의 쌍의 패턴 레이아웃 및 인접한 비트선 쌍에 접속된 DQ 게이트 트랜지스터들의 다른 쌍은 센스 증폭기의 패턴 레이아웃 안에서 한 지점에 대하여 대칭적이다(symmetrical). 대응하는 센스 증폭기와 DQ 게이트 트랜지스터들 사이에서 공유된 각 분산 영역들은 쌍으로된 비트선들 BL 및 /BL의 바로 아래에 있는 반도체 기판의 부분들 안에 형성되었다.
도 6에서, NSA 및 DQ 게이트는 하나의 블럭으로 도시되어 있지만, 실제로는 도 11에 도시된 바와 같이 배치되어 있다. 도 11의 레이아웃에서, NSA를 구성하는 두개의 트랜지스터들은 평행 이동중에 완전하게 중첩되는 패턴 안에 각각 형성되어 있다. 즉, 활성 영역들(분산된 영역)의 패턴들에 관하여, 게이트 상호접속 및 활성 영역들로의 콘택들, 두개의 트랜지스터들 중의 하나는 평행하게 이동할 경우 완전하게 다른 것 위에 중첩될 수 있다.
또한, 두개의 DQ 게이트 트랜지스터들은 평행 이동중에 완전히 중첩가능한 패턴 안에 각각 형성된다. 그런 중첩가능한 패턴들은 서로 꼬이도록(twist) 반도체 기판 상의 센스 증폭기 트랜지스터들의 게이트 배선들에 제1 금속을 포함하는 비트선들 BL 및 /BL의 쌍을 접속함으로써 실행가능하게 된다.
각각의 트랜지스터들은 프로세스 단계들에서 사용되는 마스크들의 조정 불량(misalignment)에 기인한 특성들에서의 어떤 변화를 보여준다. 그러나, 평행 이동중에 중첩가능한 패턴 안의 쌍으로된 트랜지스터들의 배치는 그들의 특성의 변화가 제어될 수 있도록 한다. 따라서, 중첩가능한 패턴 내의 NSA 및 DQ 게이트 안의 트랜지스터들의 각 쌍을 배열함으로써 마스크 조정불량에 기인한 쌍으로된 트랜지스터들 간의 특성 값들의 상이함은 제어될 수 있으며, 소신호에 대한 고증폭 능력을 갖는 센스 증폭기가 구현될 수 있다.
센스 증폭기 레이아웃은 비트선들이 비트선들의 배열 주기에 의해 규정되는 좁은 영역으로 확장하는 방향으로의 크기가 작을 것이 요구된다. 센스 증폭기 트랜지스터들 및 DQ 게이트 트랜지스터들이 비트선 면 상에 분산된 영역들을 공유할 수 있도록 함으로써, 센스 증폭기 트랜지스터들 및 DQ 게이트 트랜지스터들은 동일한 레이아웃 내에서 반복적으로 배치될 수 있고, 비트선 방향으로의 크기를 최소화시킬 수 있다.
이러한 장점은 쌍으로된 비트선들 BL 및 /BL과 센스 증폭기 레이아웃 내에서 꼬여있는 센스 트랜지스터들의 게이트 상호접속을 함께 접속함으로써도 나타나게되며, 이에의해 제1 금속 상호접속선들의 밀도를 감소시킬 수 있다.
분산 영역을 공유함으로써, 개별적인 분산 영역이 제공된 경우와 비교하여 비트선들에 관련된 기생 용량(parasitic capacitance)이 감소될 수 있으며, 이는 또한 증폭 능력을 증진시키는 데 도움을 준다.
따라서, 제10 실시예는 반도체 메모리 장치 안에서 사용되는 센스 증폭기를 제공하며, 이는 마스크 조정불량, 소신호에 대한 고증폭 능력, 작은 레이아웃 크기에 있어 상당한 이점이 있다. 또한, NSA를 구성하는 두개의 트랜지스터들의 공통 소스들이 도 11에 도시된 바와 같이 직접 제1 금속 상호접속선에 의해 함께 접속됨으로써, 트랜지스터들의 공통 소스들 간의 전위차는 센스 타임에 있어 최소한도로 감소될 수 있다. 따라서, 소신호 증폭 능력은 더욱 향상될 수 있다. 본 발명은 본 발명의 범위와 목적에서 일탈하지 않고 또다른 방법들로 실행 및 구체화될 수 있다.
본 발명에 따라, 상기한 바와 같이, 제어 회로들을 포함하는 전체 센스 증폭기부의 레이아웃 크기는 NFET 및 PFET로부터의 센스 증폭기에 대한 세트 드라이버를 형성함으로써 또는 NFET로부터의 PSA 세트 드라이버 및 PFET로부터의 NSA 세트 드라이버를 형성함으로써 감소될 수 있다. 칩 크기가 작고, 소신호에 대한 증폭 능력이 높고, 비용면에서 경쟁력이 높은 반도체 메모리 장치가 구현될 수 있다.
부가적인 이점들과 변형 실시예들이 본 발명이 속하는 분야에서의 통상의 지식을 가진자들에게 용이하게 나타날 수 있을 것이다. 따라서, 보다 넓은 양상의 발명은 여기에 도시되고 설명된 특정 세부사항들과 대표적인 실시예들로 국한되지는 않는다. 따라서, 첨부된 청구항들과 그들의 균등물로 규정되는 바와 같은 그 총괄적인 발명의 개념의 범위 혹은 그 취지를 일탈하지 않는 다양한 변형실시가 이루어질 수도 있을 것이다.
본 발명에 따르면, 제어 회로들을 포함하는 전체 센스 증폭기부의 레이아웃 크기가 감소될 수 있어, 칩 크기의 소형화가 용이하며, 소신호에 대한 증폭 능력이 높고, 비용면에서 경쟁력이 높은 반도체 메모리 장치가 구현될 수 있다. 또한, 반도체 메모리 장치는 센스 증폭기의 복구 능력이 높기 때문에 더 빠른 동작을 제공할 수 있다.

Claims (43)

  1. 반도체 메모리 장치에서 사용되는 센스 증폭기 제어 회로에 있어서,
    래치형 차동 증폭기의 형태로 접속된 제1 도전형의 제1 트랜지스터들을 포함하는 센스 증폭기; 및
    상기 센스 증폭기에 대응되는 세트 드라이버
    를 포함하되,
    상기 세트 드라이버는 상기 래치형 차동 증폭기의 공통 소스선을 복구 전원 공급선(restore power supply line)에 접속하기 위한 제2 도전형의 제2 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기 제어 회로.
  2. 제1항에 있어서,
    상기 세트 드라이버 내의 상기 제2 트랜지스터를 활성화하기 위한 신호의 전위는, 상기 제2 트랜지스터의 도전형이 N형일 때는 상기 반도체 메모리 장치의 주변 회로에서 사용되는 높은 내부 또는 외부 공급 전압보다 높게 설정되며, 상기 제2 트랜지스터의 도전형이 P형일 때는 상기 반도체 메모리 장치의 주변 회로에서 사용되는 낮은 내부 또는 외부 공급 전압보다 낮게 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  3. 제1항에 있어서,
    상기 세트 드라이버 내의 상기 제2 트랜지스터의 임계 전압의 절대값은 상기 반도체 메모리 장치에서 사용되는 상기 제2 도전형의 다른 트랜지스터들의 임계 전압의 절대값보다 낮게 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  4. 제3항에 있어서,
    상기 센스 증폭기는 제2 도전형의 제3 트랜지스터들을 더 포함하고, 상기 세트 드라이버 내의 상기 제2 트랜지스터의 임계값은 상기 제3 트랜지스터들의 임계치와 거의 동일하게 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  5. 제1항에 있어서,
    상기 반도체 메모리 장치는, 메모리 셀 어레이, 상기 메모리 셀 어레이의 컬럼 방향으로 배열된 다수의 비트선 쌍들, 및 상기 비트선 쌍들을 통해 상기 메모리 셀 어레이로의 데이터 전송 또는 상기 메모리 셀 어레이로부터의 데이터 전송을 제어하기 위한 센스 증폭기부를 포함하되,
    상기 센스 증폭기부는 센스 증폭기 레이아웃들의 반복 피치(pitch)를 상기 비트선 쌍들의 반복 피치보다 작게 설정함으로써 스티치(stitch) 영역 및 불규칙 영역을 구비하며,
    상기 세트 드라이버 내의 제2 트랜지스터는 상기 스티치 영역 또는 상기 불규칙 영역 중의 한 영역에 배치되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  6. 제1항에 있어서,
    상기 세트 드라이버 내의 제2 트랜지스터는 반복적으로 배치되는 EQL(equalizer) 또는 MUX(multiplexer)에 인접하게 배치되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  7. 제1항에 있어서,
    상기 세트 드라이버는 제2 도전형의 제4 트랜지스터를 더 포함하고, 상기 제2 및 제4 트랜지스터들은 2개의 독립적인 활성화 신호들에 의해 제어되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  8. 제7항에 있어서,
    상기 2개의 활성화 신호들의 활성화 타이밍 사이에 시간 차가 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  9. 제7항에 있어서,
    상기 제2 및 제4 트랜지스터들은 복구 전위에서 전원 공급선에 접속되고 상기 복구 전위와는 다른 전위에서 전원 공급선에 각각 접속되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  10. 제7항에 있어서,
    상기 2개의 활성화 신호들 중의 하나의 신호는 다른 신호들에 앞서 리세트(reset)되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  11. 반도체 메모리 장치에서 사용되는 센스 증폭기 제어 회로에 있어서,
    래치형 차동 증폭기의 형태로 접속된 제1 도전형의 제1 트랜지스터들을 포함하는 센스 증폭기; 및
    상기 센스 증폭기에 대응하는 세트 드라이버
    를 포함하되,
    상기 세트 드라이버는 상기 래치형 차동 증폭기의 공통 소스선을 복구 전원 공급선에 접속하기 위한 제1 도전형의 제2 트랜지스터 및 제2 도전형의 제3 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기 제어 회로.
  12. 제11항에 있어서,
    상기 세트 드라이버 내의 상기 제2 트랜지스터와 상기 제3 트랜시스터는 서로 인접하게 배치되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  13. 제11항에 있어서,
    상기 세트 드라이버 내의 상기 제3 트랜지스터를 활성화하기 위한 신호의 전위는, 상기 제3 트랜지스터의 상기 도전형이 N형일 때는 상기 반도체 메모리 장치의 주변 회로에서 사용되는 높은 내부 또는 외부 공급 전압보다 높게 설정되고, 상기 제3 트랜지스터의 상기 도전형이 P형일 때는 상기 반도체 메모리 장치의 주변 회로에서 사용되는 낮은 내부 또는 외부 공급 전압보다 낮게 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  14. 제11항에 있어서,
    상기 세트 드라이버 내의 상기 제3 트랜지스터의 상기 임계 전압의 절대값은 상기 반도체 메모리 장치에서 사용되는 제2 도전형의 다른 트랜지스터들의 임계 전압의 절대값보다 낮게 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  15. 제14항에 있어서,
    상기 센스 증폭기는 상기 제2 도전형의 제4 트랜지스터들을 더 포함하고, 상기 세트 드라이버 내의 상기 제3 트랜지스터의 상기 임계값은 상기 제4 트랜지스터의 임계값과 거의 동일하게 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  16. 제11항에 있어서,
    상기 반도체 메모리 장치는 메모리 셀 어레이, 상기 메모리 셀 어레이의 컬럼 방향으로 배열된 다수의 비트선 쌍들, 및 상기 비트선 쌍들을 통해 상기 메모리 셀 어레이로의 데이터 전송 또는 상기 메모리 셀 어레이로부터의 데이터의 전송을 제어하기 위한 센스 증폭기부를 포함하되,
    상기 센스 증폭기부는 센스 증폭기 레이아웃들의 반복 피치를 상기 비트선쌍들의 반복 피치보다 작게 설정함으로써 생성된 스티치 영역과 불규칙 영역을 포함하고,
    상기 세트 드라이버 내의 상기 제3 트랜지스터는 상기 스티치 영역 또는 상기 불규칙 영역 중의 한 영역에 배치되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  17. 제11항에 있어서,
    상기 세트 드라이버 내의 상기 제3 트랜지스터는 반복적으로 배치되는 EQL 또는 MUX에 인접하게 배치되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  18. 제11항에 있어서,
    상기 세트 드라이버 내의 제2 및 제3 트랜지스터들은 2개의 독립적인 활성화 신호들에 의해 제어되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  19. 제18항에 있어서,
    상기 2개의 활성화 신호들의 활성화 타이밍 사이에 시간 차가 설정되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  20. 제18항에 있어서,
    상기 제2 및 제3 트랜지스터들은 복구 전위에서 전원 공급선에 접속되고 상기 복구 전위와는 다른 전위에서 전원 공급선에 각각 접속되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  21. 제18항에 있어서,
    상기 2개의 활성화 신호들 중의 하나의 신호는 다른 신호들에 앞서 리세트되는 것을 특징으로 하는 센스 증폭기 제어 회로.
  22. 삭제
  23. 삭제
  24. 반도체 메모리 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이의 컬럼 방향으로 배열된 다수의 비트선 쌍들; 및
    상기 비트선 쌍들을 통해 상기 메모리 셀 어레이로의 데이터 전송 또는 상기 메모리 셀 어레이로부터의 데이터의 전송을 제어하는 센스 증폭기부를 포함하되,
    상기 센스 증폭기부는 고정된 반복 피치에 형성된 다수의 센스 증폭기들을 포함하고,
    상기 센스 증폭기들의 반복 피치는 상기 비트선 쌍들의 반복 피치보다 작으며,
    상기 센스 증폭기들과 상기 비트선 쌍들은 상기 센스 증폭기부와 상기 메모리 셀 어레이 사이의 경계에서 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 반도체 메모리 장치에 있어서,
    메모리 셀 어레이;
    상기 메모리 셀 어레이의 컬럼 방향으로 배열된 다수의 비트선 쌍들; 및
    상기 비트선 쌍들을 통해 상기 메모리 셀 어레이로의 데이터 전송 또는 상기 메모리 셀 어레이로부터의 데이터 전송을 제어하는 센스 증폭기부를 포함하되,
    상기 센스 증폭기부는 다수의 센스 증폭기들 - 상기 센스 증폭기들 각각은 상기 비트선 쌍들 중의 하나에 대응하여 접속되는 2개의 DQ 게이트 트랜지스터들을 각각 구비하는 DQ 게이트들을 포함함 - 을 포함하고,
    각각의 센스 증폭기는, 상기 비트선 쌍들 중의 대응하는 비트선 쌍에 교차 결합된 2개의 센스 증폭기 트랜지스터들로 각각이 형성되는 차동 증폭기 회로를 포함하며,
    상기 2개의 센스 증폭기 트랜지스터들 각각은, 평행하게 이동될 때 상기 2개의 센스 증폭기 트랜지스터들 중의 하나가 다른 트랜지스터의 위에 중첩가능하도록 패턴 레이아웃 내에 형성되고,
    상기 2개의 DQ 게이트 트랜지스터들 각각은, 평행하게 이동될 때, 상기 2개의 DQ 게이트 트랜지스터들 중의 하나가 다른 트랜지스터의 위에 중첩가능하도록 패턴 레이아웃 내에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 2개의 센스 증폭기 트랜지스터들 각각의 분산 영역들 중의 하나와 상기 2개의 DQ 게이트 트랜지스터들 각각의 분산 영역들 중의 하나는 상기 비트선 면에서 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 2개의 센스 증폭기 트랜지스터들의 상기 공통 소스 노드들의 상기 분산 영역은 제1 금속 상호접속선에 의해 직접 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제26항에 있어서,
    동일한 컬럼 선택 신호를 수신하도록 접속된 DQ 게이트들 내의 모든 트랜지스터들의 게이트 전극들은 게이트 도전체에 의해 단독으로 상호접속되는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제26항에 있어서,
    상기 비트선 쌍들 중의 하나에 접속된 상기 2개의 DQ 게이트 트랜지스터들의 상기 패턴 레이아웃 및 상기 인접한 비트선 쌍에 접속된 또 다른 2개의 DQ 게이트 트랜지스터들의 상기 패턴 레이아웃은 한 지점에 대해 대칭되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 메모리 셀 어레이와, 상기 메모리 셀 어레이의 컬럼 방향으로 배열된 복수의 비트선 쌍들을 포함하는 반도체 메모리 장치의 센스 증폭기부에 있어서,
    상기 센스 증폭기부는 상기 비트선 쌍들을 통해 상기 메모리 셀 어레이로 또는 상기 메모리 셀 어레이로부터 데이타의 전송을 제어하도록 구성되며,
    각각이 웰 영역에 형성된 센스 증폭기들의 회로부를 포함하되, 어느 것도 상기 웰 영역을 바이어싱하기 위한 어떠한 콘택트도 포함하지 않는 레이아웃 유닛들의 어레이와,
    상기 레이아웃 유닛들 중에 배치되고 상기 웰 영역을 바이어싱하도록 구성된 콘택트
    를 포함하는 센스 증폭기부.
  31. 제30항에 있어서,
    상기 레이아웃 유닛들은 상기 비트선 쌍들의 간격보다 작은 간격으로 상기 레이아웃 유닛들의 어레이에 배치되는 센스 증폭기부.
  32. 제30항에 있어서,
    상기 레이아웃 유닛들 사이에 추가 영역이 배치되고, 상기 콘택트는 상기 추가 영역에 배치되는 센스 증폭기부.
  33. 제32항에 있어서,
    상기 레이아웃 유닛들은 상기 추가 영역을 제외하고는 규정된 간격으로 배치되는 센스 증폭기부.
  34. 제32항에 있어서,
    상기 추가 영역은 상기 비트선 쌍들의 간격보다 작은 상기 레이아웃 유닛들의 간격으로 인해 상기 레이아웃 유닛들 사이에 생성되는 센스 증폭기부.
  35. 제34항에 있어서,
    상기 레이아웃 유닛들은 상기 추가 영역을 제외하고는 규정된 간격으로 배치되는 센스 증폭기부.
  36. 제31항에 있어서,
    상기 센스 증폭기부와 상기 메모리 셀 어레이 간의 경계에 간격이 변화하는 영역이 존재하는 센스 증폭기부.
  37. 메모리 셀 어레이와, 상기 메모리 셀 어레이의 컬럼 방향으로 배열된 복수의 비트선 쌍을 포함하는 반도체 메모리 장치의 센스 증폭기부에 있어서,
    상기 센스 증폭기부는 상기 비트선 쌍들을 통해 상기 메모리 셀 어레이로 또는 상기 메모리 셀 어레이로부터 데이타의 전송을 제어하도록 구성되며,
    복수의 레이아웃 유닛의 어레이를 포함하며,
    상기 복수의 레이아웃 유닛의 어레이에는 각각이 센스 증폭기들의 회로부를 포함하는 상기 레이아웃 유닛의 어레이가 포함되며, 상기 레이아웃 유닛들의 간격은 상기 복수의 어레이 각각마다 상기 비트선 쌍들의 간격보다 작은 센스 증폭기부.
  38. 제37항에 있어서,
    상기 레이아웃 유닛들의 간격은 상기 복수의 어레이 사이에서 동일한 센스 증폭기부.
  39. 제37항에 있어서,
    상기 복수의 어레이 각각에서, 상기 비트선 쌍들의 간격보다 작은 ㅇ간격으로 인해 상기 레이아웃 유닛들 사이에 추가 영역이 생성되며, 상기 레이아웃 유닛들은 상기 추가 영역을 제외하고는 규정 간격으로 배치되는 센스 증폭기부.
  40. 제37항에 있어서,
    상기 센스 증폭기부와 상기 메모리 셀 어레이 간의 경계에 간격이 변화하는 영역이 존재하는 센스 증폭기부.
  41. 메모리 셀 어레이와, 상기 메모리 셀 어레이의 컬럼 방향으로 배열된 복수의 비트선 쌍을 포함하는 반도체 메모리 장치의 센스 증폭기부에 있어서,
    상기 센스 증폭기부는 상기 비트선 쌍들을 통해 상기 메모리 셀 어레이에 대한 데이타의 전송을 제어하도록 구성되며,
    상기 비트선 쌍들의 간ㄱ겨보다 작은 간격으로 배치된 센스 증폭기들의 어레이와,
    상기 센스 증폭기부와 상기 메모리 셀 어레이 간의 경계에 존재하는 간격이 변화하는 영역
    을 포함하는 센스 증폭기부.
  42. 제41항에 있어서,
    상기 비트선 쌍들의 간격보다 작은 간격으로 인해 상기 센스 증폭기들 사이에 추가 영역이 생성되며, 상기 센스 증폭기는 상기 추가 영역을 제외하고는 규정된 간격으로 배치되는 센스 증폭기부.
  43. 제41항에 있어서,
    상기 센스 증폭기부는 본질적으로 복수의 레이아웃 유닛의 어레이로 이루어지며, 상기 복수의 레이아웃 유닛의 어레이에는 각각이 센스 증폭기들의 회로부를 포함하는 상기 레이아웃 유닛의 어레이가 포함되며, 상기 레이아웃 유닛들의 간격은 상기 복수의 어레이들 사이에서 동일한 센스 증폭기부.
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