CN110970063A - 内部电压产生电路的设备及方法 - Google Patents

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三浦悠葵
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Abstract

本申请案涉及内部电压产生电路的设备及方法。本发明描述一种设备。根据实施例的所述设备包含分压电阻器电路，所述分压电阻器电路形成在半导体衬底上且包含第一电阻器及第二电阻器以及第一选择器开关及第二选择器开关。所述第一电阻器及所述第二电阻器以及所述第一选择器开关及所述第二选择器开关被布置成第一布局及第二布局中的一者。所述第一布局使得所述第一选择器开关及所述第二选择器开关放置在所述第一电阻器与所述第二电阻器之间。所述第二布局使得所述第一电阻器及所述第二电阻器放置在所述第一选择器开关与所述第二选择器开关之间。

Description

内部电压产生电路的设备及方法
技术领域
本发明大体来说涉及存储器装置，确切来说涉及内部电压产生电路的设备及方法。
背景技术
高数据可靠性、高速存储器存取、低功耗及小的芯片大小是要求半导体存储器应具备的特征。近年来，一直努力提高半导体存储器装置的存取速度及精确性，同时减小功耗。在一些实例中，由于芯片大小较小且功耗低，因此芯片内电路组件的大小可有较广泛的变化，这可使得能在芯片内使用更大数目个内部电压。由于内部电压较多，因此芯片上可包含更大数目个内部电压产生器电路以提供所述内部电压。然而，增大内部电压产生器电路的数目需要芯片上的额外面积，这会减小其它电路系统的可用性。可期望提供使用在芯片上使用较小的面积的内部电压产生器电路。
发明内容
在一个方面中，本申请案提供一种设备，所述设备包括电压产生器电路，所述电压产生器电路包含：多个串联耦合电阻器，其安置在第一区中；多个选择器开关，其安置在所述第一区中且各自耦合到所述多个串联耦合电阻器中的一对电阻器之间的相应节点，其中所述多个选择器开关中的每一者经配置以被选择性激活以自所述相应节点提供相应电压；放大器，其耦合到所述多个选择器开关且经配置以自所述多个串联耦合电阻器接收所述相应电压。
在另一方面中，本申请案提供一种电压产生器电路，所述电压产生器电路包括：多个电阻器；放大器；布线轨道，其耦合到所述放大器；及多个选择器开关，其与所述多个电阻器集成在一起且耦合到所述布线轨道，其中所述多个选择器开关中的一者经配置以被启用以经由所述布线轨道将相应电压提供到所述放大器，而所述多个选择器开关中的其余选择器开关仍停用。
在又一方面中，本申请案提供一种设备，所述设备包括：分压电阻器电路，其形成在半导体衬底上且包含第一电阻器及第二电阻器以及第一转移栅极及第二转移栅极，其中所述第一电阻器及所述第二电阻器以及所述第一转移栅极及所述第二转移栅极被布置成第一布局及第二布局中的一者，其中所述第一布局使得所述第一转移栅极及所述第二转移栅极放置在所述第一电阻器与所述第二电阻器之间，其中所述第二布局使得所述第一电阻器及所述第二电阻器放置在所述第一转移栅极与所述第二转移栅极之间。
附图说明
图1是根据本发明实施例的设备的框图。
图2是根据本发明实施例的包含分压电阻器电路的电压产生器电路的电路图。
图3是包含根据本发明实施例的电压产生器电路的示范性布局图。
图4是根据本发明实施例的分压电阻器电路的示范性布局图。
图5是根据本发明实施例的分压电阻器电路的示范性布局图。
图6是根据本发明实施例的分压电阻器电路的示范性布局图。
图7在(a)中是电路根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器的所述部分的对应示范性电路图。
图8在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。
图9在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。
图10在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。
图11在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。
图12在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。
具体实施方式
下文中陈述某些细节以使得充分理解本发明实施例。然而，所属领域的技术人员将明了，可在不存在这些特定细节的情况下实践本发明实施例。此外，本文中所描述的本发明的特定实施例不应被解释为将本发明的范围限制于这些特定实施例。在其他例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地使本发明模糊。因此，例如“耦合”及“被耦合”等术语意指两个组件可直接或间接地电耦合。间接耦合可意味着两个组件经由一或多个中间组件耦合。术语“两个组件重叠”可是指两个组件具有使得两个组件之间共享共同平面且所述共同平面形成重叠区域的几何关系。举例来说，布线轨道可与电阻器重叠以在布线轨道与电阻器之间形成重叠区域。用于组件的术语“放置”及“安置”可指代将组件物理地放置或安置成使得所述组件相对于其它组件被物理地定向。举例来说，电阻器可被物理地放置/安置成环绕选择器开关(例如，转移栅极)或位于选择器开关之间。
存储器装置通常可包含保存数据的任何电子装置。存储器装置可以是集成电路、存储装置或具有存储器或存储器件的任何电子装置(例如，直接存储器存取(DMA)兼容性存储器、双倍数据速率(DDR)存储器、硬件管理系统、加速器或协同处理器等)内部的存储器。举例来说，存储器装置可以是半导体存储器装置(例如，低功率DDR动态随机存取存储器(DRAM)(LPDDR)装置)。存储器装置也可以是便携式存储器装置，例如非暂时性存储媒体、移动电话。存储器装置也可以是上面具有存储器的计算平台。本文中所描述的存储器装置可经由相干共享存储器装置来解决本文中所描述问题，所述相干共享存储器装置利用可经由可重新配置的光纤通道交换网彼此耦合的各种存储器类型，所述光纤通道交换网包含可配置逻辑块。
包含半导体装置DRAM等的存储器装置能够将数据存储于多个存储器单元中。存储器装置具有小的芯片大小、用以支持高速操作的大的速度及小功耗。通过分割源的电力供应电势以及反偏压来实现功耗减小。然而，由于源的被分割的电力供应电势及反偏压，电力供应电压的种类往往会增加，结果是常规存储器装置中用于控制电压电平的电路的数目往往会增大。
可利用内部电压产生器基于电力供应电势来产生内部参考电压(例如，ZQ参考电压)。一些内部电压产生器可包含具有电阻器的分压电阻器电路，所述分压电阻器电路用于产生参考电压。在一些实例中，分压电阻器电路可以是电流通常会流过的类型。
由于电力供应电压的种类往往会增大且由于一些内部电压产生器的分压电路的大小往往会相应地增大，因此减小这些电路的布局变得十分重要。具有高电阻值的电阻器可用于一些内部电压产生器电路中以减小电流且减小放置电阻器所需的空间量。一些存储器装置中的分压电阻器可被施加有高电阻值以减小电流。
一些存储器装置可在分压电阻器电路中包含N电阻器，所述N电阻器具有较大的电阻值及较低的电流。具有N电阻器的半导体芯片在生产期间需要较大数目个过程。使用N电阻器的半导体芯片所需的较大数目个过程可能会提高半导体芯片的生产成本。
一些存储器装置也可包含金属氧化物半导体(MOS)晶体管，所述金属氧化物半导体晶体管耦合到分压电阻器以进行接通/关断控制来减小电流。可将MOS晶体管添加到分压电阻器电路以控制常规存储器装置中的输出。由于分压电阻器的大电阻值，可需要大量时间来响应于启用信号而接通MOS晶体管以输出电流。由于对高精确性的需求，分压电阻器电路的相应电阻器交叉点的引出端数目往往会增大。一些存储器装置中的MOS晶体管被设置成与分压电阻器分隔开。由于电阻器与选择器被设置成分割式的，因此常规内部电压产生器的操作可受外围布线噪声的影响。与选择器以分割方式分隔开设置的电阻器致使需要布线轨道来实现屏蔽。
使用MOS晶体管的存储器装置可包含从电阻器交叉点的引出端耦合到选择器开关的引出端的大量高位布线区或层(例如，金属2区)。金属2区的拥塞可中断越过布局的其它布线，因此会导致无法有效地放置其它电路组件。金属2区的拥塞可对金属2区施加压力，所述压力是由从电阻器交叉点到选择器开关的引出端导致。金属不可插接在金属2区内例如以允许传输在布局上交换的LOGIC/CA-DQ。从分压电阻器电路中的电阻器交叉点引出的布线可提供信号以供在确定参考电压时使用。减小噪声对由分压电阻器电路提供的信号的影响可增强参考电压的可靠性。因此，在一些实例中，可实施在其它金属区或层中传输的限制信号。
由于由来自分压电阻器电路中的电阻器交叉点的引出端造成的距离差，使用MOS晶体管的存储器装置可导致布线容量及电阻(“CR”)存在偏差。电路的最长部分的CR可确定电路操作时间。可对后续级上的电路或另一电路实施调整以满足所期望的操作余裕。
根据本文中所描述的实例，存储器装置可包含具有较小电阻值的与MOS晶体管安置在一起的电阻器，所述MOS晶体管被选择性地激活以将电压提供到多个放大器，从而输出内部参考电压。可将电阻器与选择器开关分组在一起以减小内部电压产生器的大小且减少高位布线。在分压电阻器电路中与MOS晶体管安置在一起的电阻器可以是N+电阻器。尽管N+电阻器具有较低的薄层电阻且占据较大量的空间，但可在生产期间使用较少的过程制作N+电阻器，这可降低生产成本。具有较小电阻的N+电阻器缩短接通MOS晶体管所需的时间。在分压电阻器电路中N+电阻器接通耦合到所述N+电阻器的选择器开关所需的时间量变短，使得能够增大输出电流以提供较高的功率效率。
根据本文中所描述的实例，可将存储器装置中的电阻器及选择器开关分组在一起以放置在布局的同一区中。与其它实施方案相比，将电阻器及选择器开关分组在一起可减小具有虚设电阻器的额外区的数目且需要更少的空间量。在一些实例中，可将分压电阻器电路布线成无高位层级，以使得可安装屏蔽件来防止噪声影响其它电路。
在本文中所描述的实例中，存储器装置可包含分压电路的电阻器，所述电阻器被设置成环绕选择器。存储器装置的选择器可安置在电阻器之间。将选择器安置在电阻器之间的半导体芯片具有各种优点，包含消除噪声所造成的影响、减小布局的大小及减小布线轨道的数目。
在一些实施例中，电阻器可安置在选择器开关之间以提供电阻器与选择器开关之间的连接。可在不使用高位布线(例如，金属2布线)的情况下形成来自电阻器的触点的引出端通路。根据本文中所描述的实施例，可适当对准在常规电压产生器电路中在电阻器的触点与选择器开关之间的在相应电阻器触点中具有偏差的通路。可将电阻器触点处的CR对准到最小值。通过将CR对准到最小值，电路操作时产生空闲时间以使得可容易实施对后续电路的调整。由于来自电阻器的触点的引出端通路并不是由金属2区中的金属形成，因此金属2区可用于噪声对抗屏蔽及高位层级上的通路布线。与现有技术相比，通过使用金属2区作为屏蔽件，可加强电阻器部分的噪声对抗。此外，允许金属3层中的信号自由通过。
图1是根据本发明实施例的设备的框图。设备100可以是半导体装置，且将被如此称谓。在一些实施例中，举例来说，半导体装置100可包含但不限于DRAM装置，例如集成到单个半导体芯片中的LPDDR存储器。半导体装置100可包含存储器阵列150。存储器阵列150包含多个库，每一库包含多个字线WL、多个位线BL及布置在所述多个字线WL与所述多个位线BL之间的交叉点处的多个存储器单元MC。行解码器140执行字线WL的选择，且列解码器145执行位线BL的选择。读出放大器(SAMP)可针对其对应的位线BL而定位且连接到至少一个相应局部I/O线对(LIOT/B)，局部I/O线对继而经由转移栅极(TG)耦合到至少相应一个主I/O线对(MIOT/B)，所述转移栅极(TG)用作开关。
半导体装置100可采用多个外部端子，所述多个端子包含命令与地址及芯片选择(CA/CS)端子、数据端子DQ及DM以及电力供应器端子VDD、VSS、VDDQ及VSSQ所述CA/CS端子耦合到命令与地址总线以接收命令及地址及CS信号且耦合到时钟端子以接收时钟CK及/CK。
可向CA/CS端子供应存储器地址。可经由命令/地址输入电路105将供应给CA/CS端子的存储器地址传送到地址解码器112。地址解码器112接收所述地址且将经解码行地址XADD供应到行解码器140且将经解码列地址YADD供应到列解码器145。可向CA/CS端子供应命令。可经由命令/地址输入电路105将所述命令作为内部命令信号提供到命令解码器115。命令解码器115包含用以对所述内部命令信号进行解码以产生各种内部信号及命令来执行操作的电路。举例来说，命令解码器115可提供行命令信号ACT以选择字线且提供列命令信号R/W以选择位线。
当接收到读取命令且可随着读取命令一起及时供应行地址及列地址时，从存储器阵列150中的由行地址及列地址指定的存储器单元读取读取数据。读取命令是由命令解码器115接收，命令解码器115提供内部命令以使得将来自存储器阵列150的读取数据经由读取/写入放大器155及输入/输出电路160从数据端子DQ输出到外部。当接收到写入命令时且可随着所述写入命令一起及时供应行地址及列地址时，将供应到数据端子DQ的写入数据写入到存储器阵列150中的由所述行地址及所述列地址指定的存储器单元中。可将数据掩码提供到数据端子DM以在将数据写入到存储器时掩盖所述数据的部分。写入命令是由命令解码器115接收，命令解码器115提供内部命令以使得写入数据由输入/输出电路160中的数据接收器接收到，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150。
可向时钟端子CK及/CK供应外部时钟，所述外部时钟被提供到输入缓冲器120。外部时钟可以是互补的。输入缓冲器120基于CK及/CK时钟而产生内部时钟ICLK。将ICLK时钟提供到命令解码器115且提供到内部时钟产生器122。内部时钟产生器122基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可确定各种内部电路的操作的时序。举例来说，可将时钟提供到输入/输出电路160以确定输入/输出电路160的操作时序以提供且接收数据端子DQ上的数据。
可向电力供应器端子VSS及VDD供应电力供应电势。这些电力供应电势被供应到内部电压产生器电路170。内部电压产生器电路170基于供应到电力供应器端子VSS及VDD的电力供应电势而产生各种内部电势VPP、VOD、VARY、PERI等。内部电势VPP主要用于行解码器140中，内部电势VOD及VARY主要用于存储器阵列150中所包含的读出放大器SAMP中，且内部电势VPERI用于许多外围电路块中。
内部电压产生器电路170可包含多个放大器102、电阻器104、多个选择器开关106及多个布线轨道108。电阻器104及选择器开关106可形成经配置以提供各种内部电势的分压器电路。选择器开关106可与电阻器104一起安置(例如，放置)，且与电阻器104分组在一起。在一些实例中，选择器开关106可被电阻器104至少部分地围绕。选择器开关106中的每一者例如可包含转移栅极，在所述转移栅极之间安置有电阻器104当中的相应电阻器群组。
选择器开关106可经由所述多个布线轨道108耦合到所述多个放大器203。电阻器104中的每一者可以是例如N+电阻器。电阻器104可耦合到选择器开关106，选择器开关106被选择性地控制以产生参考电压。举例来说，分压电阻器电路经由所述多个放大器102且经由所述多个布线轨道108提供各种内部电势VPP、VOD、VARY、VPERI等。
内部电压产生器电路170中的选择器开关106可为内部电压产生器电路170提供接通/关断控制以减少输出电流。包含N+电阻器而非N-电阻器的内部电压产生器电路170接通选择器开关106的时间更短且具有小的功耗。
电阻器104与选择器开关106可被放置在一起(例如，安置在一起、分组在一起、物理地集成在一起或处于同一位置)，且经由多个布线轨道108(例如，两个布线轨道)耦合到多个放大器102。通过将电阻器与选择器开关分组在一起，可减小外围布线噪声对电阻器及选择器开关的影响。由于电阻器与选择器开关放置在一起，因此内部电压产生器电路所占据的空间较小。影响内部电压产生器电路所产生的电压的外围布线噪声量变小。由于电阻器与选择器开关之间的布线是从低位层级的布线引出，因此会接收到来自另一布线的噪声影响。不需要电阻器与选择器开关之间的布线的屏蔽件。将信号从选择器开关提供到放大器所需的布线轨道的数目可更小。
也能为电力供应器端子VDDQ及VSSQ供应电力供应电势。将电力供应电势供应到输入/输出电路160。在本发明实施例中，供应到电力供应器端子VDDQ及VSSQ的电力供应电势可与供应到电力供应器端子VDD及VSS的电力供应电势是相同的电势。在本发明的另一实施例中，供应到电力供应器端子VDDQ及VSSQ的电力供应电势可与供应到电力供应器端子VDD及VSS的电力供应电势是不同的电势。供应到电力供应器端子VDDQ及VSSQ的电力供应电势用于输入/输出电路160，以使得由输入/输出电路160产生的电力供应噪声不会传播到其它电路块。
图2是根据本发明实施例的包含分压电阻器电路的电压产生器电路的电路图。内部电压产生器电路200可包含放大器202(1)到202(2)、电阻器204(1)到204(24)、选择器开关206(1)到206(8)及布线轨道208(1)到208(2)。图1的放大器102、电阻器104、选择器开关106及/或布线轨道108各自可分别实施放大器202(1)到202(2)、电阻器204(1)到204(24)、选择器开关206(1)到206(8)及/或布线轨道208(1)到208(2)。选择器开关206(1)到206(8)可与电阻器204(1)到204(24)分组在一起。
电阻器204(1)到204(24)可串联耦合在电力供应器端子VDD与接地电势端子VSS之间。可将电阻器204(1)到204(24)分组成第一组电阻器204(1)到204(12)以及第二组电阻器204(13)到204(24)。第一组电阻器204(1)到204(12))及第二组电阻器204(13)到204(24)可将处于两个电平下的两个电压分别选择性地提供到放大器202(1)到202(2)。图2中所描绘的本发明实施例并不仅限于所描绘数目的电阻器、选择器开关、放大器及经选择性提供电压。可在不背离本发明的范围的情况下实施更多或更少的电阻器、选择器开关、放大器及经选择性提供电压。
可将选择器开关206(1)到206(8)划分成两个群组。举例来说，选择器开关206可包含第一组选择器开关206(1)到206(4)以及第二组选择器开关206(5)到206(8)。选择器开关206(1)到206(8)中的每一者可包含相应PMOS晶体管及NMOS晶体管。选择器开关206(1)到206(8)中的每一者的PMOS晶体管及NMOS晶体管的源极电极可耦合在一起，且进一步耦合到电阻器204(1)到204(24)中的两者之间的节点。举例来说，选择器开关206(1)的PMOS晶体管及NMOS晶体管的源极电极可耦合在一起，且进一步耦合到电阻器204(5)与204(6)之间的节点。选择器开关206(5)的PMOS晶体管及NMOS晶体管的源极电极可耦合在一起，且进一步耦合到电阻器204(13)与204(14)之间的节点。第一组选择器开关206(1)到206(4)中的每一者的PMOS晶体管及NMOS晶体管的漏极电极可耦合在一起且耦合到布线轨道208(1)，且第二组选择器开关206(5)到206(8)中的每一者的PMOS晶体管及NMOS晶体管的漏极电极可耦合在一起且耦合到布线轨道208(2)。布线轨道208(1)可耦合到放大器202(1)且布线轨道208(2)可耦合到放大器202(2)。
在操作时，第一组电阻器204(1)到204(12)可经由第一组选择器开关206(1)到206(4)及布线轨道208(1)将处于第一电平下的第一电压从耦合在电阻器204(5)与204(6)之间的节点提供到放大器202(1)。第二组电阻器204(13)到204(24)可经由第二组选择器开关206(5)到206(8)及布线轨道208(2)将处于第二电平下的第二电压从耦合在电阻器204(13)与204(14)之间的节点提供到放大器202(2)。
为将第一电压提供到放大器202(1)，第一组选择器开关206(1)到206(4)可将第一组电阻器204(1)到204(12)当中的两个对应电阻器之间的节点耦合到放大器202(1)。作为响应，放大器202(1)可基于所述第一电压而在输出处提供第一输出电压。所述第一电压可包含四个电压电平中的一者，基于所述电压电平来启用第一组选择器开关206(1)到206(4)。为将第二电压提供到放大器202(2)，第二组选择器开关206(5)到206(8)可将第二组电阻器204(13)到204(24)当中的两个对应电阻器之间的节点耦合到放大器202(2)。作为响应，放大器202(2)可基于所述第二电压而在输出处提供将第二输出电压。所述第二电压可包含四个电压电平中的一者，基于所述电压电平来启用第一组选择器开关206(1)到206(4)。在一些实例中，一次仅可启用选择器开关206(1)到206(8)中的一者。举例来说，当启用选择器开关206(1)时，可停用选择器开关206(2)-(8)。在其它实例中，可同时启用第一组选择器开关206(1)到206(4)中的一者及第二组选择器开关206(5)到206(8)中的一者，其中停用所有的其它选择器开关。
图3是根据本发明实施例的包含电压产生器电路的示范性布局图。电压产生器电路300可包含于半导体装置中，例如能够在多个存储器单元中存储数据的DRAM装置。内部电压产生器电路300包含放大器302、电阻器304、选择器开关306及布线轨道308。布线轨道308可以是例如两个布线轨道。图1的放大器102、电阻器104、选择器开关106及/或布线轨道108及/或图2的放大器202(1)到202(2)、电阻器204(1)到204(24)、选择器开关206(1)到206(8)及/或布线轨道208(1)到208(2)可分别实施放大器302、电阻器304、选择器开关306及/或布线轨道308。
选择器开关306与电阻器304安置在一起(例如，分组在一起)。举例来说，选择器开关306可被电阻器304环绕(例如，放置/安置在电阻器304内或放置/安置在电阻器304的中心中)。与邻近于电阻器304或与电阻器304分隔开放置选择器开关306的实施方案相比，通过围绕选择器开关306来放置电阻器304，所耗用的总空间可得以减小。另外，可减小影响内部电压产生器电路的操作噪声。
图4是根据本发明实施例的分压电阻器电路的示范性布局图。分压电阻器电路400可包含电阻器404(1)到404(24)、选择器开关SW1到SW8以及布线轨道408(1)。图1的电阻器104、选择器开关106及/或布线轨道108及/或图2的电阻器204(1)到204(24)、选择器开关206(1)到206(8)及/或布线轨道208(1)到208(2)可分别实施电阻器404(1)到404(24)、选择器开关SW1到SW8及/或布线轨道408(1)。为简洁起见，图4中所展示的示范性布局图已省略分压电阻器电路400的一些电路系统。应了解，可包含额外电路系统，而这并不背离本发明的范围。举例来说，图4仅描绘耦合到选择器开关SW1到SW4的布线轨道408(1)。应了解，可实施额外布线轨道以将其以类似的方式耦合到选择器开关SW5到SW8。另外，图4仅包含反相器INV1到INV4，所述反相器INV1到INV4经配置以经由布线轨道W1到W4将控制信号分别提供到开关SW1及SW2。应了解，可实施额外反相器及布线轨道以按照类似的方式耦合到选择器开关SW2到SW8。
电阻器404(1)到404(24)可包含第一组电阻器404(1)到404(12)以及第二组电阻器404(13)到404(24)。电阻器404(1)到404(24)中的每一者可以是U形的，第一端与第二端彼此邻近且间隔开。在一些实例中，电阻器404(1)到404(4)的长度可与电阻器404(21)到404(24)的长度相同。电阻器404(5)到404(12)的长度可与电阻器404(13)到404(20)的长度相同。电阻器404(1)到404(4)以及(21)到(24)可从分压电阻器电路400的第一边缘延伸到第二边缘。电阻器404(5)到404(12)可从选择器开关SW1到SW8的第一边缘延伸到分压电阻器电路400的第二边缘，且电阻器404(13)到404(20)可从选择器开关SW1到SW8的第二边缘延伸到分压电阻器电路400的第一边缘。在一些实例中，电阻器404(1)到404(4)以及电阻器(21)到(24)可比电阻器404(5)到404(20)长。
电阻器404(1)到404(24)可从电阻器R1到电阻器R24串联耦合。电阻器404(1)到404(24)可耦合在接地电势端子VSS与电力供应器端子VDD之间，电阻器R1及R24分别耦合到电力供应器端子VDD及接地电势端子VSS。电阻器404(1)到404(12)可将处于第一电平下的第一电压提供到布线轨道408(1)；且电阻器404(13)到404(24)可将处于第二电平下的第二电压提供到对应第二布线轨道(未展示)。
选择器开关SW1到SW8中的每一者可包含PMOS晶体管410及NMOS晶体管412。每一PMOS晶体管410可包含源极电极414、漏极电极416及栅极电极418。每一NMOS晶体管412可包含源极电极420、漏极电极422及栅极电极424。选择器开关SW1到SW8中的每一者的PMOS晶体管及NMOS晶体管的源极电极可耦合在一起，且进一步耦合到电阻器404(1)到404(24)中的两者之间的节点。举例来说，PMOS晶体管410(1)及NMOS晶体管412(1)各自的源极电极414(1)及420(1)可耦合在一起，且进一步耦合到电阻器R5与R6之间的节点。第一组选择器开关SW1到SW8中的至少一者的PMOS晶体管及NMOS晶体管的漏极电极可耦合在一起且进一步耦合到布线轨道408(1)。举例来说，PMOS晶体管410(1)及NMOS晶体管412(1)各自的漏极电极416(1)及422(1)可耦合在一起且经由布线轨道408(1)进一步耦合到放大器(未展示)中的对应放大器(例如，图2的放大器202(1)到202(2)中的一者)。PMOS晶体管410(1)及NMOS晶体管412(1)各自的栅极电极418(1)及424(1)可分别耦合到反相器INV4到INV3的相应输出节点。反相器INV1到INV2可经由接线W1及W2提供控制信号以响应于控制信号1CTRL1控制选择器开关SW2，且反相器INV3到INV4可经由接线W3及W4提供控制信号以响应于控制信号2CTRL2控制选择器开关SW1。可对选择器开关SW3到SW8实施类似的控制。
选择器开关SW1到SW8的晶体管可耦合到布线轨道408(1)，所述晶体管包含PMOS晶体管410及NMOS晶体管412。
应了解，图4中所说明的电阻器404(1)到404(24)、选择器开关SW1到SW8各自的PMOS晶体管410及NMOS晶体管412以及布线轨道408(1)的布置是举例提供，并不旨在将本发明的范围限制于特定实施例。在本发明的其它实施例中，可实施其它电路布局，而这并不背离本发明的范围。
图5是根据本发明实施例的分压电阻器电路的示范性布局图。分压电阻器电路500可包含电阻器504(1)到504(16)、选择器开关SW1到SW8及布线轨道508(1)。图1的电阻器104、选择器开关106及/或布线轨道108及/或图2的电阻器204(1)到204(24)、选择器开关206(1)到206(8)及/或布线轨道208(1)到208(2)可分别实施电阻器504(1)到504(16)、选择器开关SW1到SW8以及布线轨道508(1)。分压电阻器电路500可包含先前已关于图4的分压电阻器电路400描述的元件。已使用与图4中所使用的参考编号对应的参考编号将这些元件标识在图5中，且共同元件的操作如先前所描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细说明。
选择器开关SW1到SW8中的每一者可包含PMOS晶体管510及NMOS晶体管512。PMOS晶体管510(1)可包含源极电极514(1)、漏极电极516(1)及栅极电极518(1)。NMOS晶体管512(1)可包含源极电极520(1)、漏极电极522(1)及栅极电极524(1)。
电阻器504(1)到504(16)可包含第一组电阻器504(1)到504(8)以及第二组电阻器504(9)到504(16)。第一组电阻器504(1)到504(8)可由与图4的第一组电阻器404(1)到404(12)类似的第一组电阻器实施，唯单个电阻器504(5)到504(8)替换一对相应的电阻器404(5)到404(12)除外。即，电阻器504(5)到504(8)中的每一者可具有是图4的电阻器404(5)到404(12)中的每一者两倍长的长度。第二组电阻器504(9)到504(16))可实施为图4的第二组电阻器404(13)到404(24)，唯单个电阻器504(9)到504(12)替换一对相应的电阻器404(13)到404(20)除外。电阻器504(9)到504(16)中的每一者可具有是图4的电阻器404(13)到404(20)中的每一者两倍长的长度。可与图4的选择器开关SW1到SW8基本上相同地对选择器开关SW1到SW8加以控制。
图6是根据本发明实施例的分压电阻器电路的示范性布局图。分压电阻器电路600可包含电阻器604(1)到604(16)、选择器开关SW1到SW8以及布线轨道608(1)。图1的电阻器104、选择器开关106及/或布线轨道108及/或图2的电阻器204(1)到204(24)、选择器开关206(1)到206(8)及/或布线轨道208(1)到208(2)分别可实施电阻器604(1)到604(16)、选择器开关SW1到SW8以及布线轨道608(1)。分压电阻器电路600可包含先前已关于图4的分压电阻器电路400所描述的元件。已使用与图4中所使用的参考编号对应的参考编号将这些元件标识在图6中，且共同元件的操作如先前所描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细说明。
电阻器604(1)到604(16)可包含第一组电阻器604(1)到604(8)以及第二组电阻器604(9)到604(16)。第一组电阻器604(1)到604(8)可分别被实施为与图5的第一组电阻器504(1)到504(8)类似的第一组电阻器，唯电阻器604(5)到604(8)替换图5的电阻器504(5)到504(8)除外。第二组电阻器604(9)到604(16)可分别被实施为与图5的第二组电阻器504(9)到504(16)类似的第二组电阻器，唯电阻器604(9)到604(13)替换图5的电阻器504(9)到504(13)除外。在一些实例中，电阻器604(5)到604(12)中的每一者可具有是图5的电阻器504(5)到504(12)中的每一者的一半的长度。选择器开关SW1到SW8的物理布置可被实施为图4及5的选择器开关SW1到SW8，但并非布置成单个行，而是图6的选择器开关SW1到SW8被布置成两个单独行，其中第一行具有选择器开关SW1到SW4且第二行具有选择器开关SW5到SW8。
图7在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。分压电阻器电路700的一部分包含选择器开关706。选择器开关706耦合到电阻器704(1)到704(3)及布线轨道。图1的电阻器104及/或选择器开关106各自中的任一者及/或图2的电阻器204(1)到204(24)及/或选择器开关206(1)到206(8)各自中的任一者可实施选择器开关706及/或电阻器704(1)到704(3)。
选择器开关706可包含PMOS晶体管710及NMOS晶体管712。选择器开关706中的PMOS晶体管710及NMOS晶体管712可安置(例如，放置)成与电阻器704(1)到704(3)分组在一起。电阻器704(1)到704(3)可被安置成彼此平行，且可各自安置在第一方向上(例如，电阻器704(1)到704(3)中的每一者可沿着第一轴线安置)。电阻器704(1)到704(3)的第一端及第二端可分别在第二方向上对准(例如，电阻器704(1)到704(3)的左端及右端可分别沿着第二轴线对准)。
PMOS晶体管710可包含源极电极714、漏极电极716及栅极电极718。NMOS晶体管712可包含源极电极720、漏极电极722及栅极电极724。PMOS晶体管710中的栅极电极718可耦合到有效低启用信号EnF<0>。NMOS晶体管712中的栅极电极724可耦合到有效高启用信号En<0>)。
选择器开关706可包含金属1层区段746(1)及746(2)与触点748(1)到748(4)以及金属1层区段736与触点738(1)及738(2)。
PMOS晶体管710可安置在电阻器704(1)到704(3)的第一侧上，且NMOS晶体管712可安置在电阻器704(1)到704(3)的与第一侧相对的第二侧上，以使得电阻器704(1)到704(3)可安置在PMOS晶体管710与NMOS晶体管712之间。电阻器704(1)可安置在PMOS晶体管710与电阻器704(2)之间，电阻器704(2)可安置在电阻器704(1)与电阻器704(3)之间，且电阻器704(3)可安置在电阻器704(2)与NMOS晶体管712之间。
栅极电极718可折叠成安置在漏极电极716的若干部分之间的U形。即，漏极电极716可包含两个部分，所述两个部分中的每一者邻近于栅极电极718的外表面。触点748(1)到748(2)可安置于在栅极电极718的外表面上的漏极电极716的两个部分中的每一者上。栅极电极718可安置在源极电极714的两侧中的每一者上。即，源极电极714可安置成邻近于栅极电极718的内表面。触点738(1)可安置在源极电极714上。
栅极电极724可被折叠成具有U形，所述U形安置在漏极电极722(1)的若干部分之间。即，漏极电极722可包含两个部分，所述两个部分中的每一者邻近于栅极电极724(1)的外表面。触点748(3)及748(4)可安置在漏极电极722的两个部分中的每一者上。栅极电极724可安置在源极电极720的两侧中的每一者上。即，源极电极720可安置成邻近于栅极电极724的内表面。触点738(2)可安置在源极电极720上。
源极电极714及源极电极720可分别经由金属1层区段736以及触点738(1)及738(2)耦合在一起。漏极电极716中的每一者的两个部分可经由金属1层区段746(1)以及触点748(1)及748(2)耦合在一起。漏极电极722中的每一者的两个部分可经由金属1层区段746(2)以及触点748(3)及748(4)耦合在一起。
可通过使用栅极层770来实施栅极电极718及724中的每一者。可通过使用金属0层760且通过使用安置在金属0层760处的外围电路的触点762来实施源极电极714及720中的每一者。可通过使用金属0层760且通过使用安置在金属0层760处的外围电路的触点762来实施漏极电极716及722中的每一者。可分别使用金属0层760的若干部分处的触点764将触点742(1)到742(6)安置在电阻器704(1)到704(3)的端部处。
可使用金属0电阻器层750来实施电阻器704(1)到704(3)中的每一者。电阻器704(1)到704(3)可进一步包含金属0层740、触点742(1)到742(6)中的相应触点及电势金属1层区段区744(1)到744(6)中的相应电势金属1层区段区。电势金属1层区段区744(1)到744(6)可各自用作电阻器触点742(1)到742(6)的引出端位置，所述位置可通过更改电阻器704(1)到704(3)中的两者之间的金属1连接来更改。与电势金属1层区段区744(1)到744(6)中的相应区段区对应的引出端的形状可被设置成与所述多个触点742(1)到742(6)中的任一者具有基本上相同的形状及大小。本发明实施例并不仅限于引出端的所述形状及大小。电阻器704(1)到704(3)可经由金属0层740及经由电势金属1层区段744(1)到744(6)中的相应区段耦合到多个触点742(1)到742(6)。
分压电阻器电路700的单个列包含选择器开关706及电阻器706(1)到706(3)。可包含额外列且以各种方式组合所述额外列以形成能够提供多于一个不同电压的分压电阻器700。
图8在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。分压电阻器电路800的一部分包含分别在三个列中的选择器开关806(1)到806(3)。选择器开关806(1)到806(3)可耦合到电阻器804(1)到804(9)及布线轨道808。图1的电阻器104及/或选择器开关106各自中的任一者及/或图2的电阻器204(1)到204(24)及/或选择器开关206(1)到206(8)各自中的任一者可实施选择器开关806(1)到806(3)及/或电阻器804(1)到804(9)。图8的分压电阻器电路可包含先前已关于图7的分压电阻器电路描述的元件。已使用与图7中所使用的参考编号对应的参考编号将这些元件标识在图8中，且共同元件的操作如先前所描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细说明。
选择器开关806(1)到806(3)中的每一者可包含例如相应PMOS晶体管810(1)到810(3)及相应NMOS晶体管812(1)到812(3)。选择器开关806(1)到806(3)可由相应En<0:2>及EnF<0:2>信号控制。选择器开关806(1)到806(3)中的每一者可包含相应金属1层区段836(1)到836(3)，所述相应金属1层区段836(1)到836(3)经配置以将相应PMOS晶体管810(1)到810(3)的源极连接到相应NMOS晶体管812(1)到812(3)的源极。PMOS晶体管810(1)到810(3)的漏极可经由金属1层区段846(1)耦合在一起，且NMOS晶体管812(1)到812(3)的漏极可经由金属1层区段846(2)耦合在一起。
电阻器804(1)到804(9)可经由金属1层区段882(1)到882(8)以菊花链布置串联耦合在一起。相应金属1层区段836(1)到836-(3)可经由相应金属1层区段881(1)到881(3)耦合到一对相应电阻器之间的节点。举例来说，选择器开关804(1)可经由相应金属1层区段881(1)耦合在电阻器804(1)与804(2)之间。选择器开关806(2)可经由相应金属1层区段881(2)耦合在电阻器804(4)与804(5)之间。选择器开关806(3)可经由相应金属1层区段881(3)耦合在电阻器804(6)与804(7)之间。
如示范性布局图800中所描绘的布置中所展示，选择器开关806(1)到806(3)可与电阻器804(1)到804(9)分组在一起，其中电阻器804(1)到804(9)安置在PMOS晶体管810(1)到810(3)与NMOS晶体管812(1)到812(3)之间。虽然图8的布局图800描绘与三个相应电阻器804(1)到804(9)配对的三个选择器开关806(1)到806(3)，但应了解可包含更多或更少的选择器开关且每一选择器开关可与更多或更少的三个电阻器配对。因此，为清晰起见，金属1层区段836(1)到836(3)、金属1层区段846(1)到846(2)、金属1层区段881(1)到881(3)及金属1层区段882(1)到882(8)全部皆是使用线条来描绘。应了解，在一些实例中，金属1层区段836(1)到836(3)、金属1层区段846(1)到846(2)、金属1层区段881(1)到881(3)及金属1层区段882(1)到882(8)可被构造成具有与示范性布局图800所描绘的其它层的宽度类似的宽度，例如与连接到金属1层区段的相应触点类似的宽度。在一些实例中，电阻器804(1)到804(9)中的每一者的电阻可基于金属0电阻器层750的材料、金属0电阻器层750在一对相应触点(例如，图7的触点742(1)到742(6)中的一对相应触点)之间的长度及/或金属0电阻器层750的宽度的组合而定。在一些实例中，增大长度或减小宽度可增大电阻器804(1)到804(9)的相应电阻，且减小长度或增大宽度可减小电阻器804(1)到804(9)的相应电阻。应了解，在一些实例中，金属1层区段836(1)到836(3)、金属1层区段846(1)到846(2)、金属1层区段881(1)到881(3)及金属1层区段882(1)到882(8)可形成在共同层中及/或由共同的材料形成。
图9在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。分压电阻器电路900的一部分包含选择器开关906(1)到906(3)。选择器开关906(1)到906(3)可耦合到电阻器904(1)到904(9)及布线轨道808。图9的分压电阻器电路可包含先前已关于图7及8的分压电阻器电路所描述的元件。已使用与图7及8中所使用的参考编号对应的参考编号将这些元件标识在图9中，且共同元件的操作如先前所描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细说明。
分压电阻器电路900的所述部分包含金属1层区段982(1)到982(8)及电阻器904(1)到904(9)。金属1层区段982(1)到982(8)以与图8的金属1层区段882(1)到882(8)不同的图案串联连接电阻器904(1)到904(9)。即，并不是先串联连接一列的电阻器904(1)到904(9)再将移动到邻近列的电阻器，而是金属1层区段982(1)到982(8)跨越列来连接电阻器。举例来说，电阻器904(1)经由金属1层区段982(1)连接到电阻器904(6)。电阻器904(6)经由金属1层区段982(2)连接到电阻器904(5)。电阻器904(5)经由金属1层区段982(3)连接到电阻器904(2)。电阻器904(2)经由金属1层区段982(4)连接到电阻器904(3)。电阻器904(3)经由金属1层区段982(5)连接到电阻器904(4)。电阻器904(4)经由金属1层区段982(6)连接到电阻器904(9)。电阻器904(9)经由金属1层区段982(7)连接到电阻器904(8)。电阻器904(8)经由金属1层区段982(8)连接到电阻器904(7)。
除图9的电阻器904(1)到904(9)的连接图案不同于电阻器804(1)到804(9)的连接图案之外，图9中的(a)中的示范性布局图及图9中的(b)中的分压电阻器电路900的对应示范性电路图也描绘经由金属1层区段981(1)到981(3)耦合到电阻器当中的不同相应节点的选择器开关906(1)到906(3)。举例来说，选择器开关906(1)经由金属1层区段981(1)连接到电阻器904(3)与904(4)之间的节点，基于金属1层区段982(1)到(8)的连接图案，金属1层区段981(1)位于电阻器904(1)到904(9)中的第五电阻器与第六电阻器之间，而非位于图8中所描绘的第一电阻器与第二电阻器之间。选择器开关906(2)经由金属1层区段981(2)连接到电阻器904(4)与904(9)之间的节点，基于金属1层区段982(1)到982(8)的连接图案，金属1层区段981(2)位于电阻器904(1)到904(9)中的第六电阻器与第七电阻器之间。最后，选择器开关906(3)经由金属1层区段981(3)连接到电阻器904(8)与904(9)之间的节点，所述金属1层区段981(3)位于电阻器904(1)到904(9)的第七电阻器与第八电阻器之间。为清晰起见，金属1层区段936(1)-(3)、金属1层区段946(1)-(2)、金属1层区段981(1)到981(3)及金属1层区段982(1)-(8)全部皆是使用线条来描绘。应了解，在一些实例中，金属1层区段936(1)-(3)、金属1层区段946(1)-(2)、金属1层区段981(1)到981(3)及金属1层区段982(1)-(8)可被构造成具有与示范性布局图800中所描绘的其它层的宽度类似的宽度，例如与连接到金属1层区段的相应触点类似的宽度。
图10在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。分压电阻器电路1000的一部分包含选择器开关1006(1)到1006(4)。选择器开关1006(1)到1006(4)可耦合到电阻器1004(1)到1004(12)及布线轨道1008。图1的电阻器104及/或选择器开关106各自中的任一者及/或图2的电阻器204(1)到204(24)及/或选择器开关206(1)到206(8)各自中的任一者可实施选择器开关1006(1)到1006(4)及/或电阻器1004(1)到1004(12)。图10的分压电阻器电路可包含先前已关于图7的分压电阻器电路所描述的元件。使用与图7中所使用的参考编号对应的参考编号将这些元件标识在图10中，且共同元件的操作如先前所描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细说明。
选择器开关1006(1)到1006(4)中的每一者可包含例如相应PMOS晶体管1010(1)到1010(4)及相应NMOS晶体管1012(1)到1012(4)。选择器开关1006(1)到1006(4)可由相应的En<0:2>信号及EnF<0:2>信号控制。选择器开关1006(1)到1006(4)中的每一者可包含相应金属1层区段1036(1)到1036(4)，所述金属1层区段1036(1)到1036(4)经配置以将相应PMOS晶体管1010(1)到1010(4)的源极连接到相应NMOS晶体管1012(1)到1012(4)的源极。此外，如示范性布局图1000中所展示，金属1层区段1036(1)到1036(4)可具有包含弯曲部及其它形状的非线性结构。PMOS晶体管1010(1)到1010(4)的漏极可经由金属1层区段1046(1)耦合在一起，且NMOS晶体管1012(1)到1012(4)的漏极可经由金属1层区段1046(2)耦合在一起。
电阻器1004(1)到1004(12)可以菊花链布置经由金属1层区段1082(1)到1082(12)串联耦合在一起。相应金属1层区段1036(1)到1036(4)可经由相应金属1层区段1081(1)到1081(4)耦合到一对相应电阻器之间的节点。举例来说，选择器开关1006(1)可经由相应金属1层区段1081(1)耦合在电阻器1004(3)与1004(4)之间。选择器开关1006(2)可经由相应金属1层区段1081(2)耦合在电阻器1004(8)与1004(11)之间。选择器开关1004(3)可经由相应金属1层区段1081(3)耦合在电阻器1004(5)与1004(8)之间。选择器开关1006(4)可经由相应金属1层区段1081(4)耦合在电阻器1004(5)与1004(6)之间。
如示范性布局图1000中所描绘的布置中所展示，选择器开关1006(1)到1006(4)可与安置在PMOS晶体管1010(1)到1010(4)与NMOS晶体管1012(1)到1012(4)之间的电阻器1004(1)到1004(12)分组在一起。虽然图10的布局图1000描绘了与三个相应电阻器1004(1)到1004(12)配对的四个选择器开关1006(1)到1006(4)，但应了解可包含更多或更少的选择器开关且每一选择器开关可与更多或更少的三个电阻器配对。因此，为清晰起见，金属1层区段1036(1)到1036(4)、金属1层区段1046(1)到1046(2)、金属1层区段1081(1)到1081(4)以及金属1层区段1082(1)到1082(12)全部皆是使用线条来描绘。应了解，在一些实例中，金属1层区段1036(1)到1036(4)、金属1层区段1046(1)到1046(2)、金属1层区段1081(1)到1081(4)以及金属1层区段1082(1)到1082(12)可被构造成具有与示范性布局图1000中所描绘的其它层的宽度类似的宽度，例如与连接到金属1层区段的相应触点类似的宽度。在一些实例中，电阻器1004(1)到1004(12)中的每一者的电阻可基于金属0电阻器层1050的材料、金属0电阻器层1050在一对相应触点之间(例如，图7的一对相应触点742(1)到742(6)之间)的长度及/或金属0电阻器层1050的宽度的组合而定。在一些实例中，增大长度或减小宽度可增大电阻器1004(1)到1004(12)的相应电阻，且减小长度或增大宽度可减小电阻器1004(1)到1004(12)的相应电阻。举例来说，与安置成具有线性图案的图8及9的电阻器804(1)到804(9)形配对比，电阻器1004(1)到1004(12)被安置成具有U形图案。具有U形图案的电阻器1004(1)到1004(12)的相应触点之间的长度可大于具有线性图案的电阻器804(1)到804(9)的长度。应了解，在一些实例中，金属1层区段1036(1)到1036(4)、金属1层区段1046(1)到1046(2)、金属1层区段1081(1)到1081(4)及金属1层区段1082(1)到1082(12)可形成在共同层中及/或由共同材料形成。
图11在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。分压电阻器电路1100的一部分包含选择器开关1106(1)到1106(3)。选择器开关1106(1)到1106(3)可耦合到电阻器1104(1)到1104(15)及布线轨道1108。图1的电阻器104及/或选择器开关106各自中的任一者及/或图2的电阻器204(1)到204(24)及/或选择器开关206(1)到206(8)各自中的任一者可实施选择器开关1106(1)到1106(3)及/或电阻器1104(1)到1104(15)。图11的分压电阻器电路可包含先前已关于图7及8的分压电阻器电路所描述的元件。已使用与图7及8中所使用的参考编号对应的参考编号将这些元件标识在图11中，且共同元件的操作如先前所描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细说明。
选择器开关1106(1)到1106(3)中的每一者可包含例如相应PMOS晶体管1110(1)到1110(3)以及相应NMOS晶体管1112(1)到1112(3)。选择器开关1106(1)到1106(3)可由相应En<0:2>信号及EnF<0:2>信号控制。选择器开关1106(1)到1106(3)中的每一者可包含相应金属1层区段1136(1)到1136(3)，所述金属1层区段1136(1)到1136(3)经配置以将相应PMOS晶体管1110(1)到1110(3)的源极连接到相应NMOS晶体管1112(1)到1112(3)的源极。PMOS晶体管1110(1)到1110(3)的漏极可经由金属1层区段1146(1)耦合在一起，且NMOS晶体管1112(1)到1112(3)的漏极可经由金属1层区段1146(2)耦合在一起。
电阻器1104(1)到1104(15)可以菊花链布置经由金属1层区段1182(1)到1182(14)串联耦合在一起。相应金属1层区段1136(1)到1136(3)可经由相应金属1层区段1181(1)到1181(3)耦合到一对相应电阻器之间的节点。举例来说，选择器开关1104(1)可经由相应金属1层区段1181(1)耦合在电阻器1104(3)与1104(4)之间。选择器开关1104(2)可经由相应金属1层区段1181(2)耦合在电阻器1104(14)与1104(15)之间。选择器开关1104(3)可经由相应金属1层区段1181(3)耦合在电阻器1104(7)与1104(14)之间。
如示范性布局图1100中所描绘的布置中所展示，选择器开关1106(1)到1106(3)可与安置在PMOS晶体管1110(1)到1110(3)与NMOS晶体管1112(1)到1112(3)之间的电阻器1104(1)到1104(15)分组在一起。虽然图11的布局图1100描绘与五个相应电阻器1104(1)到1104(15)配对的三个选择器开关1106(1)到1106(3)，但应了解可包含更多或更少的选择器开关且每一选择器开关可与多于或少于五个电阻器配对。举例来说，与在每一选择器开关之间具有三个电阻器的图8的示范性布局图800形成对比，示范性布局图1100包含5个电阻器。因此，为清晰起见，金属1层区段1136(1)到1136(3)、金属1层区段1146(1)到1146(2)、金属1层区段1181(1)到1181(3)及金属1层区段1182(1)到1182(14)全部皆是使用线条来描绘。应了解，在一些实例中，金属1层区段1136(1)到1136(3)、金属1层区段1146(1)到1146(2)、金属1层区段1181(1)到1181(3)及金属1层区段1182(1)到1182(14)可被构造成具有与示范性布局图1100中所描绘的其它层的宽度类似的宽度，例如与连接到金属1层区段的相应触点类似的宽度。在一些实例中，电阻器1104(1)到1104(15)中的每一者的电阻可基于金属0电阻器层750的材料、金属0电阻器层750在一对相应触点(例如，例如在与图7的触点742(1)到742(6)类似的一对相应触点之间)的长度及/或金属0电阻器层750的宽度的组合而定。在一些实例中，增大长度或减小宽度可增大电阻器1104(1)到1104(15)的相应电阻，且减小长度或增大宽度可减小电阻器1104(1)到1104(15)的相应电阻。应了解，在一些实例中，金属1层区段1136(1)到1136(3)、金属1层区段1146(1)到1146(2)、金属1层区段1181(1)到1181(3)及金属1层区段1182(1)到1182(14)可形成在共同层中及/或由共同材料形成。
图12在(a)中是根据本发明实施例的分压电阻器电路的一部分的示范性布局图，且在(b)中是所述分压电阻器电路的所述部分的对应示范性电路图。分压电阻器电路1200的一部分包含选择器开关1206(1)到1206(3)。选择器开关1206(1)到1206(3)可耦合到电阻器1204(1)到1204(9)及布线轨道808。图1的电阻器104及/或选择器开关106各自中的任一者及/或图2的电阻器204(1)到204(24)及/或选择器开关206(1)到206(8)各自中的任一者可实施选择器开关1206(1)到1206(3)及/或电阻器1204(1)到1204(9)。图12的分压电阻器电路可包含先前已关于图7及8的分压电阻器电路所描述的元件。已使用与图7及8中所使用的参考编号对应的参考编号将这些元件标识在图12中，且共同元件的操作如先前所描述。因此，为简洁起见，将不再重复对这些特定元件的操作的详细说明。
选择器开关1206(1)到1206(3)中的每一者可包含例如相应PMOS晶体管1210(1)到1210(3)及相应NMOS晶体管1212(1)到1212(3)。选择器开关1206(1)到1206(3)可由相应En<0:2>信号及EnF<0:2>信号控制。选择器开关1206(1)到1206(3)中的每一者可包含相应金属1层区段1236(1)到1236(3)，所述相应金属1层区段1236(1)到1236(3)经配置以将相应PMOS晶体管1210(1)到1210(3)的源极连接到相应NMOS晶体管1212(1)到1212(3)的源极。PMOS晶体管1210(1)到1210(3)的漏极可经由金属1层区段1246(1)耦合在一起，且NMOS晶体管1212(1)到1212(3)的漏极可经由金属1层区段1246(2)耦合在一起。
并非以参考图8的电阻器804(1)到804(9)所描绘及描述的金属0电阻器层750材料来构造，而是可使用栅极层770材料来构造图9的电阻器904(1)到904(9)、图10的电阻器1004(1)到1004(12)及图11的电阻器1104(1)到1104(15)、电阻器1204(1)到1204(9)。与使用金属0电阻器层750材料相比，使用栅极层770材料可实现类似的效应。电阻器1204(1)到1204(9)可以菊花链布置经由金属1层区段1282(1)到1282(8)串联耦合在一起。相应金属1层区段1236(1)到1236(3)可经由相应金属1层区段1281(1)到1281(3)耦合到一对相应电阻器之间的节点。举例来说，选择器开关1204(1)可经由相应金属1层区段1281(1)耦合在电阻器1204(1)与1204(2)之间。选择器开关1204(2)可经由相应金属1层区段1281(2)耦合在电阻器1204(4)与1204(5)之间。选择器开关1204(3)可经由相应金属1层区段1281(3)耦合在电阻器1204(6)与1204(7)之间。
如示范性布局图1200中所描绘的布置中所展示，选择器开关1206(1)到1206(3)可与电阻器1204(1)到1204(9)分组在一起，其中电阻器1204(1)到1204(9)安置在PMOS晶体管1210(1)到1210(3)与NMOS晶体管1212(1)到1212(3)之间。虽然图12的布局图1200描绘与三个相应电阻器1204(1)到1204(9)配对的三个选择器开关1206(1)到1206(3)，但应了解可包含更多或更少的选择器开关，且每一选择器开关可与多于或少于三个电阻器配对。因此，为清晰起见，金属1层区段1236(1)到1236(3)、金属1层区段1246(1)到1246(2)、金属1层区段1281(1)到1281(3)及金属1层区段1282(1)到1282(8)全部皆是使用线条来描绘。应了解，在一些实例中，金属1层区段1236(1)到1236(3)、金属1层区段1246(1)到1246(2)、金属1层区段1281(1)到1281(3)及金属1层区段1282(1)到1282(8)可被构造成具有与示范性布局图1200中所描绘的其它层的宽度类似的宽度，例如与连接到金属1层区段的相应触点的类似的宽度。在一些实例中，电阻器1204(1)到1204(9)中的每一者的电阻可基于栅极层770的材料、栅极层770在一对相应触点(例如，在图7的一对相应触点742(1)到742(6)之间)的长度及/或栅极层770的宽度的组合而定。在一些实例中，增大长度或减小宽度可增大电阻器1204(1)到1204(9)的相应电阻，且减小长度或增大宽度可减小电阻器1204(1)到1204(9)的相应电阻。应了解，在一些实例中，金属1层区段1236(1)到1236(3)、金属1层区段1246(1)到1246(2)、金属1层区段1281(1)到1281(3)以及金属1层区段1282(1)到1282(8)可形成在共同层中及/或由共同材料形成。
根据本发明实施例的存储器可用于各种电子装置中的任一者中，所述电子装置包含但不限于计算系统、电子存储系统、相机、电话、无线装置、显示器、芯片组、机顶盒或游戏系统。
从上文应了解，尽管本文出于图解说明的目的已描述本发明的具体实施例，但可在不背离本发明的精神及范围的情况下做出各种修改。因此，本发明不受所附权利要求书以外的限制。

Claims (25)

1.一种设备，其包括：
电压产生器电路，其包含：
多个串联耦合电阻器，其安置在第一区中；
多个选择器开关，其安置在所述第一区中且各自耦合到所述多个串联耦合电阻器中的一对电阻器之间的相应节点，其中所述多个选择器开关中的每一者经配置以被选择性激活以自所述相应节点提供相应电压；
放大器，其耦合到所述多个选择器开关且经配置以自所述多个串联耦合电阻器接收所述相应电压。
2.根据权利要求1所述的设备，其中所述多个选择器开关被安置在所述第一区中的所述多个电阻器环绕。
3.根据权利要求2所述的设备，其中多个放大器安置在与所述第一区不同的第二区中。
4.根据权利要求1所述的设备，其中所述多个选择器开关中的每一者包含相应的串联耦合PMOS晶体管与NMOS晶体管对。
5.根据权利要求4所述的设备，其中所述多个串联耦合电阻器中的第一电阻器及第二电阻器安置在所述多个选择器开关中的相应选择器开关的所述相应的串联耦合PMOS晶体管与NMOS晶体管对之间。
6.根据权利要求4所述的设备，其中所述多个选择器开关中的所述相应选择器开关的所述相应的串联耦合PMOS晶体管与NMOS晶体管对中的PMOS晶体管被定位成比所述多个选择器开关中的所述相应选择器开关的所述相应的串联耦合PMOS晶体管与NMOS晶体管对中的所述NMOS晶体管更接近所述放大器。
7.根据权利要求1所述的设备，其中所述多个电阻器包含在第一方向上彼此平行地延伸且在与所述第一方向垂直的第二方向上彼此对准的一组电阻器。
8.根据权利要求7所述的设备，其中所述一组电阻器中的每一电阻器包含相应金属区，所述相应金属区经配置以提供邻近于所述相应金属区安置的多个触点中的至少一个触点的至少一个引出端。
9.根据权利要求8所述的设备，其中使用共同层金属将所述多个电阻器耦合到所述多个选择器开关。
10.根据权利要求1所述的设备，其中所述电压产生器电路进一步包括布线轨道，其中所述布线轨道经配置以将所述多个选择器开关耦合到所述放大器以将至少一个电压提供到所述放大器的输入。
11.一种电压产生器电路，其包括：
多个电阻器；
放大器；
布线轨道，其耦合到所述放大器；及
多个选择器开关，其与所述多个电阻器集成在一起且耦合到所述布线轨道，其中所述多个选择器开关中的一者经配置以被启用以经由所述布线轨道将相应电压提供到所述放大器，而所述多个选择器开关中的其余选择器开关仍停用。
12.根据权利要求11所述的电压产生器电路，其中所述多个电阻器环绕所述多个选择器开关。
13.根据权利要求11所述的电压产生器电路，其中所述多个电阻器中的一组电阻器安置在所述多个选择器开关中的相应选择器开关的相应PMOS晶体管与相应NMOS晶体管之间。
14.根据权利要求13所述的电压产生器电路，其中所述一组电阻器中的每一者的相应第一端耦合到邻近于对应第一金属区安置的相应第一触点，且所述一组电阻器中的每一者的相应第二端耦合到邻近于对应第二金属区安置的相应第二触点。
15.根据权利要求14所述的电压产生器电路，其中金属层的区段耦合到所述多个选择器开关中的所述相应选择器开关且垂直地延伸，并且与所述一组电阻器中的每一电阻器重叠。
16.根据权利要求13所述的电压产生器电路，其中所述PMOS晶体管的相应栅极及所述NMOS晶体管的相应栅极各自具有U形状。
17.根据权利要求11所述的电压产生器电路，其中所述多个电阻器包含在第一方向上彼此对准的一组电阻器。
18.根据权利要求17所述的电压产生器电路，其中所述一组电阻器中的每一者在第二方向上平行地延伸，其中所述第二方向与所述第一方向垂直。
19.根据权利要求17所述的电压产生器电路，其中所述一组电阻器中的每一者具有U形状，所述U形状被定向成所述U形状的各侧在第二方向上平行地延伸，其中所述第二方向与所述第一方向垂直。
20.根据权利要求16所述的电压产生器电路，其中所述一组电阻器包含至少三个电阻器。
21.一种设备，其包括：
分压电阻器电路，其形成在半导体衬底上且包含第一电阻器及第二电阻器以及第一转移栅极及第二转移栅极，
其中所述第一电阻器及所述第二电阻器以及所述第一转移栅极及所述第二转移栅极被布置成第一布局及第二布局中的一者，
其中所述第一布局使得所述第一转移栅极及所述第二转移栅极放置在所述第一电阻器与所述第二电阻器之间，
其中所述第二布局使得所述第一电阻器及所述第二电阻器放置在所述第一转移栅极与所述第二转移栅极之间。
22.根据权利要求21所述的设备，其中所述第一电阻器及所述第二电阻器以及所述第一转移栅极及所述第二转移栅极被布置成所述第一布局，其中所述第一电阻器及所述第二电阻器具有U形状，且所述第一电阻器与所述第二电阻器不对称地布置。
23.根据权利要求22所述的设备，其中所述第一电阻器、所述第一转移栅极、所述第二转移栅极及所述第二电阻器在第一方向上按照此次序布置，
其中所述分压电阻器电路进一步包含第三电阻器及第四电阻器，所述第三电阻器及所述第四电阻器在与所述第一方向垂直的第二方向上放置在所述第一转移栅极与所述第二转移栅极之间。
24.根据权利要求21所述的设备，其中所述第一电阻器及所述第二电阻器以及所述第一转移栅极及所述第二转移栅极被布置成所述第二布局，其中所述第一转移栅极及所述第二转移栅极各自包含U形栅极电极，其中所述第一转移栅极与所述第二转移栅极不对称地布置。
25.根据权利要求24所述的设备，其中所述第一电阻器及所述第二电阻器各自具有U形状。
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