KR100734982B1

KR100734982B1 - 스태틱 메모리 셀 제조방법

Info

Publication number: KR100734982B1
Application number: KR1020017014985A
Authority: KR
Inventors: 몬테 매닝
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 1996-07-31
Filing date: 1997-07-31
Publication date: 2007-07-06
Also published as: EP0916159A1; DE69734241D1; KR20030096454A; US5940317A; WO1998005070A1; KR20000029743A; US5818750A; DE69734241T2; US6141239A; EP0916159B1; AU4049197A; KR100367382B1; US6319800B1; ATE305173T1

Abstract

교차 결합된 풀다운 트랜지스터와 듀얼 액세스 트랜지스터를 구비하고 있는 스태틱 메모리 셀의 제조 방법이 기술된다. 메모리 셀은 대칭된 전류 경로가 2개의 풀다운 트랜지스터를 통해 형성되도록 제조된다. 단일 워드 라인은 메모리 셀을 상보형 비트 라인에 결합시키는 액세스 트랜지스터를 활성화시킨다. 평면에서 보면, 메모리 셀은 평행하게 제조된 풀다운 트랜지스터의 게이트와 단일 워드 라인을 가지고 있다.

메모리 셀, SRAM, 풀다운 트랜지스터, 워드 라인, 비트 라인, 액티브 영역

Description

스태틱 메모리 셀 제조방법{A METHOD OF MANUFACTURING STATIC MEMORY CELL}

도 1은 본 발명의 메모리 디바이스의 블록 다이어그램.

도 2는 기본적인 스태틱 메모리 셀의 모식적인 다이어그램.

도 3은 도 2의 스태틱 메모리 셀의 더 상세한 모식적 다이어그램.

도 4는 종래 스태틱 메모리 셀의 평면도.

도 5는 종래 스태틱 메모리 셀의 평면도.

도 6은 본 발명의 스태틱 메모리 셀의 평면도.

도 7은 도 6의 스태틱 메모리 셀의 단면도.

도 8은 도 6의 스태틱 메모리 셀의 단면도.

1. 기술분야

본 발명은 일반적으로는 메모리 디바이스에 관한 것이고, 특히 단일 비트 라인으로 제조된 스태틱 메모리 셀을 구비한 메모리 디바이스에 관한 것이다.

2. 배경기술

스태틱 랜덤 액세스 메모리(SRAM)는 데이타 래치로서 동작하도록 설계된 스 태틱 메모리 셀을 포함한다. 메모리 셀은 전형적으로 메모리 셀을 한 쌍의 상보형 비트 라인에 결합하기 위해 액세스 트랜지스터를 이용한다. 메모리 셀 액세스 트랜지스터는 워드 라인 신호를 이용하여 선택적으로 활성화된다. 센스 증폭기 회로가 비트 라인간 전압차를 검출하기 위해 이용된다. 한 쌍의 교차 결합된 풀다운 트랜지스터는 전형적으로 액세스 트랜지스터에 접속되고, 데이타를 래치하는데 이용된다.

그러나, 다른 스태틱 메모리 셀 집적 회로 레이아웃이 이용되고, 이들 셀은 풀다운 트랜지스터를 통하는 비대칭적인 전류 경로를 가지고 있거나 2개의 워드 라인을 필요로 한다. 비대칭적 메모리 셀은 2차원 인크로치먼트(encroachment)와 같은 변수를 처리하는데 불안정하고, 동시에 영향받기 쉽다. 2개의 워드 라인을 이용하는 메모리 셀은 전기적으로 더 대칭적이지만, 제2 워드 라인을 위한 부가적인 다이 영역이 필요하다.

상기 언급한 이유와 본 명세서를 읽고 이해하면 당업자에게는 분명하게 되는 이하의 다른 이유로 인해, 단일 워드 라인 메모리 셀과 동일한 다이 영역을 필요로 하면서, 듀얼 워드 라인 메모리 셀의 안정성을 구비한 메모리 셀의 기술을 필요로 하고 있다.

스태틱 메모리 셀에 있어서의 상기 언급한 문제 및 다른 문제는 본 발명에 의해 해결될 수 있으며 이는 이하의 명세서를 읽어보면 이해될 수 있을 것이다. 단일 워드 라인과 연속적인 액티브 영역을 구비하고 있는 스태틱 메모리 셀이 기술 된다.

특히, 본 발명은 복수의 비트 라인에 결합되고, 각각이 단일 워드 라인에 접속된 게이트를 구비하고 있는 복수의 액세스 트랜지스터 및 복수의 액세스 트랜지스터에 접속되고, 평면에서 볼 때 단일 워드 라인에 실질적으로 평행하게 제조된 게이트를 각각 구비하고 있는 복수의 풀다운 트랜지스터를 포함하는 스태틱 메모리 셀을 기술한다.

또 하나의 실시예에 있어서, 제1 비트 라인에 접속된 드레인과 단일 워드 라인에 접속된 게이트를 구비하고 있는 제1 액세스 트랜지스터를 포함하는 SRAM 셀이 기술된다. 셀은 제1 액세스 트랜지스터의 소스에 접속되는 드레인, 바이어스 전압에 결합된 소스, 및 평면에서 볼 때 단일 워드 라인에 평행하게 제조된 게이트를 구비하고 있는 제1 풀다운 드랜지스터를 포함한다. 제2 비트 라인에 접속된 드레인과 단일 워드 라인에 접속된 게이트를 구비하고 있는 제2 액세스 트랜지스터가 제공된다. 마지막으로, 제2 액세스 트랜지스터의 소스에 접속된 드레인, 바이어스 전압에 결합된 소스, 및 평면에서 볼 때 단일 워드 라인에 평행하게 제조된 게이트를 구비하고 있는 제2 풀다운 트랜지스터가 제공된다.

또 다른 하나의 실시예에 있어서, 스태틱 메모리 셀의 어레이를 포함하는 스태틱 랜덤 액세스 메모리 디바이스가 기술된다. 스태틱 메모리 셀은 제1 풀다운 트랜지스터에 접속되어 제1 전류 경로를 정의하는 제1 액세스 트랜지스터 및 제2 풀다운 트랜지스터에 접속되어 제1 전류 경로와 거의 동일한 제2 전류 경로를 정의하는 제2 액세스 트랜지스터를 포함한다. 메모리는 외부 프로세서와의 양방향 데이타 통신을 위한 복수의 데이타 통신 경로 및 외부 프로세서에 의해 제공되는 어드레스 신호를 디코딩하고, 어레이에 액세스하기 위한 어드레스 디코더를 구비하고 있다.

또 다른 하나의 실시예에 있어서, 제1 실리콘 액티브 영역에 제조되고, 제1 비트 라인에 접속된 드레인과 단일 워드 라인에 접속된 게이트를 구비하고 있는 제1 액세스 트랜지스터를 포함하는 SRAM 셀이 제공된다. 제1 풀다운 트랜지스터는 제1 실리콘 액티브 영역에 제조되고, 제1 액세스 트랜지스터의 소스에 접속되는 드레인 및 바이어스 전압에 결합되는 소스를 구비하여 상기 제1 실리콘 액티브 영역을 통하는 제1 전류 경로를 정의한다. 제2 액세스 트랜지스터는 제2 실리콘 액티브 영역에 제조되고, 제2 비트 라인에 접속된 드레인과 상기 단일 워드 라인에 접속된 게이트를 구비하고 있다. 제2 풀다운 트랜지스터는 제2 실리콘 액티브 영역에 제조되고, 제2 액세스 트랜지스터의 소스에 접속되는 드레인 및 바이어스 전압에 결합되는 소스를 구비하여 제2 실리콘 액티브 영역을 통해 제1 전류 경로와 거의 대칭인 제2 전류 경로를 정의한다.

양호한 실시예에 대한 이하의 상세한 설명에서, 본 발명이 실시될 수 있는 특정의 양호한 실시예를 도시하고, 실시예의 일부를 나타내는 도면을 참조한다. 이들 실시예는 기술계의 숙련자가 본 발명을 실시할 수 있을 만큼 상세히 기술된다. 본 발명의 범주와 사상을 벗어나지 않는 다른 실시예 및 논리적, 기계적 및 전기적 변화가 가능하다는 것은 자명하다. 그러므로, 이하의 상세한 설명은 제한 하는 의미로 받아들여서는 안 되며, 본 발명의 범주는 단지 이하의 청구범위에 의해서만 한정된다.

도 1을 참조하면, 기본적인 스태틱 메모리(10)는 열과 행에 대응하는 입력과 출력을 구비하고 있는 스태틱 메모리 셀의 열과 행으로 구성되는 메모리 어레이(12)를 포함한다는 것이 잘 알려져 있다. 열 디코드 회로(14)와 행 디코드 회로(16)는 표준 마이크로 프로세서와 같은 외부 컨트롤러(20)에 의해 제공되는 어드레스에 응답하여 메모리 어레이를 액세스하기 위해 제공된다. 제어 회로(18)는 메모리(10)와 외부 디바이스간 동기 또는 비동기 데이타 통신을 제어하기 위해 제공된다. 버퍼는 메모리 어레이(12)와의 양방향 데이타 통신을 위해 데이타 통신 라인(DQ)에 결합된다. SRAM(10)의 설명은 본 발명의 특정 특징을 강조하기 위해 단순화되었고, 기본적인 SRAM의 전체 회로를 상세하게 기술하려고 한 것이 아님은 자명하다.

- 기본적인 SRAM 셀 -

도 2는 스태틱 메모리 셀(22)의 기능적인 다이어그램을 도시한다. 메모리 셀은 공통 워드 라인(34)을 이용하여 액세스 트랜지스터(30, 32)를 활성화함으로써 상보형 비트 라인(26, 28)에 접속될 수 있는 데이타 래치(24)로서 동작한다. 스태틱 메모리 셀은 2개의 교차 결합된 풀다운 트랜지스터(36, 38)를 구비하고 있는 도 3에 도시된 것과 같이 제조될 수 있다. 데이타를 메모리 셀에 기록하기 위해서, 액세스 트랜지스터(30, 32)는 신호를 워드 라인(34) 상에 제공함으로써 액티브된다. 상보형 비트 라인(26, 28) 상에 제공되는 전압은 래치를 비트 라인에 대응하는 상태로 두기에 충분하다. 메모리 셀이 반대 논리 상태의 데이타를 저장하고 있다면, 비트 라인 전압은 풀업 저항(40, 42)을 통해 바이어스 전류를 과도하게 흐르게 하여 래치(24)를 토글시킨다. 즉, 워드 라인이 고전위로 변이할 때 비트 라인(26)이 고전위이고 비트 라인(28)이 저전위라면, 트랜지스터(38)는 액티브되고, 트랜지스터(36)는 턴오프된다. 메모리 셀을 판독하기 위해서, 액세스 트랜지스터가 활성화되어 풀다운 트랜지스터(36, 38)를 비트 라인(26, 28)에 결합시킨다. 센스 증폭기 회로(도시하지 않음)는 비트 라인 상에 제공된 미분 전압을 검출하고 증폭하기 위해 제공된다. SRAM(10)이 집적 회로로 제조되고 최소 메모리 셀 레이아웃으로 메모리 밀도를 최대화하는 것이 요구된다는 것은 자명하다.

- SRAM 셀 설계 -

SRAM 소자가 소형화됨에 따라 다양한 메모리 셀 설계가 수행되었다. 통상적인 설계의 하나로서, 워드 라인에 대해 수직이거나 대각선 방향으로 제조되는 폴리실리콘 게이트를 구비한 풀다운 트랜지스터를 가지고 있는 단일 워드 라인 메모리 셀이 있다. 도 4의 평면도에 이러한 SRAM 메모리 셀 설계의 예를 도시하고 있다. 메모리 셀은 액티브 영역(50, 52)을 이용하여 제조된 2개의 액세스 트랜지스터를 구비하고 있다. 각 액세스 트랜지스터는 비트 라인 컨택트(54, 55)를 통해 비트 라인(도시하지 않음)에 접속된 드레인 영역을 구비하고 있다. 각 액세스 트랜지스터의 게이트는 폴리실리콘의 제1 층(폴리 1)으로 제조된 워드 라인(56)에 접속된다. 하나의 풀다운 트랜지스터는 액티브 영역(53)을 이용하여 제조된다. 제2 풀다운 트랜지스터는 액티브 영역(52)을 이용하여 제조된다. 도 4를 보면, 평면도에서 게이트는 워드 라인에 대각 방향으로 제조된 것이 자명하다.

이러한 SRAM 메모리 셀에서, 제2 풀다운 트랜지스터가 전류를 VSS(접지)로부터 제2 액세스 트랜지스터의 소스로의 전류를 게이트로 제어한다. 그러므로, VSS로부터 액세스 트랜지스터 및 비트 라인 컨택트(55)로의 모든 전류는 액티브 영역을 통해 전달된다. 제1 풀다운 트랜지스터의 액티브 영역이 액티브 영역(50)과 분리되어 있으므로, 드레인은 매립 컨택트(62)에 접속된다. 매립 컨택트는 제2 풀다운 트랜지스터의 게이트(58)를 정의하는 폴리 1층의 영역(64)에 접속된다. 폴리실리콘 게이트(58)는 제1 풀다운 트랜지스터의 전류를 침식 컨택트(66)를 통해 전송하는 2개의 액티브 영역(50, 53)을 접속시키고, 여기에서 전류는 액세스 트랜지스터를 통해 비트 라인 컨택트(54)로 전달될 수 있다. 침식 컨택트(66)는 폴리 1 층(58)을 폴리의 제2 층(67)을 통해 액티브 영역(50)에 접속시킨다. 저항(40, 42) 또는 박막 트랜지스터(TFT)와 같은 풀업 디바이스는 SRAM 셀(도시하지 않음)에 포함되고, 풀다운 디바이스 위에 제조된다는 것은 자명하다.

전류는 액티브 영역(53)을 시작으로하여 제1 풀다운 트랜지스터를 통과하지만, 그리고나서 액티브 영역(50)에 되돌아가기 전에 매립 컨택트(62), 게이트 폴리(58), 및 침식 컨택트(66)을 통과해야만 한다. 로트당 및 웨이퍼당 공정 변화가 생기므로, 풀다운 트랜지스터 양쪽의 전류 경로와 관련된 기생 저항을 일치시키는 것이 매우 어렵다. 하나의 로트는 메모리 셀의 대칭성을 혼란시키고 셀 안정성을 저하시키는 높은 침식 컨택트 저항을 가지게 될 수 있어 더 낮은 생산성의 원인이 될 수 있다. 이 메모리 셀의 또 하나의 단점은 매립 컨택트(62)가 액티브 영역(53)에 형성되는 지점에서 액티브 영역 패턴이 2차원(2D) 전계 산화물 인크로치먼트에 매우 민감하다는 점이다. 그래서, 메모리 셀이 더 작은 차원으로 스케일될수록, 이 액티브 영역 팁(tip)은 매립 컨택트가 관통해야 하는 더 두꺼운 옥사이드가 남겨진 2개의 측면으로부터의 전계 산화물 인크로치먼트로 인해 더욱 작아진다.

상기 기술한 SRAM 메모리 셀의 대안으로서, 듀얼 워드 라인 SRAM 메모리 셀이 소개되었다. 도 5의 평면도를 참조하면, 듀얼(또는 스프릿) 워드 라인 메모리 셀은 대칭으로 제조되어 2개의 풀다운 트랜지스터가 거의 동일하다. 이 메모리에서, 워드 라인은 동일 신호를 전송하는 2개의 분리 워드 라인(66, 68)으로 분리된다. 연속적인 액티브 영역은 2개의 비트 라인 컨택트 영역(70, 72)를 VSS에 접속시키는데 이용될 수 있다.

제1 액세스 트랜지스터는 액티브 영역(73)과 액티브 영역(74)에 의해 정의된다. 제1 워드 라인(66)은 폴리 1 층으로 제조된다. 제1 풀다운 트랜지스터는 액티브 영역(74, 76)으로 정의된다. 풀다운 트랜지스터의 게이트(80)는 폴리 1 층으로 제조된다. 마찬가지로, 제2 액세스 트랜지스터는 액티브 영역(77)과 액티브 영역(78)에 의해 정의된다. 제2 워드 라인(68)은 폴리 1 층으로 제조된다. 제2 풀다운 트랜지스터는 액티브 영역(78, 82)에 의해 정의된다. 제2 풀다운 트랜지스터의 게이트(84)는 폴리 1 층으로 제조된다. 그러므로, VSS로부터 비트 라인 컨택트으로의 전류는 내부 셀 컨택트 또는 게이트 폴리실리콘을 통과하지 않고 연속된 액티브 영역을 통해 흐른다. 이러한 듀얼 비트 라인 메모리 셀은 셀의 대칭성으로 인해 더 작은 Beta 비(액세스 드라이브로 풀다운 드라이브를 나눔)의 이용을 가능하게 했다. 그러나, 메모리는 또 하나의 워드 라인의 추가로 인해 동일 설계 규칙에 대해 더 큰 셀을 필요로 한다.

- 단일 비트 라인 대칭 SRAM 셀 -

도 6은 모든 전류가 액티브 영역에서 VSS로부터 비트 라인 컨택트로 흐르도록 제조된 본 발명의 단일 디지트 라인 SRAM 메모리 셀의 단면도이다. 풀다운 트랜지스터 양쪽의 게이트는 공통 워드 라인에 거의 평행하게 제조된다.

도 6을 참조하면, 액티브 영역(100, 102)를 각각 드레인 및 소스 영역으로 이용하여 제조되는 제1 액세스 트랜지스터를 구비한 스태틱 메모리 셀이 도시된다. 폴리실리콘 게이트는 공통 워드 라인(112)으로서 제조되는데, 이것은 제2 액세스 트랜지스터의 게이트도 형성한다. 제2 액세스 트랜지스터는 각각 연속적인 액티브 영역을 이용하여 형성되는 드레인 및 소스 영역(106, 108)에 의해 정의된다. 각 액세스 트랜지스터의 소스는 풀다운 트랜지스터에 필수적으로 접속된다. 제1 액세스 트랜지스터의 소스가 드레인 영역으로서 작용하는 액티브 영역(102), 소스 영역으로 작용하는 액티브 영역(104), 및 폴리실리콘 게이트(114)로 정의되는 제1 풀다운 트랜지스터의 드레인에 접속된다. 마찬가지로, 제2 액세스 트랜지스터의 소스가 드레인 영역으로 작용하는 액티브 영역(108), 소스 영역으로 작용하는 액티브 영역(110), 및 폴리실리콘 게이트(116)로 정의되는 제2 풀다운 트랜지스터의 드레인에 접속된다. 각 풀다운 트랜지스터의 소스 영역은 공급 전압, 바람직하게는 VSS에 접속된다. 이들 기술된 실시예에서, 풀다운을 위한 디바이스 및 액세스 디바이스를 이용하는 SRAM 셀은, Vcc가 Vss로 대체되고 신호의 극성이 역전되는 p-채널 디바이스를 이용하여 쉽게 만들어질 수 있다는 것은 자명하다.

풀다운 트랜지스터 드레인(102)은 제2 폴리실리콘 층(118) 및 2개의 컨택트를 통해 제2 풀다운 트랜지스터의 게이트 폴리(116)에 접속된다. 기술로서 알려진 것과 같이, 폴리실리콘의 제2 층(118)은 자기-정렬 컨택트(120)를 통해 액티브 영역(102)에 접속된다. 게이트(116)는 셀 컨택트(122)를 통해 제2 폴리실리콘 층(118)에 접속된다. 제2 풀다운 트래지스터 드레인(108)은 약간 큰 제2 폴리실리콘 층(124)와 셀 컨택트(126)를 통해 제1 풀다운 트랜지스터의 게이트(114)에 접속된다. 마찬가지로, 제2 폴리실리콘 층(124)은 자기-정렬 컨택트(128)를 통해 액티브 영역(108)에 접속된다. 자기-정렬 컨택트(130)는 액티브 영역(100, 106)을, 연속적으로 형성된 비트 라인 컨택트에 대한 랜딩(landing) 패드로서 이용되는 상보형 비트 라인(도시되지 않음)에 접속될 수 있는 폴리 실리콘의 제2 층(132)에 접속하는데 이용하는 것이 바람직하다. 임의의 폴리 실리콘 제2 층(134)는 풀다운 트랜지스터의 소스 영역에 접속된 VSS 액티브 영역을 부착하도록 제공된다. 액티브 영역(100, 102, 104, 106, 108, 및 110)은 도핑된 실리콘 영역을 가지고 있는 연속된 단일 액티브 영역으로부터 형성된다는 것은 기술계의 숙련자들에게는 자명하다. 이들 연속적인 액티브 영역은 아래에 기술되는 도 7 및 도 8에서 쉽게 찾을 수 있다.

이러한 배열에서, 액티브 영역은 스트립으로 정렬되어 종래 단일 비트 라인 메모리 셀에 존재하는 2차원 인크로치먼트 코너를 감소시킨다. 풀다운 트랜지스터 게이트와 그 이외 풀다운 트랜지스터의 드레인과의 교차 결합은 셀 컨택트와 상호 접속 폴리의 제2 레벨을 이용하여 행해진다. 이 상호 접속 폴리는 풀다운 게이트를 충전하는데만 이용되므로 상당한 크기의 전류는 흐르지 않는다. 그러므로, 내부 컨택트의 저항의 가변성이 셀 안정성 악화를 유발시키지는 않는다. 단일 워드 라인의 이용은 매우 대칭적인 셀(디바이스 특성 대 비정렬의 측면에서)을 가능하게 하면서 셀에 필요한 영역을 크게 감소시킨다. 이것은 VSS로부터 비트 라인으로 전류를 흐르게 하는 내부 셀 컨택트를 제거했기 때문이다.

도 7은 도 6의 메모리 셀의 7-7선에 따른 간략화된 단면도이다. 단일 액티브 영역(140)은 제1 풀다운 트랜지스터의 소스 영역(104)를, 비트 라인 폴리 컨택트 영역(132)에 결합되는 자기-정렬 컨택트(130)에 접속하는 것을 알 수 있다. 영역(102)은 컨택트(120), 폴리층(118), 및 셀 컨택트(122)를 통해 제2 풀다운 트랜지스터 게이트(116)에 접속된다.

도 8은 도 6의 메모리 셀의 8-8선에 따른 단면도이다. 단일 액티브 영역(142)은 제2 풀다운 트랜지스터의 소스 영역(110)을, 비트 라인 폴리 컨택트 영역(132)에 결합되는 자기-정렬 컨택트(130)에 접속한다. 영역(108)은 컨택트(128), 폴리층(124), 및 셀 컨택트(126)를 통해 제1 풀다운 트랜지스터 게이트(114)에 접속된다.

도 7 및 8은 본 발명의 메모리의 가능한 구조의 하나를 설명하기 위해 간략화된 단면도이다. 다른 형태의 소자가 원하는 결과를 얻기 위해 상기 기술된 것과 대체될 수 있다. 예를 들면, 기술계의 숙련자들에게 알려진 다른 컨택트가 자기-정렬 컨택트(130) 대신에 이용될 수 있다.

상기 기술한 셀은 풀다운 게이트를 워드 라인에 평행하게 형성함으로써 메모리 칩 상의 면적을 최소화한다. 이러한 구조에서, 인접하는 셀 풀다운 트랜지스터간의 공간이 Vss로부터 액세스 디바이스 소스로의 액티브 영역 경로를 제공한다. 임의의 한쌍의 액세스/풀다운 디바이스에 대해, 폴리/액티브 영역 패턴의 어떠한 배열도 더 작은 영역 요구를 제공할 수 없다. SRAM의 기술에서, 셀의 크기는 액티브 영역과 폴리 패턴에 의해 제한된다.

액세스 트랜지스터에 결합된 2개의 풀다운 트랜지스터를 구비한 단일 비트 라인 스태틱 메모리 셀이 기술되었다. 각 풀다운 트랜지스터는 연속적인 액티브 영역를 통해 비트 라인 컨택트와 기준 전위간의 전류가 제공되도록 제조된다. 평면도에서, 메모리 셀은 공통 워드 라인에 평행하게 제조된 풀다운 트랜지스터 게이트를 구비하고 있다.

상기에서 특정 실시예가 기술되고 설명되었지만, 통상의 기술자라면 동일 목적을 달성하도록 계산된 특정 배열이 도시된 특정 실시예를 대체할 수 있다는 것은 자명하다. 본 출원서는 본 발명의 어떠한 응용 또는 변화를 포함하도록 되어 있다. 예를 들면, 다른 대칭이 각 도전층에 이용될 수 있다. 그래서, 본 발명은 청구 영역와 그 등가에 의해서만 제한된다는 것은 자명하다.

Claims

SRAM 셀 제조 방법에 있어서,

단일 워드 라인을 제조하는 단계;

제1 액세스 트랜지스터와 제1 풀다운 트랜지스터를 액티브 영역의 제1 단일 스트립 내에 제조하는 단계 - 상기 제1 풀다운 트랜지스터는 상기 제1 액세스 트랜지스터의 소스와 동일한 도핑된 영역인 드레인, 바이어스 전압에 결합된 상기 제1 풀다운 트랜지스터의 소스, 및 평면에서 볼 때 상기 단일 워드 라인에 평행하게 제조되는 상기 제1 풀다운 트랜지스터의 게이트를 구비하도록 제조됨 - ;

제2 액세스 트랜지스터와 제2 풀다운 트랜지스터를 액티브 영역의 제2 단일 스트립 내에 제조하는 단계 - 상기 제2 풀다운 트랜지스터는 상기 제2 액세스 트랜지스터의 소스와 동일한 도핑된 영역인 드레인, 바이어스 전압에 결합된 상기 제2 풀다운 트랜지스터의 소스, 및 평면에서 볼 때 상기 단일 워드 라인에 평행하게 제조되는 상기 제2 풀다운 트랜지스터의 게이트를 구비하도록 제조됨 - ;

상기 제1 풀다운 트랜지스터의 상기 드레인을 제1 자기-정렬된 컨택트를 통하여 중간 폴리실리콘층에 접속하고, 상기 중간 폴리실리콘층을 제1 셀 컨택트를 통하여 상기 제2 풀다운 트랜지스터의 상기 게이트에 접속하는 단계; 및

상기 제2 풀다운 트랜지스터의 상기 드레인을 제2 셀 컨택트를 통하여 중간 폴리실리콘층에 접속하고, 상기 중간 폴리실리콘층을 제2 자기-정렬된 컨택트를 통하여 상기 제1 풀다운 트랜지스터의 상기 게이트에 접속하는 단계

를 포함하고,

상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터는 상기 단일 워드 라인의 동일측 상에 배치되고, 액티브 영역의 상기 제1 및 제2 스트립은 각 풀다운 트랜지스터와 액세스 트랜지스터 쌍을 통한 전류 경로가 실질적으로 동일하도록 제조되는 것

을 특징으로 하는 SRAM 셀 제조 방법.