JPH0732202B2 - メモリセル - Google Patents
メモリセルInfo
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- JPH0732202B2 JPH0732202B2 JP4036619A JP3661992A JPH0732202B2 JP H0732202 B2 JPH0732202 B2 JP H0732202B2 JP 4036619 A JP4036619 A JP 4036619A JP 3661992 A JP3661992 A JP 3661992A JP H0732202 B2 JPH0732202 B2 JP H0732202B2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタを用い
たメモリセルに関するものである。
たメモリセルに関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ−ウェルを作成、分離する
スペースが必要となることにある。そこで従来では、イ
ンバータを構成する一方のトランジスタを薄膜トランジ
スタで構成し、基板に形成したトランジスタの上方に積
層して配置することにより、インバータのサイズを縮小
することが提案されているが、基板中に形成される駆動
トランジスタのソース、ドレイン等の拡散層と多結晶シ
リコン層で形成されるソース、ドレインはＡｌ等の配線
材料を使って接続されていた。しかしながら、メモリセ
ルとしては、基板に形成されデータを伝送する伝送用ト
ランジスタのソース、ドレインと薄膜トランジスタのソ
ース、ドレインを接続する必要性が生ずるにもかかわら
ず、その部分の接続をどうすれば良いかについての考察
はなされていなかった。仮に、Ａｌ等の配線材料を用い
る場合はコンタクトホールにかなりの面積を必要とし、
高集積化の面からは望ましいものではない。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ−ウェルを作成、分離する
スペースが必要となることにある。そこで従来では、イ
ンバータを構成する一方のトランジスタを薄膜トランジ
スタで構成し、基板に形成したトランジスタの上方に積
層して配置することにより、インバータのサイズを縮小
することが提案されているが、基板中に形成される駆動
トランジスタのソース、ドレイン等の拡散層と多結晶シ
リコン層で形成されるソース、ドレインはＡｌ等の配線
材料を使って接続されていた。しかしながら、メモリセ
ルとしては、基板に形成されデータを伝送する伝送用ト
ランジスタのソース、ドレインと薄膜トランジスタのソ
ース、ドレインを接続する必要性が生ずるにもかかわら
ず、その部分の接続をどうすれば良いかについての考察
はなされていなかった。仮に、Ａｌ等の配線材料を用い
る場合はコンタクトホールにかなりの面積を必要とし、
高集積化の面からは望ましいものではない。
【０００６】本発明は薄膜トランジスタのソース、ドレ
インを構成する第１領域と、基板に形成される伝送用Ｍ
ＯＳ型トランジスタのソース、ドレインを構成する第２
領域とを同一導電型の多結晶シリコンを介在して接続す
ることにより、大きなコンタクトホールを必要としない
ようにしたものである。
インを構成する第１領域と、基板に形成される伝送用Ｍ
ＯＳ型トランジスタのソース、ドレインを構成する第２
領域とを同一導電型の多結晶シリコンを介在して接続す
ることにより、大きなコンタクトホールを必要としない
ようにしたものである。
【０００７】
【課題を解決するための手段】本発明は、２つのインバ
ータの入出力を交差接続してなるフリップフロップと、
該フリップフロップの２つの入出力接点と一対のデータ
線との間でデータの伝送をなす２つの伝送用トランジス
タとを有するメモリセルにおいて、前記各インバータを
構成する一方のトランジスタは、基板上方に配置した多
結晶シリコン層に形成された第１導電型の２つの第１領
域にソース及びドレインを有し、前記２つの伝送用トラ
ンジスタは、前記基板の表面に形成された第２導電型の
不純物導入層からなる２つの第２領域にソース及びドレ
インを有し、少なくとも一方の前記インバータの前記第
１領域の一方と前記伝送用トランジスタの前記第２領域
の一方との電気的接続経路間に第２導電型の多結晶シリ
コン層を介在してなることを特徴とする。また前記各イ
ンバータを構成する前記一方のトランジスタは薄膜トラ
ンジスタであり、一方の前記インバータの前記第１領域
の一方と前記伝送用トランジスタの前記第２領域の一方
との電気的接続経路間に介在される前記第２導電型の多
結晶シリコン層は、他方の前記インバータの薄膜トラン
ジスタのゲート電極を延在させた配線層であることを特
徴とする。
ータの入出力を交差接続してなるフリップフロップと、
該フリップフロップの２つの入出力接点と一対のデータ
線との間でデータの伝送をなす２つの伝送用トランジス
タとを有するメモリセルにおいて、前記各インバータを
構成する一方のトランジスタは、基板上方に配置した多
結晶シリコン層に形成された第１導電型の２つの第１領
域にソース及びドレインを有し、前記２つの伝送用トラ
ンジスタは、前記基板の表面に形成された第２導電型の
不純物導入層からなる２つの第２領域にソース及びドレ
インを有し、少なくとも一方の前記インバータの前記第
１領域の一方と前記伝送用トランジスタの前記第２領域
の一方との電気的接続経路間に第２導電型の多結晶シリ
コン層を介在してなることを特徴とする。また前記各イ
ンバータを構成する前記一方のトランジスタは薄膜トラ
ンジスタであり、一方の前記インバータの前記第１領域
の一方と前記伝送用トランジスタの前記第２領域の一方
との電気的接続経路間に介在される前記第２導電型の多
結晶シリコン層は、他方の前記インバータの薄膜トラン
ジスタのゲート電極を延在させた配線層であることを特
徴とする。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ＋拡散層
３１を（−）電源ＶＳＳに接続されたソース、３２をド
レイン、多結晶シリコン２０をゲートとするＮチャネル
トランジスタと、多結晶シリコン層２２において（＋）
電源ＶＤＤに接続されたソース５５、チャネル５４、ド
レイン５６、多結晶シリコン２０をゲートとするＰチャ
ネルトランジスタが形成され、各々のドレインがダイオ
ードを介して接続されるＣＭＯＳのインバータが構成で
きる。また、伝送用トランジスタはＮ ＋ 拡散層３２，３
３をソース、ドレインとし、多結晶シリコン２１をゲー
トとするＮチャネルトランジスタであり、拡散層３３に
おいてデータ線２５と接続される。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ＋拡散層
３１を（−）電源ＶＳＳに接続されたソース、３２をド
レイン、多結晶シリコン２０をゲートとするＮチャネル
トランジスタと、多結晶シリコン層２２において（＋）
電源ＶＤＤに接続されたソース５５、チャネル５４、ド
レイン５６、多結晶シリコン２０をゲートとするＰチャ
ネルトランジスタが形成され、各々のドレインがダイオ
ードを介して接続されるＣＭＯＳのインバータが構成で
きる。また、伝送用トランジスタはＮ ＋ 拡散層３２，３
３をソース、ドレインとし、多結晶シリコン２１をゲー
トとするＮチャネルトランジスタであり、拡散層３３に
おいてデータ線２５と接続される。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルの薄膜トランジスタのドレイ
ンとなる第１領域とＮ型多結晶シリコン層との接続点に
発生するダイオードであり、このダイオードはメモリの
動作上は障害とならない。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルの薄膜トランジスタのドレイ
ンとなる第１領域とＮ型多結晶シリコン層との接続点に
発生するダイオードであり、このダイオードはメモリの
動作上は障害とならない。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】以上のような構成とすることにより、配
線材料上してＡｌ等の金属材料を用いたコンタクトホー
ルも必要なくなり、メモリセルのサイズを縮小できる。
また、多結晶シリコン同士を接続するに際して、多結晶
シリコンのＰＮ接合が形成されたとしても、多結晶同士
のＰＮ接合はリーク電流が大きいので、メモリセルの動
作に支障を与えない。更に、薄膜トランジスタと伝送用
トランジスタとをゲート電極を延在させた配線を介在さ
せることにより接続するようにしたのでメモリセルのサ
イズがより縮小できる。
線材料上してＡｌ等の金属材料を用いたコンタクトホー
ルも必要なくなり、メモリセルのサイズを縮小できる。
また、多結晶シリコン同士を接続するに際して、多結晶
シリコンのＰＮ接合が形成されたとしても、多結晶同士
のＰＮ接合はリーク電流が大きいので、メモリセルの動
作に支障を与えない。更に、薄膜トランジスタと伝送用
トランジスタとをゲート電極を延在させた配線を介在さ
せることにより接続するようにしたのでメモリセルのサ
イズがより縮小できる。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図 （ｂ）は断面図。
図 （ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (2)
- 【請求項１】 ２つのインバータの入出方を交差接続し
てなるフリップフロップと、該フリップフロップの２つ
の入出カ接点と一対のデータ線との間でデータの伝送を
なす２つの伝送用トランジスタとを有するメモリセルに
おいて、前記各インバータを構成する一方のトランジス
タは、基板上方に配置した多結晶シリコン層に形成され
た第１導電型の２つの第１領域にソース及びドレインを
有し、前記２つの伝送用トランジスタは、前記基板の表
面に形成された第２導電型の不純物導入層からなる２つ
の第２領域にソース及びドレインを有し、少なくとも一
方の前記インバータの前記第１領域の一方と前記伝送用
トランジスタの前記第２領域の一方との電気的接続経路
間に第２導電型の多結晶シリコン層を介在してなること
を特徴とするメモリセル。 - 【請求項２】 前記各インバータを構成する前記一方の
トランジスタは薄膜トランジスタであり、一方の前記イ
ンバータの前記第１領域の一方と前記伝送用トランジス
タの前記第２領域の一方との電気的接続経路間に介在さ
れる前記第２導電型の多結晶シリコン層は、他方の前記
インバータの薄膜トランジスタのゲート電極を延在させ
た配線層であることを特徴とする請求項１記載のメモリ
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036619A JPH0732202B2 (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090316A JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
| JP4036619A JPH0732202B2 (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669456A JPH0669456A (ja) | 1994-03-11 |
| JPH0732202B2 true JPH0732202B2 (ja) | 1995-04-10 |
Family
ID=26375698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036619A Expired - Lifetime JPH0732202B2 (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732202B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818750A (en) * | 1996-07-31 | 1998-10-06 | Micron Technology, Inc. | Static memory cell |
| US8672100B2 (en) | 2005-02-07 | 2014-03-18 | Hitachi, Ltd. | Cylinder apparatus and disk brake |
| JP4828255B2 (ja) | 2006-02-24 | 2011-11-30 | 日立オートモティブシステムズ株式会社 | ディスクブレーキ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435903A (ja) * | 1990-05-31 | 1992-02-06 | Daicel Chem Ind Ltd | アシル化木質材の製造方法 |
-
1992
- 1992-02-24 JP JP4036619A patent/JPH0732202B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0435903A (ja) * | 1990-05-31 | 1992-02-06 | Daicel Chem Ind Ltd | アシル化木質材の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669456A (ja) | 1994-03-11 |
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