JPH0421349B2 - - Google Patents
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- JPH0421349B2 JPH0421349B2 JP1090317A JP9031789A JPH0421349B2 JP H0421349 B2 JPH0421349 B2 JP H0421349B2 JP 1090317 A JP1090317 A JP 1090317A JP 9031789 A JP9031789 A JP 9031789A JP H0421349 B2 JPH0421349 B2 JP H0421349B2
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- polycrystalline silicon
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- 239000000758 substrate Substances 0.000 claims description 6
- 239000010408 film Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
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- 239000000463 material Substances 0.000 description 3
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- 238000007254 oxidation reaction Methods 0.000 description 3
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Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、相補型トランジスタを用いたフリツ
プフロツプに関するものである。
プフロツプに関するものである。
従来CMOSRAMに用いられているメモリのセ
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、及びＮチヤネルトランジスタ５，６より成る
インバータのループ接続によるフリツプフロツプ
に対しアドレス線ADRによりON−OFFを制御
されるＮチヤネルトランジスタ（トランスフアゲ
ート）を介してデータの入出力線であるBIT、及
びに接続されている。メモリ・セルのリード
状態ではフリツプフロツプからデータ線へ、又ラ
イト状態の時はデータ線からフリツプフロツプへ
信号がトランスフアゲートがONした時伝達す
る。このCMOSメモリ・セルの特徴としてはフ
リツプフロツプを構成するインバータは安定状態
では、CMOSであることによりパワーは微少し
か必要とせず、従つてメモリに格納されているデ
ータの保持には殆んど電力が消費されないこと
と、又動作状態においても、Ｎ−MOSに比しパ
ワーの消費が少ないことであり、低電力動作とい
うことでかなり多方面に活用されている。
ルを第１図に示す。Ｐチヤネルトランジスタ３，
４、及びＮチヤネルトランジスタ５，６より成る
インバータのループ接続によるフリツプフロツプ
に対しアドレス線ADRによりON−OFFを制御
されるＮチヤネルトランジスタ（トランスフアゲ
ート）を介してデータの入出力線であるBIT、及
びに接続されている。メモリ・セルのリード
状態ではフリツプフロツプからデータ線へ、又ラ
イト状態の時はデータ線からフリツプフロツプへ
信号がトランスフアゲートがONした時伝達す
る。このCMOSメモリ・セルの特徴としてはフ
リツプフロツプを構成するインバータは安定状態
では、CMOSであることによりパワーは微少し
か必要とせず、従つてメモリに格納されているデ
ータの保持には殆んど電力が消費されないこと
と、又動作状態においても、Ｎ−MOSに比しパ
ワーの消費が少ないことであり、低電力動作とい
うことでかなり多方面に活用されている。
一方このCMOSメモリの欠点としてはそのセ
ルサイズが大きく、従つてＮ−MOSのRAMに比
し同じチツプサイズに格納されるメモリの容量が
小さく、大容量化がむずかしいことにある。この
根本原因はCMOSであるために平面的にＰチヤ
ネルトランジスタを作成するスペース、及びＮチ
ヤネルを絶縁しかつ基板となるP-ウエルを作成、
分離するスペースが必要となることにある。
ルサイズが大きく、従つてＮ−MOSのRAMに比
し同じチツプサイズに格納されるメモリの容量が
小さく、大容量化がむずかしいことにある。この
根本原因はCMOSであるために平面的にＰチヤ
ネルトランジスタを作成するスペース、及びＮチ
ヤネルを絶縁しかつ基板となるP-ウエルを作成、
分離するスペースが必要となることにある。
そこで、従来では、インバータを構成する一方
のトランジスタを薄膜トランジスタで構成し、基
板に形成したトランジスタの上部に積層して配置
することにより、インバータのサイズを縮小する
ことが提案されているが、基板中に形成されるト
ランジスタのソース、ドレイン等の拡散層と多結
晶シリコン層で形成されるトランジスタのソー
ス、ドレインはAl等の配線材料を使つて接続さ
れていた。
のトランジスタを薄膜トランジスタで構成し、基
板に形成したトランジスタの上部に積層して配置
することにより、インバータのサイズを縮小する
ことが提案されているが、基板中に形成されるト
ランジスタのソース、ドレイン等の拡散層と多結
晶シリコン層で形成されるトランジスタのソー
ス、ドレインはAl等の配線材料を使つて接続さ
れていた。
Al等の金属材料を配線材料とする場合は、コ
ンタクトホールはかなりの面積を必要とし、高集
積化の面からは望ましいものではない。
ンタクトホールはかなりの面積を必要とし、高集
積化の面からは望ましいものではない。
本発明は、基板に形成されたMOS型トランジ
スタのソース、ドレインを構成する第１領域と、
多結晶シリコン層で形成されたトランジスタの第
２領域とを、前記第１領域と同一導電型の多結晶
シリコンを介して接続することにより、大きなコ
ンタクトホールを必要としないようにしたもので
ある。
スタのソース、ドレインを構成する第１領域と、
多結晶シリコン層で形成されたトランジスタの第
２領域とを、前記第１領域と同一導電型の多結晶
シリコンを介して接続することにより、大きなコ
ンタクトホールを必要としないようにしたもので
ある。
第２図ａは本発明によるメモリ・セルの平面パ
ターン図例、ｂにはABの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域と
なる部分が存在する。選択酸化によるフイールド
膜形成後にゲート酸化膜を成長させてから第１層
目の多結晶シリコンと基板３０の接続をするため
のコンタクトホール１０，１１の開孔をした後に
第１層目の多結晶シリコン１９，２０，２１，２
７（斜線部のパターン）をデポジシヨンした後に
全面にＰイオンを打込んでソース・ドレイン３
１，３２，３３を形成する。この後第２フイール
ド膜３６をデポジシヨン、ゲートとなる多結晶シ
リコン１９，２０上の第２フイールド膜を除去
し、前記多結晶シリコン１９，２０上を熱酸化し
て薄膜トランジスタのゲート絶縁膜を形成する。
その後第１層と第２層目の多結晶シリコンを接続
するコンタクトホール１２，１３，１４を開孔し
薄膜トランジスタのチヤネル、及びソース、ドレ
インを形成する第２層目の多結晶シリコン２２，
２３（点部のパターン）をデポジシヨンし選択的
にP+拡散をする。更に第３フイールド膜３５を
デポジシヨンした後にコンタクトホール１５，１
６を開孔後Al−Si層２４，２５，２６を形成す
る。この結果N+拡散層３１を（−）電源VSSに接
続されたソース、３２をドレイン、多結晶シリコ
ン２０をゲートとするＮチヤネルトランジスタと
多結晶シリコン層２２において（＋）電源VDDに
接続されたソース５５、チヤネル５４、ドレイン
５６、多結晶シリコン２０をゲートとするＰチヤ
ネルトランジスタが形成され、各々のドレインが
ダイオードを介して接続されるCMOSのインバ
ータが構成できる。
ターン図例、ｂにはABの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域と
なる部分が存在する。選択酸化によるフイールド
膜形成後にゲート酸化膜を成長させてから第１層
目の多結晶シリコンと基板３０の接続をするため
のコンタクトホール１０，１１の開孔をした後に
第１層目の多結晶シリコン１９，２０，２１，２
７（斜線部のパターン）をデポジシヨンした後に
全面にＰイオンを打込んでソース・ドレイン３
１，３２，３３を形成する。この後第２フイール
ド膜３６をデポジシヨン、ゲートとなる多結晶シ
リコン１９，２０上の第２フイールド膜を除去
し、前記多結晶シリコン１９，２０上を熱酸化し
て薄膜トランジスタのゲート絶縁膜を形成する。
その後第１層と第２層目の多結晶シリコンを接続
するコンタクトホール１２，１３，１４を開孔し
薄膜トランジスタのチヤネル、及びソース、ドレ
インを形成する第２層目の多結晶シリコン２２，
２３（点部のパターン）をデポジシヨンし選択的
にP+拡散をする。更に第３フイールド膜３５を
デポジシヨンした後にコンタクトホール１５，１
６を開孔後Al−Si層２４，２５，２６を形成す
る。この結果N+拡散層３１を（−）電源VSSに接
続されたソース、３２をドレイン、多結晶シリコ
ン２０をゲートとするＮチヤネルトランジスタと
多結晶シリコン層２２において（＋）電源VDDに
接続されたソース５５、チヤネル５４、ドレイン
５６、多結晶シリコン２０をゲートとするＰチヤ
ネルトランジスタが形成され、各々のドレインが
ダイオードを介して接続されるCMOSのインバ
ータが構成できる。
第５図に第２図に示したセルパターンの回路図
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に又、Ｐチヤネルトランジ
スタ４４，４５は多結晶薄膜トランジスタとして
形成され、ダイオード４６，４７はＰチヤネルと
Ｎチヤネルトランジスタの多結晶シリコンにより
接続点に発生するダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
を示す。Ｎチヤネルトランジスタ４０〜４３はバ
ルクシリコン単結晶中に又、Ｐチヤネルトランジ
スタ４４，４５は多結晶薄膜トランジスタとして
形成され、ダイオード４６，４７はＰチヤネルと
Ｎチヤネルトランジスタの多結晶シリコンにより
接続点に発生するダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
本発明の特徴は第２図ｂに示した如くCMOS
インバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチヤネルの
トランジスタ、ゲート電極の上側にＰチヤネルト
ランジスタを配置し、そのドレイン同志を接続す
る方法を用いることにあり、従来平面配置であつ
たＰチヤネルとＮチヤネル領域が立体配置される
ので、セルサイズは飛躍的に縮少し、同一チツプ
サイズでのメモリ容量は急増する。
インバータを構成するに際し、１つのゲート電極
を共通にして、ゲート電極の下側にＮチヤネルの
トランジスタ、ゲート電極の上側にＰチヤネルト
ランジスタを配置し、そのドレイン同志を接続す
る方法を用いることにあり、従来平面配置であつ
たＰチヤネルとＮチヤネル領域が立体配置される
ので、セルサイズは飛躍的に縮少し、同一チツプ
サイズでのメモリ容量は急増する。
一般に多結晶シリコン層は単結晶シリコンに比
し、移動度が極端に低く、トランジスタ特性に劣
悪で、特にOFFリークが多いことが知られてい
る。しかし発明者らはこの特性の改善に努力した
結果次のことがわかつた。第３図に示すように多
結晶シリコンのデポジシヨン温度を700℃以下に
すると移動度が改善され、特に500℃近辺では10
に近い特性が得られた。又OFFリークの改善に
は多結晶シリコンを熱酸化して作るゲート膜の製
造方法に依存し、高温でドライ酸化の方式が最も
良かつた。又多結晶シリコンの層のデポジシヨン
温度が高くても、レーザによるアニーリングを実
施すると移動度、OFFリークの改善が可能であ
る。
し、移動度が極端に低く、トランジスタ特性に劣
悪で、特にOFFリークが多いことが知られてい
る。しかし発明者らはこの特性の改善に努力した
結果次のことがわかつた。第３図に示すように多
結晶シリコンのデポジシヨン温度を700℃以下に
すると移動度が改善され、特に500℃近辺では10
に近い特性が得られた。又OFFリークの改善に
は多結晶シリコンを熱酸化して作るゲート膜の製
造方法に依存し、高温でドライ酸化の方式が最も
良かつた。又多結晶シリコンの層のデポジシヨン
温度が高くても、レーザによるアニーリングを実
施すると移動度、OFFリークの改善が可能であ
る。
第４図は500℃で多結晶シリコンをデポジシヨ
ンし、更にチヤネル部にイオン打込みによりＰイ
オンをライトドープし、ゲート酸化膜を1100℃で
形成して得られたメモリ・セルに用いるものと同
じサイズのトランジスタの特性を示す。特性はメ
モリに応用するについて十分である。
ンし、更にチヤネル部にイオン打込みによりＰイ
オンをライトドープし、ゲート酸化膜を1100℃で
形成して得られたメモリ・セルに用いるものと同
じサイズのトランジスタの特性を示す。特性はメ
モリに応用するについて十分である。
本発明はCMOSRAMに用いるメモリ・セルを
構成するインバータのＰチヤネルとＮチヤネルの
トランジスタを共通のゲート電極の上下に配置す
るものであり、同じデザインルールで構成した従
来のセルの約２分の１のサイズとなり5μmルール
では従来4Kbitが限度であつたが、本発明の実施
により16Kbitにも手が届くようになつた。
構成するインバータのＰチヤネルとＮチヤネルの
トランジスタを共通のゲート電極の上下に配置す
るものであり、同じデザインルールで構成した従
来のセルの約２分の１のサイズとなり5μmルール
では従来4Kbitが限度であつたが、本発明の実施
により16Kbitにも手が届くようになつた。
以上のような構成とすることにより、配線材料
としてAl等の金属材料を用いないので、大きな
コンタクトホールも必要なく、半導体装置のサイ
ズを縮小できる。
としてAl等の金属材料を用いないので、大きな
コンタクトホールも必要なく、半導体装置のサイ
ズを縮小できる。
また、多結晶シリコン同士を接続するに際し
て、多結晶シリコンのPN接合ダイオードが形成
されるが、多結晶同士のPN接合がオーミツクに
近い特性を示すことによつて、電圧降下を小さく
できる効果がある。
て、多結晶シリコンのPN接合ダイオードが形成
されるが、多結晶同士のPN接合がオーミツクに
近い特性を示すことによつて、電圧降下を小さく
できる効果がある。
しかも、PN接合は、ゲート電極配線を延在さ
せることにより形成するようにしたので、製造プ
ロセスが簡単になるという効果もある。
せることにより形成するようにしたので、製造プ
ロセスが簡単になるという効果もある。
第１図はCMOSRAMのセル図である。第２図
ａは本発明によるCMOSRAMの平面図で、第２
図ｂは断面図を示す。第３図は多結晶シリコンの
移動度とデポジシヨンの温度の関係を示す図、又
第４図は本発明により得られた多結晶シリコント
ランジシスタの特性図である。第５図は第２図の
回路図である。
ａは本発明によるCMOSRAMの平面図で、第２
図ｂは断面図を示す。第３図は多結晶シリコンの
移動度とデポジシヨンの温度の関係を示す図、又
第４図は本発明により得られた多結晶シリコント
ランジシスタの特性図である。第５図は第２図の
回路図である。
Claims (1)
- 【特許請求の範囲】 １ ２つのインバータの入出力を交差接続してな
るフリツプフロツプにおいて、 各前記インバータはそれぞれ電源間に直列接続
された第１及び第２のトランジスタから構成さ
れ、 前記第１のトランジスタは基板に形成された第
１導電型のソース及びドレインを構成する２つの
第１領域を有し、 前記第２のトランジスタは前記基板上方に形成
された多結晶シリコン層からなる第２導電型のソ
ース及びドレインを構成する２つの第２領域を有
し、 一方の前記インバータは、前記第２のトランジ
スタの第２領域の一方と前記第１のトランジスタ
の第１領域の一方との電気的接続経路間に、他方
の前記インバータの前記第２のトランジスタのゲ
ート電極配線を延在させた第１導電型の多結晶シ
リコン層を介在させてなる ことを特徴とするフリツプフロツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090317A JPH0221655A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090317A JPH0221655A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221655A JPH0221655A (ja) | 1990-01-24 |
| JPH0421349B2 true JPH0421349B2 (ja) | 1992-04-09 |
Family
ID=13995149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090317A Granted JPH0221655A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221655A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575900U (ja) * | 1978-11-17 | 1980-05-24 |
-
1989
- 1989-04-10 JP JP1090317A patent/JPH0221655A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221655A (ja) | 1990-01-24 |
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