JPH0669457A - メモリセル - Google Patents
メモリセルInfo
- Publication number
- JPH0669457A JPH0669457A JP4036620A JP3662092A JPH0669457A JP H0669457 A JPH0669457 A JP H0669457A JP 4036620 A JP4036620 A JP 4036620A JP 3662092 A JP3662092 A JP 3662092A JP H0669457 A JPH0669457 A JP H0669457A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- memory cell
- channel
- transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 37
- 230000006870 function Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 19
- 239000010408 film Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910018523 Al—S Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】 メモリセルを構成する各インバータのＭＯＳ
型トランジスタは、基板表面に形成されたソース及びド
レイン領域とゲート電極とを有し、前記各インバータの
薄膜トランジスタは、前記ゲート電極上方に少なくとも
配置されたシリコン層にチャネル領域と当該チャネル領
域を挟んで形成されるソース及びドレイン領域とを有
し、前記ゲート電極が前記ＭＯＳ型トランジスタ及び前
記薄膜トランジスタの共通ゲート電極となり、一方の前
記インバータのトランジスタのドレイン同士の電気的接
続経路間に他方の前記インバータの前記ゲート電極配線
を延在させたシリコン層を介在させる。 【効果】 メモリセルを構成するインバータの２つのト
ランジスタを積層配置したので、メモリセルのサイズが
大幅に低減できる。
型トランジスタは、基板表面に形成されたソース及びド
レイン領域とゲート電極とを有し、前記各インバータの
薄膜トランジスタは、前記ゲート電極上方に少なくとも
配置されたシリコン層にチャネル領域と当該チャネル領
域を挟んで形成されるソース及びドレイン領域とを有
し、前記ゲート電極が前記ＭＯＳ型トランジスタ及び前
記薄膜トランジスタの共通ゲート電極となり、一方の前
記インバータのトランジスタのドレイン同士の電気的接
続経路間に他方の前記インバータの前記ゲート電極配線
を延在させたシリコン層を介在させる。 【効果】 メモリセルを構成するインバータの２つのト
ランジスタを積層配置したので、メモリセルのサイズが
大幅に低減できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】本発明はＣＭＯＳＲＡＭに用いるメモリ
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図 （ｂ）は断面図。
図 （ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 メモリセル
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は膜膜トランジスタを用い
たメモリセルに関するものである。
たメモリセルに関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】本発明は上記の欠点を除去するものであ
り、メモリセルの負荷素子を多結晶シリコン層を用いた
薄膜トランジスタで置き換えることによりメモリセルの
サイズを大幅に低減化することを目的とする。
り、メモリセルの負荷素子を多結晶シリコン層を用いた
薄膜トランジスタで置き換えることによりメモリセルの
サイズを大幅に低減化することを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】本発明は、ＭＯＳ型トラ
ンジスタ及び薄膜トランジスタをそれぞれ電源間に直列
接続して構成される２つのインバータの入出カを交差接
続し、基板表面及び該基板上方に形成されてなるメモリ
セルに於いて、前記各インバータの前記ＭＯＳ型トラン
ジスタは、前記基板表面にチャネル領域を挟んで互いに
離間して形成されたソース及びドレイン領域となる２つ
の第１領域と該チャネル領域上方に配置されたゲート電
極とを有し、前記各インバータの前記薄膜トランジスタ
は、前記ゲート電極上方に少なくとも配置されたシリコ
ン層にチャネル領域と当該チャネル領域を挟んで互いに
離間するソース及びドレインとなる２つの第２領域とが
形成され、前記ゲート電極が前記ＭＯＳ型トランジスタ
及び前記薄膜トランジスタの共通ゲート電極として機能
するように構成されてなり、一方の前記インバータの前
記第１領域の一方と前記第２領域の一方との電気的接続
経路間に他方の前記インバータの前記ゲート電極配線を
延在させたシリコン層を介在させることを特徴とする。
ンジスタ及び薄膜トランジスタをそれぞれ電源間に直列
接続して構成される２つのインバータの入出カを交差接
続し、基板表面及び該基板上方に形成されてなるメモリ
セルに於いて、前記各インバータの前記ＭＯＳ型トラン
ジスタは、前記基板表面にチャネル領域を挟んで互いに
離間して形成されたソース及びドレイン領域となる２つ
の第１領域と該チャネル領域上方に配置されたゲート電
極とを有し、前記各インバータの前記薄膜トランジスタ
は、前記ゲート電極上方に少なくとも配置されたシリコ
ン層にチャネル領域と当該チャネル領域を挟んで互いに
離間するソース及びドレインとなる２つの第２領域とが
形成され、前記ゲート電極が前記ＭＯＳ型トランジスタ
及び前記薄膜トランジスタの共通ゲート電極として機能
するように構成されてなり、一方の前記インバータの前
記第１領域の一方と前記第２領域の一方との電気的接続
経路間に他方の前記インバータの前記ゲート電極配線を
延在させたシリコン層を介在させることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデボジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａ１−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ＋拡散層
３１を（−）電源ＶＳＳに接続されたソース、３２をド
レイン、多結晶シリコン２０をゲートとするＮチャネル
トランジスタと、多結晶シリコン層２２において（＋）
電源ＶＤＤに接続されたソース５５、チャネル５４、ド
レイン５６、多結晶シリコン２０をゲートとするＰチャ
ネルトランジスタが形成され、各々のドレインがダイオ
ードを介して接続されるＣＭＯＳのインバータが構成で
きる。多結晶シリコン２０は基板側に形成したＭＯＳ型
トランジスタと上層に形成した薄膜トランジスタの共通
ゲートとして機能する。また、コンタクトホール１３に
於いて、薄膜トランジスタを構成する多結晶シリコン層
と拡散される多結晶シリコンは、他方のインバータの共
通ゲート電極２０を延在させたものである。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデボジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａ１−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ＋拡散層
３１を（−）電源ＶＳＳに接続されたソース、３２をド
レイン、多結晶シリコン２０をゲートとするＮチャネル
トランジスタと、多結晶シリコン層２２において（＋）
電源ＶＤＤに接続されたソース５５、チャネル５４、ド
レイン５６、多結晶シリコン２０をゲートとするＰチャ
ネルトランジスタが形成され、各々のドレインがダイオ
ードを介して接続されるＣＭＯＳのインバータが構成で
きる。多結晶シリコン２０は基板側に形成したＭＯＳ型
トランジスタと上層に形成した薄膜トランジスタの共通
ゲートとして機能する。また、コンタクトホール１３に
於いて、薄膜トランジスタを構成する多結晶シリコン層
と拡散される多結晶シリコンは、他方のインバータの共
通ゲート電極２０を延在させたものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７は薄膜トランジスタと基板側のトランジス
タの接続点に発生する多結晶シリコン同士のダイオード
であり、このダイオードはメモリの動作上は障害となら
ない。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７は薄膜トランジスタと基板側のトランジス
タの接続点に発生する多結晶シリコン同士のダイオード
であり、このダイオードはメモリの動作上は障害となら
ない。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明の効果】本発明はＣＭＯＳＲＡＭに用いるメモリ
セルを構成するインバータの２つのトランジスタを積層
配置するものであり、メモリセル内にＡ１等の配線材料
を用いないので同じデザインルールで構成した従来のセ
ルの約二分の一のサイズとなり５μｍルールでは従来４
Ｋｂｉｔが限度であったが、本発明の実施により１６Ｋ
ｂｉｔにも手が届くようになった。
セルを構成するインバータの２つのトランジスタを積層
配置するものであり、メモリセル内にＡ１等の配線材料
を用いないので同じデザインルールで構成した従来のセ
ルの約二分の一のサイズとなり５μｍルールでは従来４
Ｋｂｉｔが限度であったが、本発明の実施により１６Ｋ
ｂｉｔにも手が届くようになった。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (1)
- 【請求項１】 ＣＭＯＳインバータを相互接続しフリッ
プフロップを構成するＣＭＯＳメモリセルにおいて、基
板上方に一方の導電型の薄膜トランジスタを、基板表面
に他方の導電型のトランジスタを作成し、前記の各々の
トランジスタのドレイン同士を接続したＣＭＯＳインバ
ータより構成されることを特徴とするＣＭＯＳメモリセ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036620A JPH0669457A (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090316A JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
| JP4036620A JPH0669457A (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669457A true JPH0669457A (ja) | 1994-03-11 |
Family
ID=26375701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036620A Pending JPH0669457A (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669457A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421349A (ja) * | 1990-05-15 | 1992-01-24 | Matsushita Electric Works Ltd | リニアモータ |
-
1992
- 1992-02-24 JP JP4036620A patent/JPH0669457A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421349A (ja) * | 1990-05-15 | 1992-01-24 | Matsushita Electric Works Ltd | リニアモータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100253032B1 (ko) | 스테이틱 랜덤 액세스 메모리를 갖는 반도체 메모리 장치 및 그의 제조방법 | |
| JPH08204029A (ja) | 半導体装置およびその製造方法 | |
| US4780751A (en) | Semiconductor integrated circuit device | |
| JPH07183399A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH04345992A (ja) | スタティックｒａｍ | |
| JP2601202B2 (ja) | 半導体記憶装置 | |
| JPH10303318A (ja) | 半導体装置およびその製造方法 | |
| JPH0669456A (ja) | メモリセル | |
| JPH0669457A (ja) | メモリセル | |
| US6750107B1 (en) | Method and apparatus for isolating a SRAM cell | |
| JPH0669459A (ja) | 半導体装置の製造方法 | |
| JP2602125B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2782333B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0669458A (ja) | メモリセル | |
| JPH0669460A (ja) | 半導体装置の製造方法 | |
| JPH0677436A (ja) | ランダム・アクセス・メモリ | |
| JP2562383B2 (ja) | 薄膜トランジスタ | |
| US5241204A (en) | Semiconductor memory | |
| JPH0421348B2 (ja) | ||
| JPH0677435A (ja) | 半導体装置 | |
| JPH1167932A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04211166A (ja) | 薄膜トランジスタ | |
| JPH0459783B2 (ja) | ||
| JPH0459784B2 (ja) | ||
| JPH0421349B2 (ja) |