JPH0677436A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPH0677436A JPH0677436A JP4036618A JP3661892A JPH0677436A JP H0677436 A JPH0677436 A JP H0677436A JP 4036618 A JP4036618 A JP 4036618A JP 3661892 A JP3661892 A JP 3661892A JP H0677436 A JPH0677436 A JP H0677436A
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】 ランダム・アクセス・メモリに於いて、メモ
リセルをＭＯＳ型及び薄膜トランジスタにより構成し、
前記ＭＯＳ型トランジスタは基板表面に形成され、前記
薄膜トランジスタは基板上方に配置したシリコン層にチ
ャネルを挟んで形成されたソース及びドレインを有し、
各データ線をそれぞれ前記各薄膜トランジスタの上方に
配置すると共に前記各薄膜トランジスタのソース・チャ
ネル・ドレインの配置方向を前記データ線の延在方向と
する。 【効果】 本発明によれば、薄膜トランジスタの長さが
メモリセルの行方向のサイズに影響することがなくな
り、またデータ線対もメモリセルエリア内に配置される
ので、メモリセルのサイズを低減化できる。
リセルをＭＯＳ型及び薄膜トランジスタにより構成し、
前記ＭＯＳ型トランジスタは基板表面に形成され、前記
薄膜トランジスタは基板上方に配置したシリコン層にチ
ャネルを挟んで形成されたソース及びドレインを有し、
各データ線をそれぞれ前記各薄膜トランジスタの上方に
配置すると共に前記各薄膜トランジスタのソース・チャ
ネル・ドレインの配置方向を前記データ線の延在方向と
する。 【効果】 本発明によれば、薄膜トランジスタの長さが
メモリセルの行方向のサイズに影響することがなくな
り、またデータ線対もメモリセルエリア内に配置される
ので、メモリセルのサイズを低減化できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】本発明はＣＭＯＳＲＡＭに用いるメモリ
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図（ｂ）は断面図。
図（ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ランダム・アクセス・メモリ
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】本発明は上記の問題を解決するものであ
り、２つのインバータの入出力を交差接続してなるフリ
ップフロップをメモリセルに用い、該メモリセルとの間
でデータの入出力をなすデータ線対を有するランダム・
アクセス・メモリにおいて、メモリセルサイズを低減化
することを目的とする。
り、２つのインバータの入出力を交差接続してなるフリ
ップフロップをメモリセルに用い、該メモリセルとの間
でデータの入出力をなすデータ線対を有するランダム・
アクセス・メモリにおいて、メモリセルサイズを低減化
することを目的とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】本発明は、ＭＯＳ型トラ
ンジスタ及び薄膜トランジスタをそれぞれ電源間に直列
接続して構成される２つのインバータの入出力を交差接
続してなるメモリセルを基板表面及び該基板上方に形成
し、該メモリセルとの間でデータの伝送をなすデー２線
対を有するランダム・アクセス・メモリに於いて、前記
ＭＯＳ型トランジスタは前記基板表面にチャネルを挟ん
で離間して形成されたソース及びドレインを有し、前記
薄膜トランジスタは前記基板上方に配置したシリコン層
にチャネルを挟んで離間して形成されたソース及びドレ
インを有し、前記各データ線はそれぞれ前記各薄膜トラ
ンジスタの上方に配置されてなると共に前記各薄膜トラ
ンジスタのソース・チャネル・ドレインの配置方向は前
記データ線の延在方向とすることを特徴とする。
ンジスタ及び薄膜トランジスタをそれぞれ電源間に直列
接続して構成される２つのインバータの入出力を交差接
続してなるメモリセルを基板表面及び該基板上方に形成
し、該メモリセルとの間でデータの伝送をなすデー２線
対を有するランダム・アクセス・メモリに於いて、前記
ＭＯＳ型トランジスタは前記基板表面にチャネルを挟ん
で離間して形成されたソース及びドレインを有し、前記
薄膜トランジスタは前記基板上方に配置したシリコン層
にチャネルを挟んで離間して形成されたソース及びドレ
インを有し、前記各データ線はそれぞれ前記各薄膜トラ
ンジスタの上方に配置されてなると共に前記各薄膜トラ
ンジスタのソース・チャネル・ドレインの配置方向は前
記データ線の延在方向とすることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。２４，２５はデータ
線、２６は電源線である。この結果Ｎ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、３２をドレイ
ン、多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと、多結晶シリコン層２２において（＋）電源
ＶＤＤに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。多結晶シリコン層２２，２３において形成されるＰ
チャネルトランジスタのソース領域、チャネル領域、ド
レイン領域の配置方向は、前記データ線２４，２５の延
在方向である。また、そのデータ線２４，２５は薄膜ト
ランジスタの上方に配置されている。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。２４，２５はデータ
線、２６は電源線である。この結果Ｎ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、３２をドレイ
ン、多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと、多結晶シリコン層２２において（＋）電源
ＶＤＤに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。多結晶シリコン層２２，２３において形成されるＰ
チャネルトランジスタのソース領域、チャネル領域、ド
レイン領域の配置方向は、前記データ線２４，２５の延
在方向である。また、そのデータ線２４，２５は薄膜ト
ランジスタの上方に配置されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルトランジスタのドレインの多
結晶シリコンとＮ型多結晶シリコン２７の接続点に発生
するダイオードであり、このダイオードはメモリの動作
上は障害とならない。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルトランジスタのドレインの多
結晶シリコンとＮ型多結晶シリコン２７の接続点に発生
するダイオードであり、このダイオードはメモリの動作
上は障害とならない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明の効果】本発明は、メモリセルを構成するインバ
ータの負荷素子を薄膜トランジスタとし、その薄膜トラ
ンジスタの上方にデータ線を各々配置すると共に、その
ソース領域、チャネル領域、ドレイン領域の配置方向を
データ線の延在方向としたことにより、薄膜トランジス
タのチャネル領域の長さがメモリセルの行方向のサイズ
に影響することがなくなり、またデータ線対も薄膜トラ
ンジスタ上方のメモリセルエリア内に設けられるので、
メモリセルのサイズを低減化できる。
ータの負荷素子を薄膜トランジスタとし、その薄膜トラ
ンジスタの上方にデータ線を各々配置すると共に、その
ソース領域、チャネル領域、ドレイン領域の配置方向を
データ線の延在方向としたことにより、薄膜トランジス
タのチャネル領域の長さがメモリセルの行方向のサイズ
に影響することがなくなり、またデータ線対も薄膜トラ
ンジスタ上方のメモリセルエリア内に設けられるので、
メモリセルのサイズを低減化できる。
Claims (1)
- 【請求項１】 ＣＭＯＳインバータを相互接続しフリッ
プフロップを構成するＣＭＯＳメモリセルにおいて、基
板上方に一方の導電型の薄膜トランジスタを、基板表面
に他方の導電型のトランジスタを作成し、前記の各々の
トランジスタのドレイン同士を接続したＣＭＯＳインバ
ータより構成されることを特徴とするＣＭＯＳメモリセ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036618A JPH0677436A (ja) | 1992-02-24 | 1992-02-24 | ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036618A JPH0677436A (ja) | 1992-02-24 | 1992-02-24 | ランダム・アクセス・メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677436A true JPH0677436A (ja) | 1994-03-18 |
Family
ID=12474794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036618A Pending JPH0677436A (ja) | 1992-02-24 | 1992-02-24 | ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677436A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
| JPH0421348A (ja) * | 1990-05-15 | 1992-01-24 | Matsushita Electric Works Ltd | リニアモータ |
-
1992
- 1992-02-24 JP JP4036618A patent/JPH0677436A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
| JPH0421348A (ja) * | 1990-05-15 | 1992-01-24 | Matsushita Electric Works Ltd | リニアモータ |
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