JPH0677436A - ランダム・アクセス・メモリ - Google Patents

ランダム・アクセス・メモリ

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JPH0677436A
JPH0677436A JP4036618A JP3661892A JPH0677436A JP H0677436 A JPH0677436 A JP H0677436A JP 4036618 A JP4036618 A JP 4036618A JP 3661892 A JP3661892 A JP 3661892A JP H0677436 A JPH0677436 A JP H0677436A
Authority
JP
Japan
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channel
memory cell
transistor
thin film
film transistor
Prior art date
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Pending
Application number
JP4036618A
Other languages
English (en)
Inventor
Shinji Morozumi
伸治 両角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP4036618A priority Critical patent/JPH0677436A/ja
Publication of JPH0677436A publication Critical patent/JPH0677436A/ja
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Abstract

(57)【要約】 【構成】 ランダム・アクセス・メモリに於いて、メモ
リセルをMOS型及び薄膜トランジスタにより構成し、
前記MOS型トランジスタは基板表面に形成され、前記
薄膜トランジスタは基板上方に配置したシリコン層にチ
ャネルを挟んで形成されたソース及びドレインを有し、
各データ線をそれぞれ前記各薄膜トランジスタの上方に
配置すると共に前記各薄膜トランジスタのソース・チャ
ネル・ドレインの配置方向を前記データ線の延在方向と
する。 【効果】 本発明によれば、薄膜トランジスタの長さが
メモリセルの行方向のサイズに影響することがなくな
り、またデータ線対もメモリセルエリア内に配置される
ので、メモリセルのサイズを低減化できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はCMOS(相補型MOS
トランジスタ)を用いた半導体RAM(ランダム・アク
セス・メモリ)に関するものである。
【0002】
【従来の技術】従来CMOSRAMに用いられているメ
モリのセルを図1に示す。Pチャネルトランジスタ3,
4、及びNチャネルトランジスタ5,6より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ADRによりON−OFFを制御させるNチャネル
トランジスタ(トランスファゲート)1,2を介してデ
ータの入力線であるBIT、及び
【0003】
【数1】
【0004】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがONした時伝達する。このCMOSメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、CMOSであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、N−MOSに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【0005】
【発明が解決しようとする課題】一方このCMOSメモ
リの欠点としてはそのセルサイズが大きく、従ってN−
MOSのRAMに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はCMOSであるために平面的にPチ
ャネルトランジスタを作成するスペース、及びNチャネ
ルを絶縁しかつ基板となるP- ウェルを作成、分離する
スペースが必要となることにある。
【0006】本発明は上記の欠点を除去するものであ
り、Pチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
【0007】
【課題を解決するための手段】本発明は、CMOSイン
バータを相互接続しフリップフロップを構成するCMO
Sメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したCMOSインバータより構成されることを特
徴とする。
【0008】
【実施例】図2(a)は本発明によるメモリセルの平面
パターン図例、(b)にはABの断面図を示す。選択酸
化マスクの境界18内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第1層目の多結晶シリコン
と基板30の接続をするためのコンタクトホール10,
11の開孔をした後に第1層目の多結晶シリコン19,
20,21,27(斜線部のパターン)をデポジション
した後に全面にPイオンを打ち込んでソース・ドレイン
31,32,33を形成する。この後第2フィールド膜
36をデポジション、ゲートとなる多結晶シリコン1
9,20上の第2フィールド膜を除去し、前記多結晶シ
リコン19,20上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第1層と第2層目の多結
晶シリコンを接続するコンタクトホール12,13,1
4を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第2層目の多結晶シリコン層22,
23(点部のパターン)をデポジションし選択的にP+
拡散をする。更に第3フィールド膜35をデポジション
した後にコンタクトホール15,16を開孔後Al−S
i層24,25,26を形成する。この結果N+ 拡散層
31を(−)電源VSSに接続されたソース、32をドレ
イン、多結晶シリコン20をゲートとするNチャネルト
ランジスタと、多結晶シリコン層22において(+)電
源VDDに接続されたソース55、チャネル54、ドレイ
ン56、多結晶シリコン20をゲートとするPチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるCMOSのインバータが構成でき
る。
【0009】図5に図2に示したセルパターンの回路図
を示す。Nチャネルトランジスタ40〜43はバルクシ
リコン単結晶中に又、Pチャネルトランジスタ44,4
5は多結晶薄膜トランジスタとして形成され、ダイオー
ド46,47はPチャネルとNチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
【0010】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にOFFリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図3に示すように多結晶シリコンのデポジシ
ョン温度を700℃以下にすると移動度が改善され、特
に500℃近辺では10に近い特性が得られた。又OF
Fリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、OFFリークの改善が可能である。
【0011】図4は500℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりPイ
オンをライトドープし、ゲート酸化膜を1100℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【0012】
【発明の効果】本発明はCMOSRAMに用いるメモリ
セルを構成するPチャネルとNチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり5μmルー
ルでは従来4Kbitが限度であったが、本発明の実施
により16Kbitにも手が届くようになった。
【図面の簡単な説明】
【図1】 CMOSRAMのセル図。
【図2】 (a)は本発明によるCMOSRAMの平面
図(b)は断面図。
【図3】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
【図4】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
【図5】 図2の回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年3月25日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ランダム・アクセス・メモリ
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】本発明は上記の問題を解決するものであ
り、2つのインバータの入出力を交差接続してなるフリ
ップフロップをメモリセルに用い、該メモリセルとの間
でデータの入出力をなすデータ線対を有するランダム・
アクセス・メモリにおいて、メモリセルサイズを低減化
することを目的とする。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0007
【補正方法】変更
【補正内容】
【0007】
【課題を解決するための手段】本発明は、MOS型トラ
ンジスタ及び薄膜トランジスタをそれぞれ電源間に直列
接続して構成される2つのインバータの入出力を交差接
続してなるメモリセルを基板表面及び該基板上方に形成
し、該メモリセルとの間でデータの伝送をなすデー2線
対を有するランダム・アクセス・メモリに於いて、前記
MOS型トランジスタは前記基板表面にチャネルを挟ん
で離間して形成されたソース及びドレインを有し、前記
薄膜トランジスタは前記基板上方に配置したシリコン層
にチャネルを挟んで離間して形成されたソース及びドレ
インを有し、前記各データ線はそれぞれ前記各薄膜トラ
ンジスタの上方に配置されてなると共に前記各薄膜トラ
ンジスタのソース・チャネル・ドレインの配置方向は前
記データ線の延在方向とすることを特徴とする。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0008
【補正方法】変更
【補正内容】
【0008】
【実施例】図2(a)は本発明によるメモリセルの平面
パターン図例、(b)にはABの断面図を示す。選択酸
化マスクの境界18内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第1層目の多結晶シリコン
と基板30の接続をするためのコンタクトホール10,
11の開孔をした後に第1層目の多結晶シリコン19,
20,21,27(斜線部のパターン)をデポジション
した後に全面にPイオンを打ち込んでソース・ドレイン
31,32,33を形成する。この後第2フィールド膜
36をデポジション、ゲートとなる多結晶シリコン1
9,20上の第2フィールド膜を除去し、前記多結晶シ
リコン19,20上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第1層と第2層目の多結
晶シリコンを接続するコンタクトホール12,13,1
4を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第2層目の多結晶シリコン層22,
23(点部のパターン)をデポジションし選択的にP
拡散をする。更に第3フィールド膜35をデポジション
した後にコンタクトホール15,16を開孔後Al−S
i層24,25,26を形成する。24,25はデータ
線、26は電源線である。この結果N拡散層31を
(−)電源VSSに接続されたソース、32をドレイ
ン、多結晶シリコン20をゲートとするNチャネルトラ
ンジスタと、多結晶シリコン層22において(+)電源
DDに接続されたソース55、チャネル54、ドレイ
ン56、多結晶シリコン20をゲートとするPチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるCMOSのインバータが構成でき
る。多結晶シリコン層22,23において形成されるP
チャネルトランジスタのソース領域、チャネル領域、ド
レイン領域の配置方向は、前記データ線24,25の延
在方向である。また、そのデータ線24,25は薄膜ト
ランジスタの上方に配置されている。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0009
【補正方法】変更
【補正内容】
【0009】図5に図2に示したセルパターンの回路図
を示す。Nチャネルトランジスタ40〜43はバルクシ
リコン単結晶中に又、Pチャネルトランジスタ44,4
5は多結晶薄膜トランジスタとして形成され、ダイオー
ド46,47はPチャネルトランジスタのドレインの多
結晶シリコンとN型多結晶シリコン27の接続点に発生
するダイオードであり、このダイオードはメモリの動作
上は障害とならない。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】
【発明の効果】本発明は、メモリセルを構成するインバ
ータの負荷素子を薄膜トランジスタとし、その薄膜トラ
ンジスタの上方にデータ線を各々配置すると共に、その
ソース領域、チャネル領域、ドレイン領域の配置方向を
データ線の延在方向としたことにより、薄膜トランジス
タのチャネル領域の長さがメモリセルの行方向のサイズ
に影響することがなくなり、またデータ線対も薄膜トラ
ンジスタ上方のメモリセルエリア内に設けられるので、
メモリセルのサイズを低減化できる。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 CMOSインバータを相互接続しフリッ
    プフロップを構成するCMOSメモリセルにおいて、基
    板上方に一方の導電型の薄膜トランジスタを、基板表面
    に他方の導電型のトランジスタを作成し、前記の各々の
    トランジスタのドレイン同士を接続したCMOSインバ
    ータより構成されることを特徴とするCMOSメモリセ
    ル。
JP4036618A 1992-02-24 1992-02-24 ランダム・アクセス・メモリ Pending JPH0677436A (ja)

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JP4036618A JPH0677436A (ja) 1992-02-24 1992-02-24 ランダム・アクセス・メモリ

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JP4036618A JPH0677436A (ja) 1992-02-24 1992-02-24 ランダム・アクセス・メモリ

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JP1090316A Division JPH0214566A (ja) 1989-04-10 1989-04-10 フリップフロップ

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JPH0677436A true JPH0677436A (ja) 1994-03-18

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55110069A (en) * 1979-02-16 1980-08-25 Hitachi Ltd Semiconductor memory device
JPH0421348A (ja) * 1990-05-15 1992-01-24 Matsushita Electric Works Ltd リニアモータ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55110069A (en) * 1979-02-16 1980-08-25 Hitachi Ltd Semiconductor memory device
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