JPH0669459A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669459A JPH0669459A JP4036622A JP3662292A JPH0669459A JP H0669459 A JPH0669459 A JP H0669459A JP 4036622 A JP4036622 A JP 4036622A JP 3662292 A JP3662292 A JP 3662292A JP H0669459 A JPH0669459 A JP H0669459A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】 基板中にＭＯＳトランジスタを形成した後、
その上方に薄膜トランジスタを形成する。 【効果】 高集積化が可能な半導体装置の製造方法が提
供できる。
その上方に薄膜トランジスタを形成する。 【効果】 高集積化が可能な半導体装置の製造方法が提
供できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】本発明はＣＭＯＳＲＡＭに用いるメモリ
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図 （ｂ）は断面図。
図 （ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体装置の製造方法に関する
ものである。
トランジスタ）を用いた半導体装置の製造方法に関する
ものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化した
半導体装置の製造方法を提供することを目的とする。
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化した
半導体装置の製造方法を提供することを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】本発明は、第１導電型の
基板上に選択的にフィールド絶縁膜を形成する工程、前
記フィールド絶縁膜が設けられていない前記基板上に第
１ゲート絶縁膜を形成する工程、前記第１ゲート絶縁膜
上にゲート電極を形成する工程、前記ゲート電極の両側
の前記基板中に互いに離間した第２導電型の第１拡散領
域及び第２拡散領域を形成する工程、前記第２拡散領域
上に、前記第２拡散領域と電気的に接続する第１多結晶
シリコン層を形成する工程、前記第１拡散領域、前記第
２拡散領域及び前記第１多結晶シリコン層上に層間絶縁
膜を形成する工程、前記ゲート電極上方に第２ゲート絶
縁膜を形成する工程、前記第１多結晶シリコン層上の前
記層間絶縁膜に開孔部を形成する工程、前記第１拡散領
域の上の前記層間絶縁膜上と、前記ゲート電極の上の前
記第２ゲート絶縁膜上と、前記第２拡散領域の上の前記
層間絶縁膜上と、前記開口部内とに延在するように、第
２多結晶シリコン層を形成する工程、前記第２多結晶シ
リコン層のうち前記第２ゲート絶縁膜上のチャネル領域
となる部分以外で、前記開口部内を含む前記第２多結晶
シリコン層に選択的に不純物を導入してソース領域及び
ドレイン領域を形成すると共に、前記第１多結晶シリコ
ン層と前記第２多結晶シリコン層とを電気的に接続する
工程、を有することを特徴とする。
基板上に選択的にフィールド絶縁膜を形成する工程、前
記フィールド絶縁膜が設けられていない前記基板上に第
１ゲート絶縁膜を形成する工程、前記第１ゲート絶縁膜
上にゲート電極を形成する工程、前記ゲート電極の両側
の前記基板中に互いに離間した第２導電型の第１拡散領
域及び第２拡散領域を形成する工程、前記第２拡散領域
上に、前記第２拡散領域と電気的に接続する第１多結晶
シリコン層を形成する工程、前記第１拡散領域、前記第
２拡散領域及び前記第１多結晶シリコン層上に層間絶縁
膜を形成する工程、前記ゲート電極上方に第２ゲート絶
縁膜を形成する工程、前記第１多結晶シリコン層上の前
記層間絶縁膜に開孔部を形成する工程、前記第１拡散領
域の上の前記層間絶縁膜上と、前記ゲート電極の上の前
記第２ゲート絶縁膜上と、前記第２拡散領域の上の前記
層間絶縁膜上と、前記開口部内とに延在するように、第
２多結晶シリコン層を形成する工程、前記第２多結晶シ
リコン層のうち前記第２ゲート絶縁膜上のチャネル領域
となる部分以外で、前記開口部内を含む前記第２多結晶
シリコン層に選択的に不純物を導入してソース領域及び
ドレイン領域を形成すると共に、前記第１多結晶シリコ
ン層と前記第２多結晶シリコン層とを電気的に接続する
工程、を有することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図２（ａ）は本発明の半導体装置の製造方法
によるメモリセルの平面パターン図例、（ｂ）にはＡＢ
の断面図を示す。選択酸化マスクの境界１８内にソース
・ドレイン領域となる部分が存在する。選択酸化による
フィールド膜形成後にゲート酸化膜を成長させてから第
１層目の多結晶シリコンと基板３０の接続をするための
コンタクトホール１０，１１の開孔をした後に第１層目
の多結晶シリコン１９，２０，２１，２７（斜線部のパ
ターン）をデポジションした後に全面にＰイオンを打ち
込んでソース・ドレイン３１，３２，３３を形成する。
この後第２フィールド膜３６をデポジション、ゲートと
なる多結晶シリコン１９，２０上の第２フィールド膜を
除去し、前記多結晶シリコン１９，２０上を熱酸化して
薄膜トランジスタのゲート絶縁膜を形成する。その後第
１層と第２層目の多結晶シリコンを接続するコンタクト
ホール１２，１３，１４を開孔し薄膜トランジスタのチ
ャネル、及びソース・ドレインを形成する第２層目の多
結晶シリコン層２２，２３（点部のパターン）をデポジ
ションし選択的にＰ＋拡散をする。更に第３フィールド
膜３５をデポジションした後にコンタクトホール１５，
１６を開孔後Ａｌ−Ｓｉ層２４，２５，２６を形成す
る。この結果Ｎ＋拡散層３１を（−）電源ＶＳＳに接続
されたソース、３２をドレイン、多結晶シリコン２０を
ゲートとするＮチャネルトランジスタと、多結晶シリコ
ン層２２において（＋）電源ＶＤＤに接続されたソース
５５、チャネル５４、ドレイン５６、多結晶シリコン２
０をゲートとするＰチャネルトランジスタが形成され、
各々のドレインがダイオードを介して接続されるＣＭＯ
Ｓのインバータが構成できる。
によるメモリセルの平面パターン図例、（ｂ）にはＡＢ
の断面図を示す。選択酸化マスクの境界１８内にソース
・ドレイン領域となる部分が存在する。選択酸化による
フィールド膜形成後にゲート酸化膜を成長させてから第
１層目の多結晶シリコンと基板３０の接続をするための
コンタクトホール１０，１１の開孔をした後に第１層目
の多結晶シリコン１９，２０，２１，２７（斜線部のパ
ターン）をデポジションした後に全面にＰイオンを打ち
込んでソース・ドレイン３１，３２，３３を形成する。
この後第２フィールド膜３６をデポジション、ゲートと
なる多結晶シリコン１９，２０上の第２フィールド膜を
除去し、前記多結晶シリコン１９，２０上を熱酸化して
薄膜トランジスタのゲート絶縁膜を形成する。その後第
１層と第２層目の多結晶シリコンを接続するコンタクト
ホール１２，１３，１４を開孔し薄膜トランジスタのチ
ャネル、及びソース・ドレインを形成する第２層目の多
結晶シリコン層２２，２３（点部のパターン）をデポジ
ションし選択的にＰ＋拡散をする。更に第３フィールド
膜３５をデポジションした後にコンタクトホール１５，
１６を開孔後Ａｌ−Ｓｉ層２４，２５，２６を形成す
る。この結果Ｎ＋拡散層３１を（−）電源ＶＳＳに接続
されたソース、３２をドレイン、多結晶シリコン２０を
ゲートとするＮチャネルトランジスタと、多結晶シリコ
ン層２２において（＋）電源ＶＤＤに接続されたソース
５５、チャネル５４、ドレイン５６、多結晶シリコン２
０をゲートとするＰチャネルトランジスタが形成され、
各々のドレインがダイオードを介して接続されるＣＭＯ
Ｓのインバータが構成できる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明の効果】本発明は例えばＣＭＯＳＲＡＭに用いる
メモリセルを構成するＰチャネルとＮチャネルのトラン
ジスタを積層配置する際に有効な半導体装置の製造方法
であり、同じデザインルールで構成した従来のセルの約
二分の一のサイズとなり５μｍルールでは従来４Ｋｂｉ
ｔが限度であったが、本発明の実施により１６Ｋｂｉｔ
にも手が届くようになった。つまり、本発明の半導体装
置の製造方法は、半導体装置を高集積化するうえで特に
優れた効果を有するものである。
メモリセルを構成するＰチャネルとＮチャネルのトラン
ジスタを積層配置する際に有効な半導体装置の製造方法
であり、同じデザインルールで構成した従来のセルの約
二分の一のサイズとなり５μｍルールでは従来４Ｋｂｉ
ｔが限度であったが、本発明の実施により１６Ｋｂｉｔ
にも手が届くようになった。つまり、本発明の半導体装
置の製造方法は、半導体装置を高集積化するうえで特に
優れた効果を有するものである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (1)
- 【請求項１】 ＣＭＯＳインバータを相互接続しフリッ
プフロップを構成するＣＭＯＳメモリセルにおいて、基
板上方に一方の導電型の薄膜トランジスタを、基板表面
に他方の導電型のトランジスタを作成し、前記の各々の
トランジスタのドレイン同士を接続したＣＭＯＳインバ
ータより構成されることを特徴とするＣＭＯＳメモリセ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036622A JPH0682809B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036622A JPH0682809B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669459A true JPH0669459A (ja) | 1994-03-11 |
| JPH0682809B2 JPH0682809B2 (ja) | 1994-10-19 |
Family
ID=12474914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036622A Expired - Lifetime JPH0682809B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682809B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111709B2 (en) | 2003-05-14 | 2006-09-26 | Advics Co., Ltd. | Disk brake devices |
-
1992
- 1992-02-24 JP JP4036622A patent/JPH0682809B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111709B2 (en) | 2003-05-14 | 2006-09-26 | Advics Co., Ltd. | Disk brake devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682809B2 (ja) | 1994-10-19 |
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