JPH0214566A - フリップフロップ - Google Patents
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- JPH0214566A JPH0214566A JP1090316A JP9031689A JPH0214566A JP H0214566 A JPH0214566 A JP H0214566A JP 1090316 A JP1090316 A JP 1090316A JP 9031689 A JP9031689 A JP 9031689A JP H0214566 A JPH0214566 A JP H0214566A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ３（相補型ＭＯ３）ランリスタ）を用い
た半導体ＲＡＭ（ランダム・アクセス・メモリ）に関す
るものである。
た半導体ＲＡＭ（ランダム・アクセス・メモリ）に関す
るものである。
従来ＣＭＯ３ＲＡＭに用いられているメモリのセルを第
１図に示す。Ｐチャネルトランジスタ３゜４、及びＮチ
ャネルトランジスタ５．６より成るインバータのループ
接続によるフリップフロップに対しアドレス線ＡＤＨに
より０Ｎ−ＯＦＦを制御されるＮチャネルトランジスタ
（トランスファゲート）を介してデータの入出力線であ
るＢＩＴ、及びＴ’Ｔ７に接続されている。メモリ・セ
ルのリード状態ではフリップフロップからデータ線へ、
又ライト状態の時はデータ線からフリップフロップへ信
号がトランスファゲートがＯＮした時伝達する。このＣ
Ｍ ＯＳメモリ・セルの特徴としてはフリップフロップ
を構成するインバータは安定状態では、ＣＭＯ３である
ことによりパワーは微少しか必要とせず、従ってメモリ
に格納されているデータの保持には殆んど電力が消費さ
れないことと、又動作状態においても、Ｎ −Ｍ ＯＳ
に比しパワーの消費が少ないことであり、低電力動作と
いうことでかなり多方面に活用されている。
１図に示す。Ｐチャネルトランジスタ３゜４、及びＮチ
ャネルトランジスタ５．６より成るインバータのループ
接続によるフリップフロップに対しアドレス線ＡＤＨに
より０Ｎ−ＯＦＦを制御されるＮチャネルトランジスタ
（トランスファゲート）を介してデータの入出力線であ
るＢＩＴ、及びＴ’Ｔ７に接続されている。メモリ・セ
ルのリード状態ではフリップフロップからデータ線へ、
又ライト状態の時はデータ線からフリップフロップへ信
号がトランスファゲートがＯＮした時伝達する。このＣ
Ｍ ＯＳメモリ・セルの特徴としてはフリップフロップ
を構成するインバータは安定状態では、ＣＭＯ３である
ことによりパワーは微少しか必要とせず、従ってメモリ
に格納されているデータの保持には殆んど電力が消費さ
れないことと、又動作状態においても、Ｎ −Ｍ ＯＳ
に比しパワーの消費が少ないことであり、低電力動作と
いうことでかなり多方面に活用されている。
一方このＣＭＯＳメモリの欠点としてはそのセルサイズ
が大きく、従ってＮ−ＭＯＳのＲＡＭに比し同じチップ
サイズに格納されるメモリの容量が小さく、大容量化が
むずかしいことにある。この根本原因は０ＭＯ３である
ために平面的にＰチャネルトランジスタを作成するスペ
ース、及びＮチャネルを絶縁しかつ基板となるＰ−ウェ
ルを作成、分離するスペースが必要となることにある。
が大きく、従ってＮ−ＭＯＳのＲＡＭに比し同じチップ
サイズに格納されるメモリの容量が小さく、大容量化が
むずかしいことにある。この根本原因は０ＭＯ３である
ために平面的にＰチャネルトランジスタを作成するスペ
ース、及びＮチャネルを絶縁しかつ基板となるＰ−ウェ
ルを作成、分離するスペースが必要となることにある。
本発明は上記の欠点を除去するものであり、Ｐチャネル
トランジスタを、それと同等の働きをする多結晶シリコ
ン膜を用いた薄膜トランジスタで置き換えると同時にこ
の薄膜トランジスタをインバータのペアとなるＮチャネ
ルトランジスタ上に配Ｉすることによりメモリ・セルの
サイズを大幅に低減化することを目的とする。
トランジスタを、それと同等の働きをする多結晶シリコ
ン膜を用いた薄膜トランジスタで置き換えると同時にこ
の薄膜トランジスタをインバータのペアとなるＮチャネ
ルトランジスタ上に配Ｉすることによりメモリ・セルの
サイズを大幅に低減化することを目的とする。
第２図（ａ）は本発明によるメモリ・セルの平面パター
ン図例、（ロ）にはＡＢの断面図を示す。選択酸化マス
クの境界１８内にソース・ドレイン領域となる部分が存
在する０選択酸化によるフィールド膜形成後にゲート酸
化膜を成長させてから第１Ｎ目の多結晶シリコンと基板
３０の接続をするためのコンタクトホール１０．１１の
開孔をした後に第１Ｎ目の多結晶シリコン１９，２０，
２１．２７（斜線部のパターン）をデポジションした後
に全面にＰイオンを打込んでソース・ドレイン３１゜３
２．３３を形成する。この後第２フイールド膜３６をデ
ポジション、ゲートとなる多結晶シリコン１９． ’２
０上の第２フイールド膜を除去し、前記多結晶シリコン
１９．２０上を熱酸化して薄膜トランジスタのゲート絶
縁膜を形成する。その後筒１Ｎと第２層目の多結晶シリ
コンを接続するコンタクトホール１２，１３．１４を開
孔し薄膜トランジスタのチャネル、及びソース、ドレイ
ンを形成する第２層目の多結晶シリコン２２．２３（点
部のパターン）をデポジションし選択的にＰ“拡散をす
る。更に第３フイールド膜３５をデポジションした後に
コンタクトホール１５．１６を開孔後Ａｌ−３ｉ層２４
，２５．２６を形成する。
ン図例、（ロ）にはＡＢの断面図を示す。選択酸化マス
クの境界１８内にソース・ドレイン領域となる部分が存
在する０選択酸化によるフィールド膜形成後にゲート酸
化膜を成長させてから第１Ｎ目の多結晶シリコンと基板
３０の接続をするためのコンタクトホール１０．１１の
開孔をした後に第１Ｎ目の多結晶シリコン１９，２０，
２１．２７（斜線部のパターン）をデポジションした後
に全面にＰイオンを打込んでソース・ドレイン３１゜３
２．３３を形成する。この後第２フイールド膜３６をデ
ポジション、ゲートとなる多結晶シリコン１９． ’２
０上の第２フイールド膜を除去し、前記多結晶シリコン
１９．２０上を熱酸化して薄膜トランジスタのゲート絶
縁膜を形成する。その後筒１Ｎと第２層目の多結晶シリ
コンを接続するコンタクトホール１２，１３．１４を開
孔し薄膜トランジスタのチャネル、及びソース、ドレイ
ンを形成する第２層目の多結晶シリコン２２．２３（点
部のパターン）をデポジションし選択的にＰ“拡散をす
る。更に第３フイールド膜３５をデポジションした後に
コンタクトホール１５．１６を開孔後Ａｌ−３ｉ層２４
，２５．２６を形成する。
この結果Ｎ゛拡散３１を（−）電源■５．に接続された
ソース、３２をドレイン、多結晶シリコン２０をゲート
とするＮチャネルトランジスタと多結晶シリコン層２２
において（＋）電’１１ Ｖ ｏ Ｉｌに接続されたソ
ース５５、チャネル５４、ドレイン５６、多結晶シリコ
ン２０をゲートとするＰチャネルトランジスタが形成さ
れ、各々のドレインがダイオードを介して接続される０
ＭＯ３のインバータが構成できる。
ソース、３２をドレイン、多結晶シリコン２０をゲート
とするＮチャネルトランジスタと多結晶シリコン層２２
において（＋）電’１１ Ｖ ｏ Ｉｌに接続されたソ
ース５５、チャネル５４、ドレイン５６、多結晶シリコ
ン２０をゲートとするＰチャネルトランジスタが形成さ
れ、各々のドレインがダイオードを介して接続される０
ＭＯ３のインバータが構成できる。
第５図に第２図に示したセルパターンの回路図を示す。
Ｎチャネルトランジスタ４０〜４３はバルクシリコン単
結晶中に又、Ｐチャネルトランジスタ４４．４５は多結
晶薄膜トランジスタとして形成され、ダイオード４６．
４７はＰチャネルとＮチャネルトランジスタの多結晶シ
リコンにより接続点に発生するダイオードであり、この
ダイオードはメモリの動作上は障害とならない。
結晶中に又、Ｐチャネルトランジスタ４４．４５は多結
晶薄膜トランジスタとして形成され、ダイオード４６．
４７はＰチャネルとＮチャネルトランジスタの多結晶シ
リコンにより接続点に発生するダイオードであり、この
ダイオードはメモリの動作上は障害とならない。
本発明の特徴は第２図ら）に示した如＜ＣＭＯＳインバ
ータを構成するに際し、１つのゲート電極を共通にして
、ゲート電極の下側にＮチャネルのトランジスタ、ゲー
ト電極の上側にＰチャネルトランジスタを配置し、その
ドレイン同志を接続する方法を用いることにあり、従来
平面配でであったＰチャネルとＮチャネル領域が立体配
置されるので、セルサイズは飛躍的に縮少し、同一チッ
プサイズでのメモリ容量は急増する。
ータを構成するに際し、１つのゲート電極を共通にして
、ゲート電極の下側にＮチャネルのトランジスタ、ゲー
ト電極の上側にＰチャネルトランジスタを配置し、その
ドレイン同志を接続する方法を用いることにあり、従来
平面配でであったＰチャネルとＮチャネル領域が立体配
置されるので、セルサイズは飛躍的に縮少し、同一チッ
プサイズでのメモリ容量は急増する。
一般に多結晶シリコン層は単結晶シリコンに比し、移動
度が極端に低く、トランジスタ特性に劣悪で、特にＯＦ
Ｆリークが多いことが知られている。しかし発明者らは
この特性の改善に努力・した結果次のことがわかった。
度が極端に低く、トランジスタ特性に劣悪で、特にＯＦ
Ｆリークが多いことが知られている。しかし発明者らは
この特性の改善に努力・した結果次のことがわかった。
第３図に示すように多結晶シリコンのデポジション温度
を７００ ’Ｃ以下にすると移動度が改善され、特に５
００ ’Ｃ近辺では１０に近い特性が得られた。又ＯＦ
Ｆ ＩＪ−りの改善には多結晶シリコンを熱酸化して
作るゲート膜の製造方法に依存し、高温でドライ酸化の
方式が最も良かった。又多結晶シリコンの層のデポジシ
ョン温度が高くても、レーザによるアニーリングを実施
すると移動度、ＯＦＦリークの改善が可能である。
を７００ ’Ｃ以下にすると移動度が改善され、特に５
００ ’Ｃ近辺では１０に近い特性が得られた。又ＯＦ
Ｆ ＩＪ−りの改善には多結晶シリコンを熱酸化して
作るゲート膜の製造方法に依存し、高温でドライ酸化の
方式が最も良かった。又多結晶シリコンの層のデポジシ
ョン温度が高くても、レーザによるアニーリングを実施
すると移動度、ＯＦＦリークの改善が可能である。
第４図は５００°Ｃで多結晶シリコンをデポジションし
、更にチャネル部にイオン打込みによりＰイオンをライ
トドープし、ゲート酸化膜を１１００°Ｃで形成して得
られたメモリ・セルに用いるものと同じサイズのトラン
ジスタの特性を示す。特性はメモリに応用するについて
十分である。
、更にチャネル部にイオン打込みによりＰイオンをライ
トドープし、ゲート酸化膜を１１００°Ｃで形成して得
られたメモリ・セルに用いるものと同じサイズのトラン
ジスタの特性を示す。特性はメモリに応用するについて
十分である。
本発明はＣＭＯ３ＲＡＭに用いるメモリ・セルを構成す
るインバータのＰチャネルとＮチャネルのトランジスタ
を共通のゲート電極の上下に配置するものであり、同じ
デザインルールで構成した従来のセルの約２分の１のサ
イズとなり５μｍルールでは従来４Ｋｂ ｉ ｔが限度
であったが、本発明の実施により１６Ｋｂｉｔにも手が
届くようになった。
るインバータのＰチャネルとＮチャネルのトランジスタ
を共通のゲート電極の上下に配置するものであり、同じ
デザインルールで構成した従来のセルの約２分の１のサ
イズとなり５μｍルールでは従来４Ｋｂ ｉ ｔが限度
であったが、本発明の実施により１６Ｋｂｉｔにも手が
届くようになった。
第１図はＣＭＯ３ＲＡＭのセル図である。第２図（ａ）
は本発明によるＣＭＯ３ＲＡＭの平面図で、第２図（ｂ
）は断面図を示す。第３図は多結晶シリコンの移動度と
デポジションの温度の関係を示す図、又第４図は本発明
により得られた多結晶シリコントランジシスタの特性図
である。第５図は第２図の回路図である。 第１ 図 第５図 第２図（ａ） 第２図 （ｂ） （６ｃ） 第３図 第４図 手続補正書 （自発） 平成 元年５ 月ｌＯ日 平成 元年 ４月１０日付提出の特許ＩＩＩ（１６）２゜ 発明の名称 メ モ リ ・ セ ル３、補正
する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 ５゜ 補正の対象 手続補正書 １、発明の名称を「メモリ・セル」と補正する。 ２、特許請求の範囲を別紙の通り補正する。 ３、明細書筒３頁７〜１３行目 「本発明は〜目的とする」とあるを、 「 そこで、近年においては、インバータを構成する一
方のトランジスタを薄膜トランジスタで構成し、基板に
形成したトランジスタの上部に積層して配置することに
よりメモリ・セルのサイズを大幅に縮小することが提案
されているが、インバータを構成する２つのトランジス
タはＡ１等の配線材料を使って接続されていた。 このように配線材料をＡ１等の金属材料とするのは、た
とえば、ｐ型の多結晶シリコン層と基板に形成したｎ型
のドレイン拡散層を直接接続すると、多結晶シリコン層
中の不純物が基板に形成したドレインに拡散しまい、基
板中にｐｎ接合によるダイオードが構成され、一方方向
の電流しが流さなくなるからである。 しかしながら、多結晶シリコンどうしのｐｎ接合を構成
すると、ｐｎ接合の多結晶シリコンの結晶粒塊や結晶性
の乱れにより発生する逆バイアスにより大きなリーク電
流が流れ、オーミックな特性を示し、ＡＩ等の金属層を
介さずに直接接続しても動作上はとんど問題がないこと
がわかっている。 そこで、本願発明はこの特性を利用して、基板に形成さ
れた第１トランジスタのドレインとＴＰＴで形成した第
２トランジスタのドレインの接続を、第１トランジスタ
のドレインと同一導電型の不純物を導入した多結晶シリ
コンで接続し、メモリ・セルを構成した。」と補正する
。 ４゜明細書筒７頁１１行目に以下の文を挿入する。 「以上のような構成とすることにより下記の如き効果を
得ることができる ａ）多結晶シリコンどうしのｐｎ接合がオーミックに近
い特性を示すことを利用して単結晶基板に形成されたド
レインにこのドレインと同一導電型のシリコン層を埋め
込みコンタクトし、この多結晶シリコン層を介して多結
晶シリコンで形成されたドレインを直接接続することに
より、ＡＩ等の金属を使わずに直接接続しているので、
プロセスが簡単になり、メモリ・セルのサイズも縮小す
ることができる。 ｂ）薄膜トランジスタのドレインは多結晶シリコン層で
形成されているので、そのまま、フリップフロップを形
成するもう一方のトランジスタとの接続用の配線として
利用することができ、配線の設計上の自由度が増す。 Ｃ）配線材料として使用されていたＡＩは、融点が低い
ので、層間絶縁膜に使用するＰＳＧ膜のりフロー工程等
の高温処理に耐えられないが、多結晶シリコンで配線を
構成すれば１１００度以上の高温にも耐えられ半導体装
置の信頼性が高まる。」以上
は本発明によるＣＭＯ３ＲＡＭの平面図で、第２図（ｂ
）は断面図を示す。第３図は多結晶シリコンの移動度と
デポジションの温度の関係を示す図、又第４図は本発明
により得られた多結晶シリコントランジシスタの特性図
である。第５図は第２図の回路図である。 第１ 図 第５図 第２図（ａ） 第２図 （ｂ） （６ｃ） 第３図 第４図 手続補正書 （自発） 平成 元年５ 月ｌＯ日 平成 元年 ４月１０日付提出の特許ＩＩＩ（１６）２゜ 発明の名称 メ モ リ ・ セ ル３、補正
する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 ５゜ 補正の対象 手続補正書 １、発明の名称を「メモリ・セル」と補正する。 ２、特許請求の範囲を別紙の通り補正する。 ３、明細書筒３頁７〜１３行目 「本発明は〜目的とする」とあるを、 「 そこで、近年においては、インバータを構成する一
方のトランジスタを薄膜トランジスタで構成し、基板に
形成したトランジスタの上部に積層して配置することに
よりメモリ・セルのサイズを大幅に縮小することが提案
されているが、インバータを構成する２つのトランジス
タはＡ１等の配線材料を使って接続されていた。 このように配線材料をＡ１等の金属材料とするのは、た
とえば、ｐ型の多結晶シリコン層と基板に形成したｎ型
のドレイン拡散層を直接接続すると、多結晶シリコン層
中の不純物が基板に形成したドレインに拡散しまい、基
板中にｐｎ接合によるダイオードが構成され、一方方向
の電流しが流さなくなるからである。 しかしながら、多結晶シリコンどうしのｐｎ接合を構成
すると、ｐｎ接合の多結晶シリコンの結晶粒塊や結晶性
の乱れにより発生する逆バイアスにより大きなリーク電
流が流れ、オーミックな特性を示し、ＡＩ等の金属層を
介さずに直接接続しても動作上はとんど問題がないこと
がわかっている。 そこで、本願発明はこの特性を利用して、基板に形成さ
れた第１トランジスタのドレインとＴＰＴで形成した第
２トランジスタのドレインの接続を、第１トランジスタ
のドレインと同一導電型の不純物を導入した多結晶シリ
コンで接続し、メモリ・セルを構成した。」と補正する
。 ４゜明細書筒７頁１１行目に以下の文を挿入する。 「以上のような構成とすることにより下記の如き効果を
得ることができる ａ）多結晶シリコンどうしのｐｎ接合がオーミックに近
い特性を示すことを利用して単結晶基板に形成されたド
レインにこのドレインと同一導電型のシリコン層を埋め
込みコンタクトし、この多結晶シリコン層を介して多結
晶シリコンで形成されたドレインを直接接続することに
より、ＡＩ等の金属を使わずに直接接続しているので、
プロセスが簡単になり、メモリ・セルのサイズも縮小す
ることができる。 ｂ）薄膜トランジスタのドレインは多結晶シリコン層で
形成されているので、そのまま、フリップフロップを形
成するもう一方のトランジスタとの接続用の配線として
利用することができ、配線の設計上の自由度が増す。 Ｃ）配線材料として使用されていたＡＩは、融点が低い
ので、層間絶縁膜に使用するＰＳＧ膜のりフロー工程等
の高温処理に耐えられないが、多結晶シリコンで配線を
構成すれば１１００度以上の高温にも耐えられ半導体装
置の信頼性が高まる。」以上
Claims (1)
- （１）ＣＭＯＳインバータを相互接続しフリップフロッ
プを構成するＣＭＯＳメモリ・セルにおいて、共通とな
るゲート電極の上側に一方の導電型の薄膜トランジスタ
を、前記ゲート電極の下側のバルクシリコン上に他方の
導電型のトランジスタを作成し、前記の各々のトランジ
スタのドレイン同志を接続したＣＭＯＳインバータより
構成されることを特徴とするＣＭＯＳメモリ・セル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090316A JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
| JP4036619A JPH0732202B2 (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
| JP4036620A JPH0669457A (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090316A JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Related Child Applications (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036621A Division JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
| JP4036618A Division JPH0677436A (ja) | 1992-02-24 | 1992-02-24 | ランダム・アクセス・メモリ |
| JP4036620A Division JPH0669457A (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
| JP4036617A Division JPH0732201B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置 |
| JP4036623A Division JPH0682810B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
| JP4036619A Division JPH0732202B2 (ja) | 1989-04-10 | 1992-02-24 | メモリセル |
| JP4036622A Division JPH0682809B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214566A true JPH0214566A (ja) | 1990-01-18 |
| JPH0459783B2 JPH0459783B2 (ja) | 1992-09-24 |
Family
ID=13995125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Granted JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506802A (en) * | 1993-12-17 | 1996-04-09 | Nec Corporation | Static random access memory device having high soft error immunity |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS5036351A (ja) * | 1973-08-04 | 1975-04-05 | ||
| JPS53148398A (en) * | 1977-05-31 | 1978-12-23 | Texas Instruments Inc | Mos ic device |
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1989
- 1989-04-10 JP JP1090316A patent/JPH0214566A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459783B2 (ja) | 1992-09-24 |
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