JPH0682810B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0682810B2 JPH0682810B2 JP4036623A JP3662392A JPH0682810B2 JP H0682810 B2 JPH0682810 B2 JP H0682810B2 JP 4036623 A JP4036623 A JP 4036623A JP 3662392 A JP3662392 A JP 3662392A JP H0682810 B2 JPH0682810 B2 JP H0682810B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- forming
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体装置の製造方法に関する
ものである。
トランジスタ）を用いた半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
半導体装置の製造方法を提供することを目的とする。
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、第１導電型の
基板上に選択的に第１多結晶シリコン層を形成する工
程、前記基板中に設けられた第２導電型の拡散領域上
に、前記拡散領域と電気的に接続する第２多結晶シリコ
ン層を形成する工程、前記第２多結晶シリコン層上に層
間絶縁膜を形成する工程、前記第１多結晶シリコン層上
に熱酸化法により薄膜トランジスタのゲート絶縁膜を形
成する工程、前記第２多結晶シリコン層上の前記層間絶
縁膜に開孔部を形成する工程、前記層間絶縁膜上と、前
記第１多結晶シリコン層の上の前記ゲート絶縁膜上と、
前記開口部内とに延在するように、第３多結晶シリコン
層を形成する工程、前記第３多結晶シリコン層のうち前
記ゲート絶縁膜上のチャネル領域となる部分以外で、前
記開口部内を含む前記第３多結晶シリコン層に選択的に
不純物を導入してソース領域及びドレイン領域を形成す
ると共に、前記第２多結晶シリコン層と前記第３多結晶
シリコン層とを電気的に接続する工程、を有することを
特徴とする。
基板上に選択的に第１多結晶シリコン層を形成する工
程、前記基板中に設けられた第２導電型の拡散領域上
に、前記拡散領域と電気的に接続する第２多結晶シリコ
ン層を形成する工程、前記第２多結晶シリコン層上に層
間絶縁膜を形成する工程、前記第１多結晶シリコン層上
に熱酸化法により薄膜トランジスタのゲート絶縁膜を形
成する工程、前記第２多結晶シリコン層上の前記層間絶
縁膜に開孔部を形成する工程、前記層間絶縁膜上と、前
記第１多結晶シリコン層の上の前記ゲート絶縁膜上と、
前記開口部内とに延在するように、第３多結晶シリコン
層を形成する工程、前記第３多結晶シリコン層のうち前
記ゲート絶縁膜上のチャネル領域となる部分以外で、前
記開口部内を含む前記第３多結晶シリコン層に選択的に
不純物を導入してソース領域及びドレイン領域を形成す
ると共に、前記第２多結晶シリコン層と前記第３多結晶
シリコン層とを電気的に接続する工程、を有することを
特徴とする。
【０００８】
【実施例】図２（ａ）は本発明の半導体装置の製造方法
によるメモリセルの平面パターン図例、（ｂ）にはＡＢ
の断面図を示す。選択酸化マスクの境界１８内にソース
・ドレイン領域となる部分が存在する。選択酸化による
フィールド膜形成後にゲート酸化膜を成長させてから第
１層目の多結晶シリコンと基板３０の接続をするための
コンタクトホール１０，１１の開孔をした後に第１層目
の多結晶シリコン１９，２０，２１，２７（斜線部のパ
ターン）をデポジションした後に全面にＰイオンを打ち
込んでソース・ドレイン３１，３２，３３を形成する。
この後第２フィールド膜３６をデポジション、ゲートと
なる多結晶シリコン１９，２０上の第２フィールド膜を
除去し、前記多結晶シリコン１９，２０上を熱酸化して
薄膜トランジスタのゲート絶縁膜を形成する。その後第
１層と第２層目の多結晶シリコンを接続するコンタクト
ホール１２，１３，１４を開孔し薄膜トランジスタのチ
ャネル、及びソース・ドレインを形成する第２層目の多
結晶シリコン層２２，２３（点部のパターン）をデポジ
ションし選択的にＰ＋拡散をする。更に第３フィールド
膜３５をデポジションした後にコンタクトホール１５，
１６を開孔後Ａｌ−Ｓｉ層２４，２５，２６を形成す
る。この結果Ｎ＋拡散層３１を（−）電源ＶＳＳに接続
されたソース、３２をドレイン、多結晶シリコン２０を
ゲートとするＮチャネルトランジスタと、多結晶シリコ
ン層２２において（＋）電源ＶＤＤに接続されたソース
５５、チャネル５４、ドレイン５６、多結晶シリコン２
０をゲートとするＰチャネルトランジスタが形成され、
各々のドレインがダイオードを介して接続されるＣＭＯ
Ｓのインバータが構成できる。
によるメモリセルの平面パターン図例、（ｂ）にはＡＢ
の断面図を示す。選択酸化マスクの境界１８内にソース
・ドレイン領域となる部分が存在する。選択酸化による
フィールド膜形成後にゲート酸化膜を成長させてから第
１層目の多結晶シリコンと基板３０の接続をするための
コンタクトホール１０，１１の開孔をした後に第１層目
の多結晶シリコン１９，２０，２１，２７（斜線部のパ
ターン）をデポジションした後に全面にＰイオンを打ち
込んでソース・ドレイン３１，３２，３３を形成する。
この後第２フィールド膜３６をデポジション、ゲートと
なる多結晶シリコン１９，２０上の第２フィールド膜を
除去し、前記多結晶シリコン１９，２０上を熱酸化して
薄膜トランジスタのゲート絶縁膜を形成する。その後第
１層と第２層目の多結晶シリコンを接続するコンタクト
ホール１２，１３，１４を開孔し薄膜トランジスタのチ
ャネル、及びソース・ドレインを形成する第２層目の多
結晶シリコン層２２，２３（点部のパターン）をデポジ
ションし選択的にＰ＋拡散をする。更に第３フィールド
膜３５をデポジションした後にコンタクトホール１５，
１６を開孔後Ａｌ−Ｓｉ層２４，２５，２６を形成す
る。この結果Ｎ＋拡散層３１を（−）電源ＶＳＳに接続
されたソース、３２をドレイン、多結晶シリコン２０を
ゲートとするＮチャネルトランジスタと、多結晶シリコ
ン層２２において（＋）電源ＶＤＤに接続されたソース
５５、チャネル５４、ドレイン５６、多結晶シリコン２
０をゲートとするＰチャネルトランジスタが形成され、
各々のドレインがダイオードを介して接続されるＣＭＯ
Ｓのインバータが構成できる。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】本発明は例えばＣＭＯＳＲＡＭに用いる
メモリセルを構成するＰチャネルとＮチャネルのトラン
ジスタを積層配置する際に有効な半導体装置の製造方法
であり、同じデザインルールで構成した従来のセルの約
二分の一のサイズとなり５μｍルールでは従来４Ｋｂｉ
ｔが限度であったが、本発明の実施により１６Ｋｂｉｔ
にも手が届くようになった。また、本発明は薄膜トラン
ジスタのゲート絶縁膜を多結晶シリコンの熱酸化膜から
構成するため、非常にゲート耐圧に優れ、かつ高集積化
された半導体装置の製造方法が提供できるという効果が
ある。
メモリセルを構成するＰチャネルとＮチャネルのトラン
ジスタを積層配置する際に有効な半導体装置の製造方法
であり、同じデザインルールで構成した従来のセルの約
二分の一のサイズとなり５μｍルールでは従来４Ｋｂｉ
ｔが限度であったが、本発明の実施により１６Ｋｂｉｔ
にも手が届くようになった。また、本発明は薄膜トラン
ジスタのゲート絶縁膜を多結晶シリコンの熱酸化膜から
構成するため、非常にゲート耐圧に優れ、かつ高集積化
された半導体装置の製造方法が提供できるという効果が
ある。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図 （ｂ）は断面図。
図 （ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (1)
- 【請求項１】 第１導電型の基板上に選択的に第１多結
晶シリコン層を形成する工程、前記基板中に設けられた
第２導電型の拡散領域上に、前記拡散領域と電気的に接
続する第２多結晶シリコン層を形成する工程、前記第２
多結晶シリコン層上に層間絶縁膜を形成する工程、前記
第１多結晶シリコン層上に熱酸化法により薄膜トランジ
スタのゲート絶縁膜を形成する工程、前記第２多結晶シ
リコン層上の前記層間絶縁膜に開孔部を形成する工程、
前記層間絶縁膜上と、前記第１多結晶シリコン層の上の
前記ゲート絶縁膜上と、前記開口部内とに延在するよう
に、第３多結晶シリコン層を形成する工程、前記第３多
結晶シリコン層のうち前記ゲート絶縁膜上のチャネル領
域となる部分以外で、前記開口部内を含む前記第３多結
晶シリコン層に選択的に不純物を導入してソース領域及
びドレイン領域を形成すると共に、前記第２多結晶シリ
コン層と前記第３多結晶シリコン層とを電気的に接続す
る工程、を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036623A JPH0682810B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036623A JPH0682810B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669460A JPH0669460A (ja) | 1994-03-11 |
| JPH0682810B2 true JPH0682810B2 (ja) | 1994-10-19 |
Family
ID=12474946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036623A Expired - Lifetime JPH0682810B2 (ja) | 1992-02-24 | 1992-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682810B2 (ja) |
-
1992
- 1992-02-24 JP JP4036623A patent/JPH0682810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669460A (ja) | 1994-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3167366B2 (ja) | 集積回路装置およびその製造方法 | |
| US4780751A (en) | Semiconductor integrated circuit device | |
| JP2601202B2 (ja) | 半導体記憶装置 | |
| JP2602125B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0682810B2 (ja) | 半導体装置の製造方法 | |
| JPH0682809B2 (ja) | 半導体装置の製造方法 | |
| JP2782333B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0232791B2 (ja) | ||
| JP2562383B2 (ja) | 薄膜トランジスタ | |
| JPH0732202B2 (ja) | メモリセル | |
| JPH0421348B2 (ja) | ||
| JP3146057B2 (ja) | 半導体記憶装置 | |
| JPH0459784B2 (ja) | ||
| JPH0669457A (ja) | メモリセル | |
| JPH0459783B2 (ja) | ||
| JPH0732203B2 (ja) | メモリセル | |
| JPH0677435A (ja) | 半導体装置 | |
| JPH0421349B2 (ja) | ||
| JPH0435903B2 (ja) | ||
| JPH0677436A (ja) | ランダム・アクセス・メモリ | |
| JPS5943828B2 (ja) | Ｍｏｓ形集積回路の製造方法 | |
| JPH04211166A (ja) | 薄膜トランジスタ | |
| JPS60143665A (ja) | 半導体メモリ | |
| JPH0214564A (ja) | Ｃｍｏｓメモリ・セル | |
| JPH04211165A (ja) | ランダム・アクセス・メモリ |