JP3167366B2 - 集積回路装置およびその製造方法 - Google Patents
集積回路装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路装置に
関するものであって、更に詳細には多結晶シリコンチャ
ンネルを有する電界効果装置及びその製造方法に関する
ものである。
関するものであって、更に詳細には多結晶シリコンチャ
ンネルを有する電界効果装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】ＣＭＯＳスタティックランダムアクセス
メモリ（ＳＲＡＭ）は、速度、低パワー及びリフレッシ
ュの必要性がないことなどのために電子業界においてま
すます使用されている。ＣＭＯＳ ＳＲＡＭセルは、交
差結合型ラッチの周りに構成され、且つスタンダードの
ＳＲＡＭセルの場合には、典型的に、２個の制御ゲート
によってアクセスされる。２ポートメモリ装置用のセル
をアクセスするためには、４個の制御ゲートが使用され
る。
メモリ（ＳＲＡＭ）は、速度、低パワー及びリフレッシ
ュの必要性がないことなどのために電子業界においてま
すます使用されている。ＣＭＯＳ ＳＲＡＭセルは、交
差結合型ラッチの周りに構成され、且つスタンダードの
ＳＲＡＭセルの場合には、典型的に、２個の制御ゲート
によってアクセスされる。２ポートメモリ装置用のセル
をアクセスするためには、４個の制御ゲートが使用され
る。
【０００３】基本的なＳＲＡＭセルは、各２個のＮチャ
ンネル及びＰチャンネルトランジスタを持った交差結合
型ＣＭＯＳインバータを使用して形成することが可能で
ある。物理的なレイアウト空間を節約するために、Ｐチ
ャンネルトランジスタは、しばしば、抵抗負荷で置換さ
れる。典型的な負荷は、多結晶シリコン抵抗、及び２個
の連続した多結晶シリコンダイオードを有している。こ
の後者の場合の一例は、１９８９年１月１８日付けで出
願した「半導体回路の製造方法」という名称の米国特許
出願第２９８，５３０号に記載されている。何れかの導
電型の抵抗負荷が、セルによる電力消費を減少させるた
めに非常に高い抵抗値を有すべく形成される。
ンネル及びＰチャンネルトランジスタを持った交差結合
型ＣＭＯＳインバータを使用して形成することが可能で
ある。物理的なレイアウト空間を節約するために、Ｐチ
ャンネルトランジスタは、しばしば、抵抗負荷で置換さ
れる。典型的な負荷は、多結晶シリコン抵抗、及び２個
の連続した多結晶シリコンダイオードを有している。こ
の後者の場合の一例は、１９８９年１月１８日付けで出
願した「半導体回路の製造方法」という名称の米国特許
出願第２９８，５３０号に記載されている。何れかの導
電型の抵抗負荷が、セルによる電力消費を減少させるた
めに非常に高い抵抗値を有すべく形成される。
【０００４】ＳＲＡＭセル用のセルの負荷としてＰチャ
ンネルトランジスタを使用すると、より良好な電気的特
性を有するセルが得られる。この様なセルは、抵抗負荷
を使用するものよりも一層高速である。なぜならば、Ｐ
チャンネルトランジスタは、高抵抗装置よりもより高い
駆動電流を供給することが可能だからである。更に、Ｐ
チャンネルトランジスタを使用することにより、例えば
アルファ粒子衝撃及びノイズによって発生されるような
ソフトエラーに対してより高い免疫性が与えられるから
である。Ｐチャンネル負荷トランジスタを組込んだＳＲ
ＡＭセルの主要な欠点は、各セルに対するレイアウト面
積が抵抗負荷を使用するものと比較して著しく大きいと
いうことである。このことは、装置の密度を減少させ且
つチップのコストを増加させる。
ンネルトランジスタを使用すると、より良好な電気的特
性を有するセルが得られる。この様なセルは、抵抗負荷
を使用するものよりも一層高速である。なぜならば、Ｐ
チャンネルトランジスタは、高抵抗装置よりもより高い
駆動電流を供給することが可能だからである。更に、Ｐ
チャンネルトランジスタを使用することにより、例えば
アルファ粒子衝撃及びノイズによって発生されるような
ソフトエラーに対してより高い免疫性が与えられるから
である。Ｐチャンネル負荷トランジスタを組込んだＳＲ
ＡＭセルの主要な欠点は、各セルに対するレイアウト面
積が抵抗負荷を使用するものと比較して著しく大きいと
いうことである。このことは、装置の密度を減少させ且
つチップのコストを増加させる。
【０００５】
【発明が解決しようとする課題】Ｐチャンネル負荷の利
点と抵抗負荷セルのセルレイアウト面積条件とを組合わ
せたＳＲＡＭセルを提供することが望ましい。更に、抵
抗負荷よりも大きな電流駆動を供給し且つ高いオフ抵抗
を与えるＳＲＡＭセルと使用するのに適した電界効果装
置負荷を提供することが望ましい。
点と抵抗負荷セルのセルレイアウト面積条件とを組合わ
せたＳＲＡＭセルを提供することが望ましい。更に、抵
抗負荷よりも大きな電流駆動を供給し且つ高いオフ抵抗
を与えるＳＲＡＭセルと使用するのに適した電界効果装
置負荷を提供することが望ましい。
【０００６】従って、本発明の目的とするところは、Ｐ
チャンネルトランジスタを使用するＣＭＯＳ ＳＲＡＭ
セル用の負荷を提供することである。本発明の別の目的
とするところは、抵抗負荷セルとしてチップ面積の同一
の量において製造することの可能な負荷装置を提供する
ことである。本発明の更に別の目的とするところは、多
結晶シリコン信号ライン内に導電性チャンネルを持った
電界効果装置を提供することである。本発明の更に別の
目的とするところは、ＣＭＯＳ ＳＲＡＭセル負荷とし
て使用するのに適した電界効果装置を提供することであ
る。
チャンネルトランジスタを使用するＣＭＯＳ ＳＲＡＭ
セル用の負荷を提供することである。本発明の別の目的
とするところは、抵抗負荷セルとしてチップ面積の同一
の量において製造することの可能な負荷装置を提供する
ことである。本発明の更に別の目的とするところは、多
結晶シリコン信号ライン内に導電性チャンネルを持った
電界効果装置を提供することである。本発明の更に別の
目的とするところは、ＣＭＯＳ ＳＲＡＭセル負荷とし
て使用するのに適した電界効果装置を提供することであ
る。
【０００７】
【課題を解決するための手段】従って、本発明によれ
ば、ＣＭＯＳ ＳＲＡＭセルは、データ格納ノードであ
る共通ノードと電源との間に多結晶シリコン信号ライン
を有している。電界効果装置がこの多結晶シリコン信号
ライン内に形成されている。この電界効果装置のチャン
ネルは、薄いゲート絶縁膜によって基板内の活性区域か
ら分離されており、基板内の活性領域は、該電界効果装
置に対する制御ゲートとして作用する。この様な装置
は、ＣＭＯＳ ＳＲＡＭセルにおいて使用する多結晶シ
リコンＰチャンネルトランジスタを提供するために使用
することが可能である。
ば、ＣＭＯＳ ＳＲＡＭセルは、データ格納ノードであ
る共通ノードと電源との間に多結晶シリコン信号ライン
を有している。電界効果装置がこの多結晶シリコン信号
ライン内に形成されている。この電界効果装置のチャン
ネルは、薄いゲート絶縁膜によって基板内の活性区域か
ら分離されており、基板内の活性領域は、該電界効果装
置に対する制御ゲートとして作用する。この様な装置
は、ＣＭＯＳ ＳＲＡＭセルにおいて使用する多結晶シ
リコンＰチャンネルトランジスタを提供するために使用
することが可能である。
【０００８】
【実施例】以下に説明するプロセスステップ及び構成
は、集積回路を製造するための完全なプロセスフローを
形成するものではない。本発明は、当該技術分野におい
て現在使用されている集積回路製造技術に関連して実施
することが可能であり、従って本発明を理解するのに必
要な範囲で一般的に実施されているプロセスステップの
説明を行なう。製造過程中の集積回路の一部の断面を示
す図は寸法通りには描かれておらず、本発明の重要な特
徴を示すように描かれていることに注意すべきである。
は、集積回路を製造するための完全なプロセスフローを
形成するものではない。本発明は、当該技術分野におい
て現在使用されている集積回路製造技術に関連して実施
することが可能であり、従って本発明を理解するのに必
要な範囲で一般的に実施されているプロセスステップの
説明を行なう。製造過程中の集積回路の一部の断面を示
す図は寸法通りには描かれておらず、本発明の重要な特
徴を示すように描かれていることに注意すべきである。
【０００９】図１を参照すると、ＣＭＯＳ ＳＲＡＭセ
ルの一部の断面がＰ型基板１０内に形成されている状態
が示されている。フィールド酸化物領域１２，１４は本
装置の活性領域を分離させている。活性領域１６は、フ
ィールド酸化物領域１２，１４の間に位置されており、
且つ２個の電界効果トランジスタ（不図示）用の共通ソ
ース／ドレイン領域を形成している。活性領域１８は、
二つの部分に分かれた状態で示されているが、実際に
は、図５に関連して示される如く、単一の活性領域であ
る。多結晶シリコンゲートライン２０が従来公知の如く
薄いゲート酸化物層２２の上に形成されている。側壁ス
ペーサ２４が、従来公知の如く非等方性エッチを使用し
て形成されており、軽度にドープしたドレイン（ＬＤ
Ｄ）領域２６を形成している。
ルの一部の断面がＰ型基板１０内に形成されている状態
が示されている。フィールド酸化物領域１２，１４は本
装置の活性領域を分離させている。活性領域１６は、フ
ィールド酸化物領域１２，１４の間に位置されており、
且つ２個の電界効果トランジスタ（不図示）用の共通ソ
ース／ドレイン領域を形成している。活性領域１８は、
二つの部分に分かれた状態で示されているが、実際に
は、図５に関連して示される如く、単一の活性領域であ
る。多結晶シリコンゲートライン２０が従来公知の如く
薄いゲート酸化物層２２の上に形成されている。側壁ス
ペーサ２４が、従来公知の如く非等方性エッチを使用し
て形成されており、軽度にドープしたドレイン（ＬＤ
Ｄ）領域２６を形成している。
【００１０】多結晶シリコンライン２０は図１の断面図
における電界効果装置のゲートとして機能するように見
えるが、それは、実際には、以下に説明する共用コンタ
クト領域の位置となる。多結晶シリコンライン２０の領
域内の不純物ドーピング分布は実際のトランジスタに対
するものと同一であるが、これは、単に、当該技術にお
いて公知の如く、製造プロセスのアーティファクト、即
ち人為結果である。活性領域１８は、図１の断面の面内
における以外に接続されており、且つ後に説明する如
く、多結晶シリコン信号ライン２０とその下側に存在す
る活性領域１８との間に直接的な電気的コンタクトが形
成される。
における電界効果装置のゲートとして機能するように見
えるが、それは、実際には、以下に説明する共用コンタ
クト領域の位置となる。多結晶シリコンライン２０の領
域内の不純物ドーピング分布は実際のトランジスタに対
するものと同一であるが、これは、単に、当該技術にお
いて公知の如く、製造プロセスのアーティファクト、即
ち人為結果である。活性領域１８は、図１の断面の面内
における以外に接続されており、且つ後に説明する如
く、多結晶シリコン信号ライン２０とその下側に存在す
る活性領域１８との間に直接的な電気的コンタクトが形
成される。
【００１１】この時点までは、ＣＭＯＳ ＳＲＡＭ用の
スタンダードの製造技術が使用される。本発明に基づい
て多結晶シリコン電界効果装置を製造するために、この
スタンダードなプロセスフローからの変形が実施され
る。好適には、プラズマエンハンスト化学蒸着（ＰＥＣ
ＶＤ）を使用して本装置の表面上に薄い酸化物層２８を
付着形成する。このことは、４００℃及び７００℃の間
の比較的低い温度で良好な性質の酸化物層を形成するこ
とを可能とする。層２８は、好適には、約５００Åの厚
さへ付着形成し、次いで本装置を好適には８５０℃以上
の温度へ加熱することにより高密度化ステップが行なわ
れる。この高密度化ステップは、酸化物層２８の品質を
改善することに加えて、更に、好適には、本装置の活性
区域内のＮ＋及びＰ＋注入物をアニールし且つ活性化さ
せるために使用される。酸化物層２８は、電界効果装置
用の絶縁層として使用され、従って酸化物層２８の品質
は重要である。
スタンダードの製造技術が使用される。本発明に基づい
て多結晶シリコン電界効果装置を製造するために、この
スタンダードなプロセスフローからの変形が実施され
る。好適には、プラズマエンハンスト化学蒸着（ＰＥＣ
ＶＤ）を使用して本装置の表面上に薄い酸化物層２８を
付着形成する。このことは、４００℃及び７００℃の間
の比較的低い温度で良好な性質の酸化物層を形成するこ
とを可能とする。層２８は、好適には、約５００Åの厚
さへ付着形成し、次いで本装置を好適には８５０℃以上
の温度へ加熱することにより高密度化ステップが行なわ
れる。この高密度化ステップは、酸化物層２８の品質を
改善することに加えて、更に、好適には、本装置の活性
区域内のＮ＋及びＰ＋注入物をアニールし且つ活性化さ
せるために使用される。酸化物層２８は、電界効果装置
用の絶縁層として使用され、従って酸化物層２８の品質
は重要である。
【００１２】図２を参照すると、共用コンタクト領域３
０がマスク及びエッチステップで酸化物層２８内に形成
されており、次いで約２０００Åの深さへドープしてい
ない多結晶シリコン層３２の付着形成を行なう。次い
で、マスクを使用して、共用コンタクト領域を画定し、
且つＮ＋注入を行なって領域３４を形成する。この多結
晶シリコン層３２内のＮ＋領域は、活性領域１８と多結
晶シリコン信号ライン２０の両方と良好な電気的コンタ
クトを形成する。Ｎ＋注入区域は、実際の共用コンタク
ト領域３０よりも大きく、且つ好適には、部分的にフィ
ールド酸化物領域１２上へ延在する。
０がマスク及びエッチステップで酸化物層２８内に形成
されており、次いで約２０００Åの深さへドープしてい
ない多結晶シリコン層３２の付着形成を行なう。次い
で、マスクを使用して、共用コンタクト領域を画定し、
且つＮ＋注入を行なって領域３４を形成する。この多結
晶シリコン層３２内のＮ＋領域は、活性領域１８と多結
晶シリコン信号ライン２０の両方と良好な電気的コンタ
クトを形成する。Ｎ＋注入区域は、実際の共用コンタク
ト領域３０よりも大きく、且つ好適には、部分的にフィ
ールド酸化物領域１２上へ延在する。
【００１３】図３を参照すると、次いでＰ＋注入マスク
を形成し、次いでＰ＋ステップを行なって領域３６及び
３８を形成する。領域３８は、多結晶シリコントランジ
スタの一方のソース／ドレイン領域及びＶＣＣ相互接続
ラインを形成する。Ｐ＋領域３６は、多結晶シリコント
ランジスタの他方のソース／ドレイン領域を形成すると
共に、そのＮ＋領域３４との界面４０においてダイオー
ドを形成する。好適には、ホトマスクのレイアウトが注
入したＮ＋及びＰ＋領域３４，３６を多少オーバーラッ
プさせて、その結果得られる界面４０においてダイオー
ドが形成されることを確保する。次いで、本装置の表面
全体に一様にＮ−注入を行なってＮ−チャンネル領域４
２を形成する。この注入はマスクを行なうことを必要と
しない。なぜならば、そのドーピングレベルは、Ｎ＋及
びＰ＋領域３４，３８，４０のドーピングレベルと比較
して比較的軽度だからである。領域４２は、Ｐ＋領域３
６，３８がそれぞれソース及びドレインである多結晶シ
リコンＰチャンネルトランジスタの導電性チャンネルを
形成している。
を形成し、次いでＰ＋ステップを行なって領域３６及び
３８を形成する。領域３８は、多結晶シリコントランジ
スタの一方のソース／ドレイン領域及びＶＣＣ相互接続
ラインを形成する。Ｐ＋領域３６は、多結晶シリコント
ランジスタの他方のソース／ドレイン領域を形成すると
共に、そのＮ＋領域３４との界面４０においてダイオー
ドを形成する。好適には、ホトマスクのレイアウトが注
入したＮ＋及びＰ＋領域３４，３６を多少オーバーラッ
プさせて、その結果得られる界面４０においてダイオー
ドが形成されることを確保する。次いで、本装置の表面
全体に一様にＮ−注入を行なってＮ−チャンネル領域４
２を形成する。この注入はマスクを行なうことを必要と
しない。なぜならば、そのドーピングレベルは、Ｎ＋及
びＰ＋領域３４，３８，４０のドーピングレベルと比較
して比較的軽度だからである。領域４２は、Ｐ＋領域３
６，３８がそれぞれソース及びドレインである多結晶シ
リコンＰチャンネルトランジスタの導電性チャンネルを
形成している。
【００１４】第二多結晶シリコン層３２内に全ての注入
を行なった後に、マスキング及びエッチステップを行な
って、多結晶シリコントランジスタ、共用コンタクト領
域、及びＶＣＣ相互接続ラインを画定する。本装置の下
側に存在する区域を保護するために多結晶シリコン層を
使用することが可能であるように、第二多結晶シリコン
層をパターニングする前に、第二多結晶シリコン層内へ
の全ての注入を行なうことが望ましい。Ｎ＋，Ｐ＋及び
Ｎ−注入を行なう順番は重要ではない。これらの注入
は、Ｎ＋，Ｐ＋，Ｎ−の順番で実施するように上に説明
したが、それらは、Ｎ−，Ｎ＋，Ｐ＋の順番か、又はそ
の他の所望の順番で実施することも可能である。上述し
た如く、Ｎ−注入の場合にマスクを使用することは必要
ではない。
を行なった後に、マスキング及びエッチステップを行な
って、多結晶シリコントランジスタ、共用コンタクト領
域、及びＶＣＣ相互接続ラインを画定する。本装置の下
側に存在する区域を保護するために多結晶シリコン層を
使用することが可能であるように、第二多結晶シリコン
層をパターニングする前に、第二多結晶シリコン層内へ
の全ての注入を行なうことが望ましい。Ｎ＋，Ｐ＋及び
Ｎ−注入を行なう順番は重要ではない。これらの注入
は、Ｎ＋，Ｐ＋，Ｎ−の順番で実施するように上に説明
したが、それらは、Ｎ−，Ｎ＋，Ｐ＋の順番か、又はそ
の他の所望の順番で実施することも可能である。上述し
た如く、Ｎ−注入の場合にマスクを使用することは必要
ではない。
【００１５】図４を参照すると、第二多結晶シリコン層
をパターン形成すると、本チップの表面上に厚い酸化物
層４４が形成される。酸化物層４４は、好適には、約２
０００Åの厚さの付着形成したドープしていない酸化物
層、及び約６０００Åの厚さのＰＳＧ又はＢＰＳＧ層か
ら形成する。次いで、メタル付着を行なう前に、輪郭を
滑らかとするために、絶縁層４４をリフローさせること
が可能である。絶縁層４４の形成を完了した後に、メタ
ル層を付着形成しパターン形成して信号ライン４６を形
成する。本装置に対する処理ステップの残部は従来公知
のものを適用することが可能である。
をパターン形成すると、本チップの表面上に厚い酸化物
層４４が形成される。酸化物層４４は、好適には、約２
０００Åの厚さの付着形成したドープしていない酸化物
層、及び約６０００Åの厚さのＰＳＧ又はＢＰＳＧ層か
ら形成する。次いで、メタル付着を行なう前に、輪郭を
滑らかとするために、絶縁層４４をリフローさせること
が可能である。絶縁層４４の形成を完了した後に、メタ
ル層を付着形成しパターン形成して信号ライン４６を形
成する。本装置に対する処理ステップの残部は従来公知
のものを適用することが可能である。
【００１６】図５は負荷装置として使用するための上述
した如く製造されるＰチャンネル多結晶シリコントラン
ジスタを使用するＣＭＯＳ ＳＲＡＭセルの好適なレイ
アウトを示している。この様なＳＲＡＭセルレイアウト
のさらなる詳細は前述した関連特許出願に記載されてい
る。第一レベル多結晶シリコンライン２０に加えて、第
一レベル多結晶シリコン層からワードライン４８も形成
される。上側に存在する絶縁層４４を介してコンタクト
領域５０を開放し、種々のメタルデータ信号ラインとコ
ンタクトを形成する。メタル装置接地ラインがコンタク
ト領域５２を介してＳＲＡＭセルとコンタクトを形成す
る。
した如く製造されるＰチャンネル多結晶シリコントラン
ジスタを使用するＣＭＯＳ ＳＲＡＭセルの好適なレイ
アウトを示している。この様なＳＲＡＭセルレイアウト
のさらなる詳細は前述した関連特許出願に記載されてい
る。第一レベル多結晶シリコンライン２０に加えて、第
一レベル多結晶シリコン層からワードライン４８も形成
される。上側に存在する絶縁層４４を介してコンタクト
領域５０を開放し、種々のメタルデータ信号ラインとコ
ンタクトを形成する。メタル装置接地ラインがコンタク
ト領域５２を介してＳＲＡＭセルとコンタクトを形成す
る。
【００１７】図５に示したセルレイアウトは、８−Ｔ二
重ポートＳＲＡＭセルである。多結晶シリコンライン４
８の各々は、２個のＮチャンネルトランジスタに対する
ゲートを形成している。信号ライン２０の各々は、信号
Ｎチャンネルトランジスタに対するゲートを形成してお
り、且つ活性領域１６は、領域４２内にチャンネルを有
する二つのＰチャンネル多結晶シリコン装置に対するゲ
ートとして作用する。これらのＰチャンネル装置は、共
用コンタクト３０とＶＣＣ信号ライン３８との間の負荷
装置として使用される。
重ポートＳＲＡＭセルである。多結晶シリコンライン４
８の各々は、２個のＮチャンネルトランジスタに対する
ゲートを形成している。信号ライン２０の各々は、信号
Ｎチャンネルトランジスタに対するゲートを形成してお
り、且つ活性領域１６は、領域４２内にチャンネルを有
する二つのＰチャンネル多結晶シリコン装置に対するゲ
ートとして作用する。これらのＰチャンネル装置は、共
用コンタクト３０とＶＣＣ信号ライン３８との間の負荷
装置として使用される。
【００１８】図５のセルレイアウトに対応する概略図を
図６に示してある。Ｎチャンネルトランジスタ６０，６
２は、多結晶シリコンＰチャンネルトランジスタ６４，
６６と結合して、該セルの交差結合型ラッチを形成して
いる。Ｎチャンネルトランジスタ６８及び７０が、それ
ぞれ、真及び補元データ書込みラインＤＷ及びＤＷＢへ
接続されている。Ｎチャンネルトランジスタ７２及び７
４が、それぞれ、真及び補元データ書込み信号ラインＤ
Ｒ及びＤＲＢへ接続されている。
図６に示してある。Ｎチャンネルトランジスタ６０，６
２は、多結晶シリコンＰチャンネルトランジスタ６４，
６６と結合して、該セルの交差結合型ラッチを形成して
いる。Ｎチャンネルトランジスタ６８及び７０が、それ
ぞれ、真及び補元データ書込みラインＤＷ及びＤＷＢへ
接続されている。Ｎチャンネルトランジスタ７２及び７
４が、それぞれ、真及び補元データ書込み信号ラインＤ
Ｒ及びＤＲＢへ接続されている。
【００１９】ダイオード７６，７８は、ＰＮ界面４０に
よって形成されているものであり、且つそれぞれ、共通
ノード８０，８２へ接続している。共通ノード８０及び
８２は、図１乃至４に示した活性領域１６に対応してお
り、且つＰチャンネルトランジスタ６６，６４に対する
ゲート領域として作用する。トランジスタ６８，７０
は、ワード書込み信号ラインＷＷによってゲート動作さ
れ、且つ読取りトランジスタ７２，７４はワード読取り
信号ラインＷＲによって制御される。ラインＷＷ及びＷ
Ｒは、図５に示した多結晶ワードライン４８に対応して
いる。ラインＤＷ，ＤＲ，ＤＷＢ，ＤＲＢ及び接地接続
は、図５のコンタクト領域５０及び５２へのコンタクト
を形成するメタル信号ラインである。図６の８−ＴＳＲ
ＡＭセルの動作は従来のものと同一であり、従って当業
者等に容易に理解可能なものである。
よって形成されているものであり、且つそれぞれ、共通
ノード８０，８２へ接続している。共通ノード８０及び
８２は、図１乃至４に示した活性領域１６に対応してお
り、且つＰチャンネルトランジスタ６６，６４に対する
ゲート領域として作用する。トランジスタ６８，７０
は、ワード書込み信号ラインＷＷによってゲート動作さ
れ、且つ読取りトランジスタ７２，７４はワード読取り
信号ラインＷＲによって制御される。ラインＷＷ及びＷ
Ｒは、図５に示した多結晶ワードライン４８に対応して
いる。ラインＤＷ，ＤＲ，ＤＷＢ，ＤＲＢ及び接地接続
は、図５のコンタクト領域５０及び５２へのコンタクト
を形成するメタル信号ラインである。図６の８−ＴＳＲ
ＡＭセルの動作は従来のものと同一であり、従って当業
者等に容易に理解可能なものである。
【００２０】当業者にとって明らかな如く、上述した技
術は、多くの異なった状態で使用することが可能であ
る。例えば、多結晶シリコンＰチャンネル負荷は、上述
した二重ポート８−Ｔセルのみならず、単一ポート６−
Ｔセルにおいて使用することも可能である。図５に示し
たもの以外のセルレイアウトを使用することも可能であ
り、且つあるレイアウトはダイオード７６，７８を形成
することが不所望であるか又は不必要な場合もある。所
望により、ゲート酸化物層２８は付着形成する代わりに
成長させることが可能であるが、この比較的高い温度ス
テップはあるプロセスフローにおいては望ましくない場
合もある。更に、ＳＲＡＭセル以外の回路構成を使用し
てＮチャンネル多結晶シリコントランジスタを使用する
ことが可能であり、且つそれらは、単にＮ＋ソース／ド
レイン領域及びＰ−チャンネルを形成することにより上
述した技術を使用して製造することが可能である。
術は、多くの異なった状態で使用することが可能であ
る。例えば、多結晶シリコンＰチャンネル負荷は、上述
した二重ポート８−Ｔセルのみならず、単一ポート６−
Ｔセルにおいて使用することも可能である。図５に示し
たもの以外のセルレイアウトを使用することも可能であ
り、且つあるレイアウトはダイオード７６，７８を形成
することが不所望であるか又は不必要な場合もある。所
望により、ゲート酸化物層２８は付着形成する代わりに
成長させることが可能であるが、この比較的高い温度ス
テップはあるプロセスフローにおいては望ましくない場
合もある。更に、ＳＲＡＭセル以外の回路構成を使用し
てＮチャンネル多結晶シリコントランジスタを使用する
ことが可能であり、且つそれらは、単にＮ＋ソース／ド
レイン領域及びＰ−チャンネルを形成することにより上
述した技術を使用して製造することが可能である。
【００２１】上述したＣＭＯＳ ＳＲＡＭセルは、従来
のセルと比較して幾つかの重要な利点を有している。高
い値の多結晶シリコン抵抗及び連続するダイオード負荷
装置がそれを介しての電流の流れを約数ピコアンペアの
程度へ制限し、本装置の全体的な速度を制限していた。
多結晶シリコンＰチャンネル装置を使用することによ
り、ＳＲＡＭセルのスイッチングをドライブするための
数百ナノアンペアの負荷とすることが可能である。多結
晶シリコントランジスタの品質は、単結晶シリコン基板
内に形成されるものと比較して高いものではないが、Ｓ
ＲＡＭセルにおけるそれらの性能は、従来の高抵抗負荷
装置のものと比較して著しく良好である。
のセルと比較して幾つかの重要な利点を有している。高
い値の多結晶シリコン抵抗及び連続するダイオード負荷
装置がそれを介しての電流の流れを約数ピコアンペアの
程度へ制限し、本装置の全体的な速度を制限していた。
多結晶シリコンＰチャンネル装置を使用することによ
り、ＳＲＡＭセルのスイッチングをドライブするための
数百ナノアンペアの負荷とすることが可能である。多結
晶シリコントランジスタの品質は、単結晶シリコン基板
内に形成されるものと比較して高いものではないが、Ｓ
ＲＡＭセルにおけるそれらの性能は、従来の高抵抗負荷
装置のものと比較して著しく良好である。
【００２２】Ｐチャンネル装置はターンオフされた場合
に高抵抗値を与え、且つターンオンされた場合に比較的
低い抵抗値を与え電源へのより低いインピーダンス経路
を与えるので、ＳＲＡＭセルは例えばアルファ粒子衝撃
などのようなソフトエラー及びノイズに対してより安定
している。本セルは、スイッチング電流が高いのでより
高速であり、且つより低い電源でもって良好に動作す
る。図５に関連して説明した特定のレイアウトは、比較
的長尺で幅狭のＰチャンネル装置が形成されるという利
点を有している。このことは、上述した理由に対して所
望される高いオフ抵抗値を与え、一方抵抗負荷装置と比
較して著しく低いオン抵抗値を与える。
に高抵抗値を与え、且つターンオンされた場合に比較的
低い抵抗値を与え電源へのより低いインピーダンス経路
を与えるので、ＳＲＡＭセルは例えばアルファ粒子衝撃
などのようなソフトエラー及びノイズに対してより安定
している。本セルは、スイッチング電流が高いのでより
高速であり、且つより低い電源でもって良好に動作す
る。図５に関連して説明した特定のレイアウトは、比較
的長尺で幅狭のＰチャンネル装置が形成されるという利
点を有している。このことは、上述した理由に対して所
望される高いオフ抵抗値を与え、一方抵抗負荷装置と比
較して著しく低いオン抵抗値を与える。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づいて多結晶シリコン
電界効果装置を製造する一段階における状態を示した概
略断面図。
電界効果装置を製造する一段階における状態を示した概
略断面図。
【図２】 本発明の一実施例に基づいて多結晶シリコン
電界効果装置を製造する一段階における状態を示した概
略断面図。
電界効果装置を製造する一段階における状態を示した概
略断面図。
【図３】 本発明の一実施例に基づいて多結晶シリコン
電界効果装置を製造する一段階における状態を示した概
略断面図。
電界効果装置を製造する一段階における状態を示した概
略断面図。
【図４】 本発明の一実施例に基づいて多結晶シリコン
電界効果装置を製造する一段階における状態を示した概
略断面図。
電界効果装置を製造する一段階における状態を示した概
略断面図。
【図５】 本発明の一実施例に基づく多結晶シリコン電
界効果装置を使用したＣＭＯＳ ＳＲＡＭセルのレイア
ウトを示した概略平面図。
界効果装置を使用したＣＭＯＳ ＳＲＡＭセルのレイア
ウトを示した概略平面図。
【図６】 図５のＳＲＡＭセルの回路構成を示した概略
図。
図。
６０，６２ Ｎチャンネルトランジスタ ６４，６６ 多結晶シリコンＰチャンネルトランジスタ ６８，７０ Ｎチャンネルトランジスタ ７２，７４ Ｎチャンネルトランジスタ ７６，７８ ダイオード ８０，８２ 共通ノード
フロントページの続き (72)発明者 ユーピン ハン アメリカ合衆国， テキサス 75248, ダラス， スコティア ドライブ 7701 (72)発明者 エルマー エイチ． ガリツ アメリカ合衆国， テキサス 75160, ターレル， ピーカン 106 (56)参考文献 特開 昭59−79568（ＪＰ，Ａ) 特開 平１−202858（ＪＰ，Ａ) 特開 昭60−187994（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/8238 H01L 27/092 H01L 27/11
Claims (4)
- 【請求項１】 集積回路装置において、 少なくとも３個の互いに離隔した第１、第２、第３活性
領域が形成されている半導体基板、 前記第１活性領域に設けられているコンタクト、 前記コンタクトから前記第２及び第３活性領域の間を延
在して前記半導体基板上に絶縁層を介して設けられてお
り且つその一部が前記第２及び第３活性領域を第１ソー
ス／ドレイン領域とする電界効果トランジスタのゲート
として機能することが可能な第１多結晶シリコン層、 前記半導体基板上に絶縁層を介して設けられており且つ
電源に接続されている電源ライン、 前記コンタクトと前記電源ラインとの間で且つ前記第２
又は第３活性領域上を延在して絶縁層を介して前記半導
体基板上に設けられている第２多結晶シリコン層、 を有しており、前記第２多結晶シリコン層が軽度のドー
プしたチャンネル領域を具備すると共に該チャンネル領
域の両側において一対の高度にドープした第２ソース／
ドレイン領域を具備しており、且つ前記第２多結晶シリ
コン層の下側に存在する前記第２又は第３活性領域が前
記第２多結晶シリコン層のチャンネル領域に対して電界
効果トランジスタのゲートとして機能することが可能で
あることを特徴とする集積回路装置。 - 【請求項２】 請求項１において、前記第２多結晶シリ
コン層は、前記コンタクトの一部を形成するコンタクト
形成部分が前記第２ソース／ドレイン領域と反対の導電
型で高度にドープされており、前記コンタクト形成部分
と前記第２ソース／ドレイン領域との界面においてダイ
オードが形成されていることを特徴とする集積回路装
置。 - 【請求項３】 請求項１又は２において、本集積回路装
置がＣＭＯＳＳＲＡＭメモリセルであることを特徴とす
る集積回路装置。 - 【請求項４】 集積回路装置の製造方法において、 半導体基板内に活性領域を形成し、 前記半導体基板上にＮチャンネル電界効果装置のゲート
として機能する部分を有する第１多結晶シリコン層を第
１ゲート絶縁層を介して形成し、 前記半導体基板上に第２ゲート絶縁層を形成し、 前記第２ゲート絶縁層を貫通して開口を形成して前記第
１多結晶シリコン層のコンタクト部及び前記コンタクト
部に隣接している前記半導体基板内のソース／ドレイン
領域の一部を露出させ、 前記第２ゲート絶縁層及び露出部分の上に第２多結晶シ
リコン層を形成し、 前記第２多結晶シリコン層内に一対のＰ型ソース／ドレ
イン領域を形成し、 前記一対のＰ型ソース／ドレイン領域の間で前記第２多
結晶シリコン層内にＰチャンネル領域を形成し、 前記第２多結晶シリコン層をエッチングして前記Ｐ型ソ
ース／ドレイン領域と、前記Ｐチャンネル領域と、ゲー
トとして機能する前記活性領域とを有する長尺状のＰチ
ャンネル電界効果装置を形成する、 上記各ステップを有することを特徴とする集積回路装置
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US531014 | 1990-05-31 | ||
| US07/531,014 US5135888A (en) | 1989-01-18 | 1990-05-31 | Field effect device with polycrystalline silicon channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342892A JPH06342892A (ja) | 1994-12-13 |
| JP3167366B2 true JP3167366B2 (ja) | 2001-05-21 |
Family
ID=24115902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22811091A Expired - Fee Related JP3167366B2 (ja) | 1990-05-31 | 1991-05-31 | 集積回路装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (3) | EP0877425A3 (ja) |
| JP (1) | JP3167366B2 (ja) |
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| DE (2) | DE69132387T2 (ja) |
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|---|---|---|---|---|
| US5801396A (en) * | 1989-01-18 | 1998-09-01 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
| US5457062A (en) * | 1989-06-30 | 1995-10-10 | Texas Instruments Incorporated | Method for forming gigaohm load for BiCMOS process |
| JP2923700B2 (ja) | 1991-03-27 | 1999-07-26 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JPH04299569A (ja) * | 1991-03-27 | 1992-10-22 | Nec Corp | Ｓｏｉｓの製造方法及びトランジスタとその製造方法 |
| US5557126A (en) * | 1994-09-30 | 1996-09-17 | Sgs-Thomson Microelectronics, Inc. | Thin-film transistor and method for forming the same |
| US5705405A (en) * | 1994-09-30 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of making the film transistor with all-around gate electrode |
| JP2693926B2 (ja) * | 1995-04-27 | 1997-12-24 | 日本電気アイシーマイコンシステム株式会社 | スタティックｒａｍセル |
| KR0149256B1 (ko) * | 1995-08-25 | 1998-10-01 | 김주용 | 씨모스 트랜지스터 제조방법 |
| US5856708A (en) * | 1996-10-23 | 1999-01-05 | Advanced Micro Devices, Inc. | Polycide/poly diode SRAM load |
| US5870330A (en) * | 1996-12-27 | 1999-02-09 | Stmicroelectronics, Inc. | Method of making and structure of SRAM storage cell with N channel thin film transistor load devices |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| JP5420582B2 (ja) * | 2000-05-16 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| US8558654B2 (en) | 2008-09-17 | 2013-10-15 | Stmicroelectronics (Grenoble 2) Sas | Vialess integration for dual thin films—thin film resistor and heater |
| US8786396B2 (en) | 2008-09-17 | 2014-07-22 | Stmicroelectronics Pte. Ltd. | Heater design for heat-trimmed thin film resistors |
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| US8981527B2 (en) * | 2011-08-23 | 2015-03-17 | United Microelectronics Corp. | Resistor and manufacturing method thereof |
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| US11100980B2 (en) * | 2018-10-31 | 2021-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Orthogonal dual port ram (ORAM) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
| JPS5626467A (en) * | 1979-08-10 | 1981-03-14 | Toshiba Corp | Semiconductor device and the manufacturing process |
| DE3235880A1 (de) * | 1982-09-28 | 1984-04-05 | Siemens AG, 1000 Berlin und 8000 München | Statische speicherzelle in zwei-kanal-technik |
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| GB2184287B (en) * | 1985-12-13 | 1989-10-18 | Intel Corp | Integrated circuit dual port static memory cell |
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| US4918510A (en) * | 1988-10-31 | 1990-04-17 | Motorola, Inc. | Compact CMOS device structure |
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- 1991-05-23 DE DE69133300T patent/DE69133300T2/de not_active Expired - Fee Related
- 1991-05-23 EP EP91304676A patent/EP0460833B1/en not_active Expired - Lifetime
- 1991-05-23 EP EP99201796A patent/EP0952614B1/en not_active Expired - Lifetime
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