JP2693926B2 - スタティックｒａｍセル - Google Patents
スタティックｒａｍセルInfo
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＳＲＡＭのメモリセルに関する。
特にＳＲＡＭのメモリセルに関する。
【０００２】
【従来の技術】近年、半導体メモリの大容量化に伴な
い、メモリセルは少しでも面積を小さくすることを要求
されている。そこで、Ｐ型トランジスタとＮ型トランジ
スタを製造してフリップフロップを構成したメモリセル
から、上記のＰ型トランジスタを抵抗に変えることで、
メモリセルを小さく出来る抵抗型メモリセル（Ｎ型トラ
ンジスタと抵抗で等価的にフリップフロップを構成した
メモリセル）に移行してきた。又、最近の技術進歩に伴
い、Ｎ型トランジスタの上にＰ型薄膜トランジスタを製
造することで、３次元構造のメモリセル（以下、ＴＦＴ
型メモリセルと呼称する）が可能となり、さらなるメモ
リセルの縮小化が進んでいる。しかし、ＴＦＴ型メモリ
セルは抵抗型メモリセルに比べ、製造工程数が多くなる
ことから、現在では、ＴＦＴ型メモリセルと抵抗型メモ
リセルの両方が用途に応じて使用されている。
い、メモリセルは少しでも面積を小さくすることを要求
されている。そこで、Ｐ型トランジスタとＮ型トランジ
スタを製造してフリップフロップを構成したメモリセル
から、上記のＰ型トランジスタを抵抗に変えることで、
メモリセルを小さく出来る抵抗型メモリセル（Ｎ型トラ
ンジスタと抵抗で等価的にフリップフロップを構成した
メモリセル）に移行してきた。又、最近の技術進歩に伴
い、Ｎ型トランジスタの上にＰ型薄膜トランジスタを製
造することで、３次元構造のメモリセル（以下、ＴＦＴ
型メモリセルと呼称する）が可能となり、さらなるメモ
リセルの縮小化が進んでいる。しかし、ＴＦＴ型メモリ
セルは抵抗型メモリセルに比べ、製造工程数が多くなる
ことから、現在では、ＴＦＴ型メモリセルと抵抗型メモ
リセルの両方が用途に応じて使用されている。
【０００３】上記メモリセルの従来例として、ＴＦＴ型
メモリセルと抵抗型メモリセルについて述べる。まず、
ＴＦＴ型メモリセルは、図１１に示すように、ビット線
１０１からの電圧をメモリセル内に伝える為、ビット線
１０１と接点１０２との間にゲートをワード線１０３と
接続したトランスファトランジスタ１０４が接続され、
接点１０２はソースを電源のＶｃｃに接続されたＰ型の
薄膜トランジスタ１０５、ソースをＧＮＤのＶｓｓに接
続された駆動トランジスタ１０６のそれぞれのドレイン
に接続され更に、ソースを電源のＶｃｃに接線されたＰ
型の薄膜トランジスタ１０７、ソースをＧＮＤのＶｓｓ
に接続された駆動トランジスタ１０８のそれぞれのゲー
トに接続されている。又、ビット線１０９からの電圧を
メモリセル内に伝える為、ビット線１０９と接点１１０
の間にゲートをワード線１０３と接続したトランスファ
トランジスタ１１１が接続され、接点１１０はソースを
電源に接続されたＰ型の薄膜トランジスタ１０７、ソー
スをＧＮＤに接続された駆動トランジスタ１０８のそれ
ぞれのドレインに接続され、ソースを電源に接続された
Ｐ型の薄膜トランジスタ１０５、ソースをＧＮＤに接続
された駆動トランジスタ１０６のそれぞれのゲートに接
続されて、フリップフロップが構成されている。
メモリセルと抵抗型メモリセルについて述べる。まず、
ＴＦＴ型メモリセルは、図１１に示すように、ビット線
１０１からの電圧をメモリセル内に伝える為、ビット線
１０１と接点１０２との間にゲートをワード線１０３と
接続したトランスファトランジスタ１０４が接続され、
接点１０２はソースを電源のＶｃｃに接続されたＰ型の
薄膜トランジスタ１０５、ソースをＧＮＤのＶｓｓに接
続された駆動トランジスタ１０６のそれぞれのドレイン
に接続され更に、ソースを電源のＶｃｃに接線されたＰ
型の薄膜トランジスタ１０７、ソースをＧＮＤのＶｓｓ
に接続された駆動トランジスタ１０８のそれぞれのゲー
トに接続されている。又、ビット線１０９からの電圧を
メモリセル内に伝える為、ビット線１０９と接点１１０
の間にゲートをワード線１０３と接続したトランスファ
トランジスタ１１１が接続され、接点１１０はソースを
電源に接続されたＰ型の薄膜トランジスタ１０７、ソー
スをＧＮＤに接続された駆動トランジスタ１０８のそれ
ぞれのドレインに接続され、ソースを電源に接続された
Ｐ型の薄膜トランジスタ１０５、ソースをＧＮＤに接続
された駆動トランジスタ１０６のそれぞれのゲートに接
続されて、フリップフロップが構成されている。
【０００４】以下に、このＴＦＴ型メモリセルの記憶動
作について説明する。
作について説明する。
【０００５】ビット線１０１が‘Ｈ’レベル、ビット線
１０９が‘Ｌ’レベルの場合、ワード線１０３が‘Ｈ’
レベルになるとトランスファトランジスタ１０４，１１
１が導通状態となり、トランスファトランジスタ１０４
を介してビット線１０１の‘Ｈ’レベルがトランスファ
トランジスタ１０４のしきい値電圧分下って接点１０２
に伝わる。接点１０２はＰ型の薄膜トランジスタ１０７
と駆動トランジスタ１０８のゲートに接続されている
為、Ｐ型の薄膜トランジスタ１０７はＯＦＦ状態、駆動
トランジスタ１０８がＯＮ状態となり、接点１１０は
‘Ｌ’レベルとなる。接点１１０がゲートに接続される
Ｐ型の薄膜トランジスタ１０５はＯＮ状態、駆動トラン
ジスタ１０６はＯＦＦ状態となり、接点１０２は‘Ｈ’
レベルとなる。この時、ワード線１０３が‘Ｌ’レベル
に変化しても、接点１０２は‘Ｈ’レベル、接点１１０
は‘Ｌ’レベルを保持し続ける。
１０９が‘Ｌ’レベルの場合、ワード線１０３が‘Ｈ’
レベルになるとトランスファトランジスタ１０４，１１
１が導通状態となり、トランスファトランジスタ１０４
を介してビット線１０１の‘Ｈ’レベルがトランスファ
トランジスタ１０４のしきい値電圧分下って接点１０２
に伝わる。接点１０２はＰ型の薄膜トランジスタ１０７
と駆動トランジスタ１０８のゲートに接続されている
為、Ｐ型の薄膜トランジスタ１０７はＯＦＦ状態、駆動
トランジスタ１０８がＯＮ状態となり、接点１１０は
‘Ｌ’レベルとなる。接点１１０がゲートに接続される
Ｐ型の薄膜トランジスタ１０５はＯＮ状態、駆動トラン
ジスタ１０６はＯＦＦ状態となり、接点１０２は‘Ｈ’
レベルとなる。この時、ワード線１０３が‘Ｌ’レベル
に変化しても、接点１０２は‘Ｈ’レベル、接点１１０
は‘Ｌ’レベルを保持し続ける。
【０００６】次にこのＴＦＴ型メモリセルのデバイス構
造について図１１，１２を参照して説明する。
造について図１１，１２を参照して説明する。
【０００７】図１２は、ＴＦＴ型メモリセルの断面図で
ある。図１２に示すように、アルミ配線層１２１とチタ
ン配線層１２２の２つの層が接合し、１つの配線層とな
り、図１１のビット線１０１となる。さらにチタン配線
層１２２は、導電型がＰ型のシリコン基板１２３上に形
成されたＮ型拡散層１２４に接続される。ここで、図１
２に示すようにＮ型拡散層１２４と１２４′で構成され
るソース・ドレイン領域、ゲート絶縁膜１２５、第１多
結晶シリコン層１２６と第１シリサイド層１２７で構成
されるゲート電極を有するＭＯＳトランジスタが形成さ
れる。このＭＯＳトランジスタが図１１に示すトランス
ファトランジスタ１０４である。
ある。図１２に示すように、アルミ配線層１２１とチタ
ン配線層１２２の２つの層が接合し、１つの配線層とな
り、図１１のビット線１０１となる。さらにチタン配線
層１２２は、導電型がＰ型のシリコン基板１２３上に形
成されたＮ型拡散層１２４に接続される。ここで、図１
２に示すようにＮ型拡散層１２４と１２４′で構成され
るソース・ドレイン領域、ゲート絶縁膜１２５、第１多
結晶シリコン層１２６と第１シリサイド層１２７で構成
されるゲート電極を有するＭＯＳトランジスタが形成さ
れる。このＭＯＳトランジスタが図１１に示すトランス
ファトランジスタ１０４である。
【０００８】そして、向い合う所にも同様に低濃度のＮ
型拡散層１２４ａがあり、Ｎ型拡散層１２４′と接続さ
れる。さらに、Ｎ型不純物をドープした第１多結晶シリ
コン層１２６ａと接続される。この第１多結晶シリコン
層１２６ａの抵抗値を低くするために、この上にシリコ
ンと高融点金属を混合した物質である第１シリサイド層
１２７ａがあり、この２つの層を接合している。この２
つの層が図１１の駆動トランジスタ１０８のゲート電極
を構成する。
型拡散層１２４ａがあり、Ｎ型拡散層１２４′と接続さ
れる。さらに、Ｎ型不純物をドープした第１多結晶シリ
コン層１２６ａと接続される。この第１多結晶シリコン
層１２６ａの抵抗値を低くするために、この上にシリコ
ンと高融点金属を混合した物質である第１シリサイド層
１２７ａがあり、この２つの層を接合している。この２
つの層が図１１の駆動トランジスタ１０８のゲート電極
を構成する。
【０００９】ここで、これらの駆動トランジスタあるい
はトランスファトランジスタは素子分離絶縁膜１２８で
互いに絶縁分離される。そして、先述のＧＮＤＶｓｓ配
線となるタングステン層１２９が形成される。
はトランスファトランジスタは素子分離絶縁膜１２８で
互いに絶縁分離される。そして、先述のＧＮＤＶｓｓ配
線となるタングステン層１２９が形成される。
【００１０】前述の第１シリサイド層１２７ａは、その
上層にあるＮ型不純物をドープした第２の多結晶シリコ
ン層１３０と接続し、さらに第２シリサイド層１３１と
接続され、この２つの層が配線され図１１に示すＰ型の
薄膜トランジスタ１０７のゲート電極に接続される。ま
た、第２シリサイド層１３１は、上層のＰ型不純物をド
ープした第３多結晶シリコン層１３２と接続される。こ
れが図１１に示すＰ型の薄膜トランジスタ１０５のドレ
イン側拡散層となる。ここで、第２多結晶シリコン層１
３０ａと第２シリサイド層１３１ａとで構成される電極
が、前述の薄膜トランジスタのゲート電極となる。ま
た、シリコン酸化膜で薄膜トランジスタ用ゲート絶縁膜
１３３が形成される。
上層にあるＮ型不純物をドープした第２の多結晶シリコ
ン層１３０と接続し、さらに第２シリサイド層１３１と
接続され、この２つの層が配線され図１１に示すＰ型の
薄膜トランジスタ１０７のゲート電極に接続される。ま
た、第２シリサイド層１３１は、上層のＰ型不純物をド
ープした第３多結晶シリコン層１３２と接続される。こ
れが図１１に示すＰ型の薄膜トランジスタ１０５のドレ
イン側拡散層となる。ここで、第２多結晶シリコン層１
３０ａと第２シリサイド層１３１ａとで構成される電極
が、前述の薄膜トランジスタのゲート電極となる。ま
た、シリコン酸化膜で薄膜トランジスタ用ゲート絶縁膜
１３３が形成される。
【００１１】更に、メモリセルを構成するその他の半導
体素子の断面構造も同様に形成されて、ＴＦＴ型メモリ
セルが形成される。
体素子の断面構造も同様に形成されて、ＴＦＴ型メモリ
セルが形成される。
【００１２】次に従来の抵抗型メモリセルについて述べ
る。以下、図１３，１４に基づいて説明する。図１３は
その回路図であり、図１４はデバイスの断面図である。
図１３に示すようにビット線１０１から電圧をメモリセ
ル内に伝える為、ビット線１０１と接点１０２の間にゲ
ートをワード線１０３と接続したトランスファトランジ
スタ１０４が接続され、接点１０２は一方が電源Ｖｃｃ
に接続された抵抗１１２とソースをＧＮＤＶｓｓに接続
された駆動トランジスタ１０６のドレイン，ソースをＧ
ＮＤに接続されたトランスファトランジスタ１０８のゲ
ートに接続されている。又、ビット線１０９からの電圧
をメモリセル内に伝える為、ビット線１０９と接点１１
０の間にゲートをワード線１０３と接続したトランスフ
ァトランジスタ１１１が接続され、接点１１０は一方が
電源に接続された抵抗１１３とソースをＧＮＤに接続さ
れた駆動トランジスタ１０８のドレイン，ソースをＧＮ
Ｄに接続された駆動トランジスタ１０６のゲートに接続
され、等価的にフリップフロップを構成している。
る。以下、図１３，１４に基づいて説明する。図１３は
その回路図であり、図１４はデバイスの断面図である。
図１３に示すようにビット線１０１から電圧をメモリセ
ル内に伝える為、ビット線１０１と接点１０２の間にゲ
ートをワード線１０３と接続したトランスファトランジ
スタ１０４が接続され、接点１０２は一方が電源Ｖｃｃ
に接続された抵抗１１２とソースをＧＮＤＶｓｓに接続
された駆動トランジスタ１０６のドレイン，ソースをＧ
ＮＤに接続されたトランスファトランジスタ１０８のゲ
ートに接続されている。又、ビット線１０９からの電圧
をメモリセル内に伝える為、ビット線１０９と接点１１
０の間にゲートをワード線１０３と接続したトランスフ
ァトランジスタ１１１が接続され、接点１１０は一方が
電源に接続された抵抗１１３とソースをＧＮＤに接続さ
れた駆動トランジスタ１０８のドレイン，ソースをＧＮ
Ｄに接続された駆動トランジスタ１０６のゲートに接続
され、等価的にフリップフロップを構成している。
【００１３】以下にこの抵抗型メモリセルの記憶動作に
ついて説明する。ビット線１０１が‘Ｈ’レベル、ビッ
ト線１０９が‘Ｌ’レベルの場合、ワード線１０３が
‘Ｈ’レベルになるとトランスファトランジスタ１０
４，１１１がＯＮ状態となり、トランスファトランジス
タ１０４を介して、ビット線１０１の‘Ｈ’レベルがト
ランスファトランジスタ１０４のしきい値電圧分下がっ
て接点１０２に伝わる。接点１０２は駆動トランジスタ
１０８のゲートに接続されている為、駆動トランジスタ
１０８はＯＮ状態となり、接点１１０は抵抗１１３を介
して流れ込む電流より、駆動トランジスタ１０８がＧＮ
Ｄに流す電流量の方が大きい為に‘Ｌ’レベルとなる。
接点１１０に接続されている駆動トランジスタ１０６の
ゲートには‘Ｌ’レベルが与えられ、駆動トランジスタ
１０６はＯＦＦ状態となり、抵抗１１２から電流が供給
され接点１０２は‘Ｈ’レベルとなる。この時、ワード
線１０３が‘Ｌ’レベルに変化しても、接点１０２は
‘Ｈ’レベル、接点１１０は‘Ｌ’レベルを保持し続け
る。
ついて説明する。ビット線１０１が‘Ｈ’レベル、ビッ
ト線１０９が‘Ｌ’レベルの場合、ワード線１０３が
‘Ｈ’レベルになるとトランスファトランジスタ１０
４，１１１がＯＮ状態となり、トランスファトランジス
タ１０４を介して、ビット線１０１の‘Ｈ’レベルがト
ランスファトランジスタ１０４のしきい値電圧分下がっ
て接点１０２に伝わる。接点１０２は駆動トランジスタ
１０８のゲートに接続されている為、駆動トランジスタ
１０８はＯＮ状態となり、接点１１０は抵抗１１３を介
して流れ込む電流より、駆動トランジスタ１０８がＧＮ
Ｄに流す電流量の方が大きい為に‘Ｌ’レベルとなる。
接点１１０に接続されている駆動トランジスタ１０６の
ゲートには‘Ｌ’レベルが与えられ、駆動トランジスタ
１０６はＯＦＦ状態となり、抵抗１１２から電流が供給
され接点１０２は‘Ｈ’レベルとなる。この時、ワード
線１０３が‘Ｌ’レベルに変化しても、接点１０２は
‘Ｈ’レベル、接点１１０は‘Ｌ’レベルを保持し続け
る。
【００１４】次にこの抵抗型メモリセルのデバイス構造
について説明する。図１４に示すように、アルミ配線層
１２１とチタン配線層１２２の２つの層が接合し、１つ
の配線となり、図１３のビット線１０１となる。さらに
チタン配線層１２２は、Ｐ型のシリコン基板１２３上に
形成されたＮ型拡散層１２４と接続される。ここで、先
述したようにＮ型拡散層１２４と１２４′で構成される
ソース・ドレイン領域、ゲート絶縁膜１２５、第１多結
晶シリコン層１２６と第１シリサイド層１２７で構成さ
れるゲート電極を有するＭＯＳトランジスタが形成され
る。そしてＮ型拡散層１２４′は、別の低濃度のＮ型拡
散層１２４ａと横方向で接続される。さらにＮ型不純物
をドープした第１多結晶シリコン層１２６ａと接続され
る。このＮ型不純物をドープした第１多結晶シリコン層
１２６ａの抵抗値を低くするために、この上層に第１シ
リサイド層１２７ａと接合している。これが図１３に示
した配線となって、駆動トランジスタ１０８のゲート電
極及び駆動トランジスタ１０６のドレインに接続され
る。そして、ＧＮＤＶｓｓ配線となるタングステン層１
２９が設けられる。第１シリサイド層１２７ａは、高抵
抗層１３５に接続される。この高抵抗層１３５は酸素原
子が２０〜３０％含有される多結晶シリコンで形成され
る。
について説明する。図１４に示すように、アルミ配線層
１２１とチタン配線層１２２の２つの層が接合し、１つ
の配線となり、図１３のビット線１０１となる。さらに
チタン配線層１２２は、Ｐ型のシリコン基板１２３上に
形成されたＮ型拡散層１２４と接続される。ここで、先
述したようにＮ型拡散層１２４と１２４′で構成される
ソース・ドレイン領域、ゲート絶縁膜１２５、第１多結
晶シリコン層１２６と第１シリサイド層１２７で構成さ
れるゲート電極を有するＭＯＳトランジスタが形成され
る。そしてＮ型拡散層１２４′は、別の低濃度のＮ型拡
散層１２４ａと横方向で接続される。さらにＮ型不純物
をドープした第１多結晶シリコン層１２６ａと接続され
る。このＮ型不純物をドープした第１多結晶シリコン層
１２６ａの抵抗値を低くするために、この上層に第１シ
リサイド層１２７ａと接合している。これが図１３に示
した配線となって、駆動トランジスタ１０８のゲート電
極及び駆動トランジスタ１０６のドレインに接続され
る。そして、ＧＮＤＶｓｓ配線となるタングステン層１
２９が設けられる。第１シリサイド層１２７ａは、高抵
抗層１３５に接続される。この高抵抗層１３５は酸素原
子が２０〜３０％含有される多結晶シリコンで形成され
る。
【００１５】更に、メモリセルを構成するその他の半導
体素子の断面構造も同様に形成され、抵抗型メモリセル
が形成される。
体素子の断面構造も同様に形成され、抵抗型メモリセル
が形成される。
【００１６】
【発明が解決しようとする課題】半導体メモリの大容量
化に伴い、メモリセルは面積を小さくすることを要求さ
れ続け、メモリセル自体が持つ寄生容量も２０ｆＦ程度
と小さくなり、メモリセルへのデータ書き込み時のセル
の反転速度が早くなった。さらに、メモリセルの面積が
小さくなることで、チップサイズも小さくなり、電源
線、ＧＮＤ線、信号線の配線長及び幅が小さくなり、容
量が軽減されて、動作スピードの高速化等、動作上のメ
リットが出てきた。しかし反面、複数の出力端子を持つ
製品や高速動作のため大電流を消費する製品では、特に
電源線の瞬間的な電圧の落ち込み及び揺れによって、メ
モリセルがデータを保持している接点の‘Ｈ’レベル以
下まで低下し、メモリセルの寄生容量が小さいため、接
点電圧が簡単に電源線側にぬけ、メモリセルのデータ破
壊が起きる。さらに、電源の瞬断などの非常時にも、寄
生容量に蓄えている電荷が少ないため、短時間でメモリ
セルのデータ破壊が起き、記憶データが消失してしま
う。このような問題に対し、従来のＳＲＡＭセルでは対
応できないため、新しい技術の開発が必要になってきて
いる。
化に伴い、メモリセルは面積を小さくすることを要求さ
れ続け、メモリセル自体が持つ寄生容量も２０ｆＦ程度
と小さくなり、メモリセルへのデータ書き込み時のセル
の反転速度が早くなった。さらに、メモリセルの面積が
小さくなることで、チップサイズも小さくなり、電源
線、ＧＮＤ線、信号線の配線長及び幅が小さくなり、容
量が軽減されて、動作スピードの高速化等、動作上のメ
リットが出てきた。しかし反面、複数の出力端子を持つ
製品や高速動作のため大電流を消費する製品では、特に
電源線の瞬間的な電圧の落ち込み及び揺れによって、メ
モリセルがデータを保持している接点の‘Ｈ’レベル以
下まで低下し、メモリセルの寄生容量が小さいため、接
点電圧が簡単に電源線側にぬけ、メモリセルのデータ破
壊が起きる。さらに、電源の瞬断などの非常時にも、寄
生容量に蓄えている電荷が少ないため、短時間でメモリ
セルのデータ破壊が起き、記憶データが消失してしま
う。このような問題に対し、従来のＳＲＡＭセルでは対
応できないため、新しい技術の開発が必要になってきて
いる。
【００１７】
【課題を解決するための手段】このために、半導体チッ
プ内に形成したメモリセル群において、電源線とメモリ
セル群との間にＰＮ接合ダイオードを接続する。そし
て、メモリセル群を構成する各メモリセルにおいて、上
記ＰＮ接合ダイオードのカソードにソース側接点が接続
されるＰ型の薄膜トランジスタのドレイン側接点に別の
ＰＮ接合ダイオードのアノードを、ソース側接点がＧＮ
Ｄと接続されるＮ型トランジスタのドレイン側接点に上
記別のＰＮ接合ダイオードのカソードをそれぞれ接続す
る。
プ内に形成したメモリセル群において、電源線とメモリ
セル群との間にＰＮ接合ダイオードを接続する。そし
て、メモリセル群を構成する各メモリセルにおいて、上
記ＰＮ接合ダイオードのカソードにソース側接点が接続
されるＰ型の薄膜トランジスタのドレイン側接点に別の
ＰＮ接合ダイオードのアノードを、ソース側接点がＧＮ
Ｄと接続されるＮ型トランジスタのドレイン側接点に上
記別のＰＮ接合ダイオードのカソードをそれぞれ接続す
る。
【００１８】さらに、半導体チップ内に形成したメモリ
セル群において、電源線とメモリセル群との間にＰＮ接
合ダイオードを接続する。そして、メモリセル群を構成
する各メモリセルにおいて、上記ＰＮ接合ダイオードの
カソードに一端が接続される抵抗体の他端に別のＰＮ接
合ダイオードのアノードを、ソース側接点がＧＮＤと接
続されるＮ型トランジスタのドレイン側接点に上記別の
ＰＮ接合ダイオードのカソードをそれぞれ接続する。
セル群において、電源線とメモリセル群との間にＰＮ接
合ダイオードを接続する。そして、メモリセル群を構成
する各メモリセルにおいて、上記ＰＮ接合ダイオードの
カソードに一端が接続される抵抗体の他端に別のＰＮ接
合ダイオードのアノードを、ソース側接点がＧＮＤと接
続されるＮ型トランジスタのドレイン側接点に上記別の
ＰＮ接合ダイオードのカソードをそれぞれ接続する。
【００１９】さらには、本発明のＳＲＡＭは、半導体チ
ップ内の電源線にＰＮ接合ダイオードのアノードを、高
抵抗型メモリセルで構成されるメモリセル群に対し電源
電位を供給する配線にＰＮ接合ダイオードのカソードを
それぞれ接続する。
ップ内の電源線にＰＮ接合ダイオードのアノードを、高
抵抗型メモリセルで構成されるメモリセル群に対し電源
電位を供給する配線にＰＮ接合ダイオードのカソードを
それぞれ接続する。
【００２０】さらには、本発明のＳＲＡＭは、半導体チ
ップ内の電源線にＰＮ接合ダイオードのアノードを、Ｐ
型の薄膜トランジスタとＮ型トランジスタで構成される
メモリセルのメモリセル群に対し電源電位を供給する配
線にＰＮ接合ダイオードのカソードをそれぞれ接続す
る。
ップ内の電源線にＰＮ接合ダイオードのアノードを、Ｐ
型の薄膜トランジスタとＮ型トランジスタで構成される
メモリセルのメモリセル群に対し電源電位を供給する配
線にＰＮ接合ダイオードのカソードをそれぞれ接続す
る。
【００２１】さらには、本発明のＳＲＡＭは、半導体チ
ップ内の電源線にＰＮ接合ダイオードのアノードを、Ｐ
型トランジスタとＮ型トランジスタで構成されるメモリ
セルのメモリセル群に対し電源電位を供給する配線にＰ
Ｎ接合ダイオードカソードをそれぞれ接続する。
ップ内の電源線にＰＮ接合ダイオードのアノードを、Ｐ
型トランジスタとＮ型トランジスタで構成されるメモリ
セルのメモリセル群に対し電源電位を供給する配線にＰ
Ｎ接合ダイオードカソードをそれぞれ接続する。
【００２２】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のＴＦＴ型メモリセルの一実施例の回
路図である。まずビット線１からの電圧をメモリセル内
に伝える為、ビット線１と接点２の間にゲートをワード
線３と接続したトランスファトランジスタ４が接続さ
れ、さらに、ソースを電源Ｖｃｃに接続されたＰ型の薄
膜トランジスタ５のドレインがＰＮ接合ダイオード６の
アノードに接続され、ＰＮ接合ダイオード６のカソード
と接点２が接続される。また接点２は、ソースをＧＮＤ
Ｖｓｓと接続された駆動トランジスタ７のドレインに接
続され、ソースを電源に接続されたＰ型の薄膜トランジ
スタ８及びソースをＧＮＤに接続された駆動トランジス
タ９のそれぞれのゲートに接続されている。ビット線１
０からの電圧をメモリセル内に伝える為には、ビット線
１０と接点１１の間にゲートをワード線３と接続したト
ランスファトランジスタ１２が接続され、さらに、ソー
スを電源に接続されたＰ型の薄膜トランジスタ８のドレ
インがＰＮ接合ダイオード１３のアノードに接続され、
ＰＮ接合ダイオード１３のカソードは接点１１と接続さ
れる。また接点１１は、ソースをＧＮＤと接続された駆
動トランジスタ９のドレインに接続され、ソースを電源
に接続されたＰ型の薄膜トランジスタ５及びソースをＧ
ＮＤに接続された駆動トランジスタ７のそれぞれのゲー
トに接続され、フリップフロップを構成している。
る。図１は本発明のＴＦＴ型メモリセルの一実施例の回
路図である。まずビット線１からの電圧をメモリセル内
に伝える為、ビット線１と接点２の間にゲートをワード
線３と接続したトランスファトランジスタ４が接続さ
れ、さらに、ソースを電源Ｖｃｃに接続されたＰ型の薄
膜トランジスタ５のドレインがＰＮ接合ダイオード６の
アノードに接続され、ＰＮ接合ダイオード６のカソード
と接点２が接続される。また接点２は、ソースをＧＮＤ
Ｖｓｓと接続された駆動トランジスタ７のドレインに接
続され、ソースを電源に接続されたＰ型の薄膜トランジ
スタ８及びソースをＧＮＤに接続された駆動トランジス
タ９のそれぞれのゲートに接続されている。ビット線１
０からの電圧をメモリセル内に伝える為には、ビット線
１０と接点１１の間にゲートをワード線３と接続したト
ランスファトランジスタ１２が接続され、さらに、ソー
スを電源に接続されたＰ型の薄膜トランジスタ８のドレ
インがＰＮ接合ダイオード１３のアノードに接続され、
ＰＮ接合ダイオード１３のカソードは接点１１と接続さ
れる。また接点１１は、ソースをＧＮＤと接続された駆
動トランジスタ９のドレインに接続され、ソースを電源
に接続されたＰ型の薄膜トランジスタ５及びソースをＧ
ＮＤに接続された駆動トランジスタ７のそれぞれのゲー
トに接続され、フリップフロップを構成している。
【００２３】次に本発明の記憶動作について説明する。
図１に示すビット線１が‘Ｈ’レベル、ビット線１０が
‘Ｌ’レベルの場合、ワード線３が‘Ｈ’レベルになる
とトランスファトランジスタ４，１２がＯＮ状態とな
り、トランスファトランジスタ４を介してビット線１の
‘Ｈ’レベルがトランスファトラジスタ４のしきい値電
圧分下がって接点２に伝わる。接点２は、Ｐ型の薄膜ト
ランジスタ８と駆動トランジスタ９のゲートに接続され
ている為、Ｐ型の薄膜トランジスタ８はＯＦＦ状態、駆
動トランジスタ９がＯＮ状態となり、接点１１は‘Ｌ’
レベルとなる。接点１１がゲートに接続されているＰ型
の薄膜トランジスタ５はＯＮ状態、駆動トランジスタ７
はＯＦＦ状態となり、電源よりＰ型の薄膜トランジスタ
５を介し、順方向に接続されたＰＮ接合ダイオード６を
通って接点２に電流が流れ、接点２の電圧を電源電圧に
する。この時、ワード線３が‘Ｌ’レベルに変化しても
接点２は‘Ｈ’レベル、接点１１は‘Ｌ’レベルを保持
する。又、電源電圧の変動により電源電圧が低下して
も、ＰＮ接合ダイオード６のカソードからアノードへ
は、ダイオードの特性上電流が流れない為に、接点２は
‘Ｈ’レベルを保持し続けることが出来る。そして、記
憶情報は保持されるようになる。
図１に示すビット線１が‘Ｈ’レベル、ビット線１０が
‘Ｌ’レベルの場合、ワード線３が‘Ｈ’レベルになる
とトランスファトランジスタ４，１２がＯＮ状態とな
り、トランスファトランジスタ４を介してビット線１の
‘Ｈ’レベルがトランスファトラジスタ４のしきい値電
圧分下がって接点２に伝わる。接点２は、Ｐ型の薄膜ト
ランジスタ８と駆動トランジスタ９のゲートに接続され
ている為、Ｐ型の薄膜トランジスタ８はＯＦＦ状態、駆
動トランジスタ９がＯＮ状態となり、接点１１は‘Ｌ’
レベルとなる。接点１１がゲートに接続されているＰ型
の薄膜トランジスタ５はＯＮ状態、駆動トランジスタ７
はＯＦＦ状態となり、電源よりＰ型の薄膜トランジスタ
５を介し、順方向に接続されたＰＮ接合ダイオード６を
通って接点２に電流が流れ、接点２の電圧を電源電圧に
する。この時、ワード線３が‘Ｌ’レベルに変化しても
接点２は‘Ｈ’レベル、接点１１は‘Ｌ’レベルを保持
する。又、電源電圧の変動により電源電圧が低下して
も、ＰＮ接合ダイオード６のカソードからアノードへ
は、ダイオードの特性上電流が流れない為に、接点２は
‘Ｈ’レベルを保持し続けることが出来る。そして、記
憶情報は保持されるようになる。
【００２４】同様に、メモリセルの負荷トランジスタで
ある薄膜トランジスタ５，８と駆動トランジスタ７，９
の間にそれぞれＰＮ接合ダイオード６，１３が形成され
るために、電源Ｖｃｃが瞬断しても記憶情報のデータ破
壊は防止される。
ある薄膜トランジスタ５，８と駆動トランジスタ７，９
の間にそれぞれＰＮ接合ダイオード６，１３が形成され
るために、電源Ｖｃｃが瞬断しても記憶情報のデータ破
壊は防止される。
【００２５】次に本発明のデバイス構造について図２を
参照して説明する。図２は、本発明のＴＦＴ型メモリセ
ルの断面図である。図２に示すように、アルミ配線層２
１とチタン配線層２２の２つの層が接着し、１つの配線
層となり、図１で示したビット線１となる。さらにチタ
ン配線層２２は、Ｐ型のシリコン基板２３上に形成され
たＮ型拡散層２４と接線される。ここで、Ｎ型拡散層２
４，２４′をソース・ドレイン，ゲート絶縁膜２５，第
１多結晶シリコン層２６と第１シリサイド層２７による
ゲート電極を有するＭＯＳトランジスタが形成される。
そして、Ｎ型拡散層２４′は、低濃度のＮ型拡散層２４
ａと横方向で接続される。さらに、Ｎ型不純物をドープ
した第１多結晶シリコン層２６ａと接続される。このＮ
型不純物をドープした第１多結晶シリコン層２６ａの抵
抗値を低くする為、この上に第１シリサイド層２７ａが
あり、この２つの層は接合している。この２つの層が、
図１に示すように、駆動トランジスタ９のゲート電極及
び駆動トランジスタ７のドレインに接続される。そし
て、これらのトランジタを素子分離絶縁膜２８が絶縁分
離している。さらに、ＧＮＤＶｓｓの配線となるタング
ステン層２９が形成される。
参照して説明する。図２は、本発明のＴＦＴ型メモリセ
ルの断面図である。図２に示すように、アルミ配線層２
１とチタン配線層２２の２つの層が接着し、１つの配線
層となり、図１で示したビット線１となる。さらにチタ
ン配線層２２は、Ｐ型のシリコン基板２３上に形成され
たＮ型拡散層２４と接線される。ここで、Ｎ型拡散層２
４，２４′をソース・ドレイン，ゲート絶縁膜２５，第
１多結晶シリコン層２６と第１シリサイド層２７による
ゲート電極を有するＭＯＳトランジスタが形成される。
そして、Ｎ型拡散層２４′は、低濃度のＮ型拡散層２４
ａと横方向で接続される。さらに、Ｎ型不純物をドープ
した第１多結晶シリコン層２６ａと接続される。このＮ
型不純物をドープした第１多結晶シリコン層２６ａの抵
抗値を低くする為、この上に第１シリサイド層２７ａが
あり、この２つの層は接合している。この２つの層が、
図１に示すように、駆動トランジスタ９のゲート電極及
び駆動トランジスタ７のドレインに接続される。そし
て、これらのトランジタを素子分離絶縁膜２８が絶縁分
離している。さらに、ＧＮＤＶｓｓの配線となるタング
ステン層２９が形成される。
【００２６】第１シリサイド層２７ａは、上層であるＮ
型不純物をドープした第２多結晶シリコン層３０と接続
され、この第２多結晶シリコン層３０がＰ型の薄膜トラ
ンジスタのゲート電極に接続する。また第２多結晶シリ
コン層３０は、上層のＰ型不純物をドープしたＰ型シリ
コン層３１と直接接続し、この部分でＰＮ接合のダイオ
ードが形成される。このＰ型シリコン層３１が、第３多
結晶シリコン層３２に形成された図１のＰ型の薄膜トラ
ンジスタ５のドレイン側拡散層と接続される。ここで、
この薄膜トランジスタのゲート電極は第２多結晶シリコ
ン層３０ａで、ゲート絶縁膜は薄膜トランジスタ用ゲー
ト絶縁膜３３で構成される。
型不純物をドープした第２多結晶シリコン層３０と接続
され、この第２多結晶シリコン層３０がＰ型の薄膜トラ
ンジスタのゲート電極に接続する。また第２多結晶シリ
コン層３０は、上層のＰ型不純物をドープしたＰ型シリ
コン層３１と直接接続し、この部分でＰＮ接合のダイオ
ードが形成される。このＰ型シリコン層３１が、第３多
結晶シリコン層３２に形成された図１のＰ型の薄膜トラ
ンジスタ５のドレイン側拡散層と接続される。ここで、
この薄膜トランジスタのゲート電極は第２多結晶シリコ
ン層３０ａで、ゲート絶縁膜は薄膜トランジスタ用ゲー
ト絶縁膜３３で構成される。
【００２７】更に、このメモリセルの他の半導体素子の
断面構造も同様に形成される。そして、本発明のＴＦＴ
型メモリセルができあがる。
断面構造も同様に形成される。そして、本発明のＴＦＴ
型メモリセルができあがる。
【００２８】次に、第２の実施例として抵抗型メモリセ
ルについて図３，図４に基づいて説明する。
ルについて図３，図４に基づいて説明する。
【００２９】図３は抵抗型メモリセルの回路図である。
ビット線１から電圧をメモリセル内に伝える為、ビット
線１と接点の間にゲートをワード線３と接続したトラン
スファトランジスタ４が接続され、さらに一方が電源と
接続された抵抗１４がＰＮ接合ダイオード６のアノード
と接続され、ＰＮ接合ダイオード６のカソードが接点２
と接続される。また接点２は、ソースをＧＮＤに接続さ
れた駆動トランジスタ９のゲート及びソースをＧＮＤに
接続された駆動トランジスタ７のドレインと接続されて
いる。また、ビット線１０からの電圧をメモリセルに伝
える為、ビット線１０と接点１１の間にゲートをワード
線３と接続したトランスファトランジスタ１２が接続さ
れ、さらに一方が電源と接続された抵抗１５がＰＮ接合
ダイオード１３のアノードと接続され、ＰＮ接合ダイオ
ード１３のカソードが接点１１と接続される。また接点
１１は、ソースをＧＮＤに接続された駆動トランジスタ
７のゲート及びソースをＧＮＤに接続された駆動トラン
ジスタ９のドレインと接続され、等価的にフリップフロ
ップを構成している。
ビット線１から電圧をメモリセル内に伝える為、ビット
線１と接点の間にゲートをワード線３と接続したトラン
スファトランジスタ４が接続され、さらに一方が電源と
接続された抵抗１４がＰＮ接合ダイオード６のアノード
と接続され、ＰＮ接合ダイオード６のカソードが接点２
と接続される。また接点２は、ソースをＧＮＤに接続さ
れた駆動トランジスタ９のゲート及びソースをＧＮＤに
接続された駆動トランジスタ７のドレインと接続されて
いる。また、ビット線１０からの電圧をメモリセルに伝
える為、ビット線１０と接点１１の間にゲートをワード
線３と接続したトランスファトランジスタ１２が接続さ
れ、さらに一方が電源と接続された抵抗１５がＰＮ接合
ダイオード１３のアノードと接続され、ＰＮ接合ダイオ
ード１３のカソードが接点１１と接続される。また接点
１１は、ソースをＧＮＤに接続された駆動トランジスタ
７のゲート及びソースをＧＮＤに接続された駆動トラン
ジスタ９のドレインと接続され、等価的にフリップフロ
ップを構成している。
【００３０】次に、本発明の抵抗型メモリセルの記憶動
作について説明する。図３に示すように、ビット線１が
‘Ｈ’レベル、ビット線１０が‘Ｌ’レベルの場合、ワ
ード線３が‘Ｈ’レベルになると駆動トランジスタ４，
１２がＯＮ状態となり、駆動トランジスタ４を介して、
ビット線１の‘Ｈ’レベルが接点２に伝わる。接点２は
駆動トランジスタ９のゲートに接続されている為、駆動
トランジスタ９はＯＮ状態となり、接点１１は電源から
抵抗１５及びＰＮ接合ダイオード１３を介して流れ込む
電流より、駆動トランジスタ９がＧＮＤに流す電流量の
方が大きい為に‘Ｌ’レベルとなる。接点１１に接続さ
れている駆動トランジスタ７のゲートには‘Ｌ’レベル
が与えられ、駆動トランジスタ７はＯＦＦ状態となり、
電源から抵抗１４及びＰＮ接合ダイオード６を介して流
れ込む電流によって接点２は‘Ｈ’レベルとなる。この
時、ワード線３が‘Ｌ’レベルに変化しても接点２は
‘Ｈ’レベル、接点１１は‘Ｌ’レベルを保持し続け
る。
作について説明する。図３に示すように、ビット線１が
‘Ｈ’レベル、ビット線１０が‘Ｌ’レベルの場合、ワ
ード線３が‘Ｈ’レベルになると駆動トランジスタ４，
１２がＯＮ状態となり、駆動トランジスタ４を介して、
ビット線１の‘Ｈ’レベルが接点２に伝わる。接点２は
駆動トランジスタ９のゲートに接続されている為、駆動
トランジスタ９はＯＮ状態となり、接点１１は電源から
抵抗１５及びＰＮ接合ダイオード１３を介して流れ込む
電流より、駆動トランジスタ９がＧＮＤに流す電流量の
方が大きい為に‘Ｌ’レベルとなる。接点１１に接続さ
れている駆動トランジスタ７のゲートには‘Ｌ’レベル
が与えられ、駆動トランジスタ７はＯＦＦ状態となり、
電源から抵抗１４及びＰＮ接合ダイオード６を介して流
れ込む電流によって接点２は‘Ｈ’レベルとなる。この
時、ワード線３が‘Ｌ’レベルに変化しても接点２は
‘Ｈ’レベル、接点１１は‘Ｌ’レベルを保持し続け
る。
【００３１】このようにして、第１の実施例と同様に、
電源電圧の変動に対し非常に強い記憶動作が確保され
る。
電源電圧の変動に対し非常に強い記憶動作が確保され
る。
【００３２】次に本発明の抵抗型メモリセルのデバイス
構造について図４に基づいて説明する。図４は、本発明
の抵抗型メモリセルの断面図を示したものである。
構造について図４に基づいて説明する。図４は、本発明
の抵抗型メモリセルの断面図を示したものである。
【００３３】図４に示すように、第１の実施例と同様に
してアルミ配線層２１とチタン配線層２２の２つの層が
接合し、１つの配線となり、図３のビット線１となる。
以下、第１の実施例と同様にして、Ｎ型拡散層２４，２
４′をソース・ドレインとし、ゲート絶縁膜２５，第１
多結晶シリコン層２６と第１シリサイド層２７で構成さ
れるゲート電極を有するＭＯＳトランジスタが形成さ
れ、このトランジスタが図３のトランスファトランジス
タ４に相当する。更にＮ型拡散層２４ａに電気接続する
第１多結晶シリコン層２６ａと第１シリサイド層２７ａ
で構成されるゲート電極は図３に示した駆動トランジス
タ９のゲート電極となる。そしてタングステン層２９が
形成される。この層が図３に示す接地電位に固定され
る。
してアルミ配線層２１とチタン配線層２２の２つの層が
接合し、１つの配線となり、図３のビット線１となる。
以下、第１の実施例と同様にして、Ｎ型拡散層２４，２
４′をソース・ドレインとし、ゲート絶縁膜２５，第１
多結晶シリコン層２６と第１シリサイド層２７で構成さ
れるゲート電極を有するＭＯＳトランジスタが形成さ
れ、このトランジスタが図３のトランスファトランジス
タ４に相当する。更にＮ型拡散層２４ａに電気接続する
第１多結晶シリコン層２６ａと第１シリサイド層２７ａ
で構成されるゲート電極は図３に示した駆動トランジス
タ９のゲート電極となる。そしてタングステン層２９が
形成される。この層が図３に示す接地電位に固定され
る。
【００３４】このようにした後、Ｎ型シリコン層３５と
Ｐ型シリコン層３６とが形成される。そして、このＮ型
シリコン層３５とＰ型シリコン層３６との接合部にＰＮ
接合ダイオードが形成され、これが図３に示したＰＮ接
合ダイオード６に相当する。ここで、前述のＮ型シリコ
ン層３５あるいはＰ型シリコン層は単結晶あるいは多結
晶のシリコン膜で構成され、その不純物濃度は第１の実
施例と同様に設定される。さらに、このＰ型シリコン層
３６に電気接続する高抵抗層３７が形成される。この高
抵抗層３７は、酸素原子を２０〜３０％含有する多結晶
シリコンで構成され、図３に示す高抵抗素子１４に相当
する。
Ｐ型シリコン層３６とが形成される。そして、このＮ型
シリコン層３５とＰ型シリコン層３６との接合部にＰＮ
接合ダイオードが形成され、これが図３に示したＰＮ接
合ダイオード６に相当する。ここで、前述のＮ型シリコ
ン層３５あるいはＰ型シリコン層は単結晶あるいは多結
晶のシリコン膜で構成され、その不純物濃度は第１の実
施例と同様に設定される。さらに、このＰ型シリコン層
３６に電気接続する高抵抗層３７が形成される。この高
抵抗層３７は、酸素原子を２０〜３０％含有する多結晶
シリコンで構成され、図３に示す高抵抗素子１４に相当
する。
【００３５】次に本発明の第３の実施例について図５に
基づいて説明する。図５は、ＰＮ接合ダイオードがＳＲ
ＡＭのメモリセル群の共通の電源に接続される場合につ
いて示している。図５に示すように半導体チップ内の電
源線４７は、共通ＰＮ接合ダイオード４８のアノードと
接続し、共通ＰＮ接続ダイオードのカソードは、ＳＲＡ
Ｍの高抵抗型メモリセル群５４に電源電圧を供給するた
めの電源線４９と接続する。さらに、電源線４９は、高
抵抗型メモリセル群５４内の高抵抗型メモリセル５０に
電源電圧を与える。この時、高抵抗型メモリセル５０
は、メモリセル抵抗１４，１５の各一方どうしを接続し
た後に、電源線４９と接続させる。又、高抵抗型メモリ
セル５１，５２，５３も上記と同様に接続する。以上の
電源線接続を行うことで電源線と高抵抗型メモリセルの
抵抗間にＰＮ接合ダイオードを直列に配置できる。ここ
で、前述の共通ＰＮ接合ダイオード４８は公知の方法で
シリコン基板の表面部に形成される。
基づいて説明する。図５は、ＰＮ接合ダイオードがＳＲ
ＡＭのメモリセル群の共通の電源に接続される場合につ
いて示している。図５に示すように半導体チップ内の電
源線４７は、共通ＰＮ接合ダイオード４８のアノードと
接続し、共通ＰＮ接続ダイオードのカソードは、ＳＲＡ
Ｍの高抵抗型メモリセル群５４に電源電圧を供給するた
めの電源線４９と接続する。さらに、電源線４９は、高
抵抗型メモリセル群５４内の高抵抗型メモリセル５０に
電源電圧を与える。この時、高抵抗型メモリセル５０
は、メモリセル抵抗１４，１５の各一方どうしを接続し
た後に、電源線４９と接続させる。又、高抵抗型メモリ
セル５１，５２，５３も上記と同様に接続する。以上の
電源線接続を行うことで電源線と高抵抗型メモリセルの
抵抗間にＰＮ接合ダイオードを直列に配置できる。ここ
で、前述の共通ＰＮ接合ダイオード４８は公知の方法で
シリコン基板の表面部に形成される。
【００３６】次に本発明の第４の実施例について図６に
基づいて説明する。図６はＰＮ接合ダイオードがＳＲＡ
Ｍメモリセル群の共通の電源に接続される場合について
示している。第３の実施例と同様にチップ内の電源線４
７は、共通ＰＮ接合ダイオード４８のアノードと接続
し、共通ＰＮ接合ダイオード４８のカソードは、ＳＲＡ
ＭのＴＦＴ型メモリセル群５９に電源電圧を供給するた
めの電源線４９と接続する。さらに電源線４９は、ＴＦ
Ｔ型メモリセル群５９内のＴＦＴ型メモリセル５５に電
源電圧を与える。この時、ＴＦＴ型メモリセル５５は、
Ｐ型の薄膜トランジスタ５と８のソース側を接続した後
に、電源続４９と接続させる。又、ＴＦＴ型メモリセル
５６，５７，５８も上記と同様に接続する。以上の電源
線接続を行うことで、電源線とＴＦＴ型メモリセルのＰ
型の薄膜トランジスタのソース間にＰＮ接合ダイオード
を配置できる。
基づいて説明する。図６はＰＮ接合ダイオードがＳＲＡ
Ｍメモリセル群の共通の電源に接続される場合について
示している。第３の実施例と同様にチップ内の電源線４
７は、共通ＰＮ接合ダイオード４８のアノードと接続
し、共通ＰＮ接合ダイオード４８のカソードは、ＳＲＡ
ＭのＴＦＴ型メモリセル群５９に電源電圧を供給するた
めの電源線４９と接続する。さらに電源線４９は、ＴＦ
Ｔ型メモリセル群５９内のＴＦＴ型メモリセル５５に電
源電圧を与える。この時、ＴＦＴ型メモリセル５５は、
Ｐ型の薄膜トランジスタ５と８のソース側を接続した後
に、電源続４９と接続させる。又、ＴＦＴ型メモリセル
５６，５７，５８も上記と同様に接続する。以上の電源
線接続を行うことで、電源線とＴＦＴ型メモリセルのＰ
型の薄膜トランジスタのソース間にＰＮ接合ダイオード
を配置できる。
【００３７】次に本発明の第５の実施例について図７に
基づいて説明する。図７に示すように、チップ内の電源
線４７は、共通ＰＮ接続ダイオード４８のアノードと接
続し、共通ＰＮ接続ダイオード４８のカソードは、ＳＲ
ＡＭの高抵抗型メモリセル群５４に電源電圧を供給する
ための電源線４９と接続する。さらに、電源線４９は、
高抵抗型メモリセル群５４内の高抵抗型メモリセル５０
に電源電圧を与える。この時高抵抗型メモリセル５０内
の抵抗１４，１５は、前述の第３の実施例と異なり別々
に電源線４９と接続させる。このような構成にすること
で、抵抗１４，１５の端部にそれぞれＰＮ接合ダイオー
ドをさらに接続することが可能になる。又、高抵抗型メ
モリセル５１，５２，５３も上記と同様に接続する。以
上の電源線接続を行うことで電源線と高抵抗型メモリセ
ルの抵抗間にＰＮ接合ダイオードを直列に配置できる。
基づいて説明する。図７に示すように、チップ内の電源
線４７は、共通ＰＮ接続ダイオード４８のアノードと接
続し、共通ＰＮ接続ダイオード４８のカソードは、ＳＲ
ＡＭの高抵抗型メモリセル群５４に電源電圧を供給する
ための電源線４９と接続する。さらに、電源線４９は、
高抵抗型メモリセル群５４内の高抵抗型メモリセル５０
に電源電圧を与える。この時高抵抗型メモリセル５０内
の抵抗１４，１５は、前述の第３の実施例と異なり別々
に電源線４９と接続させる。このような構成にすること
で、抵抗１４，１５の端部にそれぞれＰＮ接合ダイオー
ドをさらに接続することが可能になる。又、高抵抗型メ
モリセル５１，５２，５３も上記と同様に接続する。以
上の電源線接続を行うことで電源線と高抵抗型メモリセ
ルの抵抗間にＰＮ接合ダイオードを直列に配置できる。
【００３８】次に本発明の第６の実施例について図８に
基づいて説明する。図８に示すように、チップ内の電源
線４７は、共通ＰＮ接合ダイオード４８のアノードと接
続し、ＰＮ接合ダイオード４８のカソードは、ＳＲＡＭ
のＴＦＴ型メモリセル群５９に電源電圧を供給するため
の電源線４９と接続する。さらに、電源線４９は、ＴＦ
Ｔ型メモリセル群５９内のＴＦＴ型メモリセル５５に電
源電圧を与える。この時ＴＦＴ型メモリセル５５内のＰ
型の薄膜トランジスタ５，８のソース側は、別々に電源
線４９と接続される。この場合も、第５の実施例と同様
にさらにＰＮ接合ダイオードを直列接続することが可能
になる。又、ＴＦＴ型メモリセル５６，５７，５８も上
記と同様に接続する。以上の電源線接続を行うことで電
源線とＴＦＴ型メモリセルのＰ型薄膜トランジスタのソ
ース間にＰＮ接合ダイオードを直列に配置できる。
基づいて説明する。図８に示すように、チップ内の電源
線４７は、共通ＰＮ接合ダイオード４８のアノードと接
続し、ＰＮ接合ダイオード４８のカソードは、ＳＲＡＭ
のＴＦＴ型メモリセル群５９に電源電圧を供給するため
の電源線４９と接続する。さらに、電源線４９は、ＴＦ
Ｔ型メモリセル群５９内のＴＦＴ型メモリセル５５に電
源電圧を与える。この時ＴＦＴ型メモリセル５５内のＰ
型の薄膜トランジスタ５，８のソース側は、別々に電源
線４９と接続される。この場合も、第５の実施例と同様
にさらにＰＮ接合ダイオードを直列接続することが可能
になる。又、ＴＦＴ型メモリセル５６，５７，５８も上
記と同様に接続する。以上の電源線接続を行うことで電
源線とＴＦＴ型メモリセルのＰ型薄膜トランジスタのソ
ース間にＰＮ接合ダイオードを直列に配置できる。
【００３９】次に本発明の第７の実施例について図９に
基づいて説明する。図９はメモリセルがＣＭＯＳで構成
される場合について示される。チップ内の電源線４７
は、ＰＮ接合ダイオード４８のアノードと接続し、共通
ＰＮ接合ダイオード４８のカソードは、ＳＲＡＭのＣＭ
ＯＳ型メモリセル群６８に電源電圧を供給するための電
源線４９と接続する。さらに、電源線４９は、ＣＭＯＳ
型メモリセル群６８内のＣＭＯＳ型メモリセル６４に電
源電圧を与える。この時ＣＭＯＳ型メモリセル６４内の
Ｐ型トランジスタ６２と６３のソースを接続した後に、
電源線４９と接続させる。又、ＣＭＯＳ型メモリセル６
５，６６，６７も上記と同様に接続する。以上の電源線
接続を行うことで電源線とＣＭＯＳ型メモリセルのＰ型
トランジスタのソース間にＰＮ接合ダイオードを配置で
きる。
基づいて説明する。図９はメモリセルがＣＭＯＳで構成
される場合について示される。チップ内の電源線４７
は、ＰＮ接合ダイオード４８のアノードと接続し、共通
ＰＮ接合ダイオード４８のカソードは、ＳＲＡＭのＣＭ
ＯＳ型メモリセル群６８に電源電圧を供給するための電
源線４９と接続する。さらに、電源線４９は、ＣＭＯＳ
型メモリセル群６８内のＣＭＯＳ型メモリセル６４に電
源電圧を与える。この時ＣＭＯＳ型メモリセル６４内の
Ｐ型トランジスタ６２と６３のソースを接続した後に、
電源線４９と接続させる。又、ＣＭＯＳ型メモリセル６
５，６６，６７も上記と同様に接続する。以上の電源線
接続を行うことで電源線とＣＭＯＳ型メモリセルのＰ型
トランジスタのソース間にＰＮ接合ダイオードを配置で
きる。
【００４０】次に本発明の第８の実施例について図１０
に基づいて説明する。図１０に示すように、チップ内の
電源線４７は、共通ＰＮ接合ダイオード４８のアノード
と接続し、ＰＮ接合ダイオード４８のカソードは、ＳＲ
ＡＭのＣＭＯＳ型メモリセル群６８に電源電圧を供給す
るための電源線４９と接続する。さらに、電源線４９
は、ＣＭＯＳ型メモリセル群６８内のＣＭＯＳ型メモリ
セル６４に電源電圧を与える。この時、ＣＭＯＳ型メモ
リセル６４内のＰ型トランジスタ６２，６３のソースを
別々に電源線４９と接続させる。又、ＣＭＯＳ型メモリ
セル６５，６６，６７も上記と同様に接続する。以上の
電源線接続を行うことで電源線とＣＭＯＳ型メモリセル
のＰ型トランジスタのソース間にＰＮ接合ダイオードを
直列に配置できる。
に基づいて説明する。図１０に示すように、チップ内の
電源線４７は、共通ＰＮ接合ダイオード４８のアノード
と接続し、ＰＮ接合ダイオード４８のカソードは、ＳＲ
ＡＭのＣＭＯＳ型メモリセル群６８に電源電圧を供給す
るための電源線４９と接続する。さらに、電源線４９
は、ＣＭＯＳ型メモリセル群６８内のＣＭＯＳ型メモリ
セル６４に電源電圧を与える。この時、ＣＭＯＳ型メモ
リセル６４内のＰ型トランジスタ６２，６３のソースを
別々に電源線４９と接続させる。又、ＣＭＯＳ型メモリ
セル６５，６６，６７も上記と同様に接続する。以上の
電源線接続を行うことで電源線とＣＭＯＳ型メモリセル
のＰ型トランジスタのソース間にＰＮ接合ダイオードを
直列に配置できる。
【００４１】
【発明の効果】以上説明したように本発明では、ＳＲＡ
Ｍのメモリセルにおいて、ソース側接点が電源に接続さ
れるＰ型の薄膜トランジスタのドレイン側接点と、ソー
ス側接点がＧＮＤに接続される駆動トランジスタのドレ
イン側接点との間に、ＰＮ接合ダイオードが直列に接続
される。あるいは、電源と接続される抵抗の他端と、ソ
ース側接点がＧＮＤに接続される駆動トランジスタのド
レイン側接点との間に、ＰＮ接合ダイオードが直列に接
続される。さらには、半導体チップ内の電源線と、メモ
リセル群に電源電圧を供給する電源線との間に、ＰＮ接
合ダイオードが直列に接続される。
Ｍのメモリセルにおいて、ソース側接点が電源に接続さ
れるＰ型の薄膜トランジスタのドレイン側接点と、ソー
ス側接点がＧＮＤに接続される駆動トランジスタのドレ
イン側接点との間に、ＰＮ接合ダイオードが直列に接続
される。あるいは、電源と接続される抵抗の他端と、ソ
ース側接点がＧＮＤに接続される駆動トランジスタのド
レイン側接点との間に、ＰＮ接合ダイオードが直列に接
続される。さらには、半導体チップ内の電源線と、メモ
リセル群に電源電圧を供給する電源線との間に、ＰＮ接
合ダイオードが直列に接続される。
【００４２】このようにすることで、ＳＲＡＭの動作時
に電源電圧が低下したり、瞬断する場合のデータ破壊は
防止される。更に、本発明では電源電圧の変動に対して
も非常に強くなる。例えば、従来技術でのデータ保持時
間と比較して１００倍程度のデータ保持時間が確保され
る。このために、電源を電池やバッテリーなどで行う製
品に使用した場合、従来例では、電池やバッテリー交換
時にメモリセルのデータが破壊されてしまうが、本発明
では、電源が切れても１０秒間程度のデータ保持が可能
であるため、電池やバッテリー交換を行う時間が得られ
るという効果も有する。
に電源電圧が低下したり、瞬断する場合のデータ破壊は
防止される。更に、本発明では電源電圧の変動に対して
も非常に強くなる。例えば、従来技術でのデータ保持時
間と比較して１００倍程度のデータ保持時間が確保され
る。このために、電源を電池やバッテリーなどで行う製
品に使用した場合、従来例では、電池やバッテリー交換
時にメモリセルのデータが破壊されてしまうが、本発明
では、電源が切れても１０秒間程度のデータ保持が可能
であるため、電池やバッテリー交換を行う時間が得られ
るという効果も有する。
【００４３】更に本発明によれば、ＳＲＡＭのメモリセ
ルの寸法が従来のメモリセルより増大することはない。
すなわち本発明の方法は、高集積化あるいは高密度化に
適したものであり、ＳＲＡＭの大容量化と高品質化を可
能にする。
ルの寸法が従来のメモリセルより増大することはない。
すなわち本発明の方法は、高集積化あるいは高密度化に
適したものであり、ＳＲＡＭの大容量化と高品質化を可
能にする。
【図１】本発明の第１の実施例を説明するための回路図
である。
である。
【図２】本発明の第１の実施例を説明するための断面図
である。
である。
【図３】本発明の第２の実施例を説明するための回路図
である。
である。
【図４】本発明の第２の実施例を説明するための断面図
である。
である。
【図５】本発明の第３の実施例を説明するための回路図
である。
である。
【図６】本発明の第４の実施例を説明するための回路図
である。
である。
【図７】本発明の第５の実施例を説明するための回路図
である。
である。
【図８】本発明の第６の実施例を説明するための回路図
である。
である。
【図９】本発明の第７の実施例を説明するための回路図
である。
である。
【図１０】本発明の第８の実施例を説明するための回路
図である。
図である。
【図１１】従来のメモリセルの回路図である。
【図１２】従来のメモリセルの断面図である。
【図１３】従来のメモリセルの回路図である。
【図１４】従来のメモリセルの断面図である。
【符号の説明】 １，１０，１０１，１０９ ビット線 ２，１１，１０２，１１０ 接点 ３，１０３ ワード線 ４，１２，１０４，１１１ トランスファトランジス
タ ５，８，１０５，１０７ 薄膜トランジスタ ６，１３ ＰＮ接合ダイオード ７，９，１０６，１０８ 駆動トランジスタ １４，１５，１１２，１１３ 高抵抗素子 ２１，１２１ アルミ配線層 ２２，１２２ チタン配線層 ２３，１２３ シリコン基板 ２４，２４′，２４ａ，１２４，１２４′，１２４ａ
Ｎ型拡散層 ２５，１２５ ゲート絶縁膜 ２６，２６ａ，１２６，１２６ａ 第１多結晶シリコ
ン層 ２７，２７ａ，１２７，１２７ａ 第１シリサイド層 ２８，１２８ 素子分離絶縁膜 ２９，１２９ タングステン層 ３０，３０ａ，１３０，１３０ａ 第２多結晶シリコ
ン層 ３１，３６ Ｐ型シリコン層 ３２，１３２ 第３多結晶シリコン層 ３３，１３３ 薄膜トランジスタ用ゲート絶縁膜 ３４，１３４ 層間絶縁膜 ３５ Ｎ型シリコン層 ３７，１３５ 高抵抗層 ４７，４９ 電源線 ４８ 共通ＰＮ接合ダイオード ５０，５１，５２，５３ 高抵抗型メモリセル ５４ 高抵抗型メモリセル群 ５５，５６，５７，５８ ＴＦＴ型メモリセル ５９ ＴＦＴ型メモリセル群 ６２，６３ Ｐ型トランジスタ ６４，６５，６６，６７ ＣＭＯＳ型メモリセル ６８ ＣＭＯＳ型メモリセル群 １３１，１３１ａ 第２シリサイド層
タ ５，８，１０５，１０７ 薄膜トランジスタ ６，１３ ＰＮ接合ダイオード ７，９，１０６，１０８ 駆動トランジスタ １４，１５，１１２，１１３ 高抵抗素子 ２１，１２１ アルミ配線層 ２２，１２２ チタン配線層 ２３，１２３ シリコン基板 ２４，２４′，２４ａ，１２４，１２４′，１２４ａ
Ｎ型拡散層 ２５，１２５ ゲート絶縁膜 ２６，２６ａ，１２６，１２６ａ 第１多結晶シリコ
ン層 ２７，２７ａ，１２７，１２７ａ 第１シリサイド層 ２８，１２８ 素子分離絶縁膜 ２９，１２９ タングステン層 ３０，３０ａ，１３０，１３０ａ 第２多結晶シリコ
ン層 ３１，３６ Ｐ型シリコン層 ３２，１３２ 第３多結晶シリコン層 ３３，１３３ 薄膜トランジスタ用ゲート絶縁膜 ３４，１３４ 層間絶縁膜 ３５ Ｎ型シリコン層 ３７，１３５ 高抵抗層 ４７，４９ 電源線 ４８ 共通ＰＮ接合ダイオード ５０，５１，５２，５３ 高抵抗型メモリセル ５４ 高抵抗型メモリセル群 ５５，５６，５７，５８ ＴＦＴ型メモリセル ５９ ＴＦＴ型メモリセル群 ６２，６３ Ｐ型トランジスタ ６４，６５，６６，６７ ＣＭＯＳ型メモリセル ６８ ＣＭＯＳ型メモリセル群 １３１，１３１ａ 第２シリサイド層
Claims (5)
- 【請求項１】 半導体チップ内に形成したメモリセル群
において、電源線と前記メモリセル群との間にＰＮ接合
ダイオードを接続し、且つ前記メモリセル群を構成する
各メモリセルにおいて、前記ＰＮ接合ダイオードのＮ型
部分（以下、カソードと称す）にソース側接点が接続さ
れるＰチャネル薄膜トランジスタのドレイン側接点に別
のＰＮ接合ダイオードのＰ型部分（以下、アノードと称
す）を、接地電位（以下、ＧＮＤと称す）にソース側接
点が接続されるＮチャネルＭＯＳトランジスタ（以下、
Ｎ型トランジスタと呼す）のドレイン側接点に前記別の
ＰＮ接合ダイオードのカソードをそれぞれ接続したこと
を特徴とするスタティックＲＡＭセル。 - 【請求項２】 半導体チップ内に形成したメモリセル群
において、電源線と前記メモリセル群との間にＰＮ接合
ダイオードを接続し、且つ前記メモリセル群を構成する
各メモリセルにおいて、前記ＰＮ接合ダイオードのカソ
ードに一端が接続される抵抗体の他端に別のＰＮ接合ダ
イオードのアノードを、ＧＮＤにソース側接点が接続さ
れるＮ型トランジスタのドレイン側接点に前記別のＰＮ
接合ダイオードのカソードをそれぞれ接続したことを特
徴とするスタティックＲＡＭセル。 - 【請求項３】 ＳＲＡＭのメモリセル群において、半導
体チップ内の電源線にＰＮ接合ダイオードのアノード
を、前記Ｐチャネル薄膜トランジスタとＮ型トランジス
タで構成されるメモリセルのメモリセル群に対し前記電
源電位を供給する配線に前記ＰＮ接合ダイオードのカソ
ードをそれぞれ接続したことを特徴とするスタティック
ＲＡＭセル。 - 【請求項４】 ＳＲＡＭのメモリセル群において、半導
体チップ内の電源線にＰＮ接合ダイオードのアノード
を、高抵抗負荷とＮ型トランジスタで構成されるメモリ
セル群に対し前記電源電位を供給する配線に前記ＰＮ接
合ダイオードのカソードをそれぞれ接続したことを特徴
とするスタティックＲＡＭセル。 - 【請求項５】 ＳＲＡＭのメモリセル群において、半導
体チップ内の電源線にＰＮ接合ダイオードのアノード
を、ＣＭＯＳトランジスタで構成されるメモリセルのメ
モリセル群に対し電源電位を供給する配線に前記ＰＮ接
合ダイオードのカソードをそれぞれ接続したことを特徴
とするスタティックＲＡＭセル。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103733A JP2693926B2 (ja) | 1995-04-27 | 1995-04-27 | スタティックｒａｍセル |
| TW085105061A TW293912B (ja) | 1995-04-27 | 1996-04-27 | |
| KR1019960013254A KR960039395A (ko) | 1995-04-27 | 1996-04-27 | 메모리 셀을 갖는 반도체 장치 |
| EP96106786A EP0740345A2 (en) | 1995-04-27 | 1996-04-29 | Semiconductor device having static memory cell provided with data retaining means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103733A JP2693926B2 (ja) | 1995-04-27 | 1995-04-27 | スタティックｒａｍセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298293A JPH08298293A (ja) | 1996-11-12 |
| JP2693926B2 true JP2693926B2 (ja) | 1997-12-24 |
Family
ID=14361844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103733A Expired - Lifetime JP2693926B2 (ja) | 1995-04-27 | 1995-04-27 | スタティックｒａｍセル |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0740345A2 (ja) |
| JP (1) | JP2693926B2 (ja) |
| KR (1) | KR960039395A (ja) |
| TW (1) | TW293912B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0802564A3 (en) * | 1996-04-19 | 1999-02-24 | Nec Corporation | Semiconductor device having high resistive element including high melting point metal |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135888A (en) * | 1989-01-18 | 1992-08-04 | Sgs-Thomson Microelectronics, Inc. | Field effect device with polycrystalline silicon channel |
| JPH04319598A (ja) * | 1991-04-19 | 1992-11-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1995
- 1995-04-27 JP JP7103733A patent/JP2693926B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-27 KR KR1019960013254A patent/KR960039395A/ko not_active Application Discontinuation
- 1996-04-27 TW TW085105061A patent/TW293912B/zh active
- 1996-04-29 EP EP96106786A patent/EP0740345A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| TW293912B (ja) | 1996-12-21 |
| JPH08298293A (ja) | 1996-11-12 |
| EP0740345A2 (en) | 1996-10-30 |
| KR960039395A (ko) | 1996-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970812 |