JPH0430391A - スタティック型半導体メモリ - Google Patents
スタティック型半導体メモリInfo
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- JPH0430391A JPH0430391A JP2137336A JP13733690A JPH0430391A JP H0430391 A JPH0430391 A JP H0430391A JP 2137336 A JP2137336 A JP 2137336A JP 13733690 A JP13733690 A JP 13733690A JP H0430391 A JPH0430391 A JP H0430391A
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- G—PHYSICS
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は負荷素子として薄膜トランジスタを用いたメ
モリセルを有するスタティック型半導体メモリに係り、
特に電源電位が変動する際の消費電流の増加を防止する
ようにした改良に関する。
モリセルを有するスタティック型半導体メモリに係り、
特に電源電位が変動する際の消費電流の増加を防止する
ようにした改良に関する。
（従来の技術）
スタティック型半導体メモリ（以下、
ＳＲＡＭと称する）で使用されるメモリセルには、シリ
コン基板もしくはシリコン基板中のウェル領域に形成さ
れたＰチャネル及びＮチャネルのＭＯＳトランジスタを
それぞれ負荷トランジスタ、駆動トランジスタとして使
用した完全ＣＭＯ３型メモ型上モリセル荷素子として高
抵抗ポリシリコンを使用したメモリセルが良く知られて
いる。上記後者のメモリセルでは、大容量化が進んだ結
果、静止時の消費電流を低く押さえるために高抵抗ポリ
シリコンの抵抗値が数テラΩ（１０′２Ω）にもおよび
、セル内部のデータ記憶ノードにおけるリーク電流、例
えば接合リーク電流、絶縁膜におけるリーク電流、トラ
ンジスタにおけるリーク電流等に対して十分にそれを補
償できないところまで来ている。このため、リーク電流
を持った単セル性不良が歩留まり、信頼性で問題になり
始めた。
コン基板もしくはシリコン基板中のウェル領域に形成さ
れたＰチャネル及びＮチャネルのＭＯＳトランジスタを
それぞれ負荷トランジスタ、駆動トランジスタとして使
用した完全ＣＭＯ３型メモ型上モリセル荷素子として高
抵抗ポリシリコンを使用したメモリセルが良く知られて
いる。上記後者のメモリセルでは、大容量化が進んだ結
果、静止時の消費電流を低く押さえるために高抵抗ポリ
シリコンの抵抗値が数テラΩ（１０′２Ω）にもおよび
、セル内部のデータ記憶ノードにおけるリーク電流、例
えば接合リーク電流、絶縁膜におけるリーク電流、トラ
ンジスタにおけるリーク電流等に対して十分にそれを補
償できないところまで来ている。このため、リーク電流
を持った単セル性不良が歩留まり、信頼性で問題になり
始めた。
高抵抗ポリシリコン負荷型メモリセルにおける上記のよ
うな問題を解決する技術として、近年、薄膜トランジス
タ（Ｔｈｉｎ Ｆｉｌｓ Ｔｒａｎｓｌｓｔｏｒ：以下
、ＴＦＴと称する）を負荷素子として使用したスタティ
ック型メモリセルが開発された。このＴＰＴは、シリコ
ン基板の代わりにポリシリコン薄膜内にチャネルを形成
することによって動作するトランジスタであり、チャネ
ル領域をシリコン基板内に構成する通常のＭＯＳトラン
ジスタ（バルク・トランジスタ）の上部に重ねて形成す
ることができる。このため、完全ＣＭＯ３型メモ型上モ
リセルャネルＭＯＳトランジスタの代わりに使用すると
、従来のポリシリコンを負荷抵抗として用いたセルと同
等のセル面積で、完全ＣＭＯ５型メモ型上モリセルする
ことができる。すなわち、ＴＰＴを負荷素子として用い
たスタティック型メモリセルは、ポリシリコン抵抗を負
荷素子として使用したメモリセルと完全ＣＭＯ８型メモ
型上モリセル間に位置し、前者の高集積性と後者の静止
時における低消費電力性及び動作の安定性の長所を兼ね
備えたものとなっている。
うな問題を解決する技術として、近年、薄膜トランジス
タ（Ｔｈｉｎ Ｆｉｌｓ Ｔｒａｎｓｌｓｔｏｒ：以下
、ＴＦＴと称する）を負荷素子として使用したスタティ
ック型メモリセルが開発された。このＴＰＴは、シリコ
ン基板の代わりにポリシリコン薄膜内にチャネルを形成
することによって動作するトランジスタであり、チャネ
ル領域をシリコン基板内に構成する通常のＭＯＳトラン
ジスタ（バルク・トランジスタ）の上部に重ねて形成す
ることができる。このため、完全ＣＭＯ３型メモ型上モ
リセルャネルＭＯＳトランジスタの代わりに使用すると
、従来のポリシリコンを負荷抵抗として用いたセルと同
等のセル面積で、完全ＣＭＯ５型メモ型上モリセルする
ことができる。すなわち、ＴＰＴを負荷素子として用い
たスタティック型メモリセルは、ポリシリコン抵抗を負
荷素子として使用したメモリセルと完全ＣＭＯ８型メモ
型上モリセル間に位置し、前者の高集積性と後者の静止
時における低消費電力性及び動作の安定性の長所を兼ね
備えたものとなっている。
ここで、ＴＦＴを用いたスタティック型メモリセルの等
値回路を第６図に示す。図において、Ｑｌ、Ｑ２はそれ
ぞれＮチャネルＭＯ８）ランジスタからなるトランスフ
ァゲートである。上記トランスファゲートＱ１．Ｑ２の
各一端はビット線ＢＬ、ＢＬに接続され、各他端は内部
記憶ノード（データ記憶ノード）Ａ、Ｂに接続される。
値回路を第６図に示す。図において、Ｑｌ、Ｑ２はそれ
ぞれＮチャネルＭＯ８）ランジスタからなるトランスフ
ァゲートである。上記トランスファゲートＱ１．Ｑ２の
各一端はビット線ＢＬ、ＢＬに接続され、各他端は内部
記憶ノード（データ記憶ノード）Ａ、Ｂに接続される。
また、両トランスファゲートＱ１．Ｑ２のゲートはワー
ド線ＷＬに共通に接続される。上記一方の内部記憶ノー
ドＡにはＮチャネルのＭＯＳ）ランジスタＱ３及びＰチ
ャネルのＴＦＴ Ｑ４の両ドレインが接続されている
。上記両トランジスタＱ３及びＱ４のゲートは上記他方
の記憶ノードＢに共通に接続されている。上記他方の内
部記憶ノードＢにはＮチャネルＭＯ５）ランジスタＱ５
及びＰチャネルのＴＦＴ Ｑ６の両ドレインが接続さ
れている。上記両トランジスタＱ５及びＱ６のゲートは
上記一方の内部記憶ノードＡに共通に接続されている。
ド線ＷＬに共通に接続される。上記一方の内部記憶ノー
ドＡにはＮチャネルのＭＯＳ）ランジスタＱ３及びＰチ
ャネルのＴＦＴ Ｑ４の両ドレインが接続されている
。上記両トランジスタＱ３及びＱ４のゲートは上記他方
の記憶ノードＢに共通に接続されている。上記他方の内
部記憶ノードＢにはＮチャネルＭＯ５）ランジスタＱ５
及びＰチャネルのＴＦＴ Ｑ６の両ドレインが接続さ
れている。上記両トランジスタＱ５及びＱ６のゲートは
上記一方の内部記憶ノードＡに共通に接続されている。
また、上記両トランジスタＱ４、Ｑ６のソースは電源電
位ＶＣＣに共通に接続され、上記両トランジスタＱ３、
Ｑ５のソースは接地電位ＶＳＳに共通に接続される。
位ＶＣＣに共通に接続され、上記両トランジスタＱ３、
Ｑ５のソースは接地電位ＶＳＳに共通に接続される。
このメモリセルでは、トランジスタＱＢ、Ｑ４及びトラ
ンジスタＱ５、Ｑ６がそれぞれ相補ＭＯＳ型（ＣＭＯ８
型）インバータを構成している。上記両ＣＭＯ８型イン
バータの負荷素子として用いられるＴＰＴはトランジス
タとして動作するので、ＴＰＴがオフ状態のときにはほ
とんど電流が流れず、オン状態のときには従来の高抵抗
負荷素子を用いたメモリセルに比べて十分に大きなオ、
ン電流を流すことができる。
ンジスタＱ５、Ｑ６がそれぞれ相補ＭＯＳ型（ＣＭＯ８
型）インバータを構成している。上記両ＣＭＯ８型イン
バータの負荷素子として用いられるＴＰＴはトランジス
タとして動作するので、ＴＰＴがオフ状態のときにはほ
とんど電流が流れず、オン状態のときには従来の高抵抗
負荷素子を用いたメモリセルに比べて十分に大きなオ、
ン電流を流すことができる。
第７図に標準的なＰチャネルのＴＰＴ （例えば、チャ
ネル長が１．５μｍ１チヤネル幅が０．５μｍ１ゲート
絶縁膜の膜厚が２５ ｎ ｍ ｓポリ２９３２層の膜厚
が３６ｎｍ）におけるゲート電圧Ｖｃ （Ｖ）対ドレ
イン電流１ｎ（Ａ）特性を示す。なお、ドレイン電圧は
一４ｖである。図から明らかなように、ゲート電圧がＯ
ｖでＴＰＴがオフ状態のときのオフ電流の値は１０−”
Ａ程度であり、ゲート電圧が一４ＶでＴＰＴがオン状
態のときのオン電流の値は１０−’ＡＡ程度ある。従っ
て、このＴＦＴは約６桁のオン／オフ抵抗比を持ってい
る。他方、セルの内部記憶ノードＡＳＢそれぞれに付随
している寄生容量（図示せず）の値は、メモリセル・サ
イズのスケーリングに伴って減少しつつあるが、ソフト
・エラー耐性などの制約からｌ０ｆＦ（１０−１’ Ｆ
）程度が下限値である。従って、ＴＰＴのオン電流によ
って内部記憶ノードを充放電する際の時定数は、１Ｏ−
７Ａ Ｘ １０−” Ｆ −１０−７５。
ネル長が１．５μｍ１チヤネル幅が０．５μｍ１ゲート
絶縁膜の膜厚が２５ ｎ ｍ ｓポリ２９３２層の膜厚
が３６ｎｍ）におけるゲート電圧Ｖｃ （Ｖ）対ドレ
イン電流１ｎ（Ａ）特性を示す。なお、ドレイン電圧は
一４ｖである。図から明らかなように、ゲート電圧がＯ
ｖでＴＰＴがオフ状態のときのオフ電流の値は１０−”
Ａ程度であり、ゲート電圧が一４ＶでＴＰＴがオン状
態のときのオン電流の値は１０−’ＡＡ程度ある。従っ
て、このＴＦＴは約６桁のオン／オフ抵抗比を持ってい
る。他方、セルの内部記憶ノードＡＳＢそれぞれに付随
している寄生容量（図示せず）の値は、メモリセル・サ
イズのスケーリングに伴って減少しつつあるが、ソフト
・エラー耐性などの制約からｌ０ｆＦ（１０−１’ Ｆ
）程度が下限値である。従って、ＴＰＴのオン電流によ
って内部記憶ノードを充放電する際の時定数は、１Ｏ−
７Ａ Ｘ １０−” Ｆ −１０−７５。
すなわち １０ＤｎＳ程度である。
ここで上記第６図のメモリセルにおいて、セルに供給さ
れる電源電位Ｖ（−（が変動した場合を考える。このよ
うな電源電位の変動は一般に電源バンブと呼ばれている
。このときのメモリセル内の電位変化を示したのが第８
図である。図中のτＣは、ＴＰＴのオン電流によって前
記内部記憶ノードＡもしくはＢを充電する際の電位Ｖ
Ｎ０ＤＥの時定数である。ここで、ＰチャネルのＴＰＴ
のしきい値電圧をＶｔｐとすると、第８図の波形図中の
時刻ｔ１からｔ２の期間では電源電位ＶＣＣと電位Ｖ
Ｎ０ＤＥとの間の電位差がＶｒｐ以上となるため、元来
オフ状態となるべき側のＴＰＴもこの期間ではオン状態
となる。このため、このＴＰＴと直列に接続されており
、元々オン状態のＮチャネルのＭＯＳトランジスタを通
じて電流が所定期間（上記の１００ｎ Ｓ程度）流れる
ことになる。各メモリセルには必ずオフ側のＴＰＴが存
在しているので、例えば４Ｍビット（４ＸＩＯ’ ビッ
ト）以上の大容量のＳＲＡＭでは、全体で１０−’Ａ、
すなわち１００ｍ Ａ以上の電流がメモリセルアレイに
流れることになる。通常のＳＲＡＭの平均動作電流は多
くても ｌＯＤｍ Ａ以上であるので、４Ｍビット以上
のＳＲＡＭにおいて、電源バンブ時に流れる１００ｍ
Ａの電流は許容範囲を遥かに越えた異常電流となる。
れる電源電位Ｖ（−（が変動した場合を考える。このよ
うな電源電位の変動は一般に電源バンブと呼ばれている
。このときのメモリセル内の電位変化を示したのが第８
図である。図中のτＣは、ＴＰＴのオン電流によって前
記内部記憶ノードＡもしくはＢを充電する際の電位Ｖ
Ｎ０ＤＥの時定数である。ここで、ＰチャネルのＴＰＴ
のしきい値電圧をＶｔｐとすると、第８図の波形図中の
時刻ｔ１からｔ２の期間では電源電位ＶＣＣと電位Ｖ
Ｎ０ＤＥとの間の電位差がＶｒｐ以上となるため、元来
オフ状態となるべき側のＴＰＴもこの期間ではオン状態
となる。このため、このＴＰＴと直列に接続されており
、元々オン状態のＮチャネルのＭＯＳトランジスタを通
じて電流が所定期間（上記の１００ｎ Ｓ程度）流れる
ことになる。各メモリセルには必ずオフ側のＴＰＴが存
在しているので、例えば４Ｍビット（４ＸＩＯ’ ビッ
ト）以上の大容量のＳＲＡＭでは、全体で１０−’Ａ、
すなわち１００ｍ Ａ以上の電流がメモリセルアレイに
流れることになる。通常のＳＲＡＭの平均動作電流は多
くても ｌＯＤｍ Ａ以上であるので、４Ｍビット以上
のＳＲＡＭにおいて、電源バンブ時に流れる１００ｍ
Ａの電流は許容範囲を遥かに越えた異常電流となる。
ところで、各メモリセルに電源電位を供給するセルアレ
イ内電源配線は通常、多結晶シリコンによって構成され
ている。この多結晶シリコンで構成された配線には配線
抵抗やｉ＄遊容二が存在しているので、セルアレイ内電
源配線は遅延線と見なすことができる。また、このセル
アレイ内電源配線は、通常、アルミニウムで構成された
低抵抗配線とアレイ内で接続点を有している。このため
、この低抵抗配線との接続点により近い位置にイｆ在す
るメモリセル程、セルアＬ／イ内電源配線における時定
数が小さくなるため、電源バンブ時により多くの直流電
流が流れることになる。
イ内電源配線は通常、多結晶シリコンによって構成され
ている。この多結晶シリコンで構成された配線には配線
抵抗やｉ＄遊容二が存在しているので、セルアレイ内電
源配線は遅延線と見なすことができる。また、このセル
アレイ内電源配線は、通常、アルミニウムで構成された
低抵抗配線とアレイ内で接続点を有している。このため
、この低抵抗配線との接続点により近い位置にイｆ在す
るメモリセル程、セルアＬ／イ内電源配線における時定
数が小さくなるため、電源バンブ時により多くの直流電
流が流れることになる。
（発明が解決しようとする課題）
このようにＴＦＴをメモリセル内の負荷素子として用い
た従来のスタティック型半導体メモリでは、電源バンブ
時に各メモリセル内に異常電流が流れ、消費電流が増加
するという問題がある。
た従来のスタティック型半導体メモリでは、電源バンブ
時に各メモリセル内に異常電流が流れ、消費電流が増加
するという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源バンブ時に各メモリセル内に異
常電流が流れることが防止でき、もって消費電流が少な
いスタティック型半導体メモリを提供することにある。
あり、その目的は、電源バンブ時に各メモリセル内に異
常電流が流れることが防止でき、もって消費電流が少な
いスタティック型半導体メモリを提供することにある。
［発明の構成］
（課題を解決するための手段と作用）
この発明のスタティック型半導体メモリは、負荷トラン
ジスタとして薄膜トランジスタを用いたメモリセルが複
数個設けられた複数のメモリセルアレイと、 上記各メモリセルに電源電位を供給するメモリセルアレ
イ内１１ｉ！配線と、 上記メモリセルアレイ内電源配線と接続され、外部電源
電位が供給される低抵抗電源配線とを具備し、 上記メモリセルアレイ内電源配線によって上記各メモリ
セルの記憶ノードを充放電する際の時定数をτｃ、上記
低抵抗電源配線に供給される電源電位により上記メモリ
セルアレイ内配線を充放電する際の時定数をτＷとした
ときに、τｗ≧τｃの関係を満足するように構成されて
いることを特徴とする。
ジスタとして薄膜トランジスタを用いたメモリセルが複
数個設けられた複数のメモリセルアレイと、 上記各メモリセルに電源電位を供給するメモリセルアレ
イ内１１ｉ！配線と、 上記メモリセルアレイ内電源配線と接続され、外部電源
電位が供給される低抵抗電源配線とを具備し、 上記メモリセルアレイ内電源配線によって上記各メモリ
セルの記憶ノードを充放電する際の時定数をτｃ、上記
低抵抗電源配線に供給される電源電位により上記メモリ
セルアレイ内配線を充放電する際の時定数をτＷとした
ときに、τｗ≧τｃの関係を満足するように構成されて
いることを特徴とする。
上記スタティック型半導体メモリでは、メモリセルアレ
イ内配線を電源電位で充放電する際の時定数τＷが、各
メモリセルの記憶ノードを電源電位で充放電する際の時
定数τＣと同等もしくはそれ以上にされているので、電
源バンブ時にメモリセルの記憶ノードを充放電する際の
速度が、メモリセルアレイ内配線の充放電速度と同等も
しくはそれ以下となる。
イ内配線を電源電位で充放電する際の時定数τＷが、各
メモリセルの記憶ノードを電源電位で充放電する際の時
定数τＣと同等もしくはそれ以上にされているので、電
源バンブ時にメモリセルの記憶ノードを充放電する際の
速度が、メモリセルアレイ内配線の充放電速度と同等も
しくはそれ以下となる。
この発明のスタティック型半導体メモリは、負荷トラン
ジスタとして薄膜トランジスタを用いたメモリセルが複
数個設けられた複数のメモリセルアレイと、 上記各メモリセルに電源電位を供給する電源配線と、 上記各メモリセルの記憶ノードと上記電源配線との間に
接続された容量と を具備したことを特徴とする。
ジスタとして薄膜トランジスタを用いたメモリセルが複
数個設けられた複数のメモリセルアレイと、 上記各メモリセルに電源電位を供給する電源配線と、 上記各メモリセルの記憶ノードと上記電源配線との間に
接続された容量と を具備したことを特徴とする。
上記スタティック型半導体メモリでは、各メモリセルの
記憶ノードと電源配線との間に容量を接続したことによ
り、電源バンブ時にメモリセルの記憶ノードの電位が上
記容量による容量結合により電源配線の電位に追随して
変化し、電源配線との電位差が減少する。
記憶ノードと電源配線との間に容量を接続したことによ
り、電源バンブ時にメモリセルの記憶ノードの電位が上
記容量による容量結合により電源配線の電位に追随して
変化し、電源配線との電位差が減少する。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明のスタティック型半導体メモリの第１
の実施例による構成を示す回路図である。
の実施例による構成を示す回路図である。
図において、１０はメモリセルアレイである。このメモ
リセルアレイＩＯ内には前記第６図と同様に、それぞれ
トランスファゲートＱｌ、Ｑ２、ＮチャネルのＭＯＳ）
ランジスタＱ３．Ｑ５及びＰチャネルのＴＦＴ Ｑ４
．Ｑ６によって構成されたメモリセル１１が複数個、例
えば４Ｍビット分設けられている（図では１個のメモリ
セルのみ示している）。なお、図中のノードＡＳＢは従
来と同様に内部記憶ノードである。そして、上記側内部
記憶ノードＡ、Ｂには記憶容量ＣＩ、Ｃ２がそれぞれ等
価的に接続されている。
リセルアレイＩＯ内には前記第６図と同様に、それぞれ
トランスファゲートＱｌ、Ｑ２、ＮチャネルのＭＯＳ）
ランジスタＱ３．Ｑ５及びＰチャネルのＴＦＴ Ｑ４
．Ｑ６によって構成されたメモリセル１１が複数個、例
えば４Ｍビット分設けられている（図では１個のメモリ
セルのみ示している）。なお、図中のノードＡＳＢは従
来と同様に内部記憶ノードである。そして、上記側内部
記憶ノードＡ、Ｂには記憶容量ＣＩ、Ｃ２がそれぞれ等
価的に接続されている。
上記各メモリセル１１には、上記ＴＦＴ Ｑ４、Ｑ６
の各ソースに接続された例えばポリシリコンからなるメ
モリセルアレイ内電源配置ｊｌ１２を通じて高電位側の
電源電位ＶＣＣが供給されるようになっている。このメ
モリセルアレイ内電源配線１２には抵抗成分及び容量成
分が寄生的に存在しており、第１図ではこれらの寄生抵
抗は符号１３で、寄生容置は符号１４でそれぞれ図示し
ている。
の各ソースに接続された例えばポリシリコンからなるメ
モリセルアレイ内電源配置ｊｌ１２を通じて高電位側の
電源電位ＶＣＣが供給されるようになっている。このメ
モリセルアレイ内電源配線１２には抵抗成分及び容量成
分が寄生的に存在しており、第１図ではこれらの寄生抵
抗は符号１３で、寄生容置は符号１４でそれぞれ図示し
ている。
さらに、１５は例えばアルミニウム等の金属で構成され
、このメモリ内の各部に外部電源電位ＶＣＣを供給する
低抵抗配線である。そして、上記メモリセルアレイ内電
源配線Ｉ２は廿曽、その各端部において抵抗素子１６を
介して低抵抗配線１５と接続されている。この抵抗素子
１６は、多結晶シリコンからなる高抵抗や、上記各メモ
リセル１１内のＴＦＴ Ｑ４．Ｑ６と同様な構成のＴ
ＰＴなどを用いることができ、その抵抗値は、上記メモ
リセル１１においてメモリセルアレイ内電源配線１２の
電源電位ＶＣＣで内部記憶ノードＡもしくはＢを充電す
る際の時定数をτｃ、上記低抵抗配線１５の電源電位Ｖ
ＣＣで上記メモリセルアレイ内電源配線Ｉ２を充電する
際の時定数をτ、としたときに、τｗ≧τｃの関係を満
足するような値に設定されている。
、このメモリ内の各部に外部電源電位ＶＣＣを供給する
低抵抗配線である。そして、上記メモリセルアレイ内電
源配線Ｉ２は廿曽、その各端部において抵抗素子１６を
介して低抵抗配線１５と接続されている。この抵抗素子
１６は、多結晶シリコンからなる高抵抗や、上記各メモ
リセル１１内のＴＦＴ Ｑ４．Ｑ６と同様な構成のＴ
ＰＴなどを用いることができ、その抵抗値は、上記メモ
リセル１１においてメモリセルアレイ内電源配線１２の
電源電位ＶＣＣで内部記憶ノードＡもしくはＢを充電す
る際の時定数をτｃ、上記低抵抗配線１５の電源電位Ｖ
ＣＣで上記メモリセルアレイ内電源配線Ｉ２を充電する
際の時定数をτ、としたときに、τｗ≧τｃの関係を満
足するような値に設定されている。
このような構成によれば、電源バンプ時に低抵抗配線１
５の電位が急激に上昇したとしても、抵抗素子Ｉ６の存
在によりメモリセルアレイ内電源配線Ｉ２を充電する際
の速度は第２図の波形図に示すように遅くなる。すなわ
ち、このときの時定数τ１は大きなものとなる。メモリ
セル１１の内部記憶ノードＡもしくはＢはこの充電速度
の遅いメモリセルアレイ内電源配線１２の電位によって
充電されるため、内部記憶ノードＡもしくはＢに存在し
ている容ｆｆ１Ｃ１，Ｃ２の充電速度は、このメモリセ
ルアレイ内電源配線１２の充電速度に近い速度となり、
メモリセル１１内でオフ状態にあるＴＰＴ （Ｑ４もし
くはＱ６）はオンすることがなくなる。この結果、従来
のように各メモリセルで電源電位ＶＣＣと接地電位との
間で直流電流が流れることが防止される。
５の電位が急激に上昇したとしても、抵抗素子Ｉ６の存
在によりメモリセルアレイ内電源配線Ｉ２を充電する際
の速度は第２図の波形図に示すように遅くなる。すなわ
ち、このときの時定数τ１は大きなものとなる。メモリ
セル１１の内部記憶ノードＡもしくはＢはこの充電速度
の遅いメモリセルアレイ内電源配線１２の電位によって
充電されるため、内部記憶ノードＡもしくはＢに存在し
ている容ｆｆ１Ｃ１，Ｃ２の充電速度は、このメモリセ
ルアレイ内電源配線１２の充電速度に近い速度となり、
メモリセル１１内でオフ状態にあるＴＰＴ （Ｑ４もし
くはＱ６）はオンすることがなくなる。この結果、従来
のように各メモリセルで電源電位ＶＣＣと接地電位との
間で直流電流が流れることが防止される。
なお、１一記実施例において、抵抗素子１Ｂとしてメモ
リセル１１内のＴＦＴと同じ構造及び同じ素子寸法のＴ
ＰＴを用いた場合は、この抵抗素子１６のオン抵抗値が
メモリセル１１内のＴＦＴ Ｑ４もしくはＱ６と同値
となり、かつ寄生容ｆｆ１１４はＣＩ。
リセル１１内のＴＦＴと同じ構造及び同じ素子寸法のＴ
ＰＴを用いた場合は、この抵抗素子１６のオン抵抗値が
メモリセル１１内のＴＦＴ Ｑ４もしくはＱ６と同値
となり、かつ寄生容ｆｆ１１４はＣＩ。
Ｃ２よりも大きいため、自動的にτ１≧τＣの関係を満
足させることができる。
足させることができる。
次にこの発明のｆ５２の実施例について説明する。
第３図はこの発明のスタティック型半導体メモリにおけ
るメモリセルの構成を示す回路図である。
るメモリセルの構成を示す回路図である。
この実施例では各メモリセル１１内の前記内部記憶ノー
ドＡ、Ｂそれぞれと前記メモリセルアレイ内電源配線１
２との間に、両ノードＡ、Ｂそれぞれに存在している容
量Ｃ１，Ｃ２と同程度の値を持つ容ｆｆ１２１を接続す
るようにしたものである。
ドＡ、Ｂそれぞれと前記メモリセルアレイ内電源配線１
２との間に、両ノードＡ、Ｂそれぞれに存在している容
量Ｃ１，Ｃ２と同程度の値を持つ容ｆｆ１２１を接続す
るようにしたものである。
このような構成によれば、電源バンプ時に低抵抗配線１
５の電位が急激に上昇し、これに伴ってメモリセルアレ
イ内電源配線１２における電位が上昇したとき、上記各
容ｆｆ１２１による容量結合により、内部記憶ノードＡ
ＳＢにおける電位も上昇する。
５の電位が急激に上昇し、これに伴ってメモリセルアレ
イ内電源配線１２における電位が上昇したとき、上記各
容ｆｆ１２１による容量結合により、内部記憶ノードＡ
ＳＢにおける電位も上昇する。
このとき、元来オフ状態となるべき側のＴＰＴのゲート
電位とソース電位（メモリセルアレイ内電源配線１２の
電位）との差がＦＴＰのしきい値電圧Ｖｔｐ以下であれ
ば、このＴＰＴはオフ状態のままニする。従って、上記
各容量２１の値はこのような条件を満足するような範囲
で選ぶ必要がある。
電位とソース電位（メモリセルアレイ内電源配線１２の
電位）との差がＦＴＰのしきい値電圧Ｖｔｐ以下であれ
ば、このＴＰＴはオフ状態のままニする。従って、上記
各容量２１の値はこのような条件を満足するような範囲
で選ぶ必要がある。
すなわち、この実施例の場合にも、各メモリセル１１内
でオフ状態にあるＴＰＴ （Ｑ４もしくはＱ６）はオン
することがなくなり、従来のように各メモリセルで電源
電位ｖｃｃと接地電位との間で直流電流が流れることが
防止される。
でオフ状態にあるＴＰＴ （Ｑ４もしくはＱ６）はオン
することがなくなり、従来のように各メモリセルで電源
電位ｖｃｃと接地電位との間で直流電流が流れることが
防止される。
次に上記第２の実施例のスタティック型半導体メモリで
使用されるメモリセルの具体例について説明する。
使用されるメモリセルの具体例について説明する。
第４図はＴＰＴを負荷として使用した従来のメモリセル
に対して前記容量２１が付加されたメモリセルの素子構
成を示すものであり、第４図（ａ）はパターン平面図、
第４図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面図
である。図において、３１はＰ型の半導体基板、３２は
フィールド絶縁膜、３３は前記ＮチャネルＭＯＳトラン
ジスタＱｌ。
に対して前記容量２１が付加されたメモリセルの素子構
成を示すものであり、第４図（ａ）はパターン平面図、
第４図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面図
である。図において、３１はＰ型の半導体基板、３２は
フィールド絶縁膜、３３は前記ＮチャネルＭＯＳトラン
ジスタＱｌ。
Ｑ２．Ｑ３．Ｑ５それぞれのソース、ドレイン領域とな
るＮ＋拡散領域、３４はＮチャネルＭＯＳトランジスタ
Ｑｌ、Ｑ２．Ｑ３．Ｑ５の各ゲート電極となる第１層目
の多結晶シリコン層、３５はＰチャネルのＴＦＴ Ｑ
４．Ｑ６の各ゲート電極となる第２層目の多結晶シリコ
ン層、３６はＴＦＴ Ｑ４．Ｑ６のチャネル領域、ソ
ース及びドレイン領域となる第３層目の多結晶シリコン
層、３７はこの第３層目の多結晶シリコン層３６内に形
成され、不純物が実質的に導入されず、高抵抗状態のま
まにされたＴＰＴのチャネル領域である。そして、前記
ワード線ＷＬ及び接地電位Ｖ５５を各メモリセルに供給
する配線はそれぞれ上記第１層目の多結晶シリコン層を
用いて構成されており、前記メモリセルアレイ内電源配
線１２は上記第３層目の多結晶シリコン層３Ｂを用いて
構成されている。
るＮ＋拡散領域、３４はＮチャネルＭＯＳトランジスタ
Ｑｌ、Ｑ２．Ｑ３．Ｑ５の各ゲート電極となる第１層目
の多結晶シリコン層、３５はＰチャネルのＴＦＴ Ｑ
４．Ｑ６の各ゲート電極となる第２層目の多結晶シリコ
ン層、３６はＴＦＴ Ｑ４．Ｑ６のチャネル領域、ソ
ース及びドレイン領域となる第３層目の多結晶シリコン
層、３７はこの第３層目の多結晶シリコン層３６内に形
成され、不純物が実質的に導入されず、高抵抗状態のま
まにされたＴＰＴのチャネル領域である。そして、前記
ワード線ＷＬ及び接地電位Ｖ５５を各メモリセルに供給
する配線はそれぞれ上記第１層目の多結晶シリコン層を
用いて構成されており、前記メモリセルアレイ内電源配
線１２は上記第３層目の多結晶シリコン層３Ｂを用いて
構成されている。
なお、第４図（ａ）ではＮ＋拡散領域は図示されておら
ず、第４図（ｂ）では第１層目の多結晶シリコン層３４
と基板３１との間及び第１層目の多結晶シリコン層３４
と第２層目の多結晶シリコン層３５との間の絶縁膜は図
示されていない。
ず、第４図（ｂ）では第１層目の多結晶シリコン層３４
と基板３１との間及び第１層目の多結晶シリコン層３４
と第２層目の多結晶シリコン層３５との間の絶縁膜は図
示されていない。
ここで、前記容ｆｆ１２１は、第２層目の多結晶シリコ
ン層３５と第３層目の多結晶シリコン層３６とが図示し
ない絶縁膜を介して重なっている領域３８によって実現
されている。すなわち、この容量２１の一方の電極はＴ
ＰＴのゲート電極を構成する第２層目の多結晶シリコン
層３５であり、他方の電極はＴＰＴのチャネル領域（３
７）が設けられる第３層目の多結晶シリコン層３６にな
っている。
ン層３５と第３層目の多結晶シリコン層３６とが図示し
ない絶縁膜を介して重なっている領域３８によって実現
されている。すなわち、この容量２１の一方の電極はＴ
ＰＴのゲート電極を構成する第２層目の多結晶シリコン
層３５であり、他方の電極はＴＰＴのチャネル領域（３
７）が設けられる第３層目の多結晶シリコン層３６にな
っている。
第５図は容ＪｉＬ２１が付加されたメモリセルの他の素
子構成を示すものであり、第５図（ａ）はパターン平面
図、第５図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿った断
面図である。
子構成を示すものであり、第５図（ａ）はパターン平面
図、第５図（ｂ）は同図（ａ）のＢ−Ｂ’線に沿った断
面図である。
図において、４１はＰ型の半導体領域、４２はフィール
ド絶縁膜、４３は前記ＮチャネルＭＯＳトランジスタＱ
１のソースもしくはドレイン領域となるＮ“拡散領域、
４４はこのＮチャネルＭＯ５）ランジスタＱ１のドレイ
ンもしくはソース領域となるＮ”拡散領域、４５は前記
ＮチャネルＭＯＳトランジスタＱ２のソースもしくはド
レイン領域となるＮ１拡散領域、４６はこのＮチャネル
ＭＯ３）ランジスタＱ２のドレインもしくはソース領域
及び前記ＮチャネルＭＯＳトランジスタＱ５のドレイン
領域となるＮ４拡散領域、４７はこのＮチャネルＭＯＳ
トランジスタＱ５のソース領域となるＮ４拡散領域、４
８は前記ＮチャネルＭＯ３Ｉ−ランジスタＱ３のドレイ
ン領域となるＮ＋拡散領域、４９はこのＮチャネルＭＯ
３）ランジスタＱ３のソース領域となるＮ＋拡散領域、
５０は第１層目のポリシリコン層からなるＮチャネルＭ
Ｏ８）ランジスタＱｌ、Ｑ２のゲート電極、５１は第１
層目の多結晶シリコン層からなるＮチャネルＭＯＳトラ
ンジスタＱ５のゲート電極、５２は第１層目の多結晶シ
リコン層からなるＮチャネルＭＯ５）ランジスタＱ３の
ゲート電極、５３は例えば２００人程度の膜厚の第２層
目の多結晶シリコン層、５４は上記第２層目の多結晶シ
リコン層５３上に設けられた絶縁膜、５５はこの絶縁膜
５４上に設けられ、電位ＶＣＣが供給される第３層目の
多結晶シリコン層、５６はこの第３層目の多結晶シリコ
ン層５５上に設けられた層間絶縁膜であり、５７．５８
は上記層間絶縁膜５Ｂ上に設けられ前記ビット線ＢＬ、
ＢＬを構成するアルミニウムからなる配線層である。
ド絶縁膜、４３は前記ＮチャネルＭＯＳトランジスタＱ
１のソースもしくはドレイン領域となるＮ“拡散領域、
４４はこのＮチャネルＭＯ５）ランジスタＱ１のドレイ
ンもしくはソース領域となるＮ”拡散領域、４５は前記
ＮチャネルＭＯＳトランジスタＱ２のソースもしくはド
レイン領域となるＮ１拡散領域、４６はこのＮチャネル
ＭＯ３）ランジスタＱ２のドレインもしくはソース領域
及び前記ＮチャネルＭＯＳトランジスタＱ５のドレイン
領域となるＮ４拡散領域、４７はこのＮチャネルＭＯＳ
トランジスタＱ５のソース領域となるＮ４拡散領域、４
８は前記ＮチャネルＭＯ３Ｉ−ランジスタＱ３のドレイ
ン領域となるＮ＋拡散領域、４９はこのＮチャネルＭＯ
３）ランジスタＱ３のソース領域となるＮ＋拡散領域、
５０は第１層目のポリシリコン層からなるＮチャネルＭ
Ｏ８）ランジスタＱｌ、Ｑ２のゲート電極、５１は第１
層目の多結晶シリコン層からなるＮチャネルＭＯＳトラ
ンジスタＱ５のゲート電極、５２は第１層目の多結晶シ
リコン層からなるＮチャネルＭＯ５）ランジスタＱ３の
ゲート電極、５３は例えば２００人程度の膜厚の第２層
目の多結晶シリコン層、５４は上記第２層目の多結晶シ
リコン層５３上に設けられた絶縁膜、５５はこの絶縁膜
５４上に設けられ、電位ＶＣＣが供給される第３層目の
多結晶シリコン層、５６はこの第３層目の多結晶シリコ
ン層５５上に設けられた層間絶縁膜であり、５７．５８
は上記層間絶縁膜５Ｂ上に設けられ前記ビット線ＢＬ、
ＢＬを構成するアルミニウムからなる配線層である。
上記一方の配線層５７はコンクタトホール５９を介して
上記Ｎ゛拡散領域４３と、他方の配線層５８はコンクタ
トホール６０を介して上記Ｎ４拡散領域４５とそれぞれ
接続されている。また、上記Ｎ１拡散領域４４とＮチャ
ネルＭＯＳトランジスタＱ５のゲート電極５１とはコン
クタトホール６１を介して、このゲート電極５１と第２
層目の多結晶シリコン層５３とはコンクタトホール６２
を介してそれぞれ接続され、Ｎ＋拡散領域４６とＮチャ
ネルＭＯＳトランジスタＱ３のゲート電極５２とはコン
クタトホール６３を介して、このゲート電極５２と第２
層目の多結晶シリコン層５３とはコンクタトホール６４
を介してそれぞれ接続され、さらにＮチャネルＭＯＳト
ランジスタＱ３のドレイン領域となるＮ“拡散領域４８
とＮチャネルＭＯ５）ランジスタＱ５のゲート電極５１
とはコンクタトホール６５を介して接続されている。
上記Ｎ゛拡散領域４３と、他方の配線層５８はコンクタ
トホール６０を介して上記Ｎ４拡散領域４５とそれぞれ
接続されている。また、上記Ｎ１拡散領域４４とＮチャ
ネルＭＯＳトランジスタＱ５のゲート電極５１とはコン
クタトホール６１を介して、このゲート電極５１と第２
層目の多結晶シリコン層５３とはコンクタトホール６２
を介してそれぞれ接続され、Ｎ＋拡散領域４６とＮチャ
ネルＭＯＳトランジスタＱ３のゲート電極５２とはコン
クタトホール６３を介して、このゲート電極５２と第２
層目の多結晶シリコン層５３とはコンクタトホール６４
を介してそれぞれ接続され、さらにＮチャネルＭＯＳト
ランジスタＱ３のドレイン領域となるＮ“拡散領域４８
とＮチャネルＭＯ５）ランジスタＱ５のゲート電極５１
とはコンクタトホール６５を介して接続されている。
また、上記第２層目の多結晶シリコン層５３の大部分に
はＰ型の不純物が高濃度に導入され、低抵抗化されてい
るが、上記Ｎ“拡散領域４６と対向するこの多結晶シリ
コン層５３の一部領域６６には実質的に不純物が導入さ
れず、元の高抵抗状態のままにされている。この一部類
域６６は前記ＴＦＴ Ｑ４のチャネル領域となってお
り、この領域６Ｂは下部のＮ゛拡散領域４６を熱酸化す
ることにより得られる熱酸化１１６７を介してＮ゛拡散
領域４６と重なっている。さらに上記Ｎ゛拡散領域４８
と対向する多結晶シリコン層５３の一部領域６８にも実
質的に不純物が導入されていす、元の高抵抗状態のまま
にされている。この一部類域６８は前記ＴＦＴ Ｑ６
のチャネル領域となっており、この領域６８は下部のＮ
＋拡散領域４８を熱酸化することにより得られる熱酸化
膜（図示せず）を介してＮ＋拡散領域４８と重なってい
る。
はＰ型の不純物が高濃度に導入され、低抵抗化されてい
るが、上記Ｎ“拡散領域４６と対向するこの多結晶シリ
コン層５３の一部領域６６には実質的に不純物が導入さ
れず、元の高抵抗状態のままにされている。この一部類
域６６は前記ＴＦＴ Ｑ４のチャネル領域となってお
り、この領域６Ｂは下部のＮ゛拡散領域４６を熱酸化す
ることにより得られる熱酸化１１６７を介してＮ゛拡散
領域４６と重なっている。さらに上記Ｎ゛拡散領域４８
と対向する多結晶シリコン層５３の一部領域６８にも実
質的に不純物が導入されていす、元の高抵抗状態のまま
にされている。この一部類域６８は前記ＴＦＴ Ｑ６
のチャネル領域となっており、この領域６８は下部のＮ
＋拡散領域４８を熱酸化することにより得られる熱酸化
膜（図示せず）を介してＮ＋拡散領域４８と重なってい
る。
ここで、前記容量２１は、第２層目の多結晶シリコン層
５３と第３層目の多結晶シリコン層５５とが絶縁膜５６
を介して重なっている部分で実現されている。すなわち
、この容ｆｉｋ２１の一方の電極はＴＰＴのチャネル領
域が設けられる第２層目の多結晶シリコン層５３であり
、他方の電極はその上に絶縁膜５４を介して設けられ、
電位ＶＣＣに設定された第３層目の多結晶シリコン層５
５になっている。
５３と第３層目の多結晶シリコン層５５とが絶縁膜５６
を介して重なっている部分で実現されている。すなわち
、この容ｆｉｋ２１の一方の電極はＴＰＴのチャネル領
域が設けられる第２層目の多結晶シリコン層５３であり
、他方の電極はその上に絶縁膜５４を介して設けられ、
電位ＶＣＣに設定された第３層目の多結晶シリコン層５
５になっている。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば上記各実施例ではメモリセルアレイ内電源配線Ｉ２に
高電位の電源電圧ＶＣＣを供給し、この配置ｊ１１２の
電位によって内部記憶ノードを充電する場合について説
明したが、これはこの配線１２に接地電圧ｖ８．よりも
低い電位を供給して動作させるようなメモリセルの場合
には、配線１２により各メモリセルの内部記憶ノードを
放電することになる。
、種々の変形が可能であることはいうまでもない。例え
ば上記各実施例ではメモリセルアレイ内電源配線Ｉ２に
高電位の電源電圧ＶＣＣを供給し、この配置ｊ１１２の
電位によって内部記憶ノードを充電する場合について説
明したが、これはこの配線１２に接地電圧ｖ８．よりも
低い電位を供給して動作させるようなメモリセルの場合
には、配線１２により各メモリセルの内部記憶ノードを
放電することになる。
また、上記各実施例では薄膜トランジスタとしてポリシ
リコン薄膜を用いる場合について説明したが、これはア
モルファス・シリコン薄膜をリグロースした薄膜トラン
ジスタや、その他の製造方法で形成される薄膜トランジ
スタを用いた場合でも、同様の効果を得ることができる
ことはもちろんである。
リコン薄膜を用いる場合について説明したが、これはア
モルファス・シリコン薄膜をリグロースした薄膜トラン
ジスタや、その他の製造方法で形成される薄膜トランジ
スタを用いた場合でも、同様の効果を得ることができる
ことはもちろんである。
［発明の効果コ
以上説明したようにこの発明によれば、電源バンプ時に
各メモリセル内に異常電流が流れることが防止でき、も
って消費電流が少ないスタティック型半導体メモリを提
供することができる。
各メモリセル内に異常電流が流れることが防止でき、も
って消費電流が少ないスタティック型半導体メモリを提
供することができる。
第１図はこの発明のスタティック型半導体メモリの第１
の実施例による構成を示す回路図、第２図は上記実施例
を説明するための波形図、第３図はこの発明の第２の実
施例による構成を示す回路図、第４図（ａ）、（ｂ）は
上記第２の実施例で使用されるメモリセルの素子構成を
示すものであり、第４図（ａ）はパターン平面図、第４
図（ｂ）は断面図、第５図（ａ）、（ｂ）は上記第２の
実施例で使用される他のメモリセルの素子構成を示すも
のであり、第５図（ａ）はパターン平面図、第５図（ｂ
）は断面図、第６図はＴＰＴを用いたスタティック型メ
モリセルの等価回路図、第７図は標準的なＰチャネルの
ＴＰＴのドレイン特性図、第８図は従来のメモリの波形
図である。 ｌＯ・・・メモリセルアレイ、１１・・・メモリセル、
１２・・・メモリセルアレイ内電源配線、１３・・・メ
モリセルアレイ内電源配線の寄生抵抗、１４・・・メモ
リセルアレイ内電源配線の寄生容量、１５・・・低抵抗
配線、１６・・・抵抗素子、Ｃ１，Ｃ２・・・記憶容量
、２１・・・容量。
の実施例による構成を示す回路図、第２図は上記実施例
を説明するための波形図、第３図はこの発明の第２の実
施例による構成を示す回路図、第４図（ａ）、（ｂ）は
上記第２の実施例で使用されるメモリセルの素子構成を
示すものであり、第４図（ａ）はパターン平面図、第４
図（ｂ）は断面図、第５図（ａ）、（ｂ）は上記第２の
実施例で使用される他のメモリセルの素子構成を示すも
のであり、第５図（ａ）はパターン平面図、第５図（ｂ
）は断面図、第６図はＴＰＴを用いたスタティック型メ
モリセルの等価回路図、第７図は標準的なＰチャネルの
ＴＰＴのドレイン特性図、第８図は従来のメモリの波形
図である。 ｌＯ・・・メモリセルアレイ、１１・・・メモリセル、
１２・・・メモリセルアレイ内電源配線、１３・・・メ
モリセルアレイ内電源配線の寄生抵抗、１４・・・メモ
リセルアレイ内電源配線の寄生容量、１５・・・低抵抗
配線、１６・・・抵抗素子、Ｃ１，Ｃ２・・・記憶容量
、２１・・・容量。
Claims (8)
- （１）負荷トランジスタとして薄膜トランジスタを用い
たメモリセルが複数個設けられた複数のメモリセルアレ
イと、 上記各メモリセルに電源電位を供給するメモリセルアレ
イ内電源配線と、 上記メモリセルアレイ内電源配線と接続され、外部電源
電位が供給される低抵抗電源配線とを具備し、 上記メモリセルアレイ内電源配線によって上記各メモリ
セルの記憶ノードを充放電する際の時定数をτｃ、上記
低抵抗電源配線に供給される電源電位により上記メモリ
セルアレイ内配線を充放電する際の時定数をτｗとした
ときに、τｗ≧τｃの関係を満足するように構成されて
いることを特徴とするスタティック型半導体メモリ。 - （２）前記メモリセルアレイ内配線と前記低抵抗電源配
線との間に抵抗素子を挿入することによって、τｗ≧τ
ｃの関係を満足するように構成したことを特徴とする請
求項１記載のスタティック型半導体メモリ。 - （３）前記抵抗素子が前記各メモリセルで負荷トランジ
スタとして用いられる薄膜トランジスタと同等のトラン
ジスタで構成されていることを特徴とする請求項２記載
のスタティック型半導体メモリ。 - （４）前記メモリセルアレイ内電源配線がポリシリコン
で構成され、前記低抵抗電源配線がアルミニウムで構成
されていることを特徴とする請求項２記載のスタティッ
ク型半導体メモリ。 - （５）負荷トランジスタとして薄膜トランジスタを用い
たメモリセルが複数個設けられた複数のメモリセルアレ
イと、 上記各メモリセルに電源電位を供給する電源配線と、 上記各メモリセルの記憶ノードと上記電源配線との間に
接続された容量と を具備したことを特徴とするスタティック型半導体メモ
リ。 - （６）前記容量が、前記電源配線における 電位をＶ＿ｃ＿ｃ、前記各メモリセルの記憶ノードにお
ける電位をＶ＿Ｎ＿Ｏ＿Ｄ＿Ｅ、前記薄膜トランジスタ
のしきい値電圧をＶｔｈｐとしたときに、Ｖ＿Ｃ＿Ｃ−
Ｖ＿Ｎ＿Ｏ＿Ｄ＿Ｅ≦Ｖｔｈｐの関係を満足するような
値に設定されている請求項５記載のスタティック型半導
体メモリ。 - （７）前記容量は、一方の電極が前記薄膜トランジスタ
のゲート電極を構成する導電体層であり、他方の電極が
絶縁膜を介してこの導電体層と重なり合っている薄膜ト
ランジスタのチャネルが形成される基板であることを特
徴とする請求項５記載のスタティック型半導体メモリ。 - （８）前記容量は、一方の電極が前記薄膜トランジスタ
のチャネルが形成される基板であり、他方の電極が絶縁
膜を介して前記薄膜トランジスタの基板と重なり合って
いる導電体層で構成されていることを特徴とする請求項
５記載のスタティック型半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137336A JP2557553B2 (ja) | 1990-05-28 | 1990-05-28 | スタティック型半導体メモリ |
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