JPH0614439B2 - 記憶装置の試験方法 - Google Patents
記憶装置の試験方法Info
- Publication number
- JPH0614439B2 JPH0614439B2 JP62101418A JP10141887A JPH0614439B2 JP H0614439 B2 JPH0614439 B2 JP H0614439B2 JP 62101418 A JP62101418 A JP 62101418A JP 10141887 A JP10141887 A JP 10141887A JP H0614439 B2 JPH0614439 B2 JP H0614439B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory cell
- supply terminal
- peripheral circuit
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、メモリセル部とその周辺回路部とで構成さ
れる記憶装置の試験方法に関するもので、特に記憶装置
の製造上の欠陥を調査する時に使用されるものである。
れる記憶装置の試験方法に関するもので、特に記憶装置
の製造上の欠陥を調査する時に使用されるものである。
（従来の技術） 一般に記憶装置においては、メモリセル部に製造上の欠
陥（例えばシリコン基板の結晶欠陥）が発生してリーク
電流が生ずると、メモリセルに保持したデータの“Ｈ”
レベルが低下し、最終的にはメモリセルに記憶したデー
タが反転してしまう。このような不良を調査する場合に
は、まずメモリセルにデータを書き込み、その後ワード
線を閉じてスタンドバイ状態とし、この状態で一定時間
放置した後、再びデータを読み出して書き込んだデータ
が反転しているか否かを調べている。
陥（例えばシリコン基板の結晶欠陥）が発生してリーク
電流が生ずると、メモリセルに保持したデータの“Ｈ”
レベルが低下し、最終的にはメモリセルに記憶したデー
タが反転してしまう。このような不良を調査する場合に
は、まずメモリセルにデータを書き込み、その後ワード
線を閉じてスタンドバイ状態とし、この状態で一定時間
放置した後、再びデータを読み出して書き込んだデータ
が反転しているか否かを調べている。
第６図は、上記メモリセルの一例としてＭＯＳ型スタテ
ィックＲＡＭにおけるＥ／Ｒ型メモリセルの構成例を示
している。図においてＢＬ，▲▼はビット線対、Ｗ
Ｌはワード線で、このワード線ＷＬとビット線対ＢＬ，
▲▼との交差位置にメモリセル１１が配設される。
このメモリセル１１は、一端が電源Ｖｃｃが供給される
電源端子１２１，１２２にそれぞれ接続される高抵抗負
荷素子Ｒ１，Ｒ２と、これら高抵抗負荷素子Ｒ１，Ｒ２
の他端側の記憶ノードＮ１，Ｎ２にドレイン、ゲートが
それぞれクロスカップルに接続され、ソースが接地点Ｖ
ｓｓに接続される一対のＭＯＳＦＥＴ Ｑ１，Ｑ２と、
上記各記憶ノードＮ１，Ｎ２と上記ビット線対ＢＬ，▲
▼間にそれぞれ接続され各ゲートが上記ワード線Ｗ
Ｌに接続される転送用のＭＯＳＦＥＴ Ｑ３，Ｑ４とか
ら成る。なお、上記リーク電流による電流経路を抵抗ｒ
で等価的に表わす。
ィックＲＡＭにおけるＥ／Ｒ型メモリセルの構成例を示
している。図においてＢＬ，▲▼はビット線対、Ｗ
Ｌはワード線で、このワード線ＷＬとビット線対ＢＬ，
▲▼との交差位置にメモリセル１１が配設される。
このメモリセル１１は、一端が電源Ｖｃｃが供給される
電源端子１２１，１２２にそれぞれ接続される高抵抗負
荷素子Ｒ１，Ｒ２と、これら高抵抗負荷素子Ｒ１，Ｒ２
の他端側の記憶ノードＮ１，Ｎ２にドレイン、ゲートが
それぞれクロスカップルに接続され、ソースが接地点Ｖ
ｓｓに接続される一対のＭＯＳＦＥＴ Ｑ１，Ｑ２と、
上記各記憶ノードＮ１，Ｎ２と上記ビット線対ＢＬ，▲
▼間にそれぞれ接続され各ゲートが上記ワード線Ｗ
Ｌに接続される転送用のＭＯＳＦＥＴ Ｑ３，Ｑ４とか
ら成る。なお、上記リーク電流による電流経路を抵抗ｒ
で等価的に表わす。
上記のような構成において、リーク電流Ｉｒによって不
良となるモードは、記憶ノードＮ１，Ｎ２の容量をＣ、
ビット線ＢＬ，▲▼からこれらの記憶ノードＮ１，
Ｎ２に印加する電圧をＶ、高抵抗負荷素子Ｒ２を流れる
電流をＩＲ、放置時間をｔとすると、 Ｃ・Ｖ＋ＩＲ・ｔ＜Ｉｒ・ｔ…（１） となり、上式（１）を満足した時に記憶データが反転す
る。
良となるモードは、記憶ノードＮ１，Ｎ２の容量をＣ、
ビット線ＢＬ，▲▼からこれらの記憶ノードＮ１，
Ｎ２に印加する電圧をＶ、高抵抗負荷素子Ｒ２を流れる
電流をＩＲ、放置時間をｔとすると、 Ｃ・Ｖ＋ＩＲ・ｔ＜Ｉｒ・ｔ…（１） となり、上式（１）を満足した時に記憶データが反転す
る。
ところで、実際に上記リーク電流による不良を調査する
場合には、長時間放置しなければならないため、上式
（１）における電圧Ｖを極力小さくすることにより高抵
抗負荷素子に流れる電流ＩＲを少なくし、できるだけ短
時間で調査できるようにしている。
場合には、長時間放置しなければならないため、上式
（１）における電圧Ｖを極力小さくすることにより高抵
抗負荷素子に流れる電流ＩＲを少なくし、できるだけ短
時間で調査できるようにしている。
しかしながら、従来の記憶装置の試験方法においてはメ
モリセル部とその周辺回路部の電源が共通であるため、
周辺回路部が動作上問題とならない程度までしかメモリ
セル部の電源電圧を低くできず、電流ＩＲの低減には限
界があるため不良モードの調査に多大な時間を費す欠点
がある。
モリセル部とその周辺回路部の電源が共通であるため、
周辺回路部が動作上問題とならない程度までしかメモリ
セル部の電源電圧を低くできず、電流ＩＲの低減には限
界があるため不良モードの調査に多大な時間を費す欠点
がある。
（発明が解決しようとする問題点） 上述したように従来の記憶装置の試験方法では、メモリ
セル部に発生したリーク電流による不良の調査に長時間
を要する欠点がある。
セル部に発生したリーク電流による不良の調査に長時間
を要する欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、メモリセル部に発生したリー
ク電流による不良の調査を短時間で行なえる記憶装置の
試験方法を提供することである。
その目的とするところは、メモリセル部に発生したリー
ク電流による不良の調査を短時間で行なえる記憶装置の
試験方法を提供することである。
［発明の構成］ （問題点を解決するための手段と作用） すなわち、この発明においては、上記の目的を達成する
ために、メモリセル部の電源線と周辺回路部の電源線を
独立して配置し、これらの電源線に第１，第２の電源端
子を接続し、メモリセル部に発生したリーク電流による
不良の調査時に、メモリセルにデータを書き込んでワー
ド線を閉じた後、周辺回路部に第２の電源端子から動作
電源電圧を供給して通常動作させると共に、第１の電源
端子からメモリセル部に供給する電源電圧を充分に低く
設定することにより高抵抗負荷素子を介して記憶ノード
を放電し、メモリセルの記憶データが反転するまでの時
間が、記憶ノードの容量と高抵抗負荷素子の抵抗値との
ＣＲ時定数で決まる時間よりも長いか短いかに応じて不
良を検知するようにしている。
ために、メモリセル部の電源線と周辺回路部の電源線を
独立して配置し、これらの電源線に第１，第２の電源端
子を接続し、メモリセル部に発生したリーク電流による
不良の調査時に、メモリセルにデータを書き込んでワー
ド線を閉じた後、周辺回路部に第２の電源端子から動作
電源電圧を供給して通常動作させると共に、第１の電源
端子からメモリセル部に供給する電源電圧を充分に低く
設定することにより高抵抗負荷素子を介して記憶ノード
を放電し、メモリセルの記憶データが反転するまでの時
間が、記憶ノードの容量と高抵抗負荷素子の抵抗値との
ＣＲ時定数で決まる時間よりも長いか短いかに応じて不
良を検知するようにしている。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図において、13はメモリセル部、14は周辺回
路部で、上記メモリセル部13には電源線15を介して電源
端子16が、上記周辺回路部14には電源線17を介して電源
端子18がそれぞれ接続される。そして、これらメモリセ
ル部13及び周辺回路部14の接地線19，20はそれぞれ共通
に接地点Ｖｓｓに接続される。
する。第１図において、13はメモリセル部、14は周辺回
路部で、上記メモリセル部13には電源線15を介して電源
端子16が、上記周辺回路部14には電源線17を介して電源
端子18がそれぞれ接続される。そして、これらメモリセ
ル部13及び周辺回路部14の接地線19，20はそれぞれ共通
に接地点Ｖｓｓに接続される。
上記のような構成において、メモリセル部13の製造上の
欠陥によるリーク電流を確認する際には、メモリセル部
13のメモリセルにデータを書き込んでワード線を閉じた
後、周辺回路部14には電源端子18から通常の動作電源電
圧を与え、電源端子16を接地する。このようにすること
によって、メモリセルは等価的に第２図に示すように置
き換えられたことになる。従って、メモリセル部13への
電源の供給はなくなり、高抵抗負荷素子Ｒ２を介して記
憶ノードＮ２の電荷を放電するため、上式（１）は、 Ｃ・Ｖ＝（Ｉｒ＋ＩＲ）ｔ…（２） となる。上記高抵抗負荷素子Ｒ２を介して流れる電流Ｉ
Ｒは、この素子Ｒ２の抵抗値とビット線▲▼の電圧
Ｖとから予めわかっているので、この電流ＩＲを考慮す
ればリーク電流Ｉｒを求めることができ、記憶ノードＮ
２の放電を短時間で行なえるので不良の調査時間を短縮
できる。
欠陥によるリーク電流を確認する際には、メモリセル部
13のメモリセルにデータを書き込んでワード線を閉じた
後、周辺回路部14には電源端子18から通常の動作電源電
圧を与え、電源端子16を接地する。このようにすること
によって、メモリセルは等価的に第２図に示すように置
き換えられたことになる。従って、メモリセル部13への
電源の供給はなくなり、高抵抗負荷素子Ｒ２を介して記
憶ノードＮ２の電荷を放電するため、上式（１）は、 Ｃ・Ｖ＝（Ｉｒ＋ＩＲ）ｔ…（２） となる。上記高抵抗負荷素子Ｒ２を介して流れる電流Ｉ
Ｒは、この素子Ｒ２の抵抗値とビット線▲▼の電圧
Ｖとから予めわかっているので、この電流ＩＲを考慮す
ればリーク電流Ｉｒを求めることができ、記憶ノードＮ
２の放電を短時間で行なえるので不良の調査時間を短縮
できる。
第３図は、記憶ノードの放置時間（放電時間）と不良率
との関係を示している。図示する如く、ｒ≧Ｒ２の時
（リーク電流が極少ない良品の場合）は、メモリセルの
記憶データが反転する時間は記憶ノードの容量と高抵抗
負荷素子の抵抗値とのＣＲ時定数で決まる点に数多く分
布する。また、ｒ＜Ｒ２の時（リーク電流が大きい場
合）は、上記ＣＲ時定数で決まる放電時間より短い時間
でメモリセルの記憶データが反転する。一方、上記ＣＲ
時定数で決まる放電時間より長い時間でメモリセルの記
憶データが反転する場合には、高抵抗負荷素子が製造上
の欠陥等により異常に大きくなった場合である。従っ
て、記憶ノードが放電されるまでの時間を調べることに
よって、良品であるのかリーク電流による不良品である
のか、あるいは高抵抗負荷素子の不良であるのかを容易
に知ることができる。
との関係を示している。図示する如く、ｒ≧Ｒ２の時
（リーク電流が極少ない良品の場合）は、メモリセルの
記憶データが反転する時間は記憶ノードの容量と高抵抗
負荷素子の抵抗値とのＣＲ時定数で決まる点に数多く分
布する。また、ｒ＜Ｒ２の時（リーク電流が大きい場
合）は、上記ＣＲ時定数で決まる放電時間より短い時間
でメモリセルの記憶データが反転する。一方、上記ＣＲ
時定数で決まる放電時間より長い時間でメモリセルの記
憶データが反転する場合には、高抵抗負荷素子が製造上
の欠陥等により異常に大きくなった場合である。従っ
て、記憶ノードが放電されるまでの時間を調べることに
よって、良品であるのかリーク電流による不良品である
のか、あるいは高抵抗負荷素子の不良であるのかを容易
に知ることができる。
第４図は、この発明の他の実施例を説明するためのもの
で、上記実施例ではＥ／Ｒ型のメモリセルを例に取って
シリコン基板の結晶欠陥によるリーク電流を調べる場合
について説明したが、同様にメモリセル部と周辺回路部
にそれぞれ独立した電源端子を設けることにより寄生ダ
イオードによるデータ保持能力への影響を調べることも
できる。第４図において前記第１図と同一構成部分には
同じ符号を付しており、電源端子１２１，１２２と記憶
ノードＮ１，Ｎ２間にはそれぞれ、ゲート、ドレイン間
がクロスカップルに接続されたＰチャネル型のＭＯＳＦ
ＥＴ Ｑ５，Ｑ６が接続され、上記記憶ノードＮ１とＭ
ＯＳＦＥＴ Ｑ５のドレイン間には寄生ダイオードＤ１
が、上記記憶ノードＮ２とＭＯＳＦＥＴ Ｑ６のドレイ
ン間には寄生ダイオードＤ２がそれぞれ形成される。な
お、この際、ＭＯＳＦＥＴ Ｑ１，Ｑ２はＮチャネル型
であり、２つのＣＭＳインバータの入，出力端子がそれ
ぞれ接続された構成となっている。
で、上記実施例ではＥ／Ｒ型のメモリセルを例に取って
シリコン基板の結晶欠陥によるリーク電流を調べる場合
について説明したが、同様にメモリセル部と周辺回路部
にそれぞれ独立した電源端子を設けることにより寄生ダ
イオードによるデータ保持能力への影響を調べることも
できる。第４図において前記第１図と同一構成部分には
同じ符号を付しており、電源端子１２１，１２２と記憶
ノードＮ１，Ｎ２間にはそれぞれ、ゲート、ドレイン間
がクロスカップルに接続されたＰチャネル型のＭＯＳＦ
ＥＴ Ｑ５，Ｑ６が接続され、上記記憶ノードＮ１とＭ
ＯＳＦＥＴ Ｑ５のドレイン間には寄生ダイオードＤ１
が、上記記憶ノードＮ２とＭＯＳＦＥＴ Ｑ６のドレイ
ン間には寄生ダイオードＤ２がそれぞれ形成される。な
お、この際、ＭＯＳＦＥＴ Ｑ１，Ｑ２はＮチャネル型
であり、２つのＣＭＳインバータの入，出力端子がそれ
ぞれ接続された構成となっている。
第５図（ａ），（ｂ）は上記第４図の回路パターン構成
を示しており、（ａ）図はパターン平面図、（ｂ）図は
（ａ）図のＡ−Ａ′線に沿った断面構成図である。第５
図において前記第４図に対応する部分には同じ符号を付
しており、シリコン基板２１上にはフィールド酸化膜22
が選択的に形成され、このフィールド酸化膜22上にＰ型
のポリシリコン層23およびＮ型のポリシリコン層24が形
成される。この際、上記Ｐ型ポリシリコン層23とＰ＋型
の拡散層25とがダイレクト コンタクト331によって接
続され、上記Ｎ型ポリシリコン層24とＮ＋型の拡散層26
とがダイレクト コンタクト333によって接続される。
また、ＭＯＳＦＥＴの形成部分のポリシリコン層23，24
と基板21間にはゲート絶縁膜27，28が形成される。上記
ポリシリコン層23，24上には第１の層間絶縁膜29を介し
て第１層目のアルミ層から成る電源Ｖcc線30，接地Ｖss
線31およびワード線ＷＬが形成される。上記電源Ｖcc線
30，接地Ｖss線31およびワード線ＷＬ上には、第２の層
間絶縁膜32を介してこれらの配線と交差する方向に第２
層目のアルミ層から成るビット線ＢＬ，▲▼が形成
される。なお、332 ，334 ，335 はダイレクト コンタ
クト、34はビア コンタクトである。
を示しており、（ａ）図はパターン平面図、（ｂ）図は
（ａ）図のＡ−Ａ′線に沿った断面構成図である。第５
図において前記第４図に対応する部分には同じ符号を付
しており、シリコン基板２１上にはフィールド酸化膜22
が選択的に形成され、このフィールド酸化膜22上にＰ型
のポリシリコン層23およびＮ型のポリシリコン層24が形
成される。この際、上記Ｐ型ポリシリコン層23とＰ＋型
の拡散層25とがダイレクト コンタクト331によって接
続され、上記Ｎ型ポリシリコン層24とＮ＋型の拡散層26
とがダイレクト コンタクト333によって接続される。
また、ＭＯＳＦＥＴの形成部分のポリシリコン層23，24
と基板21間にはゲート絶縁膜27，28が形成される。上記
ポリシリコン層23，24上には第１の層間絶縁膜29を介し
て第１層目のアルミ層から成る電源Ｖcc線30，接地Ｖss
線31およびワード線ＷＬが形成される。上記電源Ｖcc線
30，接地Ｖss線31およびワード線ＷＬ上には、第２の層
間絶縁膜32を介してこれらの配線と交差する方向に第２
層目のアルミ層から成るビット線ＢＬ，▲▼が形成
される。なお、332 ，334 ，335 はダイレクト コンタ
クト、34はビア コンタクトである。
このような構成では、ポリシリコン層23，24間にＰＮ接
合が形成され（ダイオードＤ１，Ｄ２）、ノードＮ１，
Ｎ３間およびノードＮ２，Ｎ４間に上記寄生ダイオード
Ｄ１，Ｄ２によるブレークダウン電圧だけの電位差が生
ずる。しかし、多結晶シリコン層間でＰＮ接合を形成す
ることは難しいため、上記寄生ダイオードＤ１，Ｄ２の
特性にばらつきが生ずる。このため、メモリセルのデー
タ保持能力が影響を受けてデータが反転することがあ
る。そこで、前記第４図に示したような構成のメモリセ
ルのデータ保持能力を調べる際、上記実施例と同様にし
て周辺回路部には通常の動作電源電圧を与えつつ、メモ
リセル部の電源電圧のみを低下させることによりテスト
条件を加速して短時間で不良解析が行なえる。
合が形成され（ダイオードＤ１，Ｄ２）、ノードＮ１，
Ｎ３間およびノードＮ２，Ｎ４間に上記寄生ダイオード
Ｄ１，Ｄ２によるブレークダウン電圧だけの電位差が生
ずる。しかし、多結晶シリコン層間でＰＮ接合を形成す
ることは難しいため、上記寄生ダイオードＤ１，Ｄ２の
特性にばらつきが生ずる。このため、メモリセルのデー
タ保持能力が影響を受けてデータが反転することがあ
る。そこで、前記第４図に示したような構成のメモリセ
ルのデータ保持能力を調べる際、上記実施例と同様にし
て周辺回路部には通常の動作電源電圧を与えつつ、メモ
リセル部の電源電圧のみを低下させることによりテスト
条件を加速して短時間で不良解析が行なえる。
［発明の効果］ 以上説明したようにこの発明によれば、メモリセル部に
発生したリーク電流による不良の調査を短時間で行なえ
る記憶装置の試験方法が得られる。
発生したリーク電流による不良の調査を短時間で行なえ
る記憶装置の試験方法が得られる。
第１図はこの発明の一実施例に係わる記憶装置の試験方
法について説明するための図、第２図は上記第１図の回
路におけるメモリセルの構成例を示す図、第３図は放置
時間と不良率との関係について説明するための図、第４
図および第５図はそれぞれこの発明の他の実施例につい
て説明するための図、第６図は従来の記憶装置の試験方
法について説明するための図である。 13……メモリセル部、14……周辺回路部、15，17……電
源線、16，18……電源端子、19，20……接地線。
法について説明するための図、第２図は上記第１図の回
路におけるメモリセルの構成例を示す図、第３図は放置
時間と不良率との関係について説明するための図、第４
図および第５図はそれぞれこの発明の他の実施例につい
て説明するための図、第６図は従来の記憶装置の試験方
法について説明するための図である。 13……メモリセル部、14……周辺回路部、15，17……電
源線、16，18……電源端子、19，20……接地線。
フロントページの続き (72)発明者 瀬川 真 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 近藤 健夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 有泉 ▲しょう▼次 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 実開 昭56−127526（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】スタティック型のメモリセル部とその周辺
回路部とから成り、上記メモリセル部に第１の電源を供
給するための第１の電源端子と、上記周辺回路部に第２
の電源を供給するための第２の電源端子とを備えた記憶
装置において、上記メモリセル部のメモリセルにデータ
を書き込んでワード線を閉じた後、上記第２の電源端子
から上記周辺回路に動作電源を与えて動作させ、上記第
１の電源端子に印加する電圧を上記第２の電源端子から
与える動作電源よりも低く設定することにより、高抵抗
負荷素子を介して上記メモリセルの記憶ノードを放電
し、このメモリセルの記憶データが反転するまでの時間
が、上記記憶ノードの容量と上記高抵抗負荷素子の抵抗
値とのＣＲ時定数で決まる時間よりも長いか短いかに応
じて不良を検知することを特徴とする記憶装置の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101418A JPH0614439B2 (ja) | 1987-04-24 | 1987-04-24 | 記憶装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101418A JPH0614439B2 (ja) | 1987-04-24 | 1987-04-24 | 記憶装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268189A JPS63268189A (ja) | 1988-11-04 |
| JPH0614439B2 true JPH0614439B2 (ja) | 1994-02-23 |
Family
ID=14300160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101418A Expired - Lifetime JPH0614439B2 (ja) | 1987-04-24 | 1987-04-24 | 記憶装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614439B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166391A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US5159571A (en) * | 1987-12-29 | 1992-10-27 | Hitachi, Ltd. | Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages |
| JP2010192013A (ja) * | 2009-02-16 | 2010-09-02 | Panasonic Corp | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937866Y2 (ja) * | 1980-02-25 | 1984-10-20 | 富士通株式会社 | 半導体ｉｃメモリ |
-
1987
- 1987-04-24 JP JP62101418A patent/JPH0614439B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63268189A (ja) | 1988-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5392245A (en) | Redundancy elements using thin film transistors (TFTs) | |
| US5499211A (en) | Bit-line precharge current limiter for CMOS dynamic memories | |
| US4964084A (en) | Static random access memory device with voltage control circuit | |
| US6363006B2 (en) | Asymmetric RAM cell | |
| JPH0756759B2 (ja) | スタティック型半導体記憶装置 | |
| JPH08235858A (ja) | 低電力及び低スレッショルドのｃｍｏｓパストランジスタを使用し、漏れ電流を低減させた記憶セル | |
| JPS61501356A (ja) | 不揮発性ラッチ | |
| JPH01166391A (ja) | スタティック型ランダムアクセスメモリ | |
| US6177830B1 (en) | High voltage charge pump using standard sub 0.35 micron CMOS process | |
| JPH01166399A (ja) | スタティック型ランダムアクセスメモリ | |
| KR0153847B1 (ko) | 반도체 기억장치 | |
| US5297087A (en) | Methods and devices for accelerating failure of marginally defective dielectric layers | |
| US5097448A (en) | Semiconductor memory device capable of relieving defective bits | |
| EP0187246A2 (en) | Precharge circuit for bit lines of semiconductor memory | |
| Wada et al. | A 34-ns 1-Mbit CMOS SRAM using triple polysilicon | |
| JPH0614439B2 (ja) | 記憶装置の試験方法 | |
| US6438042B1 (en) | Arrangement of bitline boosting capacitor in semiconductor memory device | |
| US6466506B2 (en) | Semiconductor memory device capable of repairing small leak failure | |
| KR100505430B1 (ko) | 에스램의 불량분석 방법 | |
| JPS6221199B2 (ja) | ||
| US6456547B1 (en) | Semiconductor memory device with function of repairing stand-by current failure | |
| JPH01166400A (ja) | スタティック型ランダムアクセスメモリ | |
| JP2682393B2 (ja) | スタティック形半導体記憶装置 | |
| JP2557553B2 (ja) | スタティック型半導体メモリ | |
| Jolly et al. | a 35-ns 64K Eeprom |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080223 Year of fee payment: 14 |