KR100505430B1 - 에스램의 불량분석 방법 - Google Patents

에스램의 불량분석 방법 Download PDF

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Abstract

본 발명은 에스램(SRAM)의 불량 분석 방법에 관한 것으로, 특히 에스램의 메모리 셀을 구성하는 트랜지스터의 불량을 전기적으로 분석하는 방법에 관한 것이다.
본 발명이 구체적 실시예인 에스램 셀의 불량분석 방법은 복수개의 에스램 칩이 형성된 웨이퍼상의 스크라이브 레인 영역에 테스트용 에스램 셀 어레이를 형성하는 단계; 상기 에스램 셀 어레이를 테스트하기 위한 패드부를 상기 스크라이브 영역상에 형성하는 단계; 상기 패드부를 통하여 소정의 테스트 전압을 상기 에스램 셀 어레이에 인가하는 단계를 구비하며, 상기 에스램 셀 어레이를 구성하는 각 에스램 셀의 워드라인은 2 개이며, 상기 패드부를 통하여 상기 2 개의 워드라인 각각에는 개별적인 테스트 전압의 인가가 가능하다.

Description

에스램의 불량분석 방법{A method of failure analysis to SRAM}
본 발명은 에스램(SRAM)의 불량 분석 방법에 관한 것으로, 특히 에스램의 메모리 셀을 구성하는 트랜지스터의 불량을 전기적으로 분석하는 방법에 관한 것이다.
일반적으로, 에스램에 대한 불량 분석은 SEM, TEM 등과같은 물리적 측정 방법을 이용하거나, 동일한 디자인 룰에 의한 테스트 패턴(정상 패턴과 완전히 일치하지 않을 수도 있음)을 만들어 단락(short) 또는 브리지(bridge)의 발생 여부 등을 분석한다.
그러나, 정상적인 패턴과 테스트 패턴(예컨대, 에스램 셀과 그에 대응하는 테스트 셀)은 일부 상이한 부분이 있기 때문에 단순히 테스트 패턴에 대한 불량 분석으로 정상적인 패턴의 불량 여부를 정확히 발견하는 것은 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 정상적인 메모리 셀 패턴의 흠을 전기적으로 발견할 수 있으며, 또한 정상적인 메모리 셀 패턴과 동일한 테스트 메모리 셀 패턴을 구현하여 메모리 셀 어레이에 대한 단락 및 브리지 발생 여부를 테스트 패턴으로부터 발견할 수 있도록 하고자 한다.
본 발명이 구체적 실시예인 에스램 셀의 불량분석 방법은 복수개의 에스램 칩이 형성된 웨이퍼상의 스크라이브 레인 영역에 테스트용 에스램 셀 어레이를 형성하는 단계; 상기 에스램 셀 어레이를 테스트하기 위한 패드부를 상기 스크라이브 영역상에 형성하는 단계; 상기 패드부를 통하여 소정의 테스트 전압을 상기 에스램 셀 어레이에 인가하는 단계를 구비하며, 상기 에스램 셀 어레이를 구성하는 각 에스램 셀의 워드라인은 2 개이며, 상기 패드부를 통하여 상기 2 개의 워드라인 각각에는 개별적인 테스트 전압의 인가가 가능하다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1은 본 발명에 따른 에스램의 불량분석 방법을 설명하기 위한 에스램의 셀의 기본 회로도이다.
도 1 에서 알 수 있듯이, 테스트 에스램 셀은 제 1 및 제 2 워드라인(/BIT, BIT)과, 제 1 및 제 2 비트라인(WL2, WL1)과, 스위칭 기능을 하는 제 1 및 제 2 트랜지스터(T1, T2)와, 전원전압과 접지전압사이에 병렬로 연결되어 있는 제 1 인버터(T3, T5)와 제 2 인버터(T4, T6)를 구비한다. 여기서, 제 1 트랜지스터의 게이트는 상기 제 1 워드라인과 연결되며, 상기 제 2 트랜지스터의 게이트는 상기 제 2 워드라인과 연결되며, 상기 제 1 트랜지스터의 일단자는 상기 제 1 비트라인과 연결되고 타단자는 상기 제 1 인버터의 출력단자 및 상기 제 2 인버터의 입력단자에 공통 연결되며, 상기 제 2 트랜지스터의 일단자는 상기 제 2 비트라인과 연결되고 타단자는 상기 제 2 인버터의 출력단자 및 상기 제 1 인버터의 입력단자에 공통 연결되어 있다. 본 발명의 경우, 제 1 및 제 2 워드라인과 제 1 및 제 2 비트라인과 상기 전원전압과 접지전압으로 인가되는 전압 레벨을 변화시켜 상기 셀의 불량 여부를 체크한다. 참고로, 일반적인 셀의 구조와 다른 점은 불량 테스트를 위하여 제 1 트랜지스터(T1)의 게이트는 제 1 워드라인(WL2)과 연결되며, 제 2 트랜지스터(T2)의 게이트는 제 2 워드라인(WL1)과 연결된다는 점이다. 여기서, BIT, /BIT는 비트라인을 나타내고, WL1, WL2 는 워드라인을 나타낸다. 그리고, VCC, VSS 는 각각 래치형 메모리 셀을 구동하는 전원전압과 접지전압이다. 이하 보다 구체적으로 살펴 본다.
도 1의 회로는 웨이퍼의 스크라이브 레인(scribe lane)상에 형성되는 테스트 회로로서, 본 실험에서는 이러한 셀 어레이를 8K 정도 구현하였다. 일반적인 메모리 셀과 달리 하나의 셀에 대하여 2 개의 워드라인(WL1, WL2)를 제공하여 스위치 소자를 개별적으로 턴온/오프 할 수 있도록 하였으며, 이는 불량분석 테스트를 위한 라인 배치이다.
도 1에 도시된 셀에 대한 불량 분석은 아래의 표 1 의 조건하에서 실시하였다.
표1
워드라인을 특정 전압으로 고정한 경우(샘플링 모드) 노드(N1)에는 하이 레벨노드(N2)에는 로우 레벨을 인가하는 경우: 예 1 전원전압(VCC)은 5.7V 인가 비트라인(BIT)과 워드라인(WL1)에 각각에 5.7V 인가 비트라인(/BIT)에 5.7V 인가 접지전압, 웰 전압, 워드라인(WL2)에 0V 인가
노드(N1)에는 로우 레벨노드(N2)에는 하이 레벨을 인가하는 경우: 예 2 전원전압(VCC)은 5.7V 인가 비트라인(BIT)과 워드라인(WL2)에 각각에 5.7V 인가 비트라인(BIT)에 5.7V 인가 접지전압, 웰전압, 워드라인(WL1)에 0V인가
워드라인 또는 비트라인의 전압을 천천히 상승시키는 경우(스위프 모드) 노드(N1)에는 로우 레벨노드(N2)에는 하이 레벨을 인가하는 경우: 예 3 워드라인(WL1, WL2)을 0에서 5.7V까지 상승 전원전압 5.7V 비트라인(BIT)에 5.7V 인가 접지전압, 웰전압, 비트라인(/BIT)에 0V인가
노드(N1)에는 하이 레벨노드(N2)에는 로우 레벨을 인가하는 경우: 예 4 워드라인(WL1, WL2)을 0에서 5.7V까지 상승 전원전압 5.7V 비트라인(/BIT)에 5.7V 인가 접지전압, 웰전압, 비트라인(BIT)에 0V인가
비트라인(BIT)을 스위프하는 경우 : 예 5 비트라인(BIT)을 0에서 5.7V까지 상승 전원전압 5.7V 비트라인(/BIT)에 5.7V 인가 접지전압, 웰전압, 워드라인(WL1, WL2)에 0V 인가
비트라인(/BIT)을 스위프하는 경우 : 예 6 비트라인(/BIT)을 0 에서 5.7V 까지 상승 전원전압 5.7V 비트라인(BIT)에 5.7V 인가 접지전압, 웰전압, 워드라인(WL1, WL2)에 0V 인가
참고로, 도 1 및 표 1에서, 비트라인과 워드라인과 전원전압 및 접지전압을 인가하는 독립적인 패드가 제공되었다.
표 1 과 관련하여, 예1 은 상기 제 1 워드라인, 상기 제 1 비트라인, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 2 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 방법을 나타낸다.
예 2 는 상기 제 2 워드라인, 상기 제 1 비트라인, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 방법을 나타낸다.
예 3 은 상기 제 1 워드라인 및 제 2 워드라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 비트라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 방법을 나타낸다.
예 4는 상기 제 1 워드라인 및 제 2 워드라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 1 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 2 비트라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 방법을 나타낸다.
예 5는 상기 제 2 비트라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 1 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 및 제 2 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 방법을 나타낸다.
예 6은 상기 제 1 비트라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 및 제 2 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 방법을 나타낸다.
표 1에서 설명된 측정방법표에 따른 측정 결과, 에컨대, 예 1 및 예2 에 따른 측정 결과, 비트라인으로 누설 전류가 흐름이 측정된 경우, 도 1 의 노드(N1)과 비트라인(/BIT)이 단락되어 있거나 노드(N1)와 접지전압이 단락되어 있다고 판단할 수 있다. 또는 노드(N2)과 비트라인(BIT)이 단락되어 있거나 노드(N1)와 접지전압이 단락되어 있다고 판단할 수 있다. 이 경우, 예 3, 예 4 와 같은 조건하에서 재차 테스트를 하여, 워드라인의 턴온 전후에서 누설 전류의 차이가 발생하는 경우에는 노드(N1 또는 N2)와 접지전압간에 단락되어 있음을 알 수 있다(도 3 참조).
또한, 예 1 및 예 2에 의한 테스트 결과 누설 전류가 발생한 경우, 예 3 및 예 4 에 의한 테스트 결과 누설 전류가 없고, 예5, 예 6 에 의한 테스트 결과 누설 전류가 발생한다면 이는 노드와 비트라인이 상호 단락(short)되어 있다고 판단할 수 있다.
도 2는 예 3 및 4에 의한 테스트 결과, 불량이 없는 경우의 전류 그래프이며, 도 3은 예 3 및 4에 의한 테스트 결과, 불량이 있는 경우의 전류 그래프이다. 도 3에서 알 수 있듯이, 셀에 하자가 있는 경우 도 2의 경우보다 큰 누설 전류가 흐름을 알 수 있다.
도 4는 예 5 및 6에 의한 테스트 결과, 불량이 없는 경우의 전류 그래프이며, 도 5는 예 5 및 6에 의한 테스트 결과, 불량이 있는 경우의 전류 그래프이다. 도 5에서 알 수 있듯이, 셀에 하자가 있는 경우 도 4의 경우보다 큰 누설 전류가 흐름을 알 수 있다.
도 3 과 도 5의 누설전류가 어떤 원인에 의한 것인가를 알아내기 위한 작업의 결과를 나타내는 그래프가 도 6에 도시되어 있다. 도시된 바와같이, 도 6에서는 메모리 셀이 형성된 웰의 전압을 가변시키 상기 도 3 과 도 5등과 같이 하자가 있는 트랜지스터에 흐르는 전류의 변화를 측정하였다. 실험에서는 웰 바이어스 전압을 각각 0V, -1V, -2V, -3V로 인가하면서, 하자가 있다고 판단되는 해당 트랜지스터에 흐르는 전류의 변화량을 측정하였다. 실험 결과에서 알 수 있듯이, 웰의 바이어스 전압이 보다 낮은 네거티브 전압으로 변함에 따라, 누설 전류가 감소함을 알 수 있다. 따라서, 이러한 실험 결과로 인하여 얻을 수 있는 결과는 메모리 셀의 형성시 발생될 수 있는 디스로케이션(dislocation)에 의하여 셀 트랜지스터에 하자가 발생되고 있음을 유추할 수 있으며, 이는 셀이 위치하는 웰의 바이어스 전압 변경시 그 누설 전류가 변경되는 것이 실험으로 얻어진 바, 상기 유추 결과(즉, 디스로케이션에 의한 하자하는 결과)는 타당해 보인다.
본 발명이 기술적 사상은 은 에스램을 대상으로 하였으나, 다른 메모리 장치 또는 반도체 장치에도 적용 가능할 것이다.
이상에서 알 수 있는 바와같이, 본 발명에 따른 불량 분석 방법을 사용하는 경우, 각 메모리 셀을 구성하는 트랜지스터의 하자와 그하자가 어떤 원인에 의하여 초래되지지 여부, 그리고 이러한 문제점을 해결할 수 있는 해결책을 얻을 수 있음을 알 수 있다.
즉, 본 발명에 따른 에스램 셀 불량분석 방법을 사용하는 경우, 메모리 셀 트랜디스터의 디스로케이션을 탐지할 수 있으며, 이로 인한 누설전류는 웰 바이어스 전압의 조정으로 제어 가능할 수 있음을 알 수 있다.
도 1은 본 발명에 따른 에스램의 불량분석 방법을 설명하기 위한 에스램의 셀의 기본 회로도.

Claims (8)

  1. 에스램 셀의 불량분석 방법에 있어서,
    복수개의 에스램 칩이 형성된 웨이퍼상의 스크라이브 레인 영역에 테스트용 에스램 셀 어레이를 형성하는 단계;
    상기 에스램 셀 어레이를 테스트하기 위한 패드부를 상기 스크라이브 영역상에 형성하는 단계;
    상기 패드부를 통하여 소정의 테스트 전압을 상기 에스램 셀 어레이에 인가하는 단계를 구비하며,
    상기 에스램 셀 어레이를 구성하는 각 에스램 셀의 워드라인은 2 개이며, 상기 패드부를 통하여 상기 2 개의 워드라인 각각에는 개별적인 테스트 전압의 인가가 가능한 것을 특징으로 하는 에스램 셀의 불량분석 방법.
  2. 제 1 항에 있어서, 상기 에스램 셀 어레이를 구성하는 에스램 셀은
    제 1 및 제 2 워드라인과,
    제 1 및 제 2 비트라인과,
    스위칭 기능을 하는 제 1 및 제 2 트랜지스터와,
    전원전압과 접지전압사이에 병렬로 연결되어 있는 제 1 인버터와 제 2 인버터를 구비하며,
    상기 제 1 트랜지스터의 게이트는 상기 제 1 워드라인과 연결되며, 상기 제 2 트랜지스터의 게이트는 상기 제 2 워드라인과 연결되며, 상기 제 1 트랜지스터의 일단자는 상기 제 1 비트라인과 연결되고 타단자는 상기 제 1 인버터의 출력단자 및 상기 제 2 인버터의 입력단자에 공통 연결되며, 상기 제 2 트랜지스터의 일단자는 상기 제 2 비트라인과 연결되고 타단자는 상기 제 2 인버터의 출력단자 및 상기 제 1 인버터의 입력단자에 공통 연결되어 있으며,
    상기 제 1 및 제 2 워드라인과 제 1 및 제 2 비트라인과 상기 전원전압과 접지전압으로 인가되는 전압 레벨을 변화시켜 상기 셀의 불량 여부를 체크하는 것을 특징으로 하는 에스램 셀의 불량분석 방법.
  3. 제 2 항에 있어서, 상기 제 1 워드라인, 상기 제 1 비트라인, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 2 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 것을 특징으로 하는 에스램 셀의 불량분석 방법.
  4. 제 2 항에 있어서, 상기 제 2 워드라인, 상기 제 1 비트라인, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 것을 특징으로 하는 에스램 셀의 불량분석 방법.
  5. 제 2 항에 있어서, 상기 제 1 워드라인 및 제 2 워드라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 비트라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 것을 특징으로 하는 에스램 셀의 불량분석 방법.
  6. 제 2 항에 있어서, 상기 제 1 워드라인 및 제 2 워드라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 1 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 2 비트라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 것을 특징으로 하는 에스램 셀의 불량분석 방법.
  7. 제 2 항에 있어서, 상기 제 2 비트라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 1 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 및 제 2 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 것을 특징으로 하는 에스램 셀의 불량분석 방법.
  8. 제 2 항에 있어서, 상기 제 1 비트라인을 접지전압 레벨에서 특정 고전압까지 상승시킨 상태에서, 상기 제 2 비트라인으로 특정 레벨의 고전압을 인가하고, 상기 제 1 및 제 2 워드라인과 상기 셀이 위치하는 웰의 바이어스 전압을 접지전압과 연결하여 상기 셀의 불량 여부를 체크하는 것을 특징으로 하는 에스램 셀의 불량분석 방법.
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